RU2804379C1 - Многоразрядный сумматор по модулю - Google Patents

Abstract

Изобретение относится к вычислительной технике. Технический результат заключается в повышении быстродействия устройства. Многоразрядный сумматор по модулю содержит n полных одноразрядных сумматоров, два (n+1)-разрядных мультиплексора, (n+1)-разрядный параллельный сумматор, где n является разрядностью устройства, элемент задержки, RS-триггер, элемент «НЕ» и элемент «2И». 1 ил.

Description

Область техники, к которой относится изобретение

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных устройствах, а также в устройствах цифровой обработки сигналов, в криптографических приложениях и в системах управления.

Уровень техники

Известен последовательный многоразрядный сумматор, который содержит n-разрядные сдвиговые регистры операндов X и Y, регистр результата, одноразрядный сумматор и двухступенчатый D-триггер для запоминания переноса [1].

Недостатком данного сумматора является ограниченные функциональные возможности, а именно невозможность суммирования по произвольному модулю.

Также известен многоразрядный параллельный сумматор с последовательным переносом, содержащий n одноразрядных параллельных сумматоров с соответствующими связями [2].

Недостатком данного сумматора является ограниченные функциональные возможности, а именно невозможность суммирования по произвольному модулю.

Наиболее близким по технической сущности к заявляемому изобретению является многоразрядный параллельный сумматор по модулю с последовательным переносом, содержащий (n+1) одноразрядных параллельных сумматоров по модулю с соответствующими связями, осуществляющий суммирование чисел A и B по произвольному модулю P [3].

Недостатком данного устройства является низкое быстродействие, вызванное последовательным поразрядным суммированием, а также наличием в каждом одноразрядном сумматоре по модулю двух последовательно соединенных параллельных одноразрядных сумматоров.

Техническим результатом изобретения является повышение быстродействия.

Раскрытие сущности изобретения

Для достижения технического результата в многоразрядный сумматор по модулю, содержащий n полных одноразрядных сумматоров, где n - разрядность устройства, RS-триггер, элемент «2И», элемент «НЕ», элемент задержки, входы первого числа суммирования, входы второго числа суммирования, вход модуля устройства, информационные выходы устройства, вход установки устройства в начальное состояние, причем входы первого числа суммирования соединены с первыми информационными входами n полных одноразрядных сумматоров, входы второго числа суммирования соединены со вторыми информационными входами n полных одноразрядных сумматоров, вход модуля устройства соединён со входами переноса n полных одноразрядных сумматоров, вход установки устройства в начальное состояние соединен со входом установки в единичное состояние RS-триггера, вход установки в нулевое состояние которого соединен с выходом элемента «2И», первый информационный вход которого соединен с выходом элемента «НЕ», а второй информационный вход соединен с выходом элемента задержки, введены два (n+1)-разрядных мультиплексора и (n+1)-разрядный параллельный сумматор, (1…n)-й разряды первых информационных входов первого (n+1)-разрядного мультиплексора соединены с информационными выходами n полных одноразрядных сумматоров соответственно, а на (n+1)-й разряд подается сигнал логической единицы, (1…n)-й разряды вторых информационных входов соединены со входами первого числа суммирования, а на (n+1)-й разряд подается сигнал логического ноля, на первый разряд первых информационных входов второго (n+1)-разрядного мультиплексора подается логический ноль, а (2…(n+1))-й разряды соединены с выходами переноса (1…n)-го одноразрядных сумматоров, (1…n)-й разряды вторых информационных входов соединены со входами второго числа суммирования, на (n+1)-й разряд подается сигнал логического ноля, первые информационные входы (n+1)-разрядного сумматора соединены с информационными выходами первого (n+1)-разрядного мультиплексора, вторые информационные входы соединены с выходами второго (n+1)-разрядного мультиплексора, (1…n)-й разряды информационных выходов являются информационными выходами устройства, выход переноса соединён со входом элемента «НЕ», а информационный выход RS-триггера соединён со входом переноса (n+1)-разрядного сумматора, а также с управляющими входами (n+1)-разрядных мультиплексоров, причём вход установки устройства в начальное состояние соединён со входом элемента задержки.

Сущность изобретения заключается в реализации следующего способа суммирования чисел A и B по модулю P.

Пусть $$A=a_{n-1}\cdot 2^{n-1}+\mathrm{...}+a_1\cdot 2^1+a_0$$ и $$B=b_{n-1}\cdot 2^{n-1}+\mathrm{...}+b_1\cdot 2^1+b_0$$ , где n-разрядность устройства, соответственно первый и второй операнды суммирования, причем $$0\le A<P$$ и $$0\le B<P$$ . Пусть $$P=p_{n-1}\cdot 2^{n-1}+\mathrm{...}+p_1\cdot 2^1+p_0$$ модуль, по которому проводится суммирование, $$S=s_{n-1}\cdot 2^{n-1}+\mathrm{...}+s_1\cdot 2^1+s_0$$ - сумма операндов A и B по модулю P.

В результате выполнения операции суммирования по модулю необходимо получить сумму $$S\equiv (A+B)\mathrm{mod}P.$$

При сложении двух чисел, представленных в виде двоичных кодов A(a _{n −1}, …, a ₀) и B(b _{n −1}, …, b ₀) образуется сумма С(с _n , …, с ₀), равная $$С={с}_n\cdot 2^n+{с}_{n-1}\cdot 2^{n-1}\mathrm{...}+{с}_1\cdot 2^1+{с}_0$$ . Способ суммирования двух чисел A и B по модулю P заключается в том, что вначале находят решение разности С(с _n , …, с ₀) − P(p _{n −1}, …, p ₀). Если полученное значение больше или равно нулю, то оно и является искомой суммой S(s _{n −1}, …, s ₀). Если же полученное значение меньше нуля, то осуществляется повторное суммирование чисел A и B и искомой суммой S является сумма этих чисел S(s _{n −1}, …, s ₀) = A(a _{n −1}, …, a ₀) + B(b _{n −1}, …, b ₀). В качестве индикатора превышения нуля используется выход переноса (n+1)-разрядного параллельного сумматора.

Краткое описание чертежей

На фиг. 1 представлена схема многоразрядного сумматора по модулю. Многоразрядный сумматор по модулю содержит n полных одноразрядных сумматоров 1.1 ÷ 1.n, первый (n+1)-разрядный мультиплексор 2, второй (n+1)-разрядный мультиплексор 3, (n+1)-разрядный параллельный сумматор 4, где n -разрядность устройства, RS-триггер 5, элемент «2И» 6, элемент «НЕ» 7, элемент задержки 8, вход 9 модуля устройства, входы 10 и 11 второго и первого чисел суммирования соответственно, информационные выходы 12 устройства, вход 13 установки устройства в начальное состояние. Входы первого числа суммирования 11 соединены с первыми информационными входами n полных одноразрядных сумматоров 1.1 ÷ 1.n. Входы второго числа суммирования 10 соединены со вторыми информационными входами n полных одноразрядных сумматоров 1.1 ÷ 1.n. Вход модуля устройства 9 соединён со входами переноса n полных одноразрядных сумматоров 1.1 ÷ 1.n. Вход установки устройства в начальное состояние 13 соединен со входом установки в единичное состояние RS-триггера 5 и со входом элемента задержки 8, вход установки в нулевое состояние которого соединен с выходом элемента «2И» 6, первый информационный вход которого соединен с выходом элемента «НЕ» 7, а второй информационный вход соединен с выходом элемента задержки 8. Первые информационные входы первого (n+1)-разрядного мультиплексора 2, а именно (1…n)-й разряды, соединены с информационными выходами n полных одноразрядных сумматоров 1.1 ÷ 1.n соответственно, а на (n+1)-й разряд подается сигнал логической единицы. Вторые информационные входы первого (n+1)-разрядного мультиплексора 2, а именно (1…n)-й разряды, соединены со входами первого числа суммирования 11, а на (n+1)-й разряд подается сигнал логического ноля. На первый разряд первых информационных входов второго (n+1)-разрядного мультиплексора 3 подается сигнал логического ноля, а (2…(n+1))-й разряды соединены с выходами переноса (1…n)-го одноразрядных сумматоров 1.1 ÷ 1.n, (1…n)-й разряды вторых информационных входов соединены со входами второго числа суммирования, на (n+1)-й разряд подается сигнал логического ноля, первые информационные входы (n+1)-разрядного сумматора 4 соединены с информационными выходами первого (n+1)-разрядного мультиплексора 2, вторые информационные входы соединены с информационными выходами второго (n+1)-разрядного мультиплексора 3, (1…n)-й разряды информационных выходов являются информационными выходами устройства 12, выход переноса соединён со входом элемента «НЕ» 7, а информационный выход RS-триггера 5 соединён со входом переноса (n+1)-разрядного сумматора 4, а также с управляющими входами первого (n+1)-разрядного мультиплексора 2 и второго (n+1)-разрядного мультиплексора 3.

На информационные входы 11, 10 и 9 устройства подают соответственно коды чисел A, B и инверсного модуля P, поступающие далее на первый информационный вход A, второй информационный вход B и вход переноса P _i соответствующего j-го полного одноразрядного сумматора 1.1 ÷ 1.n, где j=1, …, n. На вход 13 установки в начальное состояние подаётся сигнал начала вычислений.

Осуществление изобретения

Многоразрядный сумматор по модулю работает следующим образом (см. Фиг. 1).

Перед началом работы устройство устанавливается в начальное состояние подачей на вход 13 управляющего сигнала. На выходе RS-триггера 5 устанавливается единичный сигнал. На информационные входы 11, 10 и 9 устройства подаются в двоичном виде коды операндов суммирования A (a _{n −1}, …, a ₀) и B (b _{n −1}, …, b ₀) и инверсный код модуля P(p _{n −1}, …, p ₀) соответственно. В результате на информационных выходах полных одноразрядных сумматоров 1.1 ÷ 1.n образуются поразрядные сигналы суммы, а на выходах переноса образуются поразрядные сигналы переноса. Сигналы с информационных выходов полных одноразрядных сумматоров 1.1 ÷ 1.n поступают на (1…n)-й разряды первых информационных входов первого (n+1)-разрядного мультиплексора 2, на его (1…n)-й разряды вторых информационных входов поступают коды операнда суммирования A (a _{n −1}, …, a ₀). На последние разряды X _{n +1} и Y _{n +1} первых и вторых информационных входов первого (n+1)-разрядного мультиплексора 2 поступают сигналы логической единицы и логического ноля соответственно. Сигналы с выходов переноса полных одноразрядных сумматоров 1.1 ÷ 1.n поступают на (2…(n+1))-й разряды первых информационных входов второго (n+1)-разрядного мультиплексора 3, на его (1…n)-й разряды вторых информационных входов поступают коды операнда суммирования B (b _{n −1}, …, b ₀). На первый разряд X ₁ первых информационных входов и последний разряд Y _{n +1} вторых информационных входов второго (n+1)-разрядного мультиплексора 3 подается сигнал логического ноля. На управляющие входы первого (n+1)-разрядного мультиплексора 2, второго (n+1)-разрядного мультиплексора 3 и вход переноса P _i (n+1)-разрядного параллельного сумматора 4 с выхода RS-триггера 5 подается сигнал логической единицы. В результате на выходах (n+1)-разрядного сумматора 4 образуется значение $$\text{S=}(A+B)-P.$$

В случае, если $$(A+B)\ge P$$ , то на выходе переноса P _о (n+1)-разрядного сумматора 4 образуется сигнал логической единицы, который, проходя через элемент «НЕ» 7 закроет для прохождения на вход R RS-триггера 5 сигнала с выхода элемента задержки 8. Время задержки элемента задержки 8 выбирается не менее чем минимальное время прохождения входных сигналов через элементы 1, 2, 3, 4. При этом на информационных выходах (n+1)-разрядного сумматора 4 образуется искомая сумма чисел A и B по модулю P.

В случае, если $$(A+B)<P$$ , то на выходе переноса P _о (n+1)-разрядного сумматора 4 остаётся нулевой сигнал, который, инвертируясь через элемент «НЕ» 7, открывает элемент «2И» 6 для прохождения сигнала с выхода элемента задержки 8. Далее сигнал поступает на R вход RS-триггера 5, переводя его в нулевое состояние. При этом первый (n+1)-разрядный мультиплексор 2 коммутирует на свои выходы коды операнда суммирования A (a _{n −1}, …, a ₀), а второй (n+1)-разрядный мультиплексор 3 коммутирует коды операнда суммирования B(b _{n −1}, …, b ₀). На вход переноса P _i (n+1)-разрядного сумматора 4 с выхода RS-триггера 5 поступает нулевой сигнал. В результате на его информационных выходах формируется сумма чисел A и B, которая и является искомой суммой $$(A+B)\mathrm{mod}P.$$

После получения результата суммирования чисел A и B по модулю P на выходе устройства, процесс суммирования может быть возобновлён с другими исходными данными.

Рассмотрим работу устройства на практическом примере, когда $$(A+B)\ge P$$ (см. фиг. 1).

В исходном состоянии RS-триггер 5 находится в нулевом состоянии, на все входы устройства воздействуют логические нули.

Пусть A=3₁₀=0011₂, B=4₁₀=0100₂, P=5₁₀=0101₂, $$\overline{P}$$ =1010₂. Устройство для данного примера будет содержать четыре полных одноразрядных сумматора 1.1 ÷ 1.4, 5-разрядный мультиплексор 2, 5-разрядный мультиплексор 3 и 5-разрядный параллельный сумматор 4.

На входы A, B и P _i четырех полных одноразрядных сумматоров 1.1 ÷ 1.4 подаются коды чисел A=3₁₀=0011₂, B=4₁₀=0100₂, $$\overline{P}$$ =1010₂. На вход 13 установки в начальное состояние, который соединён с S входом RS-триггера 5, подаётся сигнал логической единицы, который переводит RS-триггер 5 в единичное состояние. Сигнал с выхода RS-триггера 5 поступает на управляющие входы 5-разрядного мультиплексора 2, 5-разрядного мультиплексора 3 и вход переноса P _i 5-разрядного параллельного сумматора 4. На выходах первого полного одноразрядного сумматора 1.1 получаем значения S=1, P _о=0. На выходах второго полного одноразрядного сумматора 1.2 получаем значения S=0, P _о=1. На выходах третьего полного одноразрядного сумматора 1.3 получаем значения S=1, P _о=0. На выходах четвёртого полного одноразрядного сумматора 1.4 получаем значения S=1, P _о=0. Сигналы суммы S и логическая единица, а также сигналы переноса числа P _о поступают на первые информационные входы (A ₁…A ₅) и вторые информационные входы (B ₂…B ₅) 5-разрядного сумматора 4. Таким образом, на входах 5-разрядного сумматора 4 образуются числа: С=11101₂ и D=00100₂. После суммирования на информационных выходах 5-разрядного сумматора 4 (S ₁…S ₄), а значит и на выходах устройства, формируется число E=0010₂=2₁₀, а на выходе переноса P _o формируется сигнал логической 1. При этом элемент «2И» 6 оказывается закрытым для прохождения сигнала с выхода элемента задержки 8.

Непосредственной проверкой устанавливаем: 3+4=7, 7≡2 mod 5.

Рассмотрим работу устройства на примере, когда $$(A+B)<P$$ (см. фиг. 1).

В исходном состоянии RS-триггер 5 находится в нулевом состоянии, на все входы устройства воздействуют логические нули.

Пусть A=3₁₀=0011₂, B=2₁₀=0010₂, P=6₁₀=0110₂, $$\overline{P}$$ =1001₂. Устройство для данного примера будет содержать четыре полных одноразрядных сумматора 1.1 ÷ 1.4, 5-разрядный мультиплексор 2, 5-разрядный мультиплексор 3 и 5-разрядный параллельный сумматор 4.

На входы A, B и P _i четырех одноразрядных сумматоров 1.1 ÷ 1.4 подаются коды чисел A=3₁₀=0011₂, B=2₁₀=0010₂, $$\overline{P}$$ =1001₂. На вход 13 установки в начальное состояние, который соединён с S-входом RS-триггера 5, подаётся сигнал логической единицы, который переводит RS-триггер 5 в единичное состояние. Сигнал с выхода RS-триггера 5 поступает на разрешающие входы 5-разрядного мультиплексора 2, 5-разрядного мультиплексора 3 и вход переноса P _i 5-разрядного параллельного сумматора 4. На выходах первого полного одноразрядного сумматора 1.1 получаем значения S=0, P _o=1. На выходах второго полного одноразрядного сумматора 1.2 получаем значения S=0, P _o=1. На выходах третьего полного одноразрядного сумматора 1.3 получаем значения S=0, P _o=0. На выходах четвёртого полного одноразрядного сумматора 1.4 получаем значения S=1, P _o=0. Сигналы суммы S и логическая единица, а также сигналы переноса числа P _o поступают на первые информационные входы (A ₁…A ₅) 5-разрядного сумматора 4 и вторые информационные входы (B ₂…B ₅). Таким образом, на входах сумматора образуются числа: С=01000₂ и D=00110₂. После суммирования на информационных выходах 5-разрядного сумматора 4 (S ₁…S ₄), а значит и на выходах устройства, формируется число E=1110₂=14₁₀, а на выходе переноса P _o = 0. Поскольку значение на выходе переноса P _o оказалось равно нулю, то на выходе элемента «НЕ» 7 окажется сигнал логической единицы, который откроет элемент «2И» 6 и сигнал с выхода элемента задержки 8 переведёт RS-триггер 5 в нулевое состояние. На разрешающие входы 5-разрядного мультиплексора 2, 5-разрядного мультиплексора 3 и вход переноса P _i 5-разрядного параллельного сумматора 4 поступит логический ноль. При этом одноразрядные сумматоры 1.1 ÷ 1.4 не будут участвовать в процессе вычислений.

Таким образом, на входах 5-разрядного сумматора 4 образуются числа: С=00011₂ и D=00110₂. После суммирования на информационных выходах 5-разрядного сумматора (S ₁…S ₄), а значит и на выходах устройства, формируется число E=0101₂=5₁₀, а на выходе переноса P _o =0.

Непосредственной проверкой устанавливаем: 3+2=5, 5≡5 mod 6.

Оценим технический результат, достигаемый при использовании предлагаемого устройства по сравнению с устройством прототипом.

Оценим быстродействие T _пр устройства прототипа как: $$T_{пр}=4n{t}_{задS{M}_1}$$ , где $$t_{задS{M}_1}$$ - время задержки полного одноразрядного параллельного сумматора, n - разрядность устройства. Так как в каждом одноразрядном сумматоре по модулю содержится два последовательно соединенных одноразрядных параллельных сумматора и полное время суммирования выполняется за два цикла, то в выражение для T _пр входит коэффициент 4. Время задержки в логических цепях формирования управляющих сигналов учитывать не будем, так как оно будет существенно меньше основного времени суммирования и является таким же, как и в предлагаемом устройстве.

Быстродействие T _из предлагаемого устройства будет равно: $$T_{из}=t_{задMUX}+\text{ 2 }{t}_{задS{M}_1}\text{+ 2 }{t}_{задS{M}_n}$$ , где $$t_{задMUX}$$ - время задержки (n+1)-разрядного мультиплексора 3, которым можно пренебречь, $$t_{задS{M}_1}$$ - время задержки полного одноразрядного параллельного сумматора 1, $$t_{задS{M}_n}$$ - время задержки (n+1)-разрядного параллельного сумматора 4.

А для случая, когда $$(A+B)<P$$ быстродействие T _из предлагаемого устройства будет равно:

$$T_{из}=t_{задMUX}+t_{задS{M}_1}\text{+ 2 }{t}_{задS{M}_n}$$ , поскольку в этом случае одноразрядные сумматоры 1.1 ÷ 1.4 не участвуют в вычислениях.

Если (n+1)-разрядный параллельный сумматор 4 выполнен по схеме с последовательным переносом, то тогда $$t_{задS{M}_n}=n{t}_{задS{M}_1}$$ . Если же (n+1)-разрядный параллельный сумматор 4 выполнен в виде префиксного сумматора, то тогда $$t_{задS{M}_n}=(\log n)t_{задS{M}_1}$$ .

Выигрыш B в быстродействии предлагаемого устройства по сравнению с устройством прототипом при выполнении сумматора 4 в виде сумматора с последовательным переносом составит

Для случая $$(A+B)\ge P$$ :

$$B=\frac{T_{пр}}{T_{из}}=\frac{4n{t}_{задS{M}_1}}{2t_{задS{M}_1}+2n{t}_{задS{M}_1}}=\frac{2n}{1+n}$$ .

Для случая $$(A+B)<P$$ :

$$B=\frac{T_{пр}}{T_{из}}=\frac{4n{t}_{задS{M}_1}}{t_{задS{M}_1}+2n{t}_{задS{M}_1}}=\frac{4n}{1+2n}$$ .

Выигрыш B в быстродействии предлагаемого устройства по сравнению с устройством прототипом при выполнении сумматора 4 в виде префиксного сумматора составит

Для случая $$(A+B)\ge P$$ :

$$B=\frac{T_{пр}}{T_{из}}=\frac{4n{t}_{задS{M}_1}}{2t_{задS{M}_1}+2(\log n)t_{задS{M}_1}}=\frac{2n}{1+\log n}$$ .

Для случая $$(A+B)<P$$ :

$$B=\frac{T_{пр}}{T_{из}}=\frac{4n{t}_{задS{M}_1}}{t_{задS{M}_1}+2(\log n)t_{задS{M}_1}}=\frac{4n}{1+2\log n}$$ .

Рассчитаем выигрыш B при выполнении сумматора 4 в виде сумматора с последовательным переносом, при $$n=64$$ .

Для случая $$(A+B)\ge P$$ :

$$B=\frac{2\cdot 64}{1+64}=\mathrm{1,97}$$ .

Для случая $$(A+B)<P$$ :

$$B=\frac{4\cdot 64}{1+2\cdot 64}=\mathrm{1,98}$$ .

Рассчитаем выигрыш B при выполнении сумматора 4 в виде префиксного сумматора, при $$n=64$$ .

Для случая $$(A+B)\ge P$$ :

$$B=\frac{2\cdot 64}{1+\log 64}=\mathrm{18,29}$$ .

Для случая $$(A+B)<P$$ :

$$B=\frac{4\cdot 64}{1+2\cdot \log 64}=\mathrm{19,69}$$ .

Источники информации

1. Бабич Н.П., Жуков И.А. Основы цифровой схемотехники: Учебное пособие. - М.: Издательский дом «Додэка - XXI», Киев: «МК-Пресс», 2007. - рисунок 4.45 с. 176.

2. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. - М.: Радио и связь, 1990. Рисунок 3.45, с.133.

3. Многоразрядный параллельный сумматор по модулю с последовательным переносом // Патент России № 2724597. Опубл. 25.06.2020. Бюл. № 18. / Петренко В.И., Степанян Н.Э., Нелидин Ю.Р.

Claims (1)

1. Многоразрядный сумматор по модулю, содержащий n полных одноразрядных сумматоров, где n – разрядность устройства, RS-триггер, элемент «2И», элемент «НЕ», элемент задержки, входы первого числа суммирования, входы второго числа суммирования, вход модуля устройства, информационные выходы устройства, вход установки устройства в начальное состояние, причем входы первого числа суммирования соединены с первыми информационными входами n полных одноразрядных сумматоров, входы второго числа суммирования соединены со вторыми информационными входами n полных одноразрядных сумматоров, вход модуля устройства соединён со входами переноса n полных одноразрядных сумматоров, вход установки устройства в начальное состояние соединен со входом установки в единичное состояние RS-триггера, вход установки в нулевое состояние которого соединен с выходом элемента «2И», первый информационный вход которого соединен с выходом элемента «НЕ», а второй информационный вход соединен с выходом элемента задержки, отличающийся тем, что в него введены два (n+1)-разрядных мультиплексора и (n+1)-разрядный параллельный сумматор, (1…n)-й разряды первых информационных входов первого (n+1)-разрядного мультиплексора соединены с информационными выходами n полных одноразрядных сумматоров соответственно, а на (n+1)-й разряд подается сигнал логической единицы, (1…n)-й разряды вторых информационных входов соединены со входами первого числа суммирования, а на (n+1)-й разряд подается сигнал логического ноля, на первый разряд первых информационных входов второго (n+1)-разрядного мультиплексора подается логический ноль, а (2…(n+1))-й разряды соединены с выходами переноса (1…n)-го одноразрядных сумматоров, (1…n)-й разряды вторых информационных входов соединены со входами второго числа суммирования, на (n+1)-й разряд подается сигнал логического ноля, первые информационные входы (n+1)-разрядного сумматора соединены с информационными выходами первого (n+1)-разрядного мультиплексора, вторые информационные входы соединены с выходами второго (n+1)-разрядного мультиплексора, (1…n)-й разряды информационных выходов являются информационными выходами устройства, выход переноса соединён со входом элемента «НЕ», а информационный выход RS-триггера соединён со входом переноса (n+1)-разрядного сумматора, а также с управляющими входами (n+1)-разрядных мультиплексоров, причём вход установки устройства в начальное состояние соединён со входом элемента задержки.

Images