KR100392370B1 - 유한체내에서 다단 구조의 역수 계산 장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

본 발명은 유한체내에서 다단 구조의 역수 계산 장치에 관한 것임.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은, 역수 계산회로를 다단(pipeline)으로 구성하여 한 클럭 주기마다 한 유한체원소의 역수값이 출력되도록 함으로써, 빠른 처리 속도 또는 역수값의 연속 출력이 필요한 시스템에 활용하기 위한 다단 구조의 역수 계산 장치를 제공하고자 함.

3. 발명의 해결방법의 요지

본 발명은, 유한체내에서 다단구조의 역수 계산 장치에 있어서, 한 클럭주기마다 입력되는 임의의 원시원소()에 대하여 8제곱 연산을 수행하기 위한 제1 연산수단; 상기 임의의 원시원소와 8제곱 연산된 값을 제1 승산하기 제1 승산수단; 상기 임의의 원시원소와 상기 제1 승산 결과값을 저장하기 위한 제1 저장수단; 상기 제1 저장수단에 저장된 값을 2제곱 연산, 4제곱 연산, 8제곱 연산, 128 제곱 연산을 수행하기 위한 제2 연산수단; 상기 제2 연산수단에 의해 행해진 128 제곱 연산값과 2제곱 연산값을 제2 승산하기 위한 제2 승산수단; 상기 제2 연산수단에 의해 행해진 4제곱 연산값과 8제곱 연산값을 제3 승산하기 위한 제3 승산수단; 상기 제2 승산 결과값과 상기 제3 승산 결과값을 저장하기 위한 제2 저장수단; 및 상기 제2 저장수단에 저장된 제2 승산 결과값과 상기 제3 승산 결과값을 승산하여, 상기 임의의 원시원소에 대한 하나의 유한체 원소의 역수값을 출력하기 위한 제4 승산수단을 포함함.

4. 발명의 중요한 용도

본 발명은 오류정정 시스템이나 암호화 시스템 등과 같이 빠른 처리속도 또는 역수값의 연속 출력을 요구하는 시스템에 이용됨.

Description

유한체내에서 다단 구조의 역수 계산 장치{Apaaratus for calculating inversion of multi level structure in the finite field}

본 발명은 오류정정 시스템이나 암호화 시스템 등에서 이용되는 유한체(Galois field :)내에서의 역수(inverse)를 계산하기 위한 역수 계산 장치에 관한 것으로, 특히 외부로부터 인가되는 클럭(clock)신호의 한 주기마다 임의의 유한체 원소의 역수값을 출력하기 위한 다단 구조의 역수 계산 장치에 관한 것이다.

유한체는 디지털 통신 시스템에서 데이터 전송시 발생하는 오류를 정정하기 위한 코덱(CODEC)이나 정보를 보호하기 위한 암호화 시스템에서 널리 이용되고 있다. 유한체의 연산 중에 나눗셈은 덧셈이나 곱셈에 비해 알고리즘이 복잡하므로 상대적으로 회로의 크기가 매우 크고 계산시간이 길다. 따라서, 유한체내에서의 역수 계산이나 나눗셈연산에 대한 알고리즘과 효율적인 회로의 구현이 많이 연구되는 추세이다.

유한체를 구성하고 있는 임의의 원시원소(primitive element)의 비트수가 m이라고 하고, 전체 원소의 개수가개라고 할 때, 이러한 유한체를이라고 표현한다. 또한,개의 원소는와 같이 표현된다. 이때,는과 같은 성질을 갖는다. 예를 들어, m=8이라고 할 때 유한체내의 한 원소는 8비트이고 원소의 총 개수는 256개가 된다. 이때, 임의의 원소를라고 하면와 같다. 따라서, 임의의 원소에대한 역수는와 같음을 알 수 있다.

도 1 은 종래의 역수 계산 장치의 구성도로서, "11"은 레지스터, "12"는 멀티플렉서, "13"은 2제곱 승산기, "14"는 곱셈기를 각각 나타낸다.

상기한 바와 같은 구조를 갖는 종래의 역수 계산 장치가 유한체내에서 연산된다고 할 때, 역수 계산회로의 동작을 설명하면 다음과 같다.

첫 번째, 클럭(clock) 주기 동안의 동작은 다음과 같다. 유한체 내에서 8비트로 구성되어 있는 임의의 원시원소(primitive element)가 외부로부터 멀티플렉서(12)로 입력되면 멀티플렉서(12)는 입력된를 선택하여 2제곱 승산기(13)로 전송한다. 2제곱 승산기(13)로 입력된는로 연산되어 곱셈기(14)로 전송된다. 곱셈기(14)는 외부로부터 입력되는와 2제곱 승산기(13)의 출력결과인와 곱해져서 그 결과인은 레지스터(11)에 저장된다.

두 번째, 클럭(clock) 주기 동안의 동작은 다음과 같다. 레지스터에 저장된은 멀티플렉서(12)로 입력되는데, 이때 멀티플렉서(12)는 외부로부터 신호를 입력받는 대신에 레지스터의 출력을 선택하게 된다. 따라서,은 멀티플렉서(12)를 통해 2제곱 승산기(13)로 입력되며, 그 계산 결과로서을 출력하게 된다. 출력된는 곱셈기(14)로 입력되어 외부로부터의 입력와 곱해져서 그 결과인값이 레지스터(11)로전송된다.

이렇게, 여섯 번째 클럭(clock) 주기까지 이러한 상기와 같은 동작을 반복하며 연산을 수행한다.

일곱 번째, 클럭(clock) 주기에서 레지스터(11)에 저장되어 있던 값이 멀티플렉서(12)를 통해 2제곱 승산기(13)로 입력되어 2제곱 승산기(13)의 출력으로부터 얻어지는 출력은이다. 이때의 값이에 해당하는 값이다.

따라서, 종래의 역수 계산 장치는 레지스터, 멀티플렉서, 2제곱 승산기 및 곱셈기로 구현되므로 전체회로의 크기는 작지만 하나의 역수를 계산하는 데 총 8클럭(clock)주기가 필요하다. 이는 빠른 연산을 요구하는 시스템에 적용하기가 어려우며, 또한 계산시간을 맞추기 위하여 복잡한 제어를 필요로 하는 문제점이 있었다.

본 발명은, 상기한 바와 같은 문제점을 해결하기 위하여 제안된 것으로, 역수 계산회로를 다단(pipeline)으로 구성하여 한 클럭 주기마다 한 유한체원소의 역수값이 출력되도록 함으로써, 빠른 처리 속도 또는 역수값의 연속 출력이 필요한 시스템에 활용하기 위한 다단 구조의 역수 계산 장치를 제공하는데 그 목적이 있다.

도 1 은 종래의 역수 계산 장치의 구성도.

도 2 는 본 발명에 따른 다단 구조의 역수 계산 장치의 일실시예 구성도.

도 3 은 본 발명의 일실시예에 따른 2승 회로 구조도.

도 4 은 본 발명의 일실시예에 따른 4승 회로 구조도.

도 5 은 본 발명의 일실시예에 따른 8승 회로 구조도.

도 6 은 본 발명의 일실시예에 따른 128승 회로 구조도.

* 도면의 주요 부분에 대한 부호의 설명

201,208 : 8 제곱 승산기 202,209,210,213 : 곱셈기

203,204,211,212 : 레지스터 205: 128 제곱 승산기

206: 2 제곱 승산기 207 : 4 제곱 승산기

상기 목적을 달성하기 위한 본 발명은, 유한체내에서 다단구조의 역수 계산 장치에 있어서, 한 클럭주기마다 입력되는 임의의 원시원소()에 대하여 8제곱 연산을 수행하기 위한 제1 연산수단; 상기 임의의 원시원소와 8제곱 연산된 값을 제1 승산하기 제1 승산수단; 상기 임의의 원시원소와 상기 제1 승산 결과값을 저장하기 위한 제1 저장수단; 상기 제1 저장수단에 저장된 값을 2제곱 연산, 4제곱 연산, 8제곱 연산, 128 제곱 연산을 수행하기 위한 제2 연산수단; 상기 제2 연산수단에 의해 행해진 128 제곱 연산값과 2제곱 연산값을 제2 승산하기 위한 제2 승산수단; 상기 제2 연산수단에 의해 행해진 4제곱 연산값과 8제곱 연산값을 제3 승산하기 위한 제3 승산수단; 상기 제2 승산 결과값과 상기 제3 승산 결과값을 저장하기 위한 제2 저장수단; 및 상기 제2 저장수단에 저장된 제2 승산 결과값과 상기 제3 승산 결과값을 승산하여, 상기 임의의 원시원소에 대한 하나의 유한체 원소의 역수값을 출력하기 위한 제4 승산수단을 포함하여 이루어진 것을 특징으로 한다.

상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.

도 2 는 본 발명에 따른 다단 구조의 역수 계산 장치의 일실시예 구성도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 유한체 내에서 다단구조의 역수 계산 장치는, 한 클럭주기마다 입력되는 임의의 원시원소()에 대하여 8제곱 연산을 수행하기 위한 8제곱 승산기(201)와, 상기 임의의 원시원소와 8제곱 연산된 값을 8제곱 승산기(201)를 통해 승산하기 위한 곱셈기(202)와, 상기 임의의 원시원소와 곱셈기(202)의 결과값을 저장하기 위한 레지스터(203,204)와, 레지스터(203,204)에 저장된 값을 2제곱 연산, 4제곱 연산, 8제곱 연산, 128제곱 연산을 수행하기 위한 2제곱, 4제곱, 8제곱, 128제곱 승산기(206, 207, 208, 205)와, 128제곱, 2제곱 승산기(205, 206)에 의해 행해진 128제곱 연산값과 2제곱 연산값을 승산하기 위한 곱셈기(209)와, 4제곱, 8제곱 승산기(207, 208)에 의해 행해진 4제곱 연산값과 8제곱 연산값을 승산하기 위한 곱셈기(210)와, 곱셈기(209)의 결과값과 곱셈기(210)의 결과값을 각각 저장하기 위한 레지스터(211, 212)와, 레지스터(211, 212)에 각각 저장된 결과값을 승산하여, 상기 임의의 원소에 대한 하나의 유한체 원소의 역수값을 출력하기 위한 곱셈기(213)를 구비한다.

여기서, 제곱을 위한 각각의 승산기(205,206,207,208)는 입력되는 두 개의 8비트 원시원소를 서로 곱하여 8비트 출력을 내보낸다. 즉, 이들 각각의 승산기(205,206,207,208)는 각각 8비트 입력, 8비트 출력으로 구성된다. 이들 승산기에 대한 구체적인 설명은 후술되는 도 3 내지 도 6을 참조하기로 한다.

도 3 은 본 발명의 일실시예에 따른 2승 회로 구조도로서, 도 2에서 설명된 역수 계산 장치 중 2제곱 승산기에 대한 설명이다.

도 3에 도시된 바와 같이, 입력되는 원시원소A가 8비트로 구성되어 있다고 할 때, 2제곱 승산은 다음의 [수학식 1]과 같이 전개된다.

도 4 은 본 발명의 일실시예에 따른 4승 회로 구조도로서, 도 2에서 설명된 역수 계산 장치 중 4제곱 승산기에 대한 설명한 것으로, 다음의 [수학식 2]와 같이 전개된다.

도 5 은 본 발명의 일실시예에 따른 8승 회로 구조도로서, 도 2에서 설명된 역수 계산 장치 중 8제곱 승산기에 관한 것으로, 다음의 [수학식 3]과 같이 전개된다.

도 6 은 본 발명의 일실시예에 따른 128승 회로 구조도로서, 도 2에서 설명된 역수 계산 장치 중 128제곱 승산기이다. 128제곱 승산은 다음의 [수학식 4]와 같이 전개된다.

이제, 상기한 바와 같은 구조를 갖는 본 발명의 유한체내에서 다단 구조의 역수 계산 장치의 동작을 상세하게 설명하면 다음과 같다.

먼저, 클럭(clock)신호의 제1 사이클 동안 외부로부터 원시원소인가 입력되어 레지스터(203)로 저장된다. 동시에 원시원소는 8제곱 승산기(201)로 입력되어로 연산된다. 8제곱 승산기(201)의 연산 결과인은 입력 원시원소와 곱셈기(202)에서 곱해져 그 결과로값이 레지스터(204)에 저장된다.

클럭(clock)신호의 제2 사이클 동안 레지스터(203)에 저장되어 있던는 128제곱 승산기(205)로 입력되어로 연산되고, 레지스터(204)에 저장되어 있던는 2제곱 승산기(206), 4제곱 승산기(207), 8제곱 승산기(208)로 입력되어 각각,,로 연산된다. 128제곱 승산기(205)와 2제곱 승산기(206)의 결과인,는 곱셈기(209)에서 곱해져값이 레지스터(211)에 저장된다. 4제곱 승산기(207)와 8제곱 승산기(208)의 결과인,은 곱셈기(210)에서 곱해져 그 결과인값이 레지스터(212)에 저장된다.

클럭 사이클의 제3 사이클 동안 레지스터(211)에 저장되어 있던와 레지스터(212)에 저장되어 있던값이 곱셈기(213)를 통해 곱해져 최종적으로값이 출력된다. 이 값을 전개해 보면임을 알 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기한 바와 같은 본 발명은, 한 클럭(clock) 주기마다 임의의 유한체내의 원소에 대한 역수값을 연산하여 출력함으로서, 빠른 처리속도 또는 역수값의 연속 출력을 요구하는 데이터 오류 정정 시스템이나 암호화 시스템 등에 적합하게 효율적으로 활용할 수 있는 효과가 있다.

Claims (5)

1. 삭제
2. 유한체내에서 다단구조의 역수 계산 장치에 있어서,

   한 클럭주기마다 입력되는 임의의 원시원소()에 대하여 8제곱 연산을 수행하기 위한 제1 연산수단;

   상기 임의의 원시원소와 8제곱 연산된 값을 제1 승산하기 제1 승산수단;

   상기 임의의 원시원소와 상기 제1 승산 결과값을 저장하기 위한 제1 저장수단;

   상기 제1 저장수단에 저장된 값을 2제곱 연산, 4제곱 연산, 8제곱 연산, 128 제곱 연산을 수행하기 위한 제2 연산수단;

   상기 제2 연산수단에 의해 행해진 128 제곱 연산값과 2제곱 연산값을 제2 승산하기 위한 제2 승산수단;

   상기 제2 연산수단에 의해 행해진 4제곱 연산값과 8제곱 연산값을 제3 승산하기 위한 제3 승산수단;

   상기 제2 승산 결과값과 상기 제3 승산 결과값을 저장하기 위한 제2 저장수단; 및

   상기 제2 저장수단에 저장된 제2 승산 결과값과 상기 제3 승산 결과값을 승산하여, 상기 임의의 원시원소에 대한 하나의 유한체 원소의 역수값을 출력하기 위한 제4 승산수단

   을 포함하는 유한체내에서 다단 구조의 역수 계산 장치.
3. 제 2 항에 있어서,

   상기 제1 저장수단은, 상기 임의의 원시원소를 저장하기 위한 제1 레지스터와, 상기 제1 승산 결과값을 저장하기 위한 제2 레지스터를 포함하며,

   상기 제2 저장수단은, 상기 제2 승산 결과값을 저장하기 위한 제3 레지스터와, 상기 제3 승산 결과값을 저장하기 위한 제4 레지스터를 포함하는 것을 특징으로 하는 유한체내에서 다단 구조의 역수 계산 장치.
4. 제 2 항 또는 제 3 항에 있어서,

   상기 임의의 원시원소에 대한 하나의 유한체 원소의 역수값을 출력할 때,

   상기 유한체내에서 임의의 원시원소에 대해 3 클럭 주기 안에 연산을 완료하고, 한 클럭 주기마다 연속으로 입력되는 원시원소에 대해 매 클럭마다 결과값을 내보내는 것을 특징으로 하는 유한체내에서 다단 구조의 역수 계산 장치.
5. 제 4 항에 있어서,

   상기 제2 연산수단은,

   상기 임의의 원시원소를 128 제곱 연산하기 위한 128 제곱 승산기;

   상기 제1 승산 결과값을 2 제곱 연산하기 위한 2 제곱 승산기;

   상기 제1 승산 결과값을 4 제곱 연산하기 위한 4 제곱 승산기; 및

   상기 제1 승산 결과값을 8 제곱 연산하기 위한 8 제곱 승산기

   를 포함하는 유한체내에서 다단 구조의 역수 계산 장치.