RU2553070C1 - K-значный логический элемент "минимум" - Google Patents
K-значный логический элемент "минимум" Download PDFInfo
- Publication number
- RU2553070C1 RU2553070C1 RU2014127462/08A RU2014127462A RU2553070C1 RU 2553070 C1 RU2553070 C1 RU 2553070C1 RU 2014127462/08 A RU2014127462/08 A RU 2014127462/08A RU 2014127462 A RU2014127462 A RU 2014127462A RU 2553070 C1 RU2553070 C1 RU 2553070C1
- Authority
- RU
- Russia
- Prior art keywords
- current mirror
- input
- current
- output
- transistor
- Prior art date
Links
Images
Landscapes
- Logic Circuits (AREA)
Abstract
Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации. Технический результат - обеспечение реализации функции «минимум» двух многозначных переменных при внутреннем преобразовании информации в многозначной токовой форме сигналов. K-значный логический элемент «минимум» содержит первый и второй входы устройства, выход, первый вспомогательный транзистор, база которого подключена к первому источнику напряжения смещения, второй вспомогательный транзистор другого типа проводимости, база которого подключена ко второму источнику напряжения смещения, причем эмиттеры первого и второго вспомогательных транзисторов объединены, первое токовое зеркало, согласованное с первой шиной источника питания, второе токовое зеркало, согласованное с первой шиной источника питания, первый вход устройства соединен со входом первого токового зеркала, второй вход устройства соединен со входом второго токового зеркала, выход которого подключен к объединенным эмиттерам первого и второго вспомогательных транзисторов, третье токовое зеркало, согласованное со второй шиной источника питания, к которой подключен коллектор второго вспомогательного транзистора, выходной транзистор. 16 ил.
Description
Предлагаемое изобретение относится к области вычислительной техники, автоматики, связи и может использоваться в цифровых вычислительных структурах, системах автоматического управления, передачи и обработки цифровой информации и т.п.
В различных аналого-цифровых вычислительных и управляющих устройствах широко используются транзисторные каскады преобразования входных логических переменных (токов), реализованные на основе токовых зеркал [1-14]. Данные функциональные узлы используются, например, во входных каскадах операционных преобразователей сигналов с так называемой «токовой отрицательной обратной связью» [1-14], а также в качестве самостоятельных нелинейных преобразователей входных токов без цепей обратной связи [9, 18, 19], реализующих функцию логической обработки входных токовых переменных.
В работе [15], а также монографиях соавтора настоящей заявки [16-17] показано, что булева алгебра является частным случаем более общей линейной алгебры, практическая реализация которой в структуре вычислительных и логических устройств автоматики нового поколения требует создания специальной элементной базы, реализуемой на основе логики с многозначным внутренним представлением сигналов, в которой эквивалентом стандартного логического сигнала является квант тока. Заявляемое устройство относится к этому типу логических элементов.
Ближайшим прототипом заявляемого устройства является логический элемент, представленный в патентной заявке US 2004/227477, структура которого присутствует во многих других патентах [1-14], в т.ч. JP 2004/328427. Он содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены, первое 8 токовое зеркало, согласованное с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, первый 1 вход устройства соединен со входом первого 8 токового зеркала, второй 2 вход устройства соединен со входом второго 10 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, к которой подключен коллектор второго 6 вспомогательного транзистора.
Существенный недостаток известного устройства состоит в том, что он не реализует функцию «минимум» двух многозначных входных переменных (х1, х2), соответствующих многоуровневым значениям входных токов I1, I2. Это не позволяет на его основе создать полный базис средств вычислительной техники, функционирующих на принципах преобразования многозначных токовых сигналов.
Основная задача предлагаемого изобретения состоит в создании логического элемента, обеспечивающего реализацию функции «минимум» двух многозначных переменных, в котором внутреннее преобразование информации производится в многозначной токовой форме сигналов. В конечном итоге это позволяет повысить быстродействие устройств преобразования информации и создать элементную базу вычислительных устройств, работающих на принципах многозначной линейной алгебры [16-17].
Поставленная задача решается тем, что в известном логическом элементе (фиг.1), содержащем первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены, первое 8 токовое зеркало, согласованное с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, первый 1 вход устройства соединен со входом первого 8 токового зеркала, второй 2 вход устройства соединен со входом второго 10 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, к которой подключен коллектор второго 6 вспомогательного транзистора, предусмотрены новые элементы и связи - первое 8 токовое зеркало содержит первый 13 и второй 14 токовые выходы, первый 13 токовый выход первого 8 токового зеркала соединен со входом третьего 11 токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, второй 14 токовый выход первого 8 токового зеркала соединен с коллектором первого 4 вспомогательного транзистора и эмиттером выходного транзистора 15, база которого подключена к третьему 16 источнику напряжению смещения, а коллектор соединен с выходом 3 устройства.
Схема известного устройства показана на фиг.1. На фиг.2 представлена схема заявляемого устройства в соответствии с формулой изобретения.
На фиг.3 представлена принципиальная схема заявляемого устройства фиг.2 в среде моделирования МС9, в котором токовые зеркала 8, 10 и 11 реализованы на биполярных транзисторах.
На фиг.4 представлены результаты компьютерного моделирования схемы фиг.3 для случая двоичных входных токовых сигналов х1, х2.
На фиг.5 представлены результаты компьютерного моделирования схемы фиг.3 для случая троичных входных токовых сигналов х1, x2.
На фиг.6 приведена схема фиг.2 в среде моделирования Cadence Virtuoso на транзисторах NJV, которая реализует функцию «минимум» для двоичных входных сигналов.
На фиг.7 показаны результаты компьютерного моделирования схемы фиг.6 (осциллограммы входных и выходных двоичных сигналов).
Результаты компьютерного моделирования схемы фиг.6, характеризующие временные задержки входных и выходных двоичных сигналов, показаны на фиг.8, 9 и 10.
На фиг.11 приведена схема фиг.2 в среде моделирования Cadence Virtuoso на транзисторах NJV, которая реализует функцию «минимум» для троичных входных сигналов.
На фиг.12 показаны осциллограммы входных и выходных троичных сигналов для схемы фиг.11.
Результаты компьютерного моделирования схемы фиг.11, характеризующие временные задержки входных и выходных троичных сигналов, показаны на фиг.13, 14 и 15.
На фиг.16 приведена таблица истинности, описывающая математическое выражение (2) текста заявки на изобретение.
k-значный логический элемент «минимум» фиг.2 содержит первый 1 и второй 2 входы устройства, выход 3 устройства, первый 4 вспомогательный транзистор, база которого подключена к первому 5 источнику напряжения смещения, второй 6 вспомогательный транзистор другого типа проводимости, база которого подключена ко второму 7 источнику напряжения смещения, причем эмиттеры первого 4 и второго 6 вспомогательных транзисторов объединены, первое 8 токовое зеркало, согласованное с первой 9 шиной источника питания, второе 10 токовое зеркало, согласованное с первой 9 шиной источника питания, первый 1 вход устройства соединен со входом первого 8 токового зеркала, второй 2 вход устройства соединен со входом второго 10 токового зеркала, выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, третье 11 токовое зеркало, согласованное со второй 12 шиной источника питания, к которой подключен коллектор второго 6 вспомогательного транзистора. Первое 8 токовое зеркало содержит первый 13 и второй 14 токовые выходы, первый 13 токовый выход первого 8 токового зеркала соединен со входом третьего 11 токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого 4 и второго 6 вспомогательных транзисторов, второй 14 токовый выход первого 8 токового зеркала соединен с коллектором первого 4 вспомогательного транзистора и эмиттером выходного транзистора 15, база которого подключена к третьему 16 источнику напряжения смещения, а коллектор соединен с выходом 3 устройства. В частном случае количество источников напряжения смещения может быть уменьшено за счет объединения, например, источников 5, 16 и 7. Двухполюсник 17 моделирует свойства цепи нагрузки, которая подключается к выходу устройства 3.
Рассмотрим работу устройства фиг.2, которое выполняет логическую операцию определения минимума двух входных логических переменных, описываемую выражением
где символом ÷ обозначена операция усеченной разности:
Как видно из таблицы фиг.16, значения результата полностью совпадают со значениями трехзначной функции min (x1,x2).
Реализация описанной операции в схеме фиг.2 происходит следующим образом. Сигналы, соответствующие входным переменным х1 и х2, в виде квантов втекающего тока (т.е. в виде -х1 и -х2) через входы 1 и 2 поступают на входы первого 8 и второго 10 токовых зеркал соответственно. Сигнал xi размножается и в виде квантов вытекающего тока (т.е. в виде +х2) снимается с выходов 13 и 14 токового зеркала 8. Аналогично, сигнал х2 также в виде квантов вытекающего тока (т.е. в виде +х2) снимается с выхода второго токового зеркала 10.
Сигнал х1 с выхода 13 токового зеркала 8 с помощью третьего токового зеркала 11 инвертируется по знаку (т.е. преобразуется в квант втекающего тока или - x1) и «монтажно» объединяется с выходным сигналом +х2 с выхода второго токового зеркала 10. При этом в точке объединения формируется разностный сигнал х1-х2, подаваемый на объединенные выводы эмиттеров транзисторов 4 и 6, режимы работы которых задаются потенциалами источников напряжения смещения 5 (Ес5) и 7 (Ес7) соответственно.
Если разность квантов тока положительна (т.е. х1-х2>0), то транзистор 4 закрыт, а транзистор 6 открыт. Поэтому разностный вытекающий ток через транзистор 6 уходит на «землю».
Если разность квантов тока неположительна (т.е. х1-х2≤0), то разностный ток равен нулю, транзистор 4 открыт и через него из сигнала x1 с выхода 14 первого токового зеркала 10 вычитается сигнал разности -(х1-х2), снимаемый с выхода третьего токового зеркала. Тем самым реализуется разность х1÷(х1÷х2). Разностный сигнал поступает на эмиттер транзистора 18. Режим работы этого транзистора задается напряжением смещения на его базе, задаваемым источником напряжения смещения 16 (Ec16).
Выходной сигнал схемы в виде кванта вытекающего тока снимается с коллектора транзистора 18. Резистор 17 служит для определения наличия или отсутствия кванта тока на коллекторе транзистора 18 в ходе экспериментальных исследований схемы и в реальных схемах может не использоваться.
Как видно из приведенного описания реализация логической функции min(x1,x2) в схеме фиг.2 производится формированием алгебраической суммы квантов тока и выделением определенных значений этой суммы токов. Все элементы приведенной схемы работают в активном режиме, предполагающем отсутствие насыщения в процессе переключений, что повышает общее быстродействие схемы. Кроме того, использование многозначного внутреннего представления сигналов повышает информативность линий связи, что уменьшает их количество. Использование стабильных значений квантов тока, а также определение выходного сигнала разностью этих токов обеспечивает малую зависимость функционирования схемы от внешних дестабилизирующих факторов (девиация питающего напряжения, радиационное и температурное воздействия, синфазная помеха и др.).
Показанные на фиг.4 и 5, а также фиг.7 и 12 результаты моделирования подтверждают указанные свойства заявляемой схемы.
Таким образом, рассмотренное схемотехническое решение k-значного логического элемента «минимум» характеризуется многозначным состоянием внутренних сигналов и сигналов на его токовых входах и выходах, что может быть положено в основу вычислительных и управляющих устройств, использующих многозначную линейную алгебру, частным случаем которой является булева алгебра.
БИБЛИОГРАФИЧЕСКИЙ СПИСОК
1. Патент US 8159304, fig. 5.
2. Патент US №5977829, fig. 1.
3. Патент US №5789982, fig. 2.
4. Патент US №5140282.
5. Патент US №6624701, fig. 4.
6. Патент US №6529078.
7. Патент US №5734294.
8. Патент US №5557220.
9. Патент US №6624701.
10. Патент RU№2319296.
11. Патент RU №2436224.
12. Патент RU№2319296.
13. Патент RU №2321157.
14. Патент RU №2383099.
15. Малюгин В.Д. Реализация булевых функций арифметическими полиномами // Автоматика и телемеханика, 1982. №4. С. 84-93.
16. Чернов Н.И. Основы теории логического синтеза цифровых структур над полем вещественных чисел // Монография. - Таганрог: ТРТУ, 2001. - 147 с.
17. Чернов Н.И. Линейный синтез цифровых структур АСОИУ» // Учебное пособие. Таганрог. - ТРТУ, 2004 г., 118 с.
18. Патент US 6556075, fig.2.
19. Патент US 6556075, fig.6.
Claims (1)
- K-значный логический элемент «минимум», содержащий первый (1) и второй (2) входы устройства, выход (3) устройства, первый (4) вспомогательный транзистор, база которого подключена к первому (5) источнику напряжения смещения, второй (6) вспомогательный транзистор другого типа проводимости, база которого подключена ко второму (7) источнику напряжения смещения, причем эмиттеры первого (4) и второго (6) вспомогательных транзисторов объединены, первое (8) токовое зеркало, согласованное с первой (9) шиной источника питания, второе (10) токовое зеркало, согласованное с первой (9) шиной источника питания, первый (1) вход устройства соединен со входом первого (8) токового зеркала, второй (2) вход устройства соединен со входом второго (10) токового зеркала, выход которого подключен к объединенным эмиттерам первого (4) и второго (6) вспомогательных транзисторов, третье (11) токовое зеркало, согласованное со второй (12) шиной источника питания, к которой подключен коллектор второго (6) вспомогательного транзистора, отличающийся тем, что первое (8) токовое зеркало содержит первый (13) и второй (14) токовые выходы, первый (13) токовый выход первого (8) токового зеркала соединен со входом третьего (11) токового зеркала, токовый выход которого подключен к объединенным эмиттерам первого (4) и второго (6) вспомогательных транзисторов, второй (14) токовый выход первого (8) токового зеркала соединен с коллектором первого (4) вспомогательного транзистора и эмиттером выходного транзистора (15), база которого подключена к третьему (16) источнику напряжению смещения, а коллектор соединен с выходом (3) устройства.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014127462/08A RU2553070C1 (ru) | 2014-07-04 | 2014-07-04 | K-значный логический элемент "минимум" |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2014127462/08A RU2553070C1 (ru) | 2014-07-04 | 2014-07-04 | K-значный логический элемент "минимум" |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2553070C1 true RU2553070C1 (ru) | 2015-06-10 |
Family
ID=53295208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2014127462/08A RU2553070C1 (ru) | 2014-07-04 | 2014-07-04 | K-значный логический элемент "минимум" |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2553070C1 (ru) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2712412C1 (ru) * | 2018-12-25 | 2020-01-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый пороговый логический элемент "равнозначность" |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2173915C2 (ru) * | 1999-03-31 | 2001-09-20 | Бубенников Александр Николаевич | Низковольтный быстродействующий биполярный логический элемент на комплементарных структурах |
| US6556075B1 (en) * | 2001-08-24 | 2003-04-29 | Analog Devices, Inc. | Amplifier system and method that approximate constant impedance and quiescent outputs during forward and reverse modes |
| RU2383099C2 (ru) * | 2008-04-16 | 2010-02-27 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Дифференциальный усилитель с низкоомными входами |
| WO2011047035A2 (en) * | 2009-10-14 | 2011-04-21 | Chaologix, Inc. | High utilization universal logic array with variable circuit topology and logistic map circuit to realize a variety of logic gates with constant power signatures |
-
2014
- 2014-07-04 RU RU2014127462/08A patent/RU2553070C1/ru not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2173915C2 (ru) * | 1999-03-31 | 2001-09-20 | Бубенников Александр Николаевич | Низковольтный быстродействующий биполярный логический элемент на комплементарных структурах |
| US6556075B1 (en) * | 2001-08-24 | 2003-04-29 | Analog Devices, Inc. | Amplifier system and method that approximate constant impedance and quiescent outputs during forward and reverse modes |
| RU2383099C2 (ru) * | 2008-04-16 | 2010-02-27 | Государственное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ГОУ ВПО "ЮРГУЭС") | Дифференциальный усилитель с низкоомными входами |
| WO2011047035A2 (en) * | 2009-10-14 | 2011-04-21 | Chaologix, Inc. | High utilization universal logic array with variable circuit topology and logistic map circuit to realize a variety of logic gates with constant power signatures |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2712412C1 (ru) * | 2018-12-25 | 2020-01-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Донской государственный технический университет" (ДГТУ) | Токовый пороговый логический элемент "равнозначность" |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2615069C1 (ru) | Rs-триггер | |
| CN106815636B (zh) | 一种基于忆阻器的神经元电路 | |
| RU2549142C1 (ru) | Логический элемент сравнения на равенство двух многозначных переменных | |
| Yang et al. | Stability of positive delay systems with delayed impulses | |
| RU2547225C1 (ru) | Многозначный логический элемент циклического сдвига | |
| Yeniçeri et al. | Multi‐scroll chaotic attractors from a generalized time‐delay sampled‐data system | |
| RU2553071C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2547233C1 (ru) | Логический элемент нестрогого сравнения на неравенство двух многозначных переменных | |
| RU2506695C1 (ru) | Логический элемент "исключающее или" с многозначным внутренним представлением сигналов | |
| RU2553070C1 (ru) | K-значный логический элемент "минимум" | |
| RU2554557C1 (ru) | Многозначный логический элемент обратного циклического сдвига | |
| RU2546078C1 (ru) | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k | |
| RU2604682C1 (ru) | Rs-триггер | |
| RU2712412C1 (ru) | Токовый пороговый логический элемент "равнозначность" | |
| RU2504074C1 (ru) | Одноразрядный полный сумматор с многозначным внутренним представлением сигналов | |
| RU2546085C1 (ru) | ЛОГИЧЕСКИЙ ЭЛЕМЕНТ СРАВНЕНИЯ k-ЗНАЧНОЙ ПЕРЕМЕННОЙ С ПОРОГОВЫМ ЗНАЧЕНИЕМ | |
| Prokopenko et al. | The linear concept of logical synthesis of digital IP-modules of control and communication systems | |
| RU2568385C1 (ru) | k-ЗНАЧНЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ "МАКСИМУМ" | |
| RU2514789C1 (ru) | Rs-триггер с многозначным внутренним представлением сигналов | |
| RU2513717C1 (ru) | Логический элемент "2-и" с многозначным внутренним представлением сигналов | |
| RU2546082C1 (ru) | МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k | |
| RU2549144C1 (ru) | К-значный логический элемент "максимум" | |
| RU2701108C1 (ru) | Токовый пороговый логический элемент "неравнозначность" | |
| RU2693590C1 (ru) | Токовый пороговый логический элемент обратного циклического сдвига | |
| RU2695979C1 (ru) | Двоичный токовый пороговый rs-триггер |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20160705 |