RU2700195C1 - Триггерный сумматор по модулю два - Google Patents

Триггерный сумматор по модулю два Download PDF

Info

Publication number
RU2700195C1
RU2700195C1 RU2018138451A RU2018138451A RU2700195C1 RU 2700195 C1 RU2700195 C1 RU 2700195C1 RU 2018138451 A RU2018138451 A RU 2018138451A RU 2018138451 A RU2018138451 A RU 2018138451A RU 2700195 C1 RU2700195 C1 RU 2700195C1
Authority
RU
Russia
Prior art keywords
resistor
transistor
additional
output
transistors
Prior art date
Application number
RU2018138451A
Other languages
English (en)
Inventor
Геннадий Иванович Передельский
Original Assignee
Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) filed Critical Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ)
Priority to RU2018138451A priority Critical patent/RU2700195C1/ru
Application granted granted Critical
Publication of RU2700195C1 publication Critical patent/RU2700195C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
    • G06F7/727—Modulo N arithmetic, with N being either (2**n)-1,2**n or (2**n)+1, e.g. mod 3, mod 4 or mod 5
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Electronic Switches (AREA)

Abstract

Изобретение относится к области цифровой схемотехники, автоматики и промышленной электроники и может быть использовано в блоках вычислительной техники, сумматорах, арифметико-логических устройствах. Техническим результатом является упрощение устройства. Устройство содержит шесть транзисторов, девять резисторов и источник питающего постоянного напряжения. 1 ил., 1 табл.

Description

Изобретение относится к цифровой схемотехнике, автоматике и промышленной электронике. Оно, в частности, может быть использовано в блоках вычислительной техники, в сумматорах цифр, в арифметико-логических устройствах.
Известен сумматор по модулю два [Потёмкин И.С. Функциональные узлы цифровой автоматики. − М.: Энергоатомиздат, 1988, стр. 3, рис. 1.10, д], содержащий четыре логических элемента И-НЕ.
Недостатком его является большое число используемых транзисторов, что усложняет и удорожает устройство. Например, в каждом транзисторно- транзисторном логическом элементе И-НЕ имеется четыре транзистора и один диод, тогда в сумматоре по модулю два содержатся шестнадцать транзисторов и четыре диода, что приводит к его усложнению и удорожанию.
Известен триггер с дополнительной симметрией [Гольденберг Л.М., Импульсные и цифровые устройства. − М.: Связь, 1973, стр. 275, рис. 4.18, в], содержащий два транзистора, четыре резистора и источники постоянных питающих напряжений.
Недостаток его заключается в том, что у него малая нагрузочная способность, т.к. относительно небольшая часть электрического тока, потребляемого от источника постоянного питающего напряжения, образует электрический ток внешней нагрузки. Это объясняется тем, что одну внешнюю нагрузку в рассматриваемой схеме можно подключать к коллектору или к эмиттеру только одного из двух имеющихся транзисторов. Если бы в формировании электрического тока внешней нагрузки участвовали оба имеющихся транзистора, то это повысило бы нагрузочную способность триггера.
Наиболее близким по технической сущности и достигаемому результату является выбранный в качестве прототипа логический элемент И-НЕ [Гусев В.Г., Гусев Ю.М. Электроника и микропроцессорная техника. - М.: Высшая школа, 2004, стр. 593, рис. 8.5, а], содержащий четыре транзистора, четыре резистора и диод.
Сумматор по модулю два, выполненный на таких логических элементах, содержит большое число транзисторов, что усложняет и удорожает устройство и в этом заключается недостаток. Приведённый логический элемент содержит четыре транзистора и диод, отсюда сумматор по модулю два включает в себя шестнадцать транзисторов и четыре диода. Имеется возможность существенно уменьшить их количество.
Задача, на решение которой направлено изобретение, состоит в упрощении и удишевлении сумматора по модулю два.
Это достигается тем, что в триггерный сумматор по модулю два, содержащий источник питающего постоянного напряжения, общая шина (минусовая) которого заземлена, первый резистор, включенный между выходом (плюсовая шина) питающего источника и базой первого двухэмиттерного транзистора (n-p-n), эмиттеры которого образуют входы логического элемента относительно «земли», последовательно соединённые второй резистор, второй транзистор (n-p-n) и третий резистор, свободный вывод второго резистора соединён с выходом питающего источника, база второго транзистора соединена с коллектором первого транзистора, а свободный вывод третьего резистора заземлен, также имеются последовательно соединённые четвёртый резистор и третий транзистор (n-p-n), свободный вывод четвёртого резистора соединён с выходом питающего источника, введены три дополнительных транзистора и пять дополнительных резисторов, первый и второй дополнительные транзисторы (оба n-p-n) включены между собой параллельно (общий вывод образуют их коллекторы и общий вывод образуют их эмиттеры), базы этих транзисторов соединены со входами триггерного сумматора соответственно, между общим выводом эмиттеров и «землёй» включен первый дополнительный резистор, общий вывод коллекторов соединён с общим выводом имеющегося четвёртого резистора и коллектора имеющегося третьего транзистора, эмиттер третьего дополнительного транзистора (p-n-p) подключен к общему выводу имеющегося второго резистора и коллектора имеющегося второго транзистора, второй дополнительный резистор включен между «землёй» и общим выводом имеющегося второго резистора, коллектора имеющегося второго транзистора и эмиттера третьего дополнительного транзистора, база третьего дополнительного транзистора соединена с общим выводом имеющегося четвёртого резистора, коллектора имеющегося третьего транзистора и коллекторов первого и второго дополнительных транзисторов, третий и четвёртый дополнительные резисторы между собой включены последовательно, свободный вывод третьего дополнительного резистора подключен к коллектору третьего дополнительного транзистора, а свободный вывод четвёртого дополнительного резистора заземлён, база имеющегося третьего транзистора соединена с общим выводом коллектора третьего дополнительного транзистора и третьего дополнительного резистора, пятый дополнительный резистор включен между эмиттером третьего имеющегося транзистора и общим выводом третьего и четвёртого дополнительных резисторов, выход сумматора по модулю два относительно «земли» образует общий вывод дополнительных третьего, четвертого и пятого резисторов.
Сущность изобретения поясняется чертежом (фиг. 1).
В триггерном сумматоре по модулю два общая шина (минусовой вывод) источника 1 питающего постоянного напряжения заземлена, а плюсовой вывод выхода соединён с одним из выводов резистора 2. Другой его вывод подключен к базе двухэмиттерного n-p-n транзистора 3. Два вывода двух эмиттеров этого транзистора образуют два входа относительно «земли» триггерного сумматора по модулю два. Также эти два вывода соединены соответственно с базами n-p-n транзисторов 4 и 5. Эмиттеры транзисторов 4 и 5 образуют общий вывод, к которому подключен один из выводов резистора 6, другой вывод его заземлён. Коллектор транзистора 3 соединён с базой n-p-n транзистора 7, а эмиттер последнего − с одним из выводов резистора 8, другой вывод которого заземлён. Резистор 9 включен между «землёй» и коллектором транзистора 7. Между собой последовательно соединены резистор 10, p-n-p транзистор 11, резистор 12 и резистор 13. Свободный вывод резистора 10 подключен к общему выводу резистора 2 и выхода источника 1 питающего постоянного напряжения. Другой вывод резистора 10 соединён с эмиттером транзистора 11, тогда с его коллектором соединён резистор 12. Свободный вывод резистора 13 заземлен. Общий вывод резистора 9 и коллектора транзистора 7 подключен к общему выводу резистора 10 и эмиттера транзистора 11. Между собой последовательно включены резистор 14, n-p-n транзистор 15 и резистор 16. Свободный вывод резистора 14 соединён с общим выводом резистора 2, резистора 10 и выхода источника 1. Общий вывод коллекторов транзисторов 4 и 5 подключен к общему выводу резистора 14 и коллектора транзистора 15, и общий вывод четырёх последних элементов соединён с базой транзистора 11. Свободный вывод резистора 16 соединён с общим выводом резистора 12 и 13. Выход триггерного сумматора по модулю два относительно «земли» образует общий вывод резисторов 12, 16 и 13. Часть схемы на фиг. 1 на транзисторах 11 и 15 является триггером на транзисторах противоположного типа проводимости.
Триггерный сумматор по модулю два работает следующим образом. В цифровой электронике используются входные и выходные электрические сигналы низкого и высокого уровней. Низкий уровень − уровень логического нуля соответствует значениям напряжения в районе нуля, высокий уровень − уровень логической единицы соответствует значениям напряжения в районе единиц вольт (нередко четыре вольта). Работа сумматора по модулю два отображается таблицей 1 (табл. 1). В соответствии с её первой строчкой на оба входа сумматора (х1 и х2) и на базы n-p-n транзисторов 4 и 5 поступают низкие уровни напряжения. Эти уровни напряжения не превышают значения пороговых напряжений названных двух транзисторов, и они закрыты. Оба базо-эмиттерных перехода n-p-n транзистора 3 открыты и на них выделяются малые значения напряжения, как на диодах в открытом состоянии. Базо-коллекторный переход этого транзистора тоже открыт, и в результате на базе
Figure 00000001
Figure 00000002
Figure 00000003
0 0 0
1 0 1
0 1 1
1 1 0
Табл. 1
п-p-n транзистора 7 действует низкий уровень напряжения, который не превышает значение порогового напряжения, и транзистор закрыт. В итоге от источника питания 1 электрический ток замыкается через последовательно соединённые резисторы 10 и 9, и напряжение с резистора 10 минусом приложено к эмиттеру p-n-p транзистора 11, а плюсом − к его базе через резистор 14. Такое напряжение поддерживает транзистор 11 закрытом состоянии. Его пороговое напряжение тоже дополнительно способствует закрытому состоянию транзистора. С учётом изменения значений входных напряжений сумматора, дрейфа значений параметров элементов схемы и нестабильности питающего постоянного напряжения источника 1 значение сопротивления резистора 9 позволяет получать требующийся запас по обеспечению закрытого состояния транзистора 11. Нулевое значение силы электрического тока транзистора 11 создаёт на резисторе 12 нулевое значение напряжения. Оно меньше порогового напряжения п-p-n транзистора 15, и он закрыт. В результате выходное напряжение сумматора по модулю два равно нулю (у=0, табл. 1).
В соответствии со второй и третьей строчкой табл. 1 один из двух p-n базо-эмиттерных переходов (диод) транзистора 3 открыт, на базе его малое значение напряжения. Базо-коллекторный переход этого транзистора тоже открыт, на базе транзистора 7 низкий уровень напряжения, и он закрыт. На базу одного из двух транзисторов 4 или 5 поступает высокий уровень напряжения и этот транзистор открыт. Его электрический ток создаёт на резисторе 14 напряжение, которое минусом приложено к базе p-n-p транзистора 11, по абсолютной величине превышает сумму порогового напряжения и напряжения на резисторе 10 и поддерживает его в открытом состоянии. Значение сопротивления резистора 6 позволяет получить требующийся запас по обеспечению открытого состояния транзистора 11. Его электрический ток создаёт на транзисторе 12 напряжение, которое плюсом приложено к базе п-p-n транзистора 15, превышает пороговое напряжение и поддерживает этот транзистор в открытом состоянии. Электрические токи транзисторов 11 и 15 замыкаются на нагрузку и обеспечивают на выходе высокий уровень напряжения (у=1, табл. 1).
Четвёртая строка табл. 1 определяет, что на оба входа (х1 и х2) воздействуют высокие уровни напряжения, которые поддерживают транзисторы 4 и 5 в открытом состоянии. Электрические токи их проходят через резистор 14, создают на нём падение напряжения
Figure 00000004
, которое минусом приложено к базе транзистора 11.
Figure 00000005
 (1)
где
Figure 00000006
 - сумма силы электрического тока транзисторов 4 и 5 и
Figure 00000007
- сопротивление резистора 14. На обоих эмиттерах транзистора 3 имеются высокие уровни напряжения. Оба базо-эмиттерные переходы этого транзистора открыты, базо-коллекторный переход тоже открыт. Тогда на базе транзистора 7 высокий уровень напряжения, он открыт, и его электрический ток и ток с резистора 9 на резисторе 10 создает напряжение
Figure 00000008
 , которое минусом приложено к эмиттеру транзистора 11.
Figure 00000009
 (2)
где
Figure 00000010
 - сила коллекторного тока транзистора 7,
Figure 00000011
 - сила тока через резистор 9 и
Figure 00000012
 - сопротивление резистора 10. Для обеспечения закрытого состояния транзистора 11 следует выполнить неравенство
Figure 00000013
 (3)
где
Figure 00000014
 - пороговое напряжение транзистора 11. Сопротивление резистора 8 позволяет получить требующийся запас по обеспечению закрытого состояния этого транзистора 11. В результате между базой и эмиттером транзистора 15 нулевое значение напряжения, оно меньше порогового напряжения и этот транзистор тоже закрыт. Поэтому на выходе сумматора по модулю два нулевое значение напряжения(у=0, табл. 1).
Таким образом, в приведённом триггерном сумматоре по модулю два шесть транзисторов, в известных решениях, например, в первом аналоге их больше, свыше чем в два раза. Это упрощает и удишевляет устройство.

Claims (1)

  1. Триггерный сумматор по модулю два, содержащий источник питающего постоянного напряжения, общая шина (минусовая) которого заземлена, первый резистор, включенный между выходом (плюсовая шина) питающего источника и базой первого двухэмиттерного транзистора (n-p-n), эмиттеры которого образуют входы логического элемента относительно «земли», последовательно соединённые второй резистор, второй транзистор (n-p-n) и третий резистор, свободный вывод второго резистора соединён с выходом питающего источника, база второго транзистора соединена с коллектором первого транзистора, а свободный вывод третьего резистора заземлен, также имеются последовательно соединённые четвёртый резистор и третий транзистор (n-p-n), свободный вывод четвёртого резистора соединён с выходом питающего источника, отличающийся тем, что в него введены три дополнительных транзистора и пять дополнительных резисторов, первый и второй дополнительные транзисторы (оба n-p-n) включены между собой параллельно (общий вывод образуют их коллекторы и общий вывод образуют их эмиттеры), базы этих транзисторов соединены со входами триггерного сумматора соответственно, между общим выводом эмиттеров и «землёй» включен первый дополнительный резистор, общий вывод коллекторов соединён с общим выводом имеющегося четвёртого резистора и коллектора имеющегося третьего транзистора, эмиттер третьего дополнительного транзистора (p-n-p) подключен к общему выводу имеющегося второго резистора и коллектора имеющегося второго транзистора, второй дополнительный резистор включен между «землёй» и общим выводом имеющегося второго резистора, коллектора имеющегося второго транзистора и эмиттера третьего дополнительного транзистора, база третьего дополнительного транзистора соединена с общим выводом имеющегося четвёртого резистора, коллектора имеющегося третьего транзистора и коллекторов первого и второго дополнительных транзисторов, третий и четвёртый дополнительные резисторы между собой включены последовательно, свободный вывод третьего дополнительного резистора подключен к коллектору третьего дополнительного транзистора, а свободный вывод четвёртого дополнительного резистора заземлён, база имеющегося третьего транзистора соединена с общим выводом коллектора третьего дополнительного транзистора и третьего дополнительного резистора, пятый дополнительный резистор включен между эмиттером третьего имеющегося транзистора и общим выводом третьего и четвёртого дополнительных резисторов, выход сумматора по модулю два относительно «земли» образует общий вывод дополнительных третьего, четвертого и пятого резисторов.
RU2018138451A 2018-10-31 2018-10-31 Триггерный сумматор по модулю два RU2700195C1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2018138451A RU2700195C1 (ru) 2018-10-31 2018-10-31 Триггерный сумматор по модулю два

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2018138451A RU2700195C1 (ru) 2018-10-31 2018-10-31 Триггерный сумматор по модулю два

Publications (1)

Publication Number Publication Date
RU2700195C1 true RU2700195C1 (ru) 2019-09-13

Family

ID=67989649

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2018138451A RU2700195C1 (ru) 2018-10-31 2018-10-31 Триггерный сумматор по модулю два

Country Status (1)

Country Link
RU (1) RU2700195C1 (ru)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2714105C1 (ru) * 2019-09-25 2020-02-11 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Триггерный сумматор по модулю два на полевых транзисторах
RU2760464C1 (ru) * 2021-04-28 2021-11-25 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Триггерный логический элемент И-НЕ
RU2783403C1 (ru) * 2022-02-14 2022-11-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Триггерный логический элемент И-НЕ/ИЛИ-НЕ

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054788A (en) * 1976-06-04 1977-10-18 Hewlett-Packard Company Modular binary half-adder
US4803649A (en) * 1986-03-25 1989-02-07 Siemens Aktiengesellschaft Modulo-2-adder for the logic-linking of three input signals
RU2546078C1 (ru) * 2014-04-23 2015-04-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k
RU2546082C1 (ru) * 2014-04-30 2015-04-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4054788A (en) * 1976-06-04 1977-10-18 Hewlett-Packard Company Modular binary half-adder
US4803649A (en) * 1986-03-25 1989-02-07 Siemens Aktiengesellschaft Modulo-2-adder for the logic-linking of three input signals
RU2546078C1 (ru) * 2014-04-23 2015-04-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k
RU2546082C1 (ru) * 2014-04-30 2015-04-10 Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) МНОГОЗНАЧНЫЙ СУММАТОР ПО МОДУЛЮ k

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2714105C1 (ru) * 2019-09-25 2020-02-11 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Триггерный сумматор по модулю два на полевых транзисторах
RU2760464C1 (ru) * 2021-04-28 2021-11-25 Федеральное государственное бюджетное образовательное учреждение высшего образования «Юго-Западный государственный университет» Триггерный логический элемент И-НЕ
RU2783403C1 (ru) * 2022-02-14 2022-11-14 Федеральное государственное бюджетное образовательное учреждение высшего образования "Юго-Западный государственный университет" (ЮЗГУ) Триггерный логический элемент И-НЕ/ИЛИ-НЕ

Similar Documents

Publication Publication Date Title
US3316423A (en) Amplifying apparatus providing two output states
RU2700195C1 (ru) Триггерный сумматор по модулю два
RU2726853C1 (ru) Триггерный логический элемент ИЛИ/ИЛИ-НЕ
US3244910A (en) Electric switching circuit
RU2694151C1 (ru) Триггерный логический элемент И-НЕ
RU2710962C1 (ru) Триггерный логический элемент ИЛИ
RU2710937C1 (ru) Триггерный логический элемент ИЛИ-НЕ
US3562547A (en) Protection diode for integrated circuit
RU2689198C1 (ru) Триггерный асинхронный D-триггер
RU2693297C1 (ru) Триггерный асинхронный R-S триггер
US3867685A (en) Fractional current supply
US3235750A (en) Steering circuit for complementary type transistor switch
RU2721386C1 (ru) Триггерный двухступенчатый R-S триггер
US3636381A (en) Transistorized load control circuit comprising high- and low-parallel voltage sources
RU2728954C1 (ru) Триггерный логический элемент И
RU2727613C1 (ru) Триггерный логический элемент И/И-НЕ
US4256984A (en) Interlevel interface for series powered IIL or SITL
RU2710845C1 (ru) Триггерный логический элемент НЕ
RU2692422C1 (ru) Триггерный синхронный D триггер
US2956172A (en) Voltage regulator
US3163827A (en) Cathode-follower and emitter-follower circuits
RU2760464C1 (ru) Триггерный логический элемент И-НЕ
US3952212A (en) Driver circuit
RU2802370C1 (ru) Триггерный логический элемент И
EP0104777B1 (en) A constant current source circuit

Legal Events

Date Code Title Description
QB4A Licence on use of patent

Free format text: LICENCE FORMERLY AGREED ON 20191230

Effective date: 20191230

MM4A The patent is invalid due to non-payment of fees

Effective date: 20201101