KR101333750B1 - 미소 구조체, 마이크로 머신, 유기 트랜지스터, 전자 기기및 그 제조 방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

마이크로 머신은 통상 실리콘 웨이퍼와 같은 반도체 기판을 사용하여 형성된다. 본 발명의 목적은 미소 구조체와 그 미소 구조체를 제어하는 반도체 소자를 동일 절연 표면 상에 동일 공정으로 일체화하는 것에 의해 더욱 비용을 감소시키고자 하는 것이다. 미소 구조체는 프레임 형태로 형성된 제1 층이 절연 표면 상에 제공되고, 프레임 내에 공간이 형성되며, 제1 층 상방을 가로지르도록 제2 층이 형성되어 있는 구성을 갖는다. 이러한 미소 구조체 및 박막 트랜지스터는 동일 절연 표면 상에 동일 공정으로 일체화될 수 있다.
반도체 기판, 미소 구조체, 마이크로 머신, 반도체 소자, 박막 트랜지스터, 절연 기판, 유기 트랜지스터, 유기 반도체층, 전자 기기

Description

미소 구조체, 마이크로 머신, 유기 트랜지스터, 전자 기기 및 그 제조 방법{MINUTE STRUCTURE, MICROMACHINE, ORGANIC TRANSISTOR, ELECTRIC APPLIANCE, AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 미소 구조체를 도시한 도면이고;
도 2a-2d는 본 발명의 미소 구조체의 제작 공정을 도시한 도면이고;
도 3은 본 발명의 측정 소자를 도시한 도면이고;
도 4a-4e는 본 발명의 반도체 소자의 제작 공정을 도시한 도면이고;
도 5a-5c는 본 발명의 반도체 소자의 제작 공정을 도시한 도면이고;
도 6은 본 발명의 반도체 소자의 단면도이고;
도 7은 본 발명의 유기 트랜지스터를 도시한 도면이고;
도 8a-8c는 본 발명의 유기 트랜지스터를 도시한 도면이고;
도 9는 본 발명의 유기 트랜지스터를 도시한 도면이고;
도 10a-10c는 본 발명의 유기 트랜지스터를 도시한 도면이고;
도 11a-11d는 본 발명의 전자 기기를 도시한 도면이고;
도 12는 본 발명의 미소 구조체를 도시한 SEM 사진이고;
도 13은 본 발명의 미소 구조체를 도시한 SEM 사진이고;
도 14a 및 14b는 본 발명의 측정 소자를 도시한 도면이다.
문헌 1: 일본 특허 공개 제2002-355798호
문헌 2: 일본 특허 공개 제2004-1201호
본 발명은 미소 구조체, 그 미소 구조체를 갖는 마이크로 머신, 미소 구조체를 갖는 유기 트랜지스터, 및 그 유기 트랜지스터를 갖는 전자 기기에 관한 것이다. 또한, 본 발명은 이들의 제조 방법에 관한 것이다.
근년에, MEMS로 불리는 미소 기계 시스템에 대한 연구가 활발하게 수행되고 있다. MEMS는 Micro Electro Mechanical System의 약칭으로서, 간단하게 마이크로 머신으로 불리기도 한다. 일반적으로, 마이크로 머신은 이동 가능한 3차원 구조의 미소 구조체와 반도체 소자를 갖는 전자 회로가 집적화된 미세 디바이스에 해당한다. 상기 미소 구조체는 입체 구조와 가동부를 갖는다는 점에서 반도체 소자와는 상이하다.
또한, 반도체 기판 상에 형성되는 마이크로 머신 디바이스에 있어서, 동일 기판 내에 동시에 각 종류의 디바이스를 형성하는 기술이 제안되어 있다(예, 종래 기술 문헌 1 참조).
이러한 마이크로 머신에서 박막을 사용하는 구조가 제안되어 있다(예, 종래 기술 문헌 2 참조).
종래 기술 문헌 1에 보여지는 바와 같이, 마이크로 머신은 통상 실리콘 웨이퍼와 같은 반도체 기판을 사용하여 형성된다.
종래 기술 문헌 1에는 동일 기판 상에 마이크로 펌프 및 그 구동 회로를 실장한 예가 개시되어 있다. 그러나, 동일 기판 상에 마이크로 펌프 및 그 구동 회로를 공일 공정으로 실장한 예는 개시되어 있지 않다. 또한, 종래 기술 문헌 1에는 마이크로 혼합기 등에 샘플 또는 펌프로서 사용되는 다이어프램 펌프를 동일 기판 상에 일체화하여 구성한 구조가 개시되어 있다. 상기 구조는 동일 공정으로 형성될 수 있으므로, 동일 기판 상에 동시에 각종의 디바이스를 용이하게 형성할 수 있음이 개시되어 있다. 그러나, 상기 종래 기술 문헌 1에서는 마이크로 혼합기와 같은 디바이스를 제어하기 위한 반도체 소자를 동일 공정으로 동일 기판 상에 형성하는 것은 기재되어 있지 않다.
종래 기술 문헌 2는 결정화된 박막형 마이크로 머신의 구조에 대해 언급하고 있다. 그러나, 마이크로 머신을 제어하는 반도체 소자에 대해서는 설명되지 않고 있으며, 물론 반도체 소자가 일체로 형성된 장치에 대해서 설명되고 있지 않다.
전술한 사항을 고려하여, 본 발명은 프레임 형태의 새로운 구조의 미소 구조체를 제공한다. 또한, 본 발명에 따르면, 이러한 미소 구조체 및 이 미소 구조체 를 제어하는 반도체 소자는 절연 표면 상에 동일 공정으로 일체화된다.
또한, 프레임 형태를 갖는 본 발명의 미소 구조체는 투광성이 높다. 이러한 미소 구조체를 표시부의 스위칭 소자로서 적용하는 것에 의해, 개구율이 높은 표시부를 얻을 수 있다.
이하, 본 발명의 구성에 대해 상세히 설명한다.
본 발명의 일 형태에 따른 미소 구조체는 절연 표면 상에 설치된 제1 층 및 제2 층을 포함하며, 상기 제1 층은 한 쌍의 벽면체이고, 상기 제2 층은 상기 벽면체 사이에 가교된 교량체이다.
본 발명의 다른 형태에 따른 미소 구조체는 제1 층 및 제2 층을 포함하며, 상기 제1 층은 프레임 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층의 하방으로 상기 프레임 내에 공간이 형성되어 있다.
본 발명의 다른 형태에 따른 미소 구조체는 절연 표면 상에 형성된 제1 층 및 제2 층을 포함하며, 상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방으로, 일측면으로부터 이에 대향하는 타측면으로 가로지르도록 형성되며, 상기 제2 층 하방으로 상기 프레임 내에 공간이 형성되며, 상기 제2 층의 하부면은 상기 프레임의 측 표면과 접촉한다.
본 발명의 다른 형태에 따른 마이크로 머신은 절연 표면 상에 설치된 제1 층 및 제2 층을 가지는 복수의 미소 구조체를 포함하며, 상기 제1 층은 한 쌍의 벽면 체이고, 상기 제2 층은 상기 벽면체 사이에 가교된 교량체이다.
본 발명의 다른 형태에 따른 마이크로 머신은 제1 층 및 제2 층을 가지는 복수의 미소 구조체를 포함하며, 상기 제1 층은 프레임 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층의 하방으로 상기 프레임 내에 공간이 형성되어 있다.
본 발명의 다른 형태에 따른 마이크로 머신은 절연 표면 상에 형성된 제1 층 및 제2 층을 가지는 복수의 미소 구조체를 포함하며, 상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방으로, 일측면으로부터 이에 대향하는 타측면으로 가로지르도록 형성되며, 상기 제2 층 하방으로 상기 프레임 내에 공간이 형성되며, 상기 제2 층의 하부면은 상기 프레임의 측 표면과 접촉한다.
본 발명의 다른 형태에 따른 마이크로 머신은 절연 표면 상에 설치된 도전층과, 제1 층, 및 제2 층을 가지는 복수의 미소구조체를 포함하며, 상기 제1 층 및 제2 층은 도전층 상에 제공되며, 상기 제1 층은 프레임 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층의 하방으로 상기 프레임 내에 공간이 형성되어 있다.
본 발명의 다른 형태에 따른 유기 트랜지스터는 절연 표면 상에 제1 층 및 제2 층을 포함하며, 상기 제1 층은 한 쌍의 벽면체이고, 상기 제2 층은 상기 한 쌍의 벽면체 사이에 가교된 교량체이고, 상기 교량체 하방으로 상기 프레임 내에 유기 반도체층이 형성된다.
본 발명의 다른 형태에 따른 유기 트랜지스터는 절연 표면 상에 형성된 제1 층 및 제2 층, 및 상기 제1 층 하방에 형성된 도전층을 포함하고, 상기 제1 층은 프레임 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층의 하방으로 상기 프레임 내에 공간이 형성되며, 상기 공간 내에 유기 반도체층이 형성된다.
본 발명의 다른 형태에 따른 유기 트랜지스터는 절연 표면 상에 형성된 제1 층 및 제2 층, 및 상기 제1 층 하방에 형성된 도전층을 포함하며, 상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층 하방으로 상기 프레임 내에 공간이 형성되며, 상기 공간 내에 유기 반도체층이 형성되며, 상기 제2 층은 도전 재료로 형성된다.
본 발명의 다른 형태에 따른 유기 트랜지스터는 절연 표면 상에 형성된 도전층과, 상기 도전층 상에 형성된 제1 층 및 제2 층을 포함하며, 상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임을 가로지르도록 형성되며, 상기 제2 층 하방으로 상기 프레임 내에 공간이 형성되고, 상기 공간 내에 유기 반도체층이 형성되며, 상기 제2 층은 도전 재료로 형성된다.
본 발명의 다른 형태에 따른 전자 기기는 표시부에 유기 트랜지스터를 포함하며, 상기 유기 트랜지스터는 절연 표면 상에 제1 층 및 제2 층을 포함하며, 상기 제1 층은 한 쌍의 벽면체이며, 상기 제2 층은 상기 한 쌍의 벽면체 상방을 가로지르는 교량체이고, 상기 교량체 하방으로 상기 한 쌍의 벽면체 내에 유기 반도체층이 형성된다.
본 발명의 다른 형태에 따른 전자 기기는 표시부에 유기 트랜지스터를 포함 하며, 상기 유기 트랜지스터는 절연 표면 상에 제1 층 및 제2 층을 포함하고, 상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층 하방으로 상기 프레임 내에 공간이 형성되고, 상기 공간 내에 유기 반도체층이 형성된다.
본 발명의 다른 형태에 따른 전자 기기는 표시부에 유기 트랜지스터를 포함하고, 상기 유기 트랜지스터는 절연 표면 상에 제1 층 및 제2 층, 및 상기 제1 층 하방에 형성된 도전층을 포함하고, 상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층 하방으로 상기 프레임 내에 공간이 형성되고, 상기 공간 내에 유기 반도체층이 형성되고, 상기 제2 층은 도전 재료로 형성된다.
본 발명의 다른 형태에 따른 전자 기기는 표시부에 유기 트랜지스터를 포함하며, 상기 유기 트랜지스터는 절연 표면 상에 도전층 및 상기 도전층 상에 형성된 제1 및 제2 층을 포함하며, 상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르도록 형성되며, 상기 제2 층 하방으로 상기 프레임 내에 공간이 형성되고, 상기 공간 내에 유기 반도체층이 형성되고, 상기 제2 층은 도전 재료로 형성된다.
또한, 본 발명은 미소 구조체, 마이크로 머신, 유기 트랜지스터 또는 전자 기기의 제조 방법을 포함한다.
본 발명에 따르면, 미소 구조체 및 이 미소 구조체를 제어하기 위한 반도체 소자를 동일 표면 상에 동일 공정으로 일체화할 수 있어서, 저비용으로 제조 가능 한 마이크로 머신을 제공한다.
또한, 미소 구조체와 이 미소 구조체를 제어하는 반도체 소자 사이의 접속 영역이 불필요하므로, 마이크로 머신을 상방에 설치하는 센서 장치를 소형화할 수 있다.
또한, 동일 표면 상에 미소 구조체 및 이 미소 구조체를 제어하기 위한 반도체 소자를 일체화하는 것에 의해, 미소 구조체를 배열할 수 있어서 대규모로 집적된 장치를 얻을 수 있다.
이하, 본 발명의 실시 형태들을 첨부 도면을 참조로 설명한다. 본 발명은 여러 다른 형태로 실시 가능하며, 당업자들은 여기에 개시된 실시 형태 및 상세가 본 발명의 목적 및 범위에 벗어나지 않고 다양한 방식으로 변형 가능함을 쉽게 이해할 것이다. 따라서, 본 발명은 아래에 제시될 실시 형태의 설명에 한정되는 것으로 해석되어서는 안된다. 도면에서 동일한 참조 번호는 동일 부분 또는 동일 기능의 부분에 사용되며, 그러한 부분들에 대한 반복 설명은 생략됨에 유의하여야 한다.
[실시 형태 1]
본 실시 형태에서는 미소 구조체의 구성에 대해 설명한다. 도 1에 도시된 바와 같이, 본 발명의 미소 구조체는 절연 표면(101) 상에 프레임 형태의 제1 층(102)을 갖는다. 즉, 제1 층(102)으로 된 프레임은 두 쌍의 벽면체이다. 제2 층(103) 하방으로 공간(105)이 제공될 필요가 있으므로, 제2 층(103)을 지지하는 프레임은 적어도 2개의 측면을 가질 수 있다. 즉, 적어도 한 쌍의 벽면체가 형성된다.
제1 층(102)으로 된 프레임 내에는 공간이 제공된다. 다시 말해, 프레임으로 둘러싸이도록 공간이 제공된다. 절연 표면은 유리 기판, 석영 기판, 플라스틱 기판 등의 표면이다. 플라스틱 기판 상에 미소 구조체를 형성하는 것에 의해, 유연성이 높고 박형의 장치가 형성될 수 있다. 또한, 연마에 의해 박형화된 유리 기판이 사용될 수 있다. 연마에 의해 박형의 장치를 얻을 수 있다. 또한, 금속 등의 도전 기판 상에 또는 실리콘 등의 반도체 기판 상에 형성된 절연성 층(절연층)의 기판 상에 미소 구조체가 형성될 수 있다.
제1 층(102)은 실리콘을 갖는 절연체로 형성될 수 있다. 예를 들면, 제1 층(102)은 실리콘을 갖는 산화물(실리콘 산화물) 또는 실리콘을 갖는 질화물(실리콘 질화물)로 형성될 수 있으며, 단일층 구조 또는 적층 구조를 가질 수 있다.
제2 층(103)은 프레임 형태의 제1 층(102) 상방을 가로질러 형성된다. 즉, 제2 층(103)은 한 쌍의 벽면체를 가로지르는 교량체의 형태를 갖는다. 제2 층(103)은 실리콘을 갖는 절연체 또는 도전체로 형성될 수 있으며, 단일층 또는 적층 구조를 가질 수 있다. 도전체로서는 전극용으로 사용되는 재료가 바람직하며, 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W) 등의 금속 재료; 또는 금속 재료의 화합물(금속 산화물과 금속 질화물 등)로 형성될 수 있다. 가열에 기인하는 힐록(hillock)을 회피하기 위해 알루미늄과 같은 저 내열성의 재료에 네오디뮴(Nd)과 스칸듐(Sc)과 같은 원소가 첨가되는 것이 바람직하다. 알루미늄의 저항 성은 스칸듐 보다는 네오디뮴에 기인하여 높아지지 않으므로 네오디뮴이 첨가 재료로서 사용되는 것이 바람직하다.
도 2a-2d를 참조로 하여 이러한 미소 구조체의 제조 방법을 설명한다.
도 2a에 도시된 바와 같이, 절연 표면 상에 희생층(104)이 형성된 된 소망의 형태로 패턴화된다. 상기 희생층은 후속 공정에서 제거되는 층임에 유의하여야 한다. 희생층의 제거로 구조층이 이동되는 공간이 제공된다. 희생층은 희생층이 제거되도록 희생층과 다른 재료 사이에 에칭 선택비를 얻을 수 있는 한, 도전층 또는 절연층일 수 있다.
그런 다음, 도 2b를 참조하면, 제1 층(106)은 희생층(104) 상에 실리콘 산화물 또는 실리콘 질화물 등으로 형성된다. 실리콘 산화물 또는 실리콘 질화물 등은 CVD법, 스퍼터링법, 액적 방출법(전형적으로, 잉크젯 인쇄법), 또는 스핀 코팅법으로 형성될 수 있다. 액적 방출법과 스핀 코팅법은 출발 재료가 유기 재료인 경우에 사용할 수 있다.
이때, 희생층(104)의 형태에 따라 제1 층(106)의 표면상에 요철이 형성될 수 있다. 출발 재료로서 유기 재료를 사용한 경우, 요철이 거의 생기지 않아서 평탄성이 향상될 수 있음에 유의하여야 한다.
그런 다음, 도 2c에 도시된 바와 같이, 제1층은 희생층(104)의 측표면과 단지 접촉하도록 에칭되어 프레임 형태를 갖는다. 에칭으로서는 건식 에칭 또는 습식 에칭이 사용될 수 있다. 건식 에칭의 경우, CHF3, ClF3, NH3, CF4 등을 함유하는 에칭 가스를 사용할 수 있다. 습식 에칭의 경우, 과산화 수소수를 함유하는 에칭제 또는 완충된 플루오루화 수소를 함유하는 에칭제를 사용할 수 있다.
전술한 바와 같이, 희생층(104)의 측 표면에만 잔류하는 제1 층이 희생층(104) 둘레에 존재하고, 프레임 형태를 갖는다. 이러한 구조를 측벽 구조(sidewall structure)로 칭한다. 프레임은 그 선단을 테이퍼 형상으로 하고 그 바닥을 두껍게 하여 보다 강인성을 갖는다. 측벽 구조를 갖는 제1 층(102)에서는 성막시의 막 두께 및 에칭 조건에 따라 측벽의 막 두께 또는 높이가 결정된다. 그러므로, 프레임 내의 희생층(104) 전체를 에칭하여 제거할 필요는 없다. 희생층(104)은 프레임 하부에 잔류할 수 있다. 즉, 희생층(104)은 공간의 형성을 위해 에칭된다.
그런 다음, 제1 층(102) 및 희생층(104)을 피복하기 위해 제2 층(103)이 형성되어 소정 형태로 패턴화된다. 본 실시 형태에서, 제2 층(103)은 제1 층(102) 및 희생층(104)의 상방을 가로지르는 긴 사각형의 형태로 패턴화된다. 즉, 제2 층(103)은 제1 층(102) 및 희생층(104) 상에 선택적으로 형성된 교량체 형태를 갖는다. 본 실시 형태에서, 제2 층(103), 즉 교량체는 제1 층(102)의 외부로 연장한다. 따라서, 제2 층(103)은 고 인성일 수 있다.
희생층(104)은 제2 층(103)이 선택적으로 형성되기 때문에 일부가 노출된다. 일부가 노출되는 희생층은 에칭으로 제거될 수 있다. 다시 말해, 제2 층(103)의 형성으로 희생층(104)의 일부가 노출되는 것이 바람직하다.
이후, 도 2d에 도시된 바와 같이, 희생층(104)은 제거된다. 희생층(104)의 제거에 건식 에칭 또는 습식 에칭이 사용된다. 희생층(104)만 선택 에칭되도록, 제1 층(102), 제2 층(103) 및 희생층(104)의 재료가 선택되고, 에칭 조건이 설정된다. 즉, 특정 에칭제에 대하여 희생층(104)과의 사이에 소정 선택비를 가질 수 있는 재료가 제1 층(102) 및 제2 층(103)으로 사용될 수 있다.
희생층(104)의 제거로 공간(105)이 얻어진다. 다시 말해, 프레임 형태로 형성된 제1 층(102) 내에 공간(105)이 제공된다. 프레임은 두 쌍의 벽면체로 지칭될 수 있다. 공간(105)은 제2 층(103)의 하방으로 제공될 필요가 있으므로, 제2 층(103)을 지지하는 프레임은 서로 대향된 적어도 2개의 측면을 가질 수 있다. 즉, 적어도 한 쌍의 벽면체가 형성된다.
따라서, 프레임 형태의 제1 층, 프레임 상방을 가로지르는 교량체 형태의 제2 층 및 제2 층 하방으로 프레임 내에 제공된 공간을 갖는 미소 구조체가 형성될 수 있다. 공간 상방에 형성된 제2 층은 제2 층에 인가되는 전압으로 야기되는 전기 신호 또는 정전기에 의해 이동될 수 있다. 제2 층은 예컨대, 상하로 이동(또는 진동)할 수 있다.
이러한 프레임은 가공이 곤란한 재료가 부어져서 소성되는(baked) 주형으로서 사용될 수 있다. 예를 들면, 에칭이 곤란한 ZnO, 또는 내열성이 낮은 유기 재료를 부어서 새로운 장치를 얻을 수 있다.
또한, 경면이 얻어지도록 프레임에 대해 전기 도금을 실시할 수 있다.
제1 층으로 이루어진 이러한 프레임은 통상의 에칭법에 의한 패터닝에 비해 미세한 가공이 가능하다.
복수의 미소 구조체의 형성에 의해 대규모로 집적되는 마이크로 머신을 얻을 수 있다. 대규모로 집적화한 장치에 의해 특정 기능을 갖는 마이크로 머신이 제공될 수 있다.
[실시 형태 2]
본 실시 형태에서는 미소 구조체를 사용한 측정 소자의 구성을 설명한다.
도 3에 도시된 바와 같이, 전술한 미소 구조체에서, 희생층 하방에 도전체(하부 전극으로서 기능하므로, 이후 하부 전극으로 칭함)가 형성되어 소정 형태로 패턴화된다. 하부 전극(110)은 티타늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W) 등의 금속 재료; 또는 금속 재료의 화합물(금속 산화물과 금속 질화물 등)로 형성될 수 있다. 가열에 기인하는 힐록(hillock)을 회피하기 위해 알루미늄과 같은 저 내열성의 재료에 네오디뮴(Nd)과 스칸듐(Sc)과 같은 원소가 첨가되는 것이 바람직하다. 알루미늄의 저항성은 스칸듐 보다는 네오디뮴에 기인하여 높아지지 않으므로 네오디뮴이 첨가 재료로서 사용되는 것이 바람직하다.
그런 다음, 하부 전극(110) 상에 희생층이 형성되어, 전술한 실시 형태에서와 같이 소정 형태로 패턴화된다.
그후, 희생층 상에 제1 층이 형성되어, 전술한 실시 형태에서와 같이 측벽 구조로 에칭된다.
또한, 제1 층 및 희생층 상방을 가로지르도록 제2 층이 형성된다. 본 실시 형태에서는 제2 층으로서 도전층(112)이 사용된다. 도전층(112)으로서는 티타 늄(Ti), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W) 등의 금속 재료; 또는 금속 재료의 화합물(금속 산화물과 금속 질화물 등)로 형성될 수 있다. 가열에 기인하는 힐록(hillock)을 회피하기 위해 알루미늄과 같은 저 내열성의 재료에 네오디뮴(Nd)과 스칸듐(Sc)과 같은 원소가 첨가되는 것이 바람직하다. 알루미늄의 저항성은 스칸듐 보다는 네오디뮴에 기인하여 높아지지 않으므로 네오디뮴이 첨가 재료로서 사용되는 것이 바람직하다.
이 구조에서, 도전층 하방에 절연층이 형성될 수 있다. 절연층으로서는 실리콘 산화물 또는 실리콘 질화물이 사용된다. 그런 다음, 전술한 실시 형태에서와 같이 도전층(112)이 패턴화된다. 이때, 패터닝은 희생층의 일부가 노출되도록 실시된다.
그 후, 전술한 실시 형태에서와 같이, 희생층이 제거되어, 제1 층(102)이 측벽 구조체를 가지고 그 제1 층(102) 상에 도전층(112)이 형성된 구조를 형성한다. 희생층의 제거로 인해 제1 층(102)에는 공간이 형성된다. 즉, 하부 전극(110), 도전층(112) 및 그 사이의 공간에 의해 커패시터가 형성된다. 도전층(112)은 이동 가능하다. 구체적으로, 공간 상방의 도전층(112)이 상하로 이동 가능하여, 커패시터 값이 변화한다.
이러한 미소 구조체는 변화된 값을 읽는 것에 의해 측정 소자로서 기능할 수 있다. 즉, 이러한 미소 구조체는 가변 용량을 측정할 수 있는 소자로서 기능한다. 이러한 미소 구조체를 복수개 형성함으로써, 가변 용량을 검출하기 위한 센서 회로를 포함하는 센서 디바이스를 얻을 수 있다.
본 발명의 미소 구조체는 실리콘 웨이퍼를 사용한 미소 구조체에 비해 저비용으로 제작 가능하다. 또한, 전술한 실시 형태에서 언급한 바와 같이, 미소 구조체와 이 미소 구조체를 제어하기 위한 반도체 소자는 동일 기판 상에 형성될 수 있다. 본 발명의 이러한 미소 구조체에 의해, 측정 소자 및 센서 디바이스의 비용을 저감화할 수 있다.
복수의 미소 구조체를 형성하는 것에 의해 대규모로 집적된 마이크로 머신을 얻을 수 있다. 대규모로 집적된 장치에 의해, 특정 기능을 갖는 마이크로 머신을 얻을 수 있다.
[실시 형태 3]
본 실시 형태에서는 전술한 실시 형태들과는 다른 소자의 구성을 설명한다.
도 1에 도시된 마소 구조체의 경우, 제2 층(103)은 필라멘트로서 사용될 수 있으며, 본 발명의 미소 구조체는 보호 회로에 적용될 수 있다. 제2 층(103)에 과전압이 인가되면, 제2 층(103)은 단락되기 때문에, 미소 구조체는 보호 회로로서 사용될 수 있다. 제2 층(103)이 단락되지 않는 경우, 제2 층에 인가된 전류에 기인하여 제2 층(103)의 물리적 성질이 변화하면, 미소 구조체는 성질 변화를 활용하는 것으로 보호 회로로서 사용될 수 있다.
미소 구조체가 보호 회로로서 사용되는 경우, 제2 층(103)은 도전체로 형성되는 것이 바람직하다.
[실시 형태 4]
본 실시 형태에서는 전술한 실시 형태와는 다른 측정 소자의 구성을 설명한다.
도 14a에는 절연 표면(101) 상에 측벽 구조를 갖는 제1 층(102), 공간 내에 형성된 니들(또는 돌출부)(150) 및 적층 구조[하부층(103a) 및 상부층(103b)]를 갖는 제2 층(103)을 포함하는 소자가 도시되어 있다. 제2 층의 하부층(103a) 및 상부층(103b)은 서로 상이한 열 전도도를 갖는 재료를 사용하여 서로 적층되어 있다.
도 1에 도시된 소정 환경 온도에서, 니들(또는 돌출부)(150)의 선단이 제2 층의 하부층(103a)과 접촉하고 있다.
다른 환경 온도에서, 도 14b에 도시된 바와 같이, 니들(또는 돌출부)(150)의 선단은 제2 층의 하부층(103a)에 접촉하고 있지 않다. 이것은 제2 층의 하부층(103a) 및 상부층(103b) 사이의 열 전도도 차이에 기인하여 제2 층에 뒤틀림이 발생하기 때문이다. 게다가, 제2 층의 하방에 제공된 공간은 제2 층의 비틀림을 발생시킨다.
이러한 특성을 활용하는 것에 의해 측정 소자를 스위칭 소자로서 응용 가능하다.
[실시 형태 5]
본 실시 형태에서는 전술한 측정 소자 및 그 측정 소자를 제어하는 반도체 소자를 갖는 반도체 장치의 제작 공정을 설명한다. 본 실시 형태에서는 반도체 장 치로서 박막 트랜지스터(TFT)가 사용된다.
도 4a에 도시된 바와 같이, 절연 표면(101) 상에 하부 전극(110)이 형성된다. 하부 전극(110)의 제조 방법, 재료 등은 전술한 실시 형태를 참조할 수 있다. 본 실시 형태에서, 하부 전극(110)은 미소 구조체가 형성된 제1 영역 및 반도체 소자가 형성된 제2 영역에 형성된다. 제1 및 제2 영역에서, 하부 전극(110)은 측정 소자의 하부 전극 및 반도체 소자의 하부 전극으로서 가능하도록 소정 형태로 가공, 즉, 패턴화된다. 반도체 소자의 하부 전극을 형성하는 것에 의해, 반도체 소자의 소형화에 따라 야기되는 누설 전류를 억제할 수 있다.
그런 다음, 하부 전극(110) 상에 하지막(114)이 형성된다. 하지막(114)은 예컨대, 실리콘 산화물층, 실리콘 질화물층, 실리콘 산질화물층 등의 실리콘 함유 산화물 또는 실리콘 함유 질화물로 된 층과 같은 단일층 또는 적층 구조의 절연층으로 형성될 수 있다. 적층 구조로서, SiH4, NH3, N2O 및 H2 등의 반응 가스를 사용하여 형성된 실리콘 산질화물층과; SiH4 및 N2O 등의 반응 가스를 사용하여 형성된 실리콘 산질화물층이 순차 형성된 구조를 채용할 수 있다. 하지막(114)은 절연 표면(101) 등으로부터의 오염을 방지할 수 있다. 또한, 오염을 효과적으로 방지할 수 있는 층과, 하부 전극에 대한 접착성이 높은 층과, 추후 형성되는 반도체층도 역시 적층 가능하므로, 적층 구조가 바람직하다.
그런 다음, 반도체층(113)이 제2 영역에만 형성되어 소정 형태로 패턴화된다. 반도체층은 실리콘을 함유하는 재료로 형성될 수 있다. 실리콘 함유 재료는 실리콘을 포함하는 재료와 0.01~4.5원자%의 게르마늄을 함유하는 실리콘 게르마늄 재료를 포함한다. 반도체층(113)으로서, 결정질 또는 비정질 상태의 반도체층을 사용할 수 있다. 본 실시 형태에서, 금속을 사용하여 비정질 실리콘층에 열처리를 하는 것에 의해 결정화된 다결정 실리콘층이 사용된다. 상기 열처리로서는 가열로, 레이저 조사, 또는 레이저광 대신에 램프로부터 발생되는 광 조사(이하, 램프 어닐링으로 칭함), 또는 이들의 조합을 이용할 수 있다.
레이저 조사에 의해 다결정 실리콘을 형성하는 경우, 연속 발진형 레이저 빔(CW 레이저 빔) 또는 펄스 발진형 레이저 빔(펄스 레이저 빔)을 이용할 수 있다. 레이저 빔으로서는 Ar 레이저, Kr 레이저, 엑시머 레이저, YAG 레이저, Y2O3 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, 알렉산드러 레이저, Ti: 사파이어 레이저, 구리 증기 레이저 및 금 증기 레이저로부터 선택된 하나 또는 복수의 것에서 발진된 레이저 빔을 사용할 수 있다. 전술한 레이저 빔의 기본파 이외에, 기본파의 제2 고조파 내지 제4 고조파의 레이저 빔을 조사하는 것에 의해, 대 입경의 결정을 얻을 수 있다. 예를 들면, Nd: YVO4 레이저(기본파 1064nm)의 제2 고조파(532nm) 또는 제3 고조파(355nm)를 사용할 수 있다. 상기 레이저는 대략 0.01 내지 100MW/cm2(바람직하게는 0.1 내지 10MW/cm2)의 에너지 밀도가 필요하다. 레이저는 대략 10 내지 2000cm/sec의 주사 속도로 조사된다.
연속 발진형 기본파 레이저 빔과 연속 발진형의 고조파 레이저 빔이 조사될 수 있음에 유의하여야 한다. 이와 달리, 연속 발진형 기본파 레이저 빔 및 펄스 발진형 고조파 레이저 빔이 조사될 수 있다. 복수의 레이저 빔의 조사에 의해 에너지를 상호 보충할 수 있다.
펄스 발진형 레이저 빔으로서, 레이저 광에 의해 반도체 층이 용융될 때부터 반도체층이 고화되기까지의 시기에 다음 펄스의 레이저 광을 조사할 수 있는 발진 주파수로 레이저를 발진시킬 수 있는 레이저 빔도 사용 가능하다. 이러한 주파수로 레이저 빔을 발진시키는 것에 의해, 주사 방향으로 연속 성장하는 결정립을 얻을 수 있다. 레이저 빔의 특정 발진 주파수는 10 MHz 이상이며, 이는 통상 사용되는 수십 내지 수백 Hz의 주파수 대역과 비교할 때 상당히 높은 주파수 대역이 사용되고 있음을 의미한다.
다른 열처리법으로서 가열로를 사용하는 경우, 비정질 반도체층은 400~550℃에서 2~20 시간 동안 가열된다. 이때, 상기 온도는 점진적인 증가를 위해 400~550℃의 범위에서 복수 스텝으로 설정되는 것이 바람직하다. 약 400℃에서의 초기 저온 가열 공정에 의해, 비정질 반도체층에서 수소 등이 방출되기 때문에 결정화시에 막의 조도(roughness)가 저하될 수 있다. 더욱이, 가열 온도가 낮아질 수 있으므로, Ni 등의 결정화 촉진 금속 원소를 비정질 실리콘층 상에 형성하는 것이 바람직하다. 금속 원소로서는 철(Fe), 루테늄((Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 백금(Pt), 구리(Cu), 금(Au), 코발트(Co) 등을 사용할 수 있다.
가열로 이외에, 전술한 레이저 조사를 수행하여 다결정 실리콘을 형성할 수 있다. 금속 원소를 이용한 열처리를 수행하는 것에 의해, 이 방법으로 형성된 다결정 실리콘은 단결정 실리콘과 거의 동일한 결정 구조를 갖는다. 이러한 구조는 금속 원소를 사용하지 않는 열처리에 의해 형성된 다결정 실리콘에 비해 인성이 높고 이동도가 높다. 이것은 결정립이 연속 형성되는 다결정 실리콘이 금속 원소를 이용한 열처리에 의해 형성될 수 있기 때문이다. 결정립이 연속 형성되는 다결정 실리콘의 경우, 금속 원소를 사용하지 않는 열처리에 의해 형성되는 다결정 실리콘과는 달리, 결정립계에서 공유 결합이 깨지지 않는다. 그러므로, 결정립계에서의 결함에 기인하는 응력 집중이 생기지 않아서, 금속 원소를 사용하지 않고 형성된 다결정 실리콘에 비해 파괴 응력이 크다. 또한, 연속하는 결정립계에 기인하여 전자 이동도가 높기 때문에, 결정립이 연속 형성되는 다결정 실리콘은 미소 구조체 제어용 재료로서 적당하다.
결정화용 금속 원소가 오염원이 될 수 있어서 결정화 후에는 제거할 필요가 있음에 유의하여야 한다. 이 경우, 금속 원소를 사용한 열처리 이후에 실리콘 층 상의 게터링 싱크(gettering sink)로서 기능하는 층을 형성한 후에 가열함으로써 금속 원소를 제거 또는 감소시킬 수 있다. 이것은 금속 원소가 열처리에 의해 게터링 싱크 내로 이동되기 때문이다. 게터링 싱크는 다결정 반도체층 또는 비정질 반도체층으로 형성될 수 있다. 예를 들면, 아르곤 등의 불활성 원소가 첨가되는 다결정 반도체층이 게터링 싱크로서 사용되도록 형성될 수 있다. 불활성 원소의 첨가로 인해, 다결정 반도체층에 비틀림이 생길 수 있으며, 이로 인해 금속 원소가 효과적으로 포획될 수 있다. 또한, 인 등의 원소가 첨가되는 반도체층을 형성하는 것에 의해, 금속 원소가 포획될 수 있다.
도 4b에 도시된 바와 같이, 반도체층(113)을 피복하도록 제1 및 제2 영역에 절연층(115)이 형성된다. 상기 절연층(115)은 제2 영역에서 게이트 절연층으로서 기능한다. 또한, 제1 영역의 절연층(115)은 제거될 수 있다. 상기 절연층(115)은 하지막(114)처럼 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있으며, 단일층 또는 적층 구조를 가질 수 있다.
그런 다음, 제1 및 제2 영역에서, 절연층(115) 상에 도전층이 형성된다. 상기 도전층은 제1 영역에서 희생층(104a)으로서 기능하며, 제2 영역에서 게이트 전극(104b)으로서 기능한다. 이러한 도전층로서는 Ta, W, Ti, Mo, Al 및 Cu에서 선택된 원소; 상기 원소를 포함하는 합금 재료 또는 화합물 재료를 주요 성분으로서 사용할 수 있다. 가열에 따른 힐록을 회피하기 위해 알루미늄(Al)과 같은 내열성이 낮은 재료에 네오디뮴(Nd) 및 스칸듐(Sc)과 같은 원소를 첨가하는 것이 바람직하다. 알루미늄의 내열성은 스칸듐에 비해 네오디뮴에 기인하여 향상되지 않기 때문에, 첨가 재료로서 네오디뮴을 사용하는 것이 바람직하다. 또한, 도전층은 희생층(104a) 및 게이트 전극(104b)으로서 기능하기 때문에, 인 등의 불순물 원소가 도핑된 다결정막으로 대표되는 반도체층 또는 AgPdCu 합금을 사용할 수 있다. 이 도전층은 단일층 또는 적층 구조를 가질 수 있다.
도 4c에 도시된 바와 같이, 게이트 전극(104b)을 이용하여 자기 정합(self-alignment)적으로 불순물 원소가 첨가된다. n-형 반도체 소자를 형성하는 경우, 인(P) 또는 비소(As)를 첨가하여 불순물 영역(117) 및 채널 형성 영역(119)을 형성한다. p-형 반도체 소자를 형성하는 경우, 보론 등을 첨가하여 불순물 영역(120) 및 채널 형성 영역(121)을 형성한다. 불순물 영역은 전류가 흐르는 방향에 따라 소스 영역 또는 드레인 영역으로 지칭될 수 있음에 유의하여야 한다.
이때, 불순물 원소가 첨가되는 것을 방지하기 위해 제1 영역에 마스크(116)가 선택적으로 형성된다. 상기 마스크는 유기 재료 및 무기 재료로 형성될 수 있다.
그런 다음, 도 4d에 도시된 바와 같이, 마스크(116)를 제거한 후, 희생층(104a), 게이트 전극(104b) 등을 피복하도록 절연층(122)이 형성된다. 상기 절연층(122)은 측벽 구조를 갖는 제1 층(102)이 되도록 에칭된다. 절연층의 재료로서는 전술한 실시 형태를 참조할 수 있다. 즉, 무기 재료 및 유기 재료를 절연층(122)으로서 사용할 수 있다.
도 4e에 도시된 바와 같이, 절연층(122)은 에칭되어 측벽 구조를 갖는다. 제1 영역에서, 측벽 구조를 갖는 제1 층(102a)이 형성되어, 희생층(104a) 둘레로 프레임 형태를 갖는다. 제2 영역에서, 게이트 전극(104b) 둘레로 측벽(102b)이 형성된다.
이때, 반도체층(113)에 불순물 원소가 더 첨가될 수 있다. 측벽(102b)을 이용하여 불순물 원소를 첨가하는 것에 의해 저농도 불순물 영역(lightly doped drain region)이 형성될 수 있다. 저농도 불순물 영역을 제공하는 것에 의해, 반도체 소자의 게이트 길이가 짧아지는 경우에 생기는 단 채널 효과(short-channel effect) 또는 핫 일렉트론 열화(hot electron deterioration)를 방지할 수 있다. 이러한 구조를 LDD(Lightly Doped Drain) 구조로 칭한다. 저농도 불순물 영역이 게이트 전극과 겹쳐지면, GOLD(Gate Overlapped Drain) 구조로 칭한다. p-채널 박 막 트랜지스터에서는 핫 캐리어(hot carrier)에 기인한 열화나 단 채널 효과가 생기기 어려우므로, 저농도 불순물 영역을 갖지 않는 싱글-드레인 구조가 형성될 수 있다. 그러므로, 도 4e에 도시된 바와 같이, n-형 반도체 소자에는 저농도 불순물 영역(123)이 형성된다. 이때, 제1 영역 및 p-형 반도체층 상에는 불순물 원소가 도핑되지 않도록 마스크가 제공된다.
그런 다음, 도 5a에 도시된 바와 같이, 제2 영역에 절연층(125)이 형성된다. 상기 절연층(125)은 층간 절연층으로서 기능한다. 상기 절연층(125)은 절연층(122)과 동일한 재료 및 제조 방법을 이용하여 형성될 수 있다. 절연층의 평탄도를 향상시키는 것이 필요하면, 절연층(125)용으로 유기 재료가 바람직하게 사용된다. 층간 절연층으로서 기능하는 절연층(125)은 단일층 구조 및 적층 구조를 가질 수 있다. 예컨대, 적층 구조가 채용된 경우, 무기 재료로 형성된 절연층은 하부층으로서, 그리고 유기 재료로 형성된 절연층은 상부층으로서 형성될 수 있다. 결국, 불순물 오염을 줄일 수 있고 평탄도를 보장할 수 있다.
도 5b에 도시된 바와 같이, 제1 및 제2 영역에서, 도전층을 갖는 제2 층(103)이 형성된 후 소정 형태로 패턴화된다. 제1 영역에서, 제2 층(103)은 도전층(103a)으로서 기능하며, 제2 영역에서, 상기 제2 층(103)은 불순물 영역에 접속된 전극(103b)으로서 기능한다. 소스 영역에 접속된 전극을 소스 전극으로 칭하고, 드레인 영역에 접속된 전극을 드레인 전극으로 칭한다. 또한, 전술한 실시 형태에서 도시된 바와 같이, 도전층(103a)은 제1 층(102a) 및 희생층(104a) 상부를 가로지르는 긴 직사각형의 형태로 패턴화된다.
도 5c에 도시된 바와 같이, 제1 영역에서 희생층(104a)이 제거된다. 희생층(104a)은 도전층(103a)의 패턴화에 의해 희생층(104a) 일부가 노출되므로, 개구부를 형성하지 않고 제거될 수 있다. 도전층(103a)의 패턴화시 희생층(104a)이 노출되지 않으면, 소정의 부분에 개구부가 형성된다. 그런 다음, 전술한 실시 형태에서 설명한 바와 같이 희생층(104a)을 에칭 후 제거하는 것에 의해 공간(105)이 형성될 수 있다. 하부 전극(110), 도전층(103) 및 그 사이의 공간(105)에 의해 커패시터가 형성되어, 측정 소자로서 기능한다. 또한, 측정 소자는 동일 기판 상에 형성된 반도체 소자를 이용하여 제어된다.
따라서, 측정 소자 및 그 측정 소자를 제어하기 위한 반도체 소자를 동일 기판 상에 동일 공정으로 형성할 수 있다. 또한, 측정 소자 및 반도체 소자를 일체화함으로써 제조 비용을 줄일 수 있다. 또한, 전기 회로가 따로 형성되어 미소 구조체에 전기적으로 접속되는 종래의 구조에 비해 생산성을 향상시킬 수 있다. 또한, 측정 소자와 그 측정 소자를 제어하는 반도체 소자 사이의 접속 영역을 요하지 않으므로, 반도체 디바이스의 소형화를 달성할 수 있다.
본 실시 형태에서는 측정 소자 및 그 측정 소자를 제어하는 반도체 소자의 제조 방법이 설명되었다. 본 실시 형태는 실시 형태 1-4에 도시된 측정 소자의 전술한 실시 형태 중 어느 하나와도 자유로이 조합될 수 있다.
[실시 형태 6]
본 실시 형태에서는 전술한 실시 형태에서와 다른 구조의 측정 소자 및 그 측정 소자를 제어하는 반도체 소자를 설명한다.
도 6에 도시된 바와 같이, 제1 영역에 하부 전극(110)이 선택적으로 형성된다. 즉, 제2 영역에서, 하부 전극은 형성되지 않는다. 반도체 소자는 하부 전극을 반드시 구비하는 것은 아니다.
반도체 소자의 전술한 구성 이외에, 반도체층 아래에 게이트 전극이 제공된 하부 게이트 전극 구조를, 반도체층 상부에 게이트 전극이 제공된 상부 게이트 전극 구조와 함께 채용할 수 있다. 하부 게이트 구조를 이용시, 제1 영역에 하부 전극이, 제2 영역에 하부 게이트 전극이 동일 공정으로 형성될 수 있다. 후속 공정에 대해서는 전술한 실시 형태를 참조할 수 있다.
따라서, 본 발명은 측정 소자 및 반도체 소자를 동일 표면 상에 일체형으로 형성할 수 있는 한, 반도체 소자의 구송에 한정되지 않는다.
또한, 절연 표면 상에 형성된 측정 소자 및 반도체 소자는 다른 기판으로 전치될 수 있다. 예를 들면, 유리 기판을 사용하여 형성된 측정 소자 및 반도체 소자는 플라스틱 기판으로 전치될 수 있다. 이 경우, 측정 소자 및 반도체 소자는 박리층 상에 형성되고, 박리층이 물리적 또는 화학적으로 제거되어 유리 기판을 박리시켜, 측정 소자 및 반도체 소자가 플라스틱 기판 상에 고정된다. 결국, 매우 가볍고 박형의 디바이스를 얻을 수 있다.
본 실시 형태에서는 측정 소자 및 그 측정 소자를 제어하는 반도체 소자의 제조 공정을 설명하였다. 본 실시 형태는 실시 형태 1-4에 도시된 측정 소자의 전술한 실시 형태 중 어느 하나와도 자유로이 조합될 수 있다.
[실시 형태 7]
본 실시 형태는 전술한 미소 구조체를 사용한 유기 트랜지스터의 구성을 설명한다. 본 실시 형태에서는 반도체층 하부에 게이트 전극이 형성된 하부 게이트 형태 및 반도체층 상부에 소스 전극 및 드레인 전극이 형성된 상부 콘택 형태의 유기 트랜지스터를 설명한다.
도 7은 하부 전극형의 유기 트랜지스터의 단면도이다. 도 8a는 유기 트랜지스터의 상면도이고, 도 8b는 O-P 선을 따라 취한 단면도이고, 도 8c는 Q-R 선을 따라 취한 단면도이다. 유기 트랜지스터는 절연 표면 상에, 게이트 전극으로서 기능하는 하부 전극(210), 하부 전극(210) 상에 형성되는 프레임 형태 및 측벽 구조의 제1 층(202), 제1 층(202) 내에 형성되는 유기 반도체층(215), 및 하부 전극(210)을 덮고 유기 반도체층(215) 상에 형성되는 소스 전극 및 드레인 전극으로서 기능하는 제3 층(213)을 가진다. 제2 층(213)은 소스 전극 및 드레인 전극으로서 기능하도록 하부 전극 상방에서 분할된다. 희생층의 제거에 의해 공간이 형성되어 제1 층(202)은 프레임 형태를 갖는다. 공간 형성 후부터 유기 반도체층(215)이 형성되기 전까지 제2 층(213)의 상태를 유지하기 위해 보강재를 형성할 수 있다. 보강재는 제2 층(213)의 하방 또는 상방에 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물 등을 함유하도록 형성되는 것이 바람직한데, 이는 실리콘 산화물과 실리콘 질화물이 도전성 재료에 비해 인성이 높기 때문이다.
유기 반도체층(215)은 유기 분자 결정 또는 유기 고분자 화합물을 사용하여 형성될 수 있다. 유기 분자 결정의 구체적인 예로서, 다환 방향족 화합물, 공역 이중 결합계 화합물(conjugated double bond compound), 프탈로시아닌, 전하 이동형 착체(charge-transfer complex) 등을 들 수 있다. 예를 들면, 안트라센, 테트라센, 펜타센, 헥사시오펜(6T), 테트라시아노퀴노디메탄(TCNQ), 페릴레네테트라카르복실 디안하이드라이드(PTCDA), 나프탈레네테트라카르복실 디안하이드라이드(NTCDA) 등을 사용할 수 있다. 유기 고분자 화합물의 구체적인 예로서, π 공역계 고분자 재료, 카본 나노튜브, 폴리비닐 피리딘, 프탈로시아닌 금속 착체 등을 들 수 있다. 구체적으로, 폴리아세틸렌, 폴리아닐린, 폴리피롤, 폴리에틸렌, 폴리시오펜 유도체, 폴리(3 알킬시오펜), 폴리파라페닐렌 유도체, 또는 폴리파라페닐렌 비닐렌 유도체를 사용할 수 있으며, 그 각각은 그 골격이 공역 이중 결합으로 된 π 공역계 고분자 재료이다. 이들 유기 반도체 재료는 n-형 또는 p-형을 나타내는 것이다.
이러한 유기 반도체층은 진공 증착법, 스핀 코팅법, 스프레이법, 액적 방출법(대표적으로, 잉크젯 법), 졸-겔 법(sol-gel method), 스크린 법, 캐스트 법, 또는 인장 법(pulling method)에 의해 형성될 수 있다. 진공 증착법 또는 기상 성막법과 같은 건식 성막법을 채용한 경우, 유기 반도체층만이 소수성을 갖도록 하는 처리를 행하는 것이 바람직하다. 한편, 스핀 코팅법, 스프레이법, 액적 방출법(대표적으로, 잉크젯 법), 졸-겔 법, 스크린 법, 캐스트 법, 또는 인장 법과 같은 습식 성막법을 채용하는 경우, 유기 반도체층을 형성하는 영역 이외의 영역에 소수성이 부여되는 처리를 행하는 것이 바람직하다. 따라서, 유기 반도체층(215)은 프레 임 형태의 제1 층(202) 내에만 형성된다.
습식 성막법으로 형성된 유기 반도체층(215)은 선정된 온도 및 시간으로 건조된다. 유기 반도체층(215)의 건조시 모세관 현상을 이용하는 것에 의해, 유기 반도체층(215)은 소스 전극 및 드레인 전극으로서 기능하는 제2 층(212)과 접촉될 수 있다. 즉, 유기 반도체층(215)의 건조 이전에, 유기 반도체층(215)은 소스 전극 및 드레인 전극으로서 기능하는 제2 층(212)과 반드시 접촉될 필요는 없다.
이 방법으로 형성된 유기 반도체층(215)은 결정화를 위한 열처리를 요하지 않는다. 그러므로, 유기 트랜지스터는 플라스틱 기판과 같이 내열성이 낮은 기판에도 형성될 수 있다.
유기 반도체층(215)은 프레임 형태의 제1 층(202) 내에 형성되지만, 반드시 패턴화할 필요는 없다. 제1 층(202)은 (에칭되기 어려운 ZnO 또는 내열성이 낮은 유기 재료와 같이) 패턴화 처리가 어려운 재료가 부어져서 소성되는 주형으로서 사용될 수 있어서, 본 발명은 바람직하다.
상부 콘택형의 유기 트랜지스터를 사용하는 경우를 설명하였지만, 반도체층 하부에 소스 전극 및 드레인 전극이 제공되는 하부 콘택형 유기 트랜지스터를 사용할 수 있다. 그 경우, 게이트 전극으로서 기능하는 하부 전극(210)이 형성되고, 게이트 절연층으로서 기능하는 절연층이 하부 전극(210)을 피복하도록 형성된다. 그런 다음, 소스 전극 및 그레인 전극으로서 기능하는 전극이 형성되고, 그 위에 측벽 구조 및 프레임 형태를 갖는 제1 층(202) 및 희생층이 형성된다. 그런 다음, 희생층 제거후에, 프레임 내에 유기 반도체층이 형성된다. 따라서, 본 발명에 따 른 프레임 형태의 제1 층은 하부 콘택형의 유기 트랜지스터에 적용될 수 있다.
본 실시 형태에서는 반도체 소자의 실시예를 설명한다. 본 실시 형태는 실시 형태 1-4에 도시된 측정 소자의 전술한 실시 형태 중 어느 하나와 자유로이 조합될 수 있다. 또한, 반도체 소자 및 측정 소자는 전술한 실시 형태 5 및 6의 제조 공정을 참조로 하여 동일 기판 상에 형성될 수 있다.
[실시 형태 8]
본 실시 형태에서는 전술한 실시 형태와는 달리 상부 게이트형의 유기 트랜지스터의 구성을 설명한다.
도 9는 상부 게이트형 유기 트랜지스터의 단면도이다. 도 10a는 유기 트랜지스터의 상면도이고, 도 10b는 O-P 선을 따라 취한 단면도이고, 도 10c는 Q-R 선을 따라 취한 단면도이다. 유기 트랜지스터는 소스 전극 및 드레인 전극으로서 기능하는 하부 전극(310), 프레임 형태 및 측벽 구조의 제1 층(302), 제1 층(302) 내에 형성되는 유기 반도체층(315), 유기 반도체층(315) 상에 형성되고 하부 전극(310)을 덮는 게이트 절연층으로서 기능하는 절연층(312), 및 절연층(312) 상에 게이트 전극으로서 기능하는 제2 층(313)을 가진다. 소스 전극 및 드레인 전극으로서 기능하는 하부 전극(310)은 유기 반도체층(315) 하방에서 분할된다. 희생층의 제거에 의해 공간이 형성되어 제1 층(302)은 프레임 형태를 갖는다. 공간 형성 후부터 유기 반도체층(315)이 형성되기 전까지 제2 층(313)의 상태를 유지하기 위해 보강재를 형성할 수 있다. 보강재는 제2 층(313)의 하방 또는 상방에 형성될 수 있으며, 실리콘 산화물, 실리콘 질화물 등을 함유하도록 형성되는 것이 바람직한데, 이는 실리콘 산화물과 실리콘 질화물이 도전성 재료에 비해 인성이 높기 때문이다.
유기 반도체층(315)의 재료 및 제조 방법으로서는 전술한 실시 형태를 참조할 수 있다.
습식 성막법으로 형성된 유기 반도체층(315)은 선정된 온도 및 시간으로 건조된다. 유기 반도체층(315)의 건조시 모세관 현상을 이용하는 것에 의해, 유기 반도체층(315)은 게이트 전극으로서 기능하는 제2 층(313)과 접촉될 수 있다. 즉, 유기 반도체층(315)의 건조 이전에, 유기 반도체층(315)은 게이트 전극으로서 기능하는 제2 층(313)과 반드시 접촉될 필요는 없다.
이 방법으로 형성된 유기 반도체층(315)은 결정화를 위한 열처리를 요하지 않는다. 그러므로, 유기 트랜지스터는 플라스틱 기판과 같이 내열성이 낮은 기판에도 형성될 수 있다.
유기 반도체층(315)은 프레임 형태의 제1 층(302) 내에 형성되지만, 반드시 패턴화할 필요는 없다. 제1 층(302)은 (에칭되기 어려운 ZnO 또는 내열성이 낮은 유기 재료와 같이) 패턴화 처리가 어려운 재료가 부어져서 소성되는 주형으로서 사용될 수 있어서, 본 발명은 바람직하다.
본 실시 형태에서는 반도체 소자의 실시예를 설명한다. 본 실시 형태는 실시 형태 1-4에 도시된 측정 소자의 전술한 실시 형태 중 어느 하나와 자유로이 조합될 수 있다. 또한, 반도체 소자 및 측정 소자는 전술한 실시 형태 5 및 6의 제 조 공정을 참조로 하여 동일 기판 상에 형성될 수 있다.
[실시 형태 9]
본 실시 형태에서는 전술한 실시 형태에 도시된 유기 트랜지스터를 사용한 전자 기기를 설명한다.
도 11a-11d에 도시된 바와 같이, 전술한 유기 트랜지스터는 플렉시블 전자 페이퍼, 휴대 전화, 및 텔레비전 수상기와 같은 전자 기기 상에 설치된 표시부의 스위칭 소자로서 사용될 수 있다. 또한, 전술한 유기 트랜지스터는 ID 카드와 같이 개인 정보 관리 기능을 갖는 카드 위에 설치될 수 있다.
도 11a는 본 발명이 적용되는 전자 페이퍼이다. 전자 페이퍼는 본체(710), 표시부(711), 수신 장치(712), 구동 회로(713), 필름형 전지(714) 등을 포함한다.
표시부(711)에는 본 발명의 유기 트랜지스터가 스위칭 소자로서 제공된다. 표시 방법은 액정 표시법, 자기 발광 소자를 갖는 EL 표시법, 또는 마이크로캡슐형 전기 영동법일 수 있다. 표시부(711)의 각 화소는 유기 트랜지스터를 가지며, 그 유기 트랜지스터는 전술한 실시 형태에 도시된 프레임 형태의 제1 층을 갖는다. 따라서, 프레임 형태의 제1 층 내에 공간을 제공하는 것에 의해, 투광성이 증가된다. 투광성이 높은 이러한 스위치 소자를 표시부에 제공하는 것에 의해, 개구율이 높은 전자 페이퍼를 얻을 수 있다. 또한, 수신 장치(712)와 스위칭 소자를 구동시키는 구동 회로(713)와 유기 트랜지스터는 동일 기판 상에 형성 또는 실장된다. 본 발명의 유기 트랜지스터는 플라스틱 기판과 같은 플렉시블 기판 상에 형성될 수 있어서, 유기 트랜지스터를 전자 페이퍼에 적용하기에 무척 효율적이다. 따라서, 본 발명의 유기 트랜지스터를 사용하는 것에 의해 개구율이 높은 전자 페이퍼를 제작할 수 있다.
도 11b는 본 발명이 적용되는 카드를 도시한다. 상기 카드는 지지체(720), 표시부(721), 지지체(720)에 조립된 집적 회로 칩(722) 등을 포함한다. 표시부(721)에 형성된 소자의 구동을 위한 집적 회로(723, 724)도 역시 지지체(720) 내에 조립된다.
표시부(721)에는 본 발명의 유기 트랜지스터가 스위치 소자로서 제공된다. 표시 방법은 액정 표시법 또는 자기 발광 소자를 갖는 EL 표시법일 수 있다. 표시부(721)의 각 화소는 유기 트랜지스터를 가지며, 그 유기 트랜지스터는 전술한 실시 형태에 도시된 프레임 형태의 제1 층을 갖는다. 따라서, 프레임 형태의 제1 층 내에 공간을 제공하는 것에 의해, 투광성이 증가된다. 투광성이 높은 이러한 스위칭 소자를 표시부에 제공하는 것에 의해, 개구율이 높은 카드를 얻을 수 있다. 또한, 표시부(721)를 구동시키는 집적 회로(723, 724)와 유기 트랜지스터는 동일 기판 상에 형성 또는 실장된다. 본 발명의 유기 트랜지스터는 플라스틱 기판과 같은 플렉시블 기판 상에 형성될 수 있어서, 유기 트랜지스터를 카드의 표시부에 적용하기에 무척 효율적이다. 따라서, 본 발명의 유기 트랜지스터를 사용하는 것에 의해 개구율이 높은 카드를 제작할 수 있다. 집적된 칩(722)에서 입출되는 정보가 표시부(721)에 표시될 수 있어서, 사용자는 입출되는 정보를 확인할 수 있다.
도 11c는 본 발명이 적용되는 텔레비전 수상기를 도시한다. 상기 텔레비전 수상기는 표시부(730), 하우징(731), 스피커(732) 등을 포함한다.
표시부(730)에는 본 발명의 유기 트랜지스터가 스위칭 소자로서 제공된다. 표시 방법은 액정 표시법 또는 자기 발광 소자를 갖는 EL 표시법일 수 있다. 표시부(730)의 각 화소는 유기 트랜지스터를 가지며, 그 유기 트랜지스터는 전술한 실시 형태에 도시된 프레임 형태의 제1 층을 갖는다. 따라서, 프레임 형태의 제1 층 내에 공간을 제공하는 것에 의해, 투광성이 증가된다. 투광성이 높은 이러한 스위칭 소자를 표시부에 제공하는 것에 의해, 개구율이 높은 텔레비전 수상기를 얻을 수 있다. 또한, 표시부(730)를 구동시키는 집적 회로와 유기 트랜지스터는 동일 기판 상에 형성 또는 실장된다. 본 발명의 유기 트랜지스터는 플라스틱 기판과 같은 플렉시블 기판 상에 형성될 수 있어서, 유기 트랜지스터를 텔레비전 수상기의 표시부에 적용하기에 무척 효율적이다. 따라서, 본 발명의 유기 트랜지스터를 사용하는 것에 의해 개구율이 높은 텔레비전 수상기를 제작할 수 있다.
도 11d는 휴대 전화기를 도시한다. 상기 휴대 전화기는 표시부(741), 음성 출력부(743), 음성 입력부(744), 조작 스위치(745, 746), 안테나(747) 등을 포함하는 본체(740)를 갖는다.
표시부(741)에는 본 발명의 유기 트랜지스터가 스위칭 소자로서 제공된다. 표시 방법은 액정 표시법 또는 자기 발광 소자를 갖는 EL 표시법일 수 있다. 표시부(741)의 각 화소는 유기 트랜지스터를 가지며, 그 유기 트랜지스터는 전술한 실시 형태에 도시된 프레임 형태의 제1 층을 갖는다. 따라서, 프레임 형태의 제1 층 내에 공간을 제공하는 것에 의해, 투광성이 증가된다. 투광성이 높은 이러한 스위 칭 소자를 표시부에 제공하는 것에 의해, 개구율이 높은 휴대 전화기를 얻을 수 있다. 또한, 표시부(741)를 구동시키는 집적 회로와 유기 트랜지스터는 동일 기판 상에 형성 또는 실장된다. 본 발명의 유기 트랜지스터는 플라스틱 기판과 같은 플렉시블 기판 상에 형성될 수 있어서, 유기 트랜지스터를 휴대 전화기의 표시부에 적용하기에 무척 효율적이다. 따라서, 본 발명의 유기 트랜지스터를 사용하는 것에 의해 개구율이 높은 휴대 전화기를 제작할 수 있다.
본 발명이 적용되는 유기 트랜지스터를 전자 기기 상에 실장하는 경우에 대해 설명하였지만, 본 발명의 구성을 갖는 측정 소자를 전자 기기에 적용할 수 있다. 전술한 바와 같이, 본 발명의 적용성은 상당히 광범위하여, 다양한 분야의 표시 장치에 사용될 수 있다.
[실시예]
본 실시예에서는 본 발명의 측벽 구조를 갖는 구성의 SEM(scanning electron microscope) 사진을 설명한다.
텅스텐을 사용하여 희생층을 형성한 후, 사각형을 갖도록 패턴화하였다. 희생층의 패턴화는 13.5 Pa(13.5/133 Torr)의 압력, 상부 전극(ICP 전극에 대응함)에 인가되는 500W의 전압, 하부 전극(바이어스 전극에 대응함)에 인가되는 10W의 전압, 각각 50.4 sccm, 50.4 sccm, 및 20.4 sccm의 유량의 Cl2, CF4, 및 O2의 에칭제의 조건에서 건식 에칭을 이용하였다. 희생층이 제거되는 엔드포인트의 시점으로 부터 30%의 오버 에칭을 수행하였다. 이때, 제1의 막두께는 1000nm였다.
이후, 제거된 희생층 상에 제1 층을 적층하고, 제1 층을 희생층의 일측면에 잔류하도록 패턴화하여, 즉 측벽 형태를 갖도록 하였다. 이때, 제2의 막 두께는 900nm였다. 제1 층의 패터닝은 건식 에칭을 이용하였다. 제1 스텝에서, 5.5 Pa(5.5/133 Torr)의 압력, 상부 전극(ICP 전극에 대응함)에 인가되는 475W의 전압, 하부 전극(바이어스 전극에 대응함)에 인가되는 300W의 전압, 각각 50 sccm, 150 sccm의 유량의 CHF3, 및 He의 에칭제의 조건에서 3초간 에칭을 행하였다. 제2 스텝에서, 5.5 Pa(5.5/133 Torr)의 압력, 상부 전극(ICP 전극에 대응함)에 인가되는 475W의 전압, 하부 전극(바이어스 전극에 대응함)에 인가되는 300W의 전압, 각각 7.5 sccm, 142.5 sccm의 유량의 CHF3, 및 He의 에칭제의 조건에서 60초간 에칭을 행하였다. 제3 스텝에서, 5.5 Pa(5.5/133 Torr)의 압력, 상부 전극(ICP 전극에 대응함)에 인가되는 50W의 전압, 하부 전극(바이어스 전극에 대응함)에 인가되는 450W의 전압, 각각 48 sccm, 152 sccm의 유량의 CHF3, 및 He의 에칭제의 조건에서 360초간 에칭을 행하였다.
그런 다음, 희생층 및 측벽 형태를 갖도록 형성된 제1 층 상에 실리콘 산화물의 제2 층을 형성하였다. 제2 층은 긴 직사각형 형태를 갖도록 패턴화하였다. 즉, 제2 층은 희생층 및 측벽 구조의 제1 층 상방을 가로지르도록 형성하였다. 다시 말해, 제2 층은 희생층 및 측벽 형태의 제1 층의 일측면으로부터 이에 대향하는 다른 측면으로까지 상방을 가로지르도록 형성하였다.
그런 다음, 희생층은 에칭으로 제거하였다. 에칭은 암모니아(28%): 과산화 수소수(31%): 물을 2:5:2의 비율로 함유하는 혼합 에칭제에 의한 습식 에칭을 이용하였다.
그 결과의 구조를 도 12에 도시한다. 도 13은 그것의 확대도이다. 텅스텐으로 형성된 희생층만이 제거되어 프레임 내에 공간이 형성된다. 또한, 제1 층은 측벽 형태를 갖는다. 제2 층은 에칭되지 않고 제1 층 상방을 가로지르는 긴 직사각형 형태를 갖는다. 이러한 제2 층은 공간으로 인해 이동 가능하며, 예컨대, 공간 상의 제2 층은 상하로 이동 가능하다.
본원은 그 전체 내용이 여기에 참조로 언급되는 2005년 6월 30일자 출원된 일본 특허 출원 제2005-193154호에 기초한 출원이다.
본 발명에 따르면, 미소 구조체 및 이 미소 구조체를 제어하기 위한 반도체 소자를 동일 표면 상에 동일 공정으로 일체화할 수 있어서, 저비용으로 제조 가능한 마이크로 머신을 제공한다.
또한, 미소 구조체와 이 미소 구조체를 제어하는 반도체 소자 사이의 접속 영역이 불필요하므로, 마이크로 머신을 상방에 설치하는 센서 장치를 소형화할 수 있다.
또한, 동일 표면 상에 미소 구조체 및 이 미소 구조체를 제어하기 위한 반도체 소자를 일체화하는 것에 의해, 미소 구조체를 배열할 수 있어서 대규모로 집적 된 장치를 얻을 수 있다.

Claims (30)

  1. 삭제
  2. 프레임의 형태를 가지며, 절연 표면 위에 형성된 제1 층과;
    상기 프레임 상방을 가로지르고 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉하도록 상기 절연 표면 위에 형성된 이동 가능한 제2 층을 포함하며,
    상기 제1 층의 상기 프레임은, 상기 프레임의 상기 바닥부가 상기 프레임의 상기 상부보다 두껍도록 상기 프레임의 상기 상부로 점점 가늘어지고,
    상기 프레임의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 미소 구조체.
  3. 프레임의 형태를 가지며, 절연 표면 위에 형성된 제1 층과;
    상기 프레임 상방을 일 측면으로부터 이에 대향하는 타 측면으로까지 가로지르도록, 상기 절연 표면 위에 형성된 이동 가능한 제2 층을 포함하며,
    상기 제2 층의 하부면은 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉되어 있으며,
    상기 프레임의 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 미소 구조체.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 층은 절연층을 포함하며, 상기 제2 층은 도전층을 포함하는 것을 특징으로 하는 미소 구조체.
  5. 제2항 또는 제3항에 있어서,
    상기 제2 층은 상하로 이동되는 것을 특징으로 하는 미소 구조체.
  6. 삭제
  7. 복수의 미소 구조체를 포함하며, 각 미소 구조체는 절연 표면 위에 형성된 제1 층 및 제2 층을 포함하며,
    상기 제1 층은 프레임 형태를 가지며,
    상기 제2 층은, 상기 프레임 상방을 가로지르고 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉하도록 형성되고, 이동 가능하며,
    상기 제1 층의 상기 프레임은, 상기 프레임의 상기 바닥부가 상기 프레임의 상기 상부보다 두껍도록 상기 프레임의 상기 상부로 점점 가늘어지고,
    상기 프레임의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 마이크로 머신.
  8. 복수의 미소 구조체를 포함하며, 각 미소 구조체는 절연 표면 위에 형성된 제1 층 및 제2 층을 포함하며,
    상기 제1 층은 프레임 형태를 가지며,
    상기 제2 층은 상기 프레임 상방을 일 측면으로부터 이에 대향하는 타 측면으로까지 가로지르도록 형성되고, 이동 가능하며,
    상기 제2 층의 하부면은 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉되어 있으며,
    상기 프레임의 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 마이크로 머신.
  9. 제7항 또는 제8항에 있어서,
    상기 마이크로 머신은 상기 제1 층의 하방으로 형성된 하부 전극을 구비하는 것을 특징으로 하는 마이크로 머신.
  10. 제7항 또는 제8항에 있어서,
    상기 제1 층은 절연층을 포함하고, 상기 제2 층은 도전층을 포함하는 것을 특징으로 하는 마이크로 머신.
  11. 제7항 또는 제8항에 있어서,
    상기 제2 층은 상하로 이동되는 것을 특징으로 하는 마이크로 머신.
  12. 절연 표면 위에 형성된 한 쌍의 벽면체와;
    상기 쌍의 벽면체 위를 가로지르고, 상기 벽면체의 상부로부터 상기 벽면체의 바닥부까지 상기 벽면체의 측 표면과 접촉하는 교량체와;
    상기 쌍의 벽면체 내와 상기 교량체 하방으로 형성된 유기 반도체층을 포함하고,
    상기 벽면체는, 상기 벽면체의 상기 바닥부가 상기 벽면체의 상기 상부보다 두껍도록 상기 벽면체의 상기 상부로 점점 가늘어지고,
    상기 벽면체의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 유기 트랜지스터.
  13. 절연 표면 위에 형성된 도전층과;
    프레임의 형태를 가지고, 상기 도전층 위에 형성된 제1 층과;
    상기 제1 층을 가로지르고 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉하도록 형성된 제2 층과;
    상기 제1 층의 상기 프레임 내에 형성된 유기 반도체층을 포함하며,
    상기 제1 층의 상기 프레임은, 상기 프레임의 상기 바닥부가 상기 프레임의 상기 상부보다 두껍도록 상기 프레임의 상기 상부로 점점 가늘어지고,
    상기 프레임의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 유기 트랜지스터.
  14. 절연 표면 위에 형성된 도전층과;
    프레임의 형태를 가지고, 상기 도전층 위에 형성된 제1 층과;
    도전 재료를 포함하며, 상기 제1 층을 가로지르고 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉하도록 형성된 제2 층과;
    상기 제1 층의 상기 프레임 내에 형성된 유기 반도체층을 포함하며,
    상기 프레임의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 유기 트랜지스터.
  15. 제13항 또는 제14항에 있어서,
    상기 도전층은 게이트 전극, 소스 전극 및 드레인 전극 중 적어도 하나인 것을 특징으로 하는 유기 트랜지스터.
  16. 절연 표면 위에 형성된 유기 트랜지스터를 포함하며,
    상기 유기 트랜지스터는, 한 쌍의 벽면체와, 상기 쌍의 벽면체 상방을 가로지르고 상기 벽면체의 상부로부터 상기 벽면체의 바닥부까지 상기 벽면체의 측 표면과 접촉하는 교량체를 포함하며,
    상기 쌍의 벽면체 내와 상기 교량체 하방으로는 유기 반도체층이 형성되고,
    상기 벽면체는, 상기 벽면체의 상기 바닥부가 상기 벽면체의 상기 상부보다 두껍도록 상기 벽면체의 상기 상부로 점점 가늘어지고,
    상기 벽면체의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 전자 기기.
  17. 절연 표면 위에 형성된 유기 트랜지스터를 포함하며,
    상기 유기 트랜지스터는 제1 층 및 제2 층을 포함하며,
    상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르고 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉하도록 형성되고,
    상기 프레임 내에는 유기 반도체층이 형성되고,
    상기 제1 층의 상기 프레임은, 상기 프레임의 상기 바닥부가 상기 프레임의 상기 상부보다 두껍도록 상기 프레임의 상기 상부로 점점 가늘어지고,
    상기 프레임의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 전자 기기.
  18. 절연 표면 위에 형성된 유기 트랜지스터를 포함하며,
    상기 유기 트랜지스터는, 도전층과, 상기 도전층 위에 형성된 제1 층 및 제2 층을 포함하며,
    상기 제1 층은 프레임의 형태를 가지며, 상기 제2 층은 상기 프레임 상방을 가로지르고 상기 프레임의 상부로부터 상기 프레임의 바닥부까지 상기 프레임의 측 표면과 접촉하도록 형성되고,
    상기 프레임 내에는 유기 반도체층이 형성되고,
    상기 제2 층은 도전 재료를 포함하고,
    상기 제1 층의 상기 프레임은, 상기 프레임의 상기 바닥부가 상기 프레임의 상기 상부보다 두껍도록 상기 프레임의 상기 상부로 점점 가늘어지고,
    상기 프레임의 상기 측 표면은 볼록 곡선 형상을 나타내는 것을 특징으로 하는 전자 기기.
  19. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 유기 트랜지스터는 표시부 내에 형성되는 것을 특징으로 하는 전자 기기.
  20. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 전자 기기는 전자 페이퍼, ID 카드, 텔레비전 수상기 및 휴대 전화기로 이루어진 군에서 선택된 적어도 하나인 것을 특징으로 하는 전자 기기.
  21. 절연 표면 위에 희생층을 형성하는 단계와;
    상기 희생층 위에 제1 층을 형성하는 단계와;
    상기 제1 층을 에칭하여 측벽 구조를 형성하는 단계와;
    상기 희생층 및 상기 측벽 구조 위에 제2 층을 형성하는 단계와;
    상기 희생층을 에칭하는 단계를 포함하는 것을 특징으로 하는 미소 구조체의 제조방법.
  22. 제21항에 있어서,
    상기 희생층의 에칭에 의해 공간이 형성되는 것을 특징으로 하는 미소 구조체의 제조방법.
  23. 절연 표면 위에 희생층을 형성하는 단계와;
    상기 희생층 위에 제1 층을 형성하는 단계와;
    상기 제1 층을 에칭하여 한 쌍의 측벽 구조를 형성하는 단계와;
    상기 희생층 및 상기 쌍의 측벽 구조 상에 제2 층을 형성하는 단계와;
    상기 제2 층을 패터닝하여, 상기 희생층 및 상기 쌍의 측벽 구조 상방을 가로지르는 직사각형 형태를 형성하는 단계와;
    상기 희생층을 에칭하는 것에 의해 상기 쌍의 측벽 구조 내에 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 미소 구조체의 제조방법.
  24. 제21항 또는 제23항에 있어서,
    상기 제1 층은 절연층을 포함하고, 건식 에칭에 의해 에칭되는 것을 특징으로 하는 미소 구조체의 제조방법.
  25. 제21항 또는 제23항에 있어서,
    상기 희생층은 도전층 또는 절연층을 포함하며, 습식 에칭에 의해 에칭되는 것을 특징으로 하는 미소 구조체의 제조방법.
  26. 절연 표면 위에 희생층을 형성하는 단계와;
    상기 희생층 위에 제1 층을 형성하는 단계와;
    상기 제1 층을 에칭하여 한 쌍의 측벽 구조를 형성하는 단계와;
    상기 희생층 및 상기 쌍의 측벽 구조 위에 제2 층을 형성하는 단계와;
    상기 희생층을 에칭하는 것에 의해 상기 쌍의 측벽 구조 내에 공간을 형성하는 단계와;
    상기 공간 내에 유기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 트랜지스터의 제조방법.
  27. 절연 표면 위에 희생층을 형성하는 단계와;
    상기 희생층 위에 제1 층을 형성하는 단계와;
    상기 제1 층을 에칭하여 한 쌍의 측벽 구조를 형성하는 단계와;
    상기 희생층 및 상기 쌍의 측벽 구조 상에 제2 층을 형성하는 단계와;
    상기 제2 층을 패터닝하여, 상기 희생층 및 상기 쌍의 측벽 구조 상방을 가로지르는 직사각형 형태를 형성하는 단계와;
    상기 희생층을 에칭하는 것에 의해 상기 쌍의 측벽 구조 내에 공간을 형성하는 단계와;
    상기 공간 내에 유기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 트랜지스터의 제조방법.
  28. 절연 표면 위에 도전층을 형성하는 단계와;
    상기 도전층 위에 희생층을 형성하는 단계와;
    상기 희생층 위에 제1 층을 형성하는 단계와;
    상기 제1 층을 에칭하여 한 쌍의 측벽 구조를 형성하는 단계와;
    상기 희생층 및 상기 쌍의 측벽 구조 위에 제2 층을 형성하는 단계와;
    상기 제2 층을 패터닝하여, 상기 희생층 및 상기 쌍의 측벽 구조 상방을 가로지르는 직사각형 형태를 형성하는 단계와;
    상기 희생층을 에칭하는 것에 의해 상기 쌍의 측벽 구조 내에 공간을 형성하는 단계와;
    상기 공간 내에 유기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 유기 트랜지스터의 제조방법.
  29. 제26항 내지 제28항 중 어느 한 항에 있어서,
    상기 제1 층은 절연층을 포함하고, 건식 에칭에 의해 에칭되는 것을 특징으로 하는 유기 트랜지스터의 제조방법.
  30. 제26항 내지 제28항 중 어느 한 항에 있어서,
    상기 희생층은 도전층 또는 절연층을 포함하고, 습식 에칭에 의해 에칭되는 것을 특징으로 하는 유기 트랜지스터의 제조방법.
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