KR101318842B1 - 적층 ｉｃ 디바이스들을 위한 능동 열 제어 - Google Patents

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Abstract

적층 IC 디바이스 내의 열 전도성은 상기 적층 IC 디바이스 내에서 하나 이상의 능동 온도 제어 디바이스들을 구성함으로써 향상될 수 있다. 일 실시예에서, 제어 디바이스들은 펠티에 디바이스들과 같은 열 전기(TE) 디바이스들이다. 그러면, TE 디바이스들은 적층 IC 디바이스를 정의된 온도 범위 내에 유지시키기 위해, 필요하다면, 열을 제거시키거나 추가하도록 선택적으로 제어될 수 있다. 능동 온도 제어 엘리먼트들은 적층 IC 디바이스 내에 생성된 P-N 접합들일 수 있고, 목적되는 바와 같이 열을 측방향으로 및/또는 수직으로 이동시키기 위해 제공될 수 있다.

Description

적층 ＩＣ 디바이스들을 위한 능동 열 제어{ACTIVE THERMAL CONTROL FOR STACKED ＩＣ DEVICES}
본 기재는 집적 회로(IC)들에 관한 것이다. 더욱 상세하게는, 본 기재는 다층(multi-tiered) IC 디바이스들에 관한 것으로, 더욱 더 상세하게는 다층 IC 디바이스들 내의 능동 열 제어를 위한 시스템들 및 방법들에 관한 것이다.
IC 기술에서는, 다층(3-D) IC 디바이스들(다단 IC 디바이스들 또는 적층 IC 디바이스들로도 불림)을 형성하기 위해 칩들을 함께 적층시킬 필요가 있다. 칩들이 적층될 때 발생하는 한 가지 문제점은 열 전도성이 감소한다는 것이다. 따라서, 열원으로부터 멀어지도록 열을 거의 이동시킬 수 없는 핫 스폿들이 존재할 수 있다. 적층 IC들의 감소된 사이즈 때문에, (기판 두께는 100 마이크론 내지 약 6-50 마이크론), 측방향 열 전도성이 감소하는 반면에 전력 밀도가 상승한다.
측방향 열 전도성을 증가시키기 위한 한 방법은 기판 두께를 증가시키는 것이다. 이번에는, 이는 적층 IC 디바이스의 목적되는 형태 인자에 부정적으로 영향을 주고, 성능을 강등시킨다.
둘보다 많은 개수의 층들이 적층될 때 추가적 문제점이 존재한다. 이러한 상황들에서, 적층 IC 디바이스는 다단 산화물을 포함할 수 있고, 상기 산화물은 적층된 층들의 각각의 쌍 사이에 하나씩 있다. 불량 열 전도체인 산화물은 열 소멸 문제를 추가시킨다.
열 전도성 이슈들을 해결하기 위한 여러 접근법들이 존재한다. 한 접근법은 층들 사이에 열 전도층을 포지셔닝시킨다. 통상적으로, 열 전도층들은 금속성이고, 따라서 층-간 전기 접속들을 간섭할 수 있다. 다른 접근법은 열을 적층 IC 디바이스의 내부 층으로부터 표면 층으로 이동시키고 그런 다음에 상기 표면 층에 높은 열 전도성 재료를 포지셔닝시키는 것과 같이 통상적 방법들을 이용하여 상기 표면 층으로부터 열을 제어시키기 위해 TSV(Through Silicon Vias)들을 사용한다. 이러한 솔루션과 함께 문제점들이 발생한다. 예컨대, 다양한 층들 내의 회로 레이아웃 요구사항들 때문에, TSV를 필요한 위치에 포지셔닝시키는 것이 항상 가능한 것이 아니다.
다른 접근법은 핫 스폿들을 냉각시키기 위해 적층 IC 디바이스을 통과하는 냉각 재료를 순환시키는 것이다. 냉각 순환 솔루션은 제조에 있어서 값비싸고, 움직이는 액체 때문에, 펌핑 메커니즘 및 액체 채널들에 대한 엄격한 허용치들을 요구한다. 또한, 회로 레이아웃 요구사항들 때문에, 냉각 재료를 필요한 위치로 보내기 위해 디바이스를 "프럼(plumb)"하는 것이 가능하지 않을 수 있다. 냉각 액체가 기판 자체를 통과하도록 함으로써 프럼 문제는 어느 정도까지 극복될 수 있으나, 이 방법은 문제들 및 비용들의 추가 세트 없이는 안된다.
적층 IC 디바이스들 내의 열 전도성은 하나 이상의 능동 온도 제어 디바이스들을 적층 IC 디바이스 내에서 구성함으로써 향상될 수 있다. 일 실시예에서, 제어 디바이스들은 펠티에(Peltier) 디바이스들과 같은 열 전기(TE) 디바이스들이다. TE 디바이스들은 적층 IC 디바이스를 정의된 온도 범위 내에 유지시키거나 또는 그렇지 않으면 적층 IC 디바이스가 목적되는 온도가 되도록 하기 위해, 필요하다면, 열을 제거시키거나 추가하도록 선택적으로 제어될 수 있다. 능동 온도 제어 엘리먼트들은 적층 IC 디바이스 내에 생성된 P-N 접합들일 수 있고, 목적되는 바와 같이 열을 측방향으로 및/또는 수직으로 이동시키기 위해 제공될 수 있다.
전술된 내용은 후술되는 본 발명의 상세한 설명이 더욱 잘 이해될 수 있도록 하기 위해 본 발명의 특징들 및 기술적 장점들의 개요를 매우 광범위하게 서술하였다. 본 발명의 청구범위의 내용을 형성하는 본 발명의 추가적 특징들 및 장점들이 후술될 것이다. 개시된 개념 및 특정 실시예가 본 발명의 동일한 목적들을 수행하기 위한 다른 구조들을 수정하거나 설계하기 위한 기초로서 쉽게 활용될 수 있다는 것이 당업자에게 자명하다. 또한, 이러한 대등한 구성들이 첨부된 청구범위 내에 전개되는 바와 같은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것이 당업자에게 자명하다. 추가적 목적들 및 장점들과 함께, 그 조직 및 동작의 방법 모두에 관해서 본 발명의 특징인 것으로 여겨지는 신규한 특징들이 동반된 도면과 함께 고려될 때 하기의 상세한 설명으로부터 더욱 잘 이해될 것이다. 그러나, 도면들 각각이 예시 설명을 위해서만 제공되며 본 발명의 한계들의 정의로서 의도되지 않는다는 것이 명확히 이해될 것이다.
본 발명의 더욱 완벽한 설명을 위해, 이제 동반된 도면과 함께 하기의 상세한 설명이 참조된다.
도 1은 핫 스폿을 그 내부에 갖는 다층 IC 디바이스의 개략도이다.
도 2는 핫 스폿으로부터 열을 없애기 위한 종래 솔루션의 일 예를 나타낸다.
도 3은 본 발명의 사상에 따른 능동 온도 제어를 갖는 적층 IC 디바이스의 일 실시예를 나타낸다.
도 4A 내지 도 4G는 본 발명의 사상에 따른 능동 냉각 능력을 갖는 다층 IC 디바이스를 제조하는 한 방법을 나타낸다.
도 1은 상단층(11) 및 하단층(12)을 갖는 다층 IC 디바이스(10)의 개략도이다. 상단층(11)은 능동 회로(앞면)(102) 및 기판(뒷면)(101)을 갖는다. 하단층(12)은 능동 회로(앞면)(103) 및 기판(뒷면)(104)을 갖는다. 앞면들(102/103)은 접속부들(108)을 포함하고, 상기 접속부들(108)은 각각의 층들 상에서 컴포넌트(109)와 같은 컴포넌트들(또는 단자들)을 접속시키기 위해 제공된다. 이러한 접속부들은 경로(107)와 같은 접속기 경로들 그리고 비아(106)와 같은 비아를 이용하여 만들어진다.
예시 목적으로, 본 실시예에서는 위치(110)에 열적으로 문제가 있다. 즉, 위치(110)는 적층 IC 디바이스(10) 내에서 때때로 존재하거나 존재할 수도 있는 "핫 스폿"이다. 본 맥락에서, 핫 스폿은, 적층 IC 디바이스(10)가 동작중이므로, 위치(110) 내 및 위치(110) 주변의 영역의 온도가 층(12)의 다른 부분들보다 원치 않게 더 높게 될 수 있다는 것을 의미한다. 층(11)이 층(12) 상에 적층되기 때문에 그리고 바람직하게 각각의 층의 감소된 두께 때문에, 층(12)에서의 측방향 열 확산이 감소된다. 부가하여, 에어 갭(111)이 층들(11, 12) 사이에 형성될 수 있고, 그럼으로써 핫 스폿으로부터 상향으로 흐르는 열이 감소된다.
위에서 논의된 바와 같이, 냉각 기능 또는 냉각 구조들을 적층 IC 디바이스 내에 포함시키는 다수 이유들이 존재한다. 그러나, 적층 IC 디바이스 또는 그 일부분들을 가열시키는 이유들도 존재한다. 예컨대, 적응적 전압 스케일링 회로를 설계할 때, 전체 적층 IC 디바이스가 균일한 온도를 갖는 것이 원해진다. 따라서, "핫으로 진행하는" 적층 IC 디바이스 내의 층의 어떤 국부화된 영역들(즉, 핫 스폿 자체가 아니지만, 층 내의 다른 영역들보다 더 따뜻한 온도에서 동작하는 국부화된 영역)이 존재한다면, 적층 IC 디바이스가 비교적 일정하거나 균일한 온도를 갖도록 하기 위해 상기 층의 더 냉각된 영역들을 가열시킬 필요가 있거나 가열시키는 것이 원해질 수 있다. 일부 상황들에서, 적층 IC 디바이스의 요구되는 온도로의 초기화가 원해지거나 중요하다. 예컨대, 센서들이 동작하기 위해 뜨겁게 될 필요가 있고 TE가 초기 가열 시간을 감소시키기 위해 사용될 수 있다.
부가하여, 선택적 가열 및/또는 냉각이 적층 IC 디바이스 내에 요구되거나 원해질 수 있다. 예컨대, 선택적 가열 또는 냉각 또는 그들의 조합은 기판 내의 온도 차이들에 의해 유발되는 스트레스를 완화시키기 위해 실리콘을 가로질러 온도 기울기들을 균일하기 하는데 사용될 수 있다. 또한, 선택적 온도 제어는 적어도 일시적으로, 그렇지 않으면 동작하도록 설계되지 않았을 온도 환경들에서, 적층 IC 디바이스가 동작하도록 허용하는데 사용될 수 있다.
도 2는 핫 스폿(110)으로부터 열을 없애기 위한 종래 솔루션의 일 예를 나타낸다. 이 솔루션에서, TSV 어레이(200)가 핫 스폿(110) 위에 포지셔닝되어서, 핫 스폿(110)으로부터 흐르는 열이 앞면(103)을 통과해, 갭(111)을 건너서, 앞면(102)을 통과해 비아들(201)을 통과해 밖으로 운반될 수 있다. 열을 다양한 레이어들 및 갭들을 통과해 이동시키는 것에 의해 내재된 열 전도성 문제들에 부가하여, 일부 상황들에서, 엘리먼트(202)와 같은 회로 또는 다른 엘리먼트들은 열 흐름 경로 내에 포지셔닝될 수 있고, 이로써 TSV 어레이(200)의 효과성이 감소(그리고 때때로 제거)된다.
도 3은 본 발명의 사상에 따른 능동 온도 제어를 갖는 적층 IC 디바이스(30)의 일 실시예를 나타낸다. TE 디바이스(300)는 P-N 접합들의 쌍을 포함한다. 각각의 P-N 접합은 P-형 엘리먼트(301) 및 N형 엘리먼트(302), 그리고 하단 전도체(303)를 포함한다. 전류가 P-N 접합을 통과해 어느 방향으로 흐르는지에 따라서, 하단 전도체(303)는 열을 끌어당길 수도 있고 제공할 수도 있다. 일 실시예에서, TE 디바이스(300)는 펠티에 디바이스이다. 비록 P-N 접합들의 쌍이 도시되더라도, 본 발명이 이러한 구성으로 제한되는 것은 아니다. 그보다는, 더 많거나 더 적은 개수의 P-N 접합들이 제공될 수 있다.
제어 회로(304)가 P-N 접합을 통과하는 전류 흐름 방향을 설정하기 위해 사용된다. 제어 회로(304)는 또한 전류 밀도를 제어한다. 회로(304)는 입력부(321)와 같은 입력부를 통해 선택적 전류 제어를 TE 디바이스(300)에 제공한다. 일 실시예에서, TE 디바이스(300)는 전류 방향에 기초하여, 상단 측(참조 부호에 의해 지시되지 않은 상단)이 가열되고 반면에 다른 측, 예컨대 하단(303)이 냉각되도록 동작된다.
핫 스폿(110)으로부터의 열 에너지는 앞면들(103 및 102)을 통과해 디바이스(300)에 이른다. 이러한 열 흐름은 원해진다면 앞면들을 통과하는 채널들(비아들)을 구성함으로써 용이하게 될 수 있다. 적절한 전류 밀도 및 전류 흐름 방향을 선택함으로써, 디바이스(300)는 열을 제거하도록 제공되고, 이로써 적층 IC 디바이스(30)가 냉각된다. 열 싱크 또는 다른 열 전달 디바이스들(미도시)이 적층 IC 디바이스(30)로부터 열 제거 시 TE 디바이스(300)를 돕기 위해 TE 디바이스(300)에 인접한 층(11)의 표면 상에 위치될 수 있다. 적층 IC 디바이스(30)가 원해지는 만큼 많은 개수의 상이한 영역들 내에 제공되는 TE 디바이스들(300)을 가질 수 있다는 것을 알아두라 ― 이때, TE 디바이스들(300) 중 일부는 열을 주입시키고, 반면에 다른 일부는 열을 제거시킴 ―.
P-N 접합 재료가 층(11)의 기판을 통과하는 모든 길로 이어지는 것으로 보이더라도, 다른 실시예에서, P-N 재료가 부분적으로 기판을 필링하고, 이때 접합이 하단 전도체(303) 가까이 형성된다는 것을 알아두라. 이 실시예에서, 각각의 비아의 상단 부분은 금속화에 의해 필링되고, 상기 비아들 내에서 접촉이 생성된다.
일부 실시예들에서, "핫 스폿"은 냉각 디바이스와 동일한 레이어 내에 공동-위치될 수 있고, 이로써 측방향 열 이동이 야기된다. 이러한 상황에서, 동일한 기판 내에서 열을 측방향으로 전달하기 위해 수평 트렌치(trench)가 기판 내에 구성될 수 있다. 트렌치의 제1 부분은 P-형 재료를 포함할 것이고, 상기 트렌치의 다른 부분은 N-형 재료를 포함할 것이다.
도 4A 내지 도 4G는 능동 온도 제어를 갖는 다중-레이어 IC 디바이스를 제조하는 예시적 방법을 나타낸다.
도 4A는 층(11)이 층(12)에 대하여 적층되고, 층(11)의 기판 내의 위치들(401-405)과 같은 일부 위치들이 상단으로부터 하단까지 희생적 필링 재료(sacrificial fill material)로 필링된다는 것을 나타낸다. 보게 될 바와 같이, 능동 온도 제어 엘리먼트는 위치(400)에 구성될 것이다.
도 4B는 프로세스 내에서 다음 단계의 준비 시 위치들(401-404)을 덮는 보호용 재료(410)를 나타낸다. 벗겨진 위치들(405)은 프로세스가 계속됨에 따라서 표준 TSV들이 될 것이다.
도 4C는 표준 TSV들(405A)을 생성하기 위해 금속 레이어(420)에 의한 상기 벗겨진 위치들(405A)의 금속화를 나타낸다. 적층 IC 디바이스의 다른 엘리먼트들에 부합하는 구리 또는 임의의 원해지는 금속이 이 목적을 위해 사용될 수 있다. 따라서, 도 4C에 도시된 바와 같이, 벗겨진 위치들은 이제 405A에 도시된 바와 같이 금속을 포함하고, 반면에 엘리먼트들(401-404)은 보호된 상태로 유지되고 희생적 재료로 필링된다.
도 4D는 일부분들(410-1 및 410-3)이 제자리에서 떠나는, 보호용 재료(410)의 일부분들(410-2 및 410-4)의 제거를 나타낸다. 비아들(402 및 404) 내부의 희생적 재료가 또한 제거된 것으로 보인다.
도 4E는 위치들(402 및 404) 내부에 증착된 P-형 열 전기 재료를 나타낸다. P-형 재료는 위치들(401 및 403) 내부에 증착되지 않았는데, 그 이유는 이러한 위치들이 일부분들(410-1 및 410-3)에 의해 보호된 상태로 유지되고, 따라서 희생적 재료를 여전히 포함하기 때문이다.
도 4F는 비아들(401 및 403)을 노출시키기 위해 보호용 재료(410)의 일부분들(410-1 및 410-3)의 제거를 나타낸다. 희생적 재료가 그런 다음에 비아들(401 및 403)로부터 제거된다.
도 4G는 위치들(401 및 403)에 증착된 N-형 열 재료를 나타내고, 그럼으로써 층(11) 내부에 온도 제어 디바이스의 형성이 완료된다. 펠티에 디바이스를 위한 통상적 재료들은 비스무스 텔루라이드(bismuth telluride), Sb2Te3, PbTe 및 SiGe이지만, 크리스탈-포논 글래스(crystal-phonon glass) 또는 나노 재료와 같은 다른 재료들이 사용될 수도 있다. 또한, 구리-니켈과 같이 금속 접합에 대해 금속 내에 두 개의 금속들을 사용하는 것도 가능하다. 이 실시예에서, 니켈은 TSV들(401-404)을 필링하고 구리는 표준 금속화이다. 따라서, 매 TSV(401-404)가 잠재적 펠티에 디바이스이다. 이러한 펠티에 구조의 두 개의 장점들이 존재한다. 제1 장점은 P 및 N형 필링이 제거되는 마스킹 단계들이다. 제2 장점은 펠티에 디바이스들의 밀도가 증가하는 것인데, 그 이유는 TSV(401-404)의 일 측이 냉각 지점으로서 동작하고 반면에 다른 측이 가열 측이 되기 때문이다. 물론 Z 방향으로의 열 전달이 향상되며 동시에 X 및 Y 방향으로의 열 전달이 더욱 어렵게 된다.
비록 설명이 P-형 재료가 먼저 증착되고 N-형 재료가 후속하여 증착되는 것으로 보여졌지만, 순서는 핵심적이지 않다. 즉, 더욱 편리하다면, N-형 재료가 먼저 증착될 수 있다.
기판 내의 회로 엘리먼트들에 의해 생성된 온도 차이가 전압을 구동시키는데 사용될 수 있다는 것이 지적되어야 한다. 따라서, 생성된 전압은 예컨대, 제어 회로(304)로부터 접속(320), 도 3에 의해 도시된 바와 같이 다른 회로 엘리먼트들을 구동시키기 위해 소기(scavenge)될 수 있다. 이는 TE 디바이스(300)의 동작을 효과적으로 반전시킨다. TE 디바이스(300)는 열적으로 문제 있는 영역(도 3에서는 핫 스폿(110)임)을 냉각시킬 것인데, 그 이유는 열 에너지가 핫 스폿으로부터 전기 에너지로의 변환에 의해 제거되고 있기 때문이다. 순효과는 전체로서 적층 IC 디바이스(30)의 순냉각이 없지만(왜냐하면 에너지가 적층 IC 디바이스(30) 어딘가로 리턴되고 있으므로) "핫 스폿"에 국부화된 냉각이 있다는 것이다. 결과적으로, 적층 IC 디바이스(30)에 대한 전체 에너지 절약들이 야기된다.
펠티에 디바이스는 한 지점으로부터 다른 지점으로 열을 이동시키기 위해 에너지를 요구하는 열 펌프이다. 논의된 실시예들이 시스템 내에 양쪽 지점들 모두를 가지므로, 엘 에너지는 제거하기 어려운 지점(높은 열 저항성)으로부터 제거하기 더 쉬운 위치로 이동하여서, 열이 시스템 내부에서 더욱 균일하게 분산된다. 따라서, 펠티에 디바이스가 열을 이동시키는데 사용된다면 시스템의 총 에너지 요구는 증가된다. TE 디바이스가 전류 흐름 방향에 따라서 열을 제거시킬 수도 있고 열을 추가시킬 수도 있기 때문에, 적층 IC 디바이스(또는 그 일부분)를 선택적으로 가열시키거나 냉각시키는데 디바이스가 사용될 수 있다.
일 실시예에서, 펠티에 디바이스는 에너지 소기자(scavenger)이다: 적층 IC 디바이스 동작에 의해 생성된 열 중 일부는 회복될 것이다. 제어 시스템은 열을 지점 A로부터 지점 B로(순방향 비아들) 이동시키거나 또는 지점 B로부터 지점 A로(역방향 비아들) 이동시키기 위해 펠티에 디바이스를 스위칭할 수 있거나, 또는 시스템에 전력을 공급하기 위해 지점 A 및 지점 B 사이의 온도 차이로부터 열을 소기시킬 수 있다. 이러한 TE 시스템의 에너지 균형은 펠티에 디바이스의 효율성 및 시스템의 듀티 사이클에 따라 좌우될 것이다. 따라서, 펠티에 디바이스는 시스템 내부의 온도 기울기에 기초하여 전체 시스템으로부터의 일부 에너지를 회복시킬 수 있다. 두 개보다 많은 개수의 층들이 존재하는 실시예에서, 적층 펠티에 디바이스들이 에너지 소기 효율성을 향상시키기 위해 제공될 수 있다. 예컨대, 냉각 펠티에 디바이스는 한 개의 층을 냉각시킬 수 있고, 이로써 열이 인접한 층으로 펌핑된다. 인접 층은 펌핑된 열을 추가적인 에너지를 회복시키는데 사용할 수 있다.
비록 본 발명 및 그 장점들이 상세하게 설명되었더라도, 다양한 변경들, 대체들 및 변형들이 첨부된 청구범위에 의해 정의되는 바와 같은 본 발명의 사상 및 범위로부터 벗어남 없이 이루어질 수 있다는 것이 이해되어야 한다. 게다가, 본 출원의 범위는 명세서 내에 기술된 프로세스, 머신, 제조, 사건(matter)의 컴포지션, 수단, 방법들 및 단계들의 특정한 실시예들로 제한되는 것으로 의도되지 않는다. 당업자가 본 발명의 기재로부터 용이하게 알 수 있을 것이므로, 본 명세서에 기술된 대응하는 실시예들과 사실상 동일한 결과를 달성하거나 사실상 동일한 기능을 수행하는 현재 존재하거나 추후에 개발될 프로세스들, 머신들, 제조, 사건의 컴포지션들, 수단, 방법들, 또는 단계들은 본 발명에 따라서 사용될 수 있다. 따라서, 첨부된 청구범위는 각자의 범위 내에 이러한 프로세스들, 머신들, 제조, 사건의 컴포지션들, 수단, 방법들, 또는 단계들을 포함하는 것으로 의도된다.

Claims (23)

  1. 적층 IC 디바이스로서,
    능동 회로들 및 기판을 갖는 층(tier) ― 상기 기판은 상기 기판 내에 배치되는 열 전기(TE : thermal electric) 디바이스를 포함하고, 상기 TE 디바이스는 상기 적층 IC 디바이스의 일 영역과 상기 TE 디바이스 사이의 열 흐름을 가능하게 함 ―; 및
    상기 TE 디바이스로부터 상기 적층 IC 디바이스 내의 능동 엘리먼트로의 적어도 하나의 전기 접속부 ― 상기 적어도 하나의 전기 접속부는 상기 TE 디바이스가 전력을 상기 능동 엘리먼트에 공급할 수 있게 하도록 구성됨 ― 를 포함하고,
    상기 전력은 상기 일 영역으로부터의 열 흐름으로부터 생산되는,
    적층 IC 디바이스.
  2. 제 1 항에 있어서,
    능동 회로들 및 기판을 갖는 적어도 하나의 다른 층을 더 포함하는,
    적층 IC 디바이스.
  3. 제 2 항에 있어서,
    상기 TE 디바이스는 상기 층들 중 하나의 내부에 구성되고, 상기 일 영역은 상기 TE 디바이스가 구성되는 층이 아닌 다른 층 내에 있는,
    적층 IC 디바이스.
  4. 제 3 항에 있어서,
    상기 TE 디바이스를 인에이블링하기 위해 선택적 제어 신호들을 수신하고, 상기 선택적 제어 신호들을 상기 TE 디바이스에 제공하기 위한 입력부를 더 포함하는,
    적층 IC 디바이스.
  5. 제 3 항에 있어서,
    상기 TE 디바이스는 펠티에(Peltier) 디바이스를 포함하는,
    적층 IC 디바이스.
  6. 삭제
  7. 적층 IC 디바이스로서,
    제1 층 및 제2 층 ― 상기 제1 층 및 제2 층 각각은 능동 회로들 및 기판을 가짐 ―;
    상기 층들의 기판들 중 하나 내에 구성된 적어도 하나의 P-N 접합 ― 상기 접합은 상기 접합에 있어서 전류 흐름의 선택적 적용에 의해 상기 층들 중 적어도 하나 내의 일 위치로의 열 에너지 전달 또는 상기 일 위치로부터의 열 에너지 전달을 위해 동작될 수 있음 ―; 및
    상기 P-N 접합으로부터 상기 적층 IC 디바이스 내의 능동 엘리먼트로의 적어도 하나의 전기 접속부 ― 상기 적어도 하나의 전기 접속부는 상기 P-N 접합이 전력을 상기 능동 엘리먼트에 공급할 수 있게 하도록 구성됨 ― 를 포함하고,
    상기 전력은 상기 일 위치로부터 제공되는 에너지로부터 생산되는,
    적층 IC 디바이스.
  8. 제 7 항에 있어서,
    상기 일 위치는 상기 적층 IC 디바이스 내의 엘리먼트들에 의해 생성된 핫 스폿인,
    적층 IC 디바이스.
  9. 제 8 항에 있어서,
    상기 P-N 접합을 인에이블링하기 위해 선택적 제어 신호들을 수신하고, 상기 선택적 제어 신호들을 상기 P-N 접합으로 제공하기 위한 입력부를 더 포함하는,
    적층 IC 디바이스.
  10. 제 8 항에 있어서,
    상기 P-N 접합은 펠티에 디바이스를 포함하는,
    적층 IC 디바이스.
  11. 삭제
  12. 능동 회로들 및 기판들을 갖는 IC 내의 원해지지 않는 온도 기울기(gradient)들을 제어하기 위한 방법으로서,
    에너지가 상기 IC 내부의 일 위치 및 상기 기판들 중 하나의 내부에 구성된 열 전기(TE) 디바이스 사이에서 흐를 수 있도록 상기 기판들 중 하나의 내부에 상기 열 전기 디바이스를 배치하는 단계;
    상기 에너지 흐름을 선택적으로 제어하기 위하여 전류가 상기 TE 디바이스에 있어서 흐르도록 인에이블링 하는 단계; 및
    상기 TE 디바이스가 전력을 상기 IC 내부의 다른 엘리먼트로 전달하도록 인에이블링 하기 위해 상기 TE 디바이스로부터 에너지를 제거시키는 단계를 포함하는,
    IC 내의 원해지지 않는 온도 기울기들을 제어하기 위한 방법.
  13. 제 12 항에 있어서,
    상기 인에이블링 하는 단계는,
    상기 TE 디바이스가 상기 에너지 흐름으로부터 열을 제거하도록 인에이블링 하기 위해 상기 TE 디바이스 방향으로 전류를 제공하는 단계를 포함하는,
    IC 내의 원해지지 않는 온도 기울기들을 제어하기 위한 방법.
  14. 제 12 항에 있어서,
    상기 인에이블링 하는 단계는,
    상기 TE 디바이스가 열을 상기 에너지 흐름으로 전달하도록 인에이블링 하기 위해 상기 TE 디바이스 방향으로 전류를 제공하는 단계를 포함하는,
    IC 내의 원해지지 않는 온도 기울기들을 제어하기 위한 방법.
  15. 삭제
  16. 제 12 항에 있어서,
    상기 일 위치 및 상기 TE 디바이스는 다층 IC 디바이스의 상이한 층들 내에 있는,
    IC 내의 원해지지 않는 온도 기울기들을 제어하기 위한 방법.
  17. 각각의 층이 능동 회로들 및 기판을 갖는 다층 IC 디바이스 내의 핫 스폿으로부터 열을 제거하는 방법으로서,
    상기 핫 스폿으로부터의 상기 열이 상기 다층 IC 디바이스를 통과해 한 개의 층으로부터 적어도 하나의 다른 층으로 흐르도록 하는 단계;
    상기 적어도 하나의 다른 층의 기판 내부에 구성된 열 전기(TE) 디바이스가 상기 열을 상기 다층 IC 디바이스 외부로 전달하도록 인에이블링 하는 단계; 및
    상기 TE 디바이스가 전력을 상기 다층 IC 디바이스 내부의 다른 엘리먼트로 전달하도록 인에이블링 하기 위해 상기 TE 디바이스로부터 에너지를 제거시키는 단계를 포함하는,
    다층 IC 디바이스 내의 핫 스폿으로부터 열을 제거하는 방법.
  18. 제 17 항에 있어서,
    상기 인에이블링 하는 단계는,
    전류를 상기 TE 디바이스에 특정한 방향으로 인가하는 단계를 포함하는,
    다층 IC 디바이스 내의 핫 스폿으로부터 열을 제거하는 방법.
  19. 삭제
  20. 제 17 항에 있어서,
    상기 제거된 에너지를 상기 다층 IC 디바이스 내부에 구성된 적어도 하나의 다른 엘리먼트에 인가하는 단계를 더 포함하는,
    다층 IC 디바이스 내의 핫 스폿으로부터 열을 제거하는 방법.
  21. 적층 IC 디바이스로서,
    적어도 두 개의 본딩(bonding)된 층들 ― 각각의 층은 능동 회로들 및 기판을 가짐 ―;
    상기 층들 중 하나의 특정 영역을 선택적으로 가열시키거나 또는 냉각시키기 위해 상기 층들 중 적어도 하나의 기판 내부에 구성되는 열 전기(TE) 디바이스; 및
    상기 적층 IC 디바이스 내부의 온도 기울기로부터 전기 에너지를 생산하기 위해 상기 열 전기 디바이스를 제어하도록 구성된 제어 시스템을 포함하는,
    적층 IC 디바이스.
  22. 제 21 항에 있어서,
    상기 TE 디바이스를 제어하기 위해 전류를 수신하고, 상기 전류를 상기 TE 디바이스에 제공하기 위한 입력부를 더 포함하는,
    적층 IC 디바이스.
  23. 삭제
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