KR101302066B1 - 미소 전기 기계식 장치 및 그 제조 방법 - Google Patents

미소 전기 기계식 장치 및 그 제조 방법 Download PDF

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Abstract

동일 표면 위에, 미소 구조체 및 반도체 소자를 형성하고, 이것들을 가지는 미소 전기기계식 장치를 제공하는 것을 과제로 한다. 특히, 동일 표면 위에 미소 구조체 및 반도체 소자를 형성하는 공정을 간략화하는 방법을 제공하는 것을 과제로 한다. 미소 구조체를 가동하기 위한 공간, 즉 미소구조체의 작업공간을, 반도체 소자의 제조 공정에서 형성되는 절연층을 가공함으로써 형성한다. 이 작업공간은, 동일 기판면 위에, 복수의 개구부를 가지는 절연층을 형성하고, 그 후, 그 개구부를 대향시켜서 포갬으로써 미소구조체의 작업공간으로 한다.
미소 구조체, 반도체, 절연층, 기판

Description

미소 전기 기계식 장치 및 그 제조 방법{MICRO-ELECTRO-MECHANICAL DEVICE AND MANUFACTURING METHOD FOR THE SAME}
도 1은 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 2는 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 3은 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 4는 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 5는 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 6은 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 7은 본 발명의 미소 전기기계식 장치를 조립하는 방법을 설명하는 도면이다.
도 8은 본 발명의 미소 전기기계식 장치를 조립하는 방법을 설명하는 도면이다.
도 9는 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 10은 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 11은 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 12는 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 13은 본 발명의 미소 전기기계식 장치를 제조하는 방법을 설명하는 도면이다.
도 14는 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 15는 센서의 구성을 설명하는 도면이다.
도 16은 메모리 셀의 구성을 설명하는 도면이다.
도 17은 메모리 셀의 구성을 설명하는 도면이다.
도 18은 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 19는 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 20은 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 21은 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 22는 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 23은 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 24는 본 발명의 반도체장치의 일례를 설명하는 도면이다.
도 25는 본 발명의 반도체장치의 일례를 설명하는 도면이다.
[기술분야]
본 발명은, 미소 구조체 및 반도체 소자를 가지는 미소 전기기계식 장치, 및 그 제조 방법에 관한 것이다.
[배경기술]
최근, MEMS(Micro Electro Mechanical System)라 불리는 미소 기계 시스템의 연구가 활발히 진척되고 있다. MEMS는, 미소 전기기계 시스템의 약칭이며, 간단히 마이크로 머신이라고 불리는 경우도 있다. 현재, 마이크로 머신에 대한 명확한 정의는 없지만, 일반적으로는, 반도체 미세가공 기술을 이용해서 「입체구조를 가지고 가동하는 미소 구조체」를 집적화한 미세 디바이스를 가리킨다. 미소 구조체는, 구조가 입체적이고 가동부를 가지며, 가동하기 위한 공간이 설치된다.
마이크로 머신은, 전자회로에 의해 스스로 미소 구조체를 제어할 수 있으므로, 종래의 컴퓨터를 사용한 장치와 같은 중앙처리제어형이 아니고, 센서에 의해 얻은 정보를 전자회로로 처리해서 액추에이터 등을 거쳐서 작동시키는 일련의 동작을 행하고, 자율 분산형 시스템을 구축할 수 있을 것으로 여겨지고 있다.
마이크로 머신에 대해서는 수많은 연구가 이루어지고 있다. 예를 들면 제조 프로세스는 웨이퍼 제조나 플라스틱 어셈블리의 시설과 양립할 수 없었던 것을 과제로 하여, 개량식 MEMS 웨이퍼 레벨 패키지가 제안되었다(특허문헌 1 참조).
또한 미소 구조체와 반도체 소자를 각각 정면으로 마주보는 기판 위에 나누어, 형성하고, 그것들을 전기적으로 접합시켜서 이룬 반도체 패키지의 제조 방법이 제안되었다(특허문헌 2 참조).
또한 박막형이 결정화 처리된 기계적 장치, MEMS라고 불리는 전기기계적 장치에 관한 문헌이 있다(특허문헌 3 참조). 특허문헌 3에는 박막의 출발 재료로서, 아모포스 재료, 나노 결정 재료, 마이크로 결정 재료, 다결정 재료가 열거되고, 그 재료로서 실리콘, 게르마늄, 실리콘 게르마늄, 이방성유전체 재료, 이방성 압전체 재료, 구리, 알루미늄, 탄탈, 및 티타늄이 열거되어 있다. 그리고 아모포스 박막형 실리콘층이 유리 기판의 표면에 형성되고, 결정화되며, 그 결정화에 있어서, 바람직한 기계적 특성을 보이는 내부의 결정성을 달성하기 위하여, 레이저조사를 제어하는 것이 기재되어 있다.
[특허문헌 1] 일본국 공개특허공보 특개 2001-144117호
[특허문헌 2] 일본국 공개특허공보 특개 2003-297876호
[특허문헌 3] 일본국 공개특허공보 특개 2004-1201호
특허문헌 1에 기재된 것처럼, 마이크로 머신을 구성하는 미소 구조체는, 실리콘 웨이퍼를 사용한 프로세스에 의해 제조되고 있다. 특히, 미소 구조체를 제조하는 데에 충분한 두께나 강도를 가지는 재료를 얻기 위해서, 실용화된 마이크로 머신은, 실리콘 웨이퍼를 사용해서 제조되는 것이 주류다.
또한 미세한 구조를 가지는 마이크로 머신의 대량 생산성을 감안하여, 제조 비용의 저감이 요구되고 있다. 그 때문에 미소 구조체와 미소 구조체를 제어하는 반도체 소자를 일체로 형성하는 방법이 요구된다. 그러나, 미소 구조체와 반도체 소자를 일체로 형성할 경우에는, 희생층의 에칭 등, 미소 구조체의 제조 공정과 반도체 소자의 제조 공정이 달라, 공정이 복잡해진다. 이러한 다른 프로세스를 가지기 때문에, 미소 구조체와 반도체 소자를 일체로 형성하면 미소 구조체 또는 반도체 소자가 파괴되어, 기능이 손상될 우려가 있다. 그 때문에 현재 실용화된 마이크로 머신은, 미소 구조체와 반도체 소자가 다른 공정에서 제조되는 것이 주류다.
따라서 본 발명에서는, 동일 표면 위에, 미소 구조체 및 반도체 소자를 형성하고, 이것들을 가지는 마이크로 머신(이하, 미소 전기기계식 장치라고 한다)을 제공하는 것을 과제로 하고, 특히, 동일 표면 위에 미소 구조체 및 반도체 소자를 형성하는 공정을 간략화하는 방법을 제공하는 것을 과제로 한다.
상기 과제를 감안해 본 발명은, 미소 구조체를 가동하기 위한 공간, 즉 미소구조체의 작업공간을, 반도체 소자의 제조 공정에서 형성되는 절연층을 가공함으로써 형성한다. 이 작업공간은, 동일 기판 면 위에, 복수의 개구부를 가지는 절연층 을 형성하고, 그런 뒤, 그 개구부를 대향하게 포개는 것에 의해 미소구조체의 작업공간을 형성한다.
구체적으로 본 발명은, 상기 과제를 해결하기 위해서, 이하의 수단을 강구한다.
본 발명의 일 형태는, 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구조층을 형성하고, 제1 구조층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역으로서 제1 구조층이 노출하도록 제1 개구부를 형성하고, 제2 영역에 제2 구조층을 형성하고, 제1 개구부, 및 제2 구조층을 덮도록 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제2 개구부를 형성하고, 박리층을 제거하고, 제1 구조층과 제2 구조층 사이에 공간이 배치하도록 밀봉하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명의 다른 형태는, 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구조층을 형성하고, 제1 구조층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역이며 제1 구조층이 노출하도록 제1 개구부를 형성하고, 제2 영역에 제2 구조층을 형성하고, 제1 개구부, 및 제2 구조층을 덮도록 유기재료를 가지는 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제2 개구부를 형성하고, 박리층을 제거하고, 제1 구조층과 제2 구조층 사이에 공간이 배치하도록 밀봉하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명의 다른 형태는, 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구 조층, 및 제2 영역에 반도체층을 형성하고, 제1 구조층 및 반도체층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역이며 제1 구조층이 노출하도록 제1 개구부, 및 제2 영역에 제2 개구부를 형성하고, 제2 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하고, 제1 개구부, 도전층, 및 제2 구조층을 덮도록 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제3 개구부를 형성하고, 박리층을 제거하고, 제1 구조층과 제2 구조층 사이에 공간이 배치하도록 밀봉하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명의 다른 형태는, 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구조층, 및 제2 영역에 반도체층을 형성하고, 제1 구조층 및 반도체층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역으로서 제1 구조층이 노출하도록 제1 개구부, 및 제2 영역에 제2 개구부를 형성하고, 제2 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하고, 제1 개구부, 도전층, 및 제2 구조층을 덮도록 유기재료를 가지는 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제3 개구부를 형성하고, 박리층을 제거하고, 제1 구조층과 제2 구조층 사이에 공간이 배치하도록 밀봉하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명의 다른 형태는, 제1 기판에 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구조층, 및 제2 영역에 반도체층을 형성하고, 제1 구조층 및 반도체층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역으로서 제1 구조층 이 노출하도록 제1 개구부, 및 제2 영역에 제2 개구부를 형성하고, 제2 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하고, 제1 개구부, 도전층, 및 제2 구조층을 덮도록 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제3 개구부를 형성하고, 박리층을 제거해서 제1 기판을 박리하고, 수지기판에 전치하고, 제1 구조층과 제2 구조층 사이에 공간이 배치하도록 수지기판을 굴곡하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명의 다른 형태는, 제1 기판에 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구조층, 및 제2 영역에 반도체층을 형성하고, 제1 구조층 및 반도체층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역이며 제1 구조층이 노출하도록 제1 개구부, 및 제2 영역에 제2 개구부를 형성하고, 제2 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하고, 제1 개구부, 도전층, 및 제2 구조층을 덮도록 유기재료를 가지는 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제3 개구부를 형성하고, 박리층을 제거해서 제1 기판을 박리하고, 수지기판에 전치하고, 제1 구조층과 제2 구조층 사이에 공간이 배치하도록 수지기판을 굴곡하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명의 다른 형태는, 제1 기판에 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구조층, 및 제2 영역에 반도체층을 형성하고, 제1 구조층 및 반도체층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역이며 제1 구조층이 노출하도록 제1 개구부, 및 제2 영역에 제2 개구부를 형성하고, 제2 개구부를 충전 하도록 도전층, 및 제2 구조층을 형성하고, 제1 개구부, 도전층, 및 제2 구조층을 덮도록 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제3 개구부를 형성하고, 박리층을 제거해서 제1 기판을 박리하고, 제1 개구부 및 제2 개구부가 설치된 수지기판에 전치하고, 제1 개구부와 제2 개구부가 마주보도록 수지기판을 굴곡하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명의 다른 형태는, 제1 기판에 박리층을 형성하고, 박리층 위의 제1 영역에 제1 구조층, 및 제2 영역에 반도체층을 형성하고, 제1 구조층 및 반도체층을 덮어서 제1 절연층을 형성하고, 제1 절연층에 대하여, 제1 영역이며 제1 구조층이 노출하도록 제1 개구부, 및 제2 영역에 제2 개구부를 형성하고, 제2 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하고, 제1 개구부, 도전층, 및 제2 구조층을 덮도록 유기재료를 가지는 제2 절연층을 형성하고, 제2 절연층에 대하여, 제1 구조층 및 제2 구조층이 노출하도록 제3 개구부를 형성하고, 박리층을 제거해서 제1 기판을 박리하고, 제1 개구부 및 제2 개구부가 설치된 수지기판에 전치하고, 제1 개구부와 제2 개구부가 마주보도록 수지기판을 굴곡하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법이다.
본 발명에 있어서, 공간은 밀봉하여 폐쇄할 수 있고, 또는 개방할 수 있다.
본 발명에 있어서, 제1 구조층과 제2 구조층과 공간에 의해, 용량을 형성할 수 있다.
[실시예]
본 발명의 실시예에 대해서, 도면을 이용해서 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않는다. 본 발명의 취지 및 그 범위에서 일탈하는 않고 그 형태 및 상세를 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해되기 때문이다. 따라서, 본 발명은 이하에 나타내는 실시예 및 실시예의 기재 내용에만 한정해서 해석되지는 않는다. 또한, 도면을 이용해서 본 발명의 구성을 설명하는 데 있어서, 동일한 것을 가리키는 부호는 다른 도면 사이에서도 공통되게 사용한다.
(실시예1)
본 실시예에서는, 동일 표면 위에 미소 구조체 및 반도체 소자를 제조하는 방법에 대해서, 도면을 이용하여 설명한다. 도면에 있어서, 평면도 및 O-P에 있어서의 단면도를 나타낸다.
본 발명의 미소 구조체 및 반도체 소자는, 절연성을 가지는 기판(절연 기판이라고 한다) 동일 평면 위에 제조할 수 있다. 절연 기판으로는, 유리 기판, 석영기판, 플라스틱 기판 등을 들 수 있다. 예를 들면 플라스틱 기판에 미소 구조체 및 반도체 소자를 형성함으로써, 유연성 높고, 경량의 미소 전기기계식 장치를 형성할 수 있다. 또 유리 기판을 연마 등에 의해 얇게 함으로써, 초박형 미소 전기기계식 장치를 형성할 수도 있다. 또한, 금속 등의 도전성 기판이나 실리콘 등의 반도체성 기판 위에, 절연성을 갖는 층(절연층이라고 한다)을 형성한 기판을, 절연 기판으로 사용하는 것도 가능하다.
우선, 절연 기판(101) 위에 박리층(102)을 형성한다(도 1a 참조). 박리층(102)에는, 금속층이나 금속층과 금속 산화막의 적층구조 등을 이용할 수 있다. 금속층으로는, 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금재료 혹은 화합물재료로 이루어지는 막을 단층구조 또는 적층구조로 해서 형성할 수 있다. 또한 이것들의 박리층(102)은, 스퍼터링법이나 CVD법을 이용해서 형성할 수 있다. 금속층과 금속 산화막의 적층구조로는, 전술한 금속층을 형성한 후에, 산소분위기화에 있어서의 플라즈마처리, 산소분위기화에 있어서의 가열처리를 행함으로써, 금속층 표면에 그 금속층의 산화물을 설치할 수 있다. 예를 들면 금속층으로서 스퍼터링법에 의해 형성한 텅스텐막을 설치했을 경우, 텅스텐막에 플라즈마처리를 행함으로써, 텅스텐막 표면에 텅스텐산화물로 된 금속 산화막을 형성할 수 있다. 텅스텐산화물은, WOｘ로 나타내고, X는 2 ~ 3이다. X가 2인 경우(WO2), X가 2.5인 경우(W2O5), X가 2.75인 경우(W4O11), X가 3인 경우(WO3) 등이 있다. 텅스텐산화물을 형성하는 데 있어서, 상기에 든 X의 값에 특별히 제약은 없고, 에칭 레이트 등을 근거로, 어떤 산화물을 형성할지를 결정하면 된다. 또한 플라즈마처리의 조건으로서, 예를 들면 고주파(마이크로파 등)를 이용해서 고밀도, 또한 저전자온도의 조건 하(이하, 고밀도 플라즈마라고도 한다)로 함으로써, 금속층 표면에 산화막을 형 성하는 것도 가능하다. 고밀도 플라즈마는, 플라즈마 밀도가 1×1011cm-3 이상, 바람직하게는 1×1011cm-3 이상 9×1015cm-3 이하이며, 마이크로파(예를 들면 주파수 2.45GHz) 등의 고주파를 사용한 것이다. 이러한 조건으로 플라즈마를 발생시키면, 저전자온도는 0.2eV 내지 2eV가 된다. 저전자온도가 특징인 고밀도 플라즈마는, 활성종의 운동에너지가 낮으므로, 플라즈마 데미지가 적고, 결함이 적은 막을 형성할 수 있다. 또한 금속 산화막 이외에도, 금속질화물이나 금속산화 질화물을 사용해도 된다. 이 경우, 금속층에 질소분위기 하, 또는 질소 및 산소분위기 하에서 플라즈마처리나 가열처리를 행하면 된다. 플라즈마처리의 조건은 상기와 같이 할 수 있다.
다음으로, 박리층(102) 위에 하지층(103)을 형성한다(도 1a 참조). 하지층(103)은, 산화 실리콘(SiO2), 질화 실리콘(SiN) 또는 산화 질화 실리콘 등의 절연성 재료를 단층구조 또는 적층구조로 해서 형성할 수 있다. 본 실시예에서는 하지층(103)으로서 적층구조를 이용한다. 하지층(103)의 첫 번째 층은, 플라즈마CVD법을 이용하고, SiH4, NH3, N2O 및 H2을 반응 가스로 해서 성막되는 산화 질화 실리콘을 10 ~ 200nm(바람직하게는 50 ~ 100nm) 형성할 수 있다. 본 실시예에서는, 하지층(103)의 첫 번째 층으로서, 막 두께 50nm의 산화 질화 실리콘을 형성한다. 하지층(103)의 두 번째 층으로는, 플라즈마CVD법을 이용하여, SiH4 및 N2O를 반응 가스로 해서 성막하는 산화 질화 실리콘을 50 ~ 200nm(바람직하게는 100 ~ 150nm)의 두께가 되도록 적층해서 형성할 수 있다. 본 실시예에서는, 하지층(103)의 두 번째 층으로서, 막 두께 100nm의 산화 질화 실리콘을 형성한다.
다음으로, 하지층(103) 위의 제1 영역(21)에 제1 구조층(105), 제2 영역(22)에 반도체층(104)을 형성한다(도 1b 및 1c참조). 반도체층(104)은, 반도체 소자를 구성하는 활성층, 제1 구조층(105)은 미소 구조체를 구성하는 구조층이 된다. 또한 활성층은, 채널 형성 영역, 소스 영역 및 드레인 영역을 가지는 반도체층이다. 반도체층(104), 제1 구조층(105)은, 실리콘을 가지는 재료로 형성할 수 있다. 실리콘을 가지는 재료에는, 실리콘으로 이루어진 재료, 또는 게르마늄을 0.01 ~ 4.5atomic% 정도 가지는 실리콘 게르마늄 재료가 있다. 이때 반도체층(104)에는, 결정 상태를 가지는 것, 미결정상태를 가지는 것, 또는 비정질 상태를 가지는 것을 사용할 수 있다.
제1 구조층(105)의 재료 및 막 두께는, 구조체의 구조, 패키지의 방법 등, 여러 가지 요인을 고려해서 결정할 수 있다. 예를 들면 제1 구조층(105)으로서 내부 응력의 분포 차이가 큰 재료를 사용하면 제1 구조층(105)에 휘어짐이 생길 우려가 있다. 그렇지만, 이 제1 구조층(105)의 휘어짐을 이용해서 구조체를 구성하는 것도 가능하다. 또한 제1 구조층(105)을 두껍게 성막하면 내부 응력에 분포가 생기고, 휘어짐이나 비틀림의 원인이 된다. 이상을 감안하여, 제1 구조층(105)의 막 두께는 0.5μｍ 이상 10μｍ 이하를 가지는 것이 바람직하다.
다음으로, 반도체층(104), 및 제1 구조층(105) 위에, 절연층(106)을 형성한다(도 1b, 1c 참조). 절연층(106)은, 반도체 소자의 게이트 절연층의 기능을 한다. 절연층(106)은, 하지층(103)과 같이 산화 실리콘, 질화 실리콘 등의 실리콘을 포함 하는 재료를, CVD법 또는 스퍼터링법 등을 이용해서 성막할 수 있고, 단층구조 또는 적층구조를 이용할 수 있다. 본 실시예에서는, 절연층(106)으로서, 플라즈마CVD법에 의해 115nm의 두께로 산화 질화 실리콘 막(조성비 Si=32%, O=59%, N=7%, H=2%)을 형성한다.
또한 절연층(106)의 재료로서, 고유전율을 가지는 금속산화물, 예를 들면 하프늄(Hf) 산화물을 사용할 수도 있다. 이러한 고유전율 재료로 게이트 절연층을 구성함으로써, 낮은 전압으로 반도체 소자를 구동할 수 있고, 저소비 전력의 미소 전기기계식 장치를 제공할 수 있다.
또한 절연층(106)은 고밀도 플라즈마처리에 의해 성막할 수 있다. 플라즈마처리를 가능하게 하는 성막실에, 반도체층(104), 및 제1 구조층(105)이 형성된 기판을 배치하고, 플라즈마 발생용 전극, 소위 안테나와 피형성체의 거리를 20mm 내지 80mm, 바람직하게는 20mm 내지 60mm로 해서 성막 처리를 행한다. 이러한 고밀도 플라즈마처리는, 저온 프로세스, 구체적으로는 기판온도를 400도 이하로 하는 프로세스가 가능해 진다. 그 때문에 내열성이 낮은 유리나 플라스틱을 절연 기판(101)으로 이용할 수 있다.
이러한 고밀도 플라즈마의 성막 분위기는 질소분위기, 또는 산소분위기로 할 수 있다. 질소분위기는, 대표적으로는, 질소와 희가스의 혼합 분위기, 또는 질소와 수소와 희가스의 혼합 분위기다. 희가스는, 헬륨, 네온, 아르곤, 크립톤, 크세논 중 적어도 1개를 사용할 수 있다. 산소분위기는, 대표적으로는, 산소와 희가스의 혼합 분위기, 산소와 수소와 희가스의 혼합 분위기, 또는 일산화이질소와 희가스의 혼합 분위기다. 희가스로는, 헬륨, 네온, 아르곤, 크립톤, 크세논 중 적어도 1개를 사용할 수 있다.
이러한 고밀도 플라즈마처리에 의해 형성된 절연층은, 성막 중에, 다른 피막에 주는 데미지가 적고, 치밀해진다. 그리고, 그 절연층과 접촉하는 계면 상태를 개선할 수 있다. 예를 들면 고밀도 플라즈마처리를 이용해서 게이트 절연층을 형성하면, 반도체층과의 계면상태를 개선할 수 있다. 그 결과, 반도체 소자의 전기 특성을 향상시킬 수 있다. 더욱이, 이렇게 절연층을 구조층 위에 성막함으로써, 성막시에, 구조층에 주는 데미지를 적게 할 수 있고, 제1 구조층(105)의 강도를 유지할 수 있다.
절연층(106)의 성막에 고밀도 플라즈마처리를 이용할 경우를 설명했지만, 반도체층에 고밀도 플라즈마처리를 실행해도 된다. 고밀도 플라즈마처리에 의해, 반도체층 표면의 개질을 행할 수 있다. 그 결과, 반도체 소자의 전기 특성을 향상시킬 수 있다.
또한, 절연층(106)의 성막뿐만 아니라, 하지층(103)이나 다른 절연층을 성막할 경우에도, 고밀도 플라즈마처리를 이용할 수 있다.
다음으로, 절연층(106) 위에, 도전층을 형성하고, 반도체 소자의 게이트 전극(107)을 형성한다(도 1d, 도 1e 참조). 도전층은, CVD법이나 스퍼터링법을 이용해서 형성할 수 있고, 소정의 형상이 되도록 가공한다. 도전층의 가공에는, 포토리소그래픽법에 의한 레지스트의 패터닝과, 드라이에칭에 의해 행할 수 있다. 또 도전성 재료를 포함하는 조성물을 액적토출법에 의해 형성할 수도 있다. 도전성 재료 로는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, No, Cd, Zn, Fe, Ti, Si, Ge, Zr, Ba 등의 재료, ＩＴＯ(산화인듐 산화 주석 합금), 산화규소를 조성물로서 가지는 ＩＴＯ(ＩＴＳＯ라고도 한다), 유기 인듐, 유기 주석, 산화아연(ZnO), 질화 티타늄(TiN) 등을 사용할 수 있다. 또 액적토출법에 의해 형성할 경우, 이들 금속이 혼입된 용매, 혹은 분산성 나노 입자, 또는 할로겐화은의 미립자 등을 사용할 수 있다. 액적토출법을 이용함으로써, 포토리소그래픽법의 현상이나 노광 공정을 생략할 수 있다. 액적토출법은, 조제된 조성물을, 전기신호에 따라 노즐로부터 분출해서 미소한 액적을 만들고, 소정의 위치에 부착하는 방법으로, 잉크젯법이라고도 불린다.
게이트 전극(107)의 단면은 테이퍼 형상으로 에칭해도 된다. 또한 게이트 전극(107)은 단층구조 또는 적층구조를 이용하는 것이 가능하다.
다음으로, 반도체 소자를 구성하는 반도체층(104)에 불순물원소를 첨가해서 N형 불순물영역(111) 및 P형 불순물영역(110)을 형성한다(도 2a, 2b 참조). 이러한 불순물영역은, 마스크를 형성하고, 이것을 사용해서 불순물원소를 첨가함으로써 선택적으로 형성할 수 있다. 불순물원소를 첨가하는 방법으로는, 이온 도프법 또는 이온주입법이 있다. N형을 부여하는 불순물원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용하고, P형을 부여하는 불순물원소로는, 붕소(B)를 사용할 수 있다. N형 불순물영역(111), 및, P형 불순물영역(110)에는, 1×1020 ~ 1×1021/cm3의 농도범위에서 N형을 부여하는 불순물원소가 첨가되는 것이 바람직하다.
다음으로, 플라즈마CVD법 등이 의해 질화규소 등의 질소화합물이나 산화규소 등의 산화물로 된 절연층을 형성하고, 그 절연층을 수직방향의 이방성 에칭함으로써 게이트 전극(107)의 측면에 접하는 절연층(이하, 사이드 월이라고 한다)(108)을 형성한다(도 2a, 2b 참조).
다음으로, N형 불순물영역(111)을 가지는 반도체층(104)에 불순물원소를 첨가하여, 사이드 월(108) 아래 쪽에 설치된 N형 불순물영역(111)보다도 높은 불순물 농도를 가지는 고농도 N형 불순물영역(109)을 형성한다. N형 반도체 소자는, 단채널 효과의 영향을 받기 쉽기 때문이다. 물론, P형 반도체 소자에 사이드 월을 형성하고, 고농도 P형 불순물영역을 형성해도 된다.
또한 게이트 전극(107)을 다른 도전성 재료로 적층시키고, 테이퍼 형상으로 제조하는 경우, 사이드 월을 설치하지 않더라도, 한 번의 불순물원소의 첨가로 N형 불순물영역(111) 및 고농도 N형 불순물영역(109)을 형성할 수도 있다.
불순물영역을 형성한 후, 불순물원소를 활성화하기 위해서 가열처리, 적외광의 조사, 또는 레이저빛의 조사를 행하면 좋다. 또한 활성화와 동시에 절연층(106)에 대한 플라즈마 데미지나 절연층(106)과 반도체층(104)의 계면에 대한 플라즈마 데미지를 회복할 수 있다. 특히, 실온 ~ 300도의 분위기에서, 표면 또는 이면으로부터 엑시머레이저를 사용해서 불순물원소를 활성화시키면, 효과적인 활성화를 행할 수 있다. 또 YAG레이저의 제2 고조파 등의 고조파를 조사해서 활성화시켜도 된다. YAG레이저는 메인터넌스가 적으므로 바람직한 활성화 수단이다.
산화 질화 실리콘 막, 산화 실리콘 등의 절연층으로 이루어진 패시베이션 막을, 게이트 전극이나 반도체층을 덮도록 형성한 후, 가열처리, 적외광의 조사, 또 는 레이저빛의 조사를 행하여, 수소화를 행하는 것도 가능하다. 예를 들면 패시베이션 막으로서, 플라즈마CVD법을 이용해서 산화 질화 실리콘 막을 형성하고, 그 후에 클린 오븐을 사용하여, 300 ~ 550도에서 1 ~ 12시간 가열함으로써, 반도체층의 수소화를 행할 수 있다. 이 공정은, 패시베이션 막에 포함되는 수소에 의해, 불순물원소첨가에 의해 생긴 반도체층의 댕글링 본드를 종단할 수 있다. 또한 동시에, 상기 불순물영역의 활성화 처리를 행할 수도 있다.
상기의 공정에 의해, N형 반도체 소자(112)와, P형 반도체 소자(113)가 형성된다(도 2a, 2b 참조). 이때, 미소 구조체를 구성하는 구조층(105)에도 불순물영역이 형성된다. 본 실시예에 있어서, N형 반도체 소자로서 N채널형 박막 트랜지스터, P형 반도체 소자로서 P채널형 박막 트랜지스터를 적용한다.
계속해서, 전체를 덮도록 절연층(114)을 형성한다(도 2b 참조). 절연층(114)은, 절연성을 가지는 무기재료나, 절연성을 가지는 유기재료 등으로 형성할 수 있다. 무기재료로는, 산화규소, 질화규소를 사용할 수 있다. 유기재료로는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트 또는 벤조시클로부텐, 실록산, 폴리 실라잔을 사용할 수 있다. 실록산은, 실리콘(Si)과 산소(O)의 결합으로 골격구조가 구성된다. 치환기로서, 적어도 수소를 포함하는 유기기(예를 들면 알킬기, 방향족 탄화수소)를 사용할 수 있다. 치환기로서, 플루오로기를 사용할 수 있다. 또는 치환기로서, 적어도 수소를 포함하는 유기기와, 플루오로기를 사용할 수 있다. 폴리 실라잔은, 규소(Si)와 질소(N)의 결합을 가지는 폴리머 재료를 출발 원료로 해서 형성되는 재료다.
다음으로, 절연층(114) 및 절연층(106)을 순차 에칭하여, 제1 컨택트 홀(115)을 형성한다(도 2c, 2d 참조). 에칭으로는, 드라이에칭법 또는 웨트에칭법을 이용할 수 있다. 본 실시예에서는, 드라이에칭법에 의해 제1 컨택트 홀(115), 공간(116)을 형성할 수 있다. 제1 컨택트 홀이 형성된 절연층(114)의 상기 제1 컨택트 홀의 측벽과, 상기 제1 컨택트 홀에 의해 노출되는 제1 구조층(105)으로 둘러싸이는 공간(116)이 형성된다.
여기에서 공간(116)은, 미소 구조체를 가동하기 위한 공간이 되는 부분이다. 종래는, 희생층 에칭이나 실리콘 웨이퍼의 심굴 에칭 등으로 형성하던 공간을, 본 발명에서는, 반도체 소자의 제조 공정에서 형성되는 절연층을 가공함으로써 형성하므로, 제조 공정의 간략화를 달성하고, 결과적으로, 생산 효율 향상, 비용 삭감으로 이어진다.
또한 공간(116)의 측벽부에 플라즈마CVD법 등이 의해 질화규소 등의 질소화합물이나 산화규소 등의 산화물로 된 절연층, 또는 스퍼터링법 등에 의해 금속층을 형성해도 된다. 이때, 공간(116)의 저부에도 절연층이나 금속층이 형성될 수 있다. 저부에 형성된 절연층이나 금속층이 불필요한 경우, 에칭법 등에 의해 제거하면 된다. 이 구성에 의해, 미소 전기기계식 장치를 동작시킬 경우에 걸리는 압력에 의해, 혹은 미소 전기기계식 장치의 온도변화에 의해 절연층(114)으로부터 가스가 발생하고, 미소 전기기계식 장치의 내부 압력에 변화가 생기는 것을 막을 수 있다.
다음으로, 절연층(114) 위, 및 제1 컨택트 홀(115)에 도전층(117)을 형성하고, 소스 전극, 드레인 전극으로 한다. 또한 제2 구조층(118)을 형성한다(도 3a, 3b 참조). 이때에, 전기회로를 구성하는 배선도 형성할 수 있다.
도전층(117) 및 제2 구조층(118)은, 알루미늄(Al), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W) 혹은 실리콘(Si), 또는 이것들을 사용한 합금재료로 한 도전성 재료를 사용할 수 있다. 이들 도전성 재료 중 어느 하나, 또는 복수가 혼입된 조성물을 액적토출법에 의해 토출하여, 소스 전극, 드레인 전극을 구성하는 도전층(117) 및 제2 구조층(118)을 형성할 수도 있다. 또한 스퍼터링법이나 CVD법에 의해 상기 도전성 재료를 형성한 후 소정의 형상으로 가공함으로써 소스 전극, 드레인 전극을 구성하는 도전층(117)을 형성할 수 있다. 도전성 재료의 가공은, 포토리소그래픽법에 의한 레지스트의 패터닝과, 드라이에칭에 의해 행할 수 있다.
제2 구조층(118)의 재료 및 막 두께는, 구조체의 구조, 패키지의 방법 등, 여러 가지 요인을 고려해서 결정할 수 있다. 제2 구조층(118)을 제조할 경우, 막 두께는 0.5μｍ 이상 10μｍ 이하로 하는 것이 바람직하다.
또한 소스 전극, 드레인 전극이 윗면에서 볼 때 각진 패턴이 될 경우, 그 각이 둥글린 형상이 되도록 에칭하는 것이 바람직하다. 그렇게 함으로써, 먼지의 발생을 억제하여 수율을 향상시킬 수 있다. 이는, 게이트 전극(107) 등의 도전층을 에칭할 때에 대해서도 마찬가지다.
다음으로, 반도체 소자부를 덮도록, SOG(Spin On Glass)법, 액적토출법 등에 의해, 보호막의 기능을 하는 절연층(119)을 형성한다(도 3c, 3d 참조). 절연층(119)은, 무기재료 또는 유기재료로 형성할 수 있다. 예를 들면 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 질화규소를 포함하는 막, 질화산화규소를 포함하는 막, 에폭시 수지 등으로 형성한다. 절연층(119)은 막 두께가 두꺼우므로, 에폭시 수지 등의 유기재료를 사용하면, 유연성을 잃지 않아 바람직하다. 또 절연층(119)은 단층구조, 또는 적층구조로 형성할 수 있다. 적층구조의 경우, 무기재료와 유기재료를 순차적으로 적층하면 좋다.
다음으로, 박리층(102)이 노출하도록, 포토리소그래픽법 또는 레이저빛의 조사에 의해 절연층(114, 119)을 가공하여, 개구부(120)를 형성한다. 또한 제1 구조층(105), 제2 구조층(118)이 노출하도록 개구부(121, 122)를 형성한다(도 4a 참조). 개구부(121, 122)는 동시에 또는 순차적으로 에칭하거나 레이저를 조사하여 형성한다.
다음으로, 개구부(120)에 에칭제를 도입하여, 박리층(102)을 제거한다(도 4b 참조). 에칭제로는, 불화할로겐 또는 할로겐화합물을 포함하는 기체 또는 액체를 사용한다. 예를 들면 불화할로겐을 포함하는 기체로서 삼불화염소(ClF3)를 적용하여, 박리층(102)을 제거한다. 그러면, 미소 전기기계식 장치 형성 부분(123)은, 절연 기판(101)으로부터 박리된 상태가 된다(도 4c). 이때, 박리층(102)은, 모두 제거하지 않고 일부분을 잔존시켜도 된다. 박리층(102)의 일부분을 잔존시킴으로써, 에칭제의 소비량을 억제하여 박리층의 제거에 요구되는 처리 시간을 단축할 수 있게 된다. 또 일부분을 잔존함으로써, 박리층(102)의 제거 후에도, 절연 기판(101) 위에 미소 전기기계식 장치 형성 부분(123)을 유지해 두는 것이 가능해 진다.
미소 전기기계식 장치 형성 부분(123)이 박리된 후, 절연 기판(101)은 비용의 삭감을 위해, 재이용하는 것이 바람직하다. 또한 절연층(119)은, 박리층(102)을 제거한 후에, 미소 전기기계식 장치 형성 부분(123)이 비산하지 않도록 형성한 것이다. 미소 전기기계식 장치 형성 부분(123)은 작고 얇게 가볍기 때문에, 박리층(102)을 제거한 후에는, 절연 기판(101)에 밀착하지 않으므로 비산하기 쉽다. 그렇지만, 미소 전기기계식 장치 형성 부분(123) 위에 절연층(119)을 형성함으로써 미소 전기기계식 장치 형성 부분(123)에 무게가 실려, 절연 기판(101)으로부터의 비산을 방지할 수 있다. 또한 미소 전기기계식 장치 형성 부분(123)은 얇고 가볍지만, 절연층(119)을 형성함으로써 절연 기판(101)으로부터 박리한 미소 전기기계식 장치 형성 부분(123)이 응력 등에 의해 감기는 형상이 일어나지 않고, 어느 정도의 강도를 확보할 수 있다.
다음으로, 미소 전기기계식 장치 형성 부분(123)의 한쪽 면을, 제1 시트재(124)에 접착시켜서 절연 기판(101)으로부터 완전히 박리한다(도 5a 참조). 박리층(102)을 모두 제거하지 않고 일부를 남겼을 경우에는, 물리적 수단을 이용해서 절연 기판(101)으로부터 미소 전기기계식 장치 형성 부분(123)을 박리한다.
상기 공정에 있어서, 미소 전기기계식 장치 형성 부분(123)과 박리층(102)의 밀착성이 약할 경우에는, 박리층(102)을 에칭에 의해 제거하는 공정을 생략하고, 물리적 수단을 이용해서 절연 기판(101)으로부터 미소 전기기계식 장치 형성 부분(123)을 박리할 수 있다.
계속해서, 미소 전기기계식 장치 형성 부분(123)의 다른 쪽 면에, 제2 시트재(125)를 설치하고, 그 후 가열처리와 가압처리 중 한쪽 또는 그것들을 모두 행하여, 제2 시트재(125)를 점착한다. 이것을 제2 시트재(125)에 전치한다고 한다. 또 한 제2 시트재(125)를 설치하는 동시에 또는 설치한 후에 제1 시트재(124)를 박리한다(도 5b 참조). 제2 시트재(125)는 아크릴 등의 유연성이 높은 유기재료로 이루어지고, 이러한 시트를 수지기판(유연성 기판)이라고도 한다.
다음으로, 제2 시트재(125) 위에 형성된 미소 전기기계식 장치 형성 부분(123)을, 제1 구조층(105)과 제2 구조층(118)이 마주 보고, 적어도 일부가 포개지도록 굴곡시켜서 밀봉한다(도 5c 참조). 이러한 공정에 의해, 공간(129)이 생긴다. 즉, 공간(129)은 서로 마주보는 개구부(121, 122)에 의해 형성된다. 이때, 개구부(121, 122) 외의 영역에서, 절연층(119)은 그 표면이 접촉하도록 굴곡된다. 따라서, 절연층(119)에 접착성이 있는 것이 바람직하다. 또한, 절연층(119)은 굴곡에 대한 영향을 줄이기 위해 유기 재료로 형성하는 것이 바람직하다. 절연층(119)에 유기 재료가 사용되면, 무기 재료를 사용하는 경우에 비해 막 두께를 두껍게 할 수 있다. 또한, 유기 재료는 낮은 경도를 가지므로, 제품의 완성 후에 충격을 감소할 수도 있다.
또한, 공간(129)은 밀봉하여 폐쇄하거나 개방할 수 있다. 공간을 폐쇄하는 경우, 그 압력은 그 안에 밀폐되므로 공간은 압력 센서로 사용될 수 있다.
본 발명에서는, 미세 구조를 굴곡시켜서 공간을 형성하므로, 반도체 소자를 형성하는 영역은, 절연 기판의 재질을 고려하여, 곡률이 없거나 곡률반경이 큰 영역이 된다. 즉, 굴곡시킬 때, 반도체 소자로서 동작할 수 있는 영역에 형성한다.
이와 같이 하여 동일 표면 위에 미소 구조체(126)와, 반도체 소자(127, 128)를 형성할 수 있다(도 5c 참조). 동일 표면 위에 미소 구조체 및 반도체 소자를 제 조함으로써, 또한 미소 구조체를 가동하기 위한 공간을 형성하는 공정, 미소 구조체 및 반도체 소자의 패키지를 하는 공정을 간략화함으로써, 제조 비용이 저감되고, 생산 효율이 좋은 미소 전기기계식 장치를 제공할 수 있다.
본 실시예의 미소구조체는, 이하의 실시예에서 나타내는 센서, 메모리, 분별 장치, 토출장치, 압력센서에 적용할 수 있다. 물론 미소구조체는, 가스성분 흡인 장치 등 토출에 한하지 않고 미소 펌프로서 적용할 수 있다.
또한 미소 전기기계식 장치의 종류, 사용 목적에 따라, 필름 등으로 미소 전기기계식 장치를 덮고, 보호하는 구성으로 해도 된다.
(실시예 2)
본 실시예에서는, 구조층에 적용하는 반도체층에는, 결정 상태를 가지는 것, 미결정상태를 가지는 것, 또는 비정질상태를 가지는 것을 사용할 수 있다. 거기에서 본 실시예에서는, 구조층에 다결정 실리콘을 사용할 경우를 설명한다. 또한, 구조층은 적층구조를 가져도 되고, 구조층에 다결정 실리콘을 사용할 때, 그 어느 한쪽이 다결정 실리콘이면 된다. 그 때문에 구조층은 다결정 실리콘을 갖는 층이라고 할 수 있다. 이것은 비정질 실리콘층에 대하여도 마찬가지며, 구조층은 비정질 실리콘을 갖는 층으로 할 수 있다.
우선, 구조층의 피형성면에, 비정질 실리콘층을 형성한다. 그리고 비정질 실리콘층을 가열처리함으로써 결정화된 다결정 실리콘층을 얻을 수 있다. 가열처리에는, 가열로, 레이저조사, 혹은 레이저빛 외에 램프로부터 발하는 빛의 조사(이하, 램프 어닐이라고 한다), 또는 그것들을 조합해서 사용할 수 있다.
레이저조사를 이용할 경우, 연속발진형 레이저빔(이하, CW 레이저빔이라고 한다)이나 펄스 발진형 레이저빔(이하, 펄스레이저 빔이라고 한다)을 이용할 수 있다. 레이저빔으로는, Ar레이저, Kr레이저, 엑시머레이저, YAG레이저, Y2O3레이저, YVO4레이저, YLF레이저, YAlO3레이저, 유리레이저, 루비레이저, 알렉산드라이트레이저, Ti:사파이어 레이저, 구리증기 레이저 또는 금증기 레이저 중 일종 또는 복수 종으로부터 발진되는 것을 사용할 수 있다. 이러한 레이저빔의 기본파, 및 그 기본파의 제2 고조파로부터 제4 고조파의 레이저빔을 조사함으로써 대입경의 결정을 얻을 수 있다. 예를 들면 Nd:YVO4레이저(기본파: 1064nm)의 제2 고조파(532nm)나 제3 고조파(355nm)를 이용할 수 있다. 이때 레이저의 에너지밀도는 0.01 ~ 100MW/cm2 정도(바람직하게는 0.1 ~ 10MW/cm2)가 필요하다. 그리고, 주사 속도를 10 ~ 2000cm/sec 정도로 해서 조사한다.
이때 연속발진의 기본파 레이저빔과 연속발진의 고조파 레이저빔을 조사해도 되고, 연속발진의 기본파 레이저빔과 펄스 발진의 고조파 레이저빔을 조사해도 된다. 복수의 레이저빔을 조사함으로써, 에너지를 보충할 수 있다.
또한, 펄스 발진형 레이저빔으로서, 실리콘이 레이저빛에 의해 용융한 후 고화할 때까지, 다음 펄스의 레이저빛이 조사되는 발진 주파수로 레이저를 발진시키는 레이저빔을 사용할 수도 있다. 이러한 주파수로 레이저빔을 발진시킴으로써, 주사 방향을 향해서 연속적으로 성장한 결정립을 얻을 수 있다. 구체적인 레이저빔의 발진 주파수는 10MHz 이상이며, 보통 이용되고 있는 수십 Hz ~ 수백 Hz의 주파수대보다도 현저히 높은 주파수대를 이용한다.
기타 가열처리로서 가열로를 사용할 경우에는, 비정질 실리콘층을 400 ~ 550도에서 2 ~ 20시간 동안 가열한다. 이때, 서서히 고온이 되도록 온도를 400 ~ 550도의 범위로 다단계로 설정할 수 있다. 최초의 400도 정도의 저온가열공정에 의해, 비정질 실리콘층의 수소 등이 나오므로, 결정화 시의 막 거침을 저감할 수 있다.
또한, 결정화를 촉진시키는 금속 원소, 예를 들면 Ni를 비정질 실리콘층 위에 형성하면, 가열온도를 저감할 수 있어 바람직하다. 금속 원소로는, Fe, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au 등의 금속을 사용할 수도 있다.
가열처리에 부가해서, 상기와 같은 레이저를 사용해서 조사를 행해서 다결정 실리콘층을 형성해도 된다.
이러한 금속을 사용해서 결정화된 다결정 실리콘은, 금속을 사용하지 않는 결정화에 의해 제조되는 다결정 실리콘에 비해 인성을 높일 수 있다. 이것은 금속을 사용한 결정화에 의해, 결정립계가 연속된 다결정 실리콘을 만들 수 있기 때문이다. 결정립계가 연속된 다결정 실리콘은, 금속을 사용하지 않는 결정화에 의해 얻어지는 다결정 실리콘과 달리, 결정립계에서 공유결합이 중단되는 경우가 없다. 그 때문에 결정립계에 결함이 생겨서 발생하는 응력 집중이 발생하지 않고, 결과적으로 금속을 사용하지 않고 형성한 다결정 실리콘에 비해 파괴 응력이 높아진다.
결정립계가 연속된 다결정 실리콘은 전자의 이동도가 크기 때문에, 미소 구조체를 정전력, 예를 들면 정전인력으로 제어할 경우의 재료로서 적합하다. 또한, 구조층은, 결정화를 촉진시키는 금속 원소를 포함하고, 도전성을 가지므로, 구조체를 정전력으로 제어하는 본 발명의 미소 전기기계식 장치에 적합하다. 물론, 미소 구조체를 전자기력에 의해 제어하는 경우의 구조층에 다결정 실리콘층을 적용해도 된다.
또한 금속으로 니켈을 사용할 경우, 니켈의 농도에 따라 니켈 실리사이드가 형성될 수 있다. 니켈 실리사이드와 같은 실리콘 합금은 일반적으로 강도가 높다는 것이 알려져 있다. 그 때문에 가열처리시에 사용하는 금속을 실리콘층의 전체 또는 일부에 남겨 두고, 적절한 열처리를 가함으로써 더욱 단단하고, 도전성 높은 미소 구조체를 제조할 수 있다.
상기한 바와 같은 결정화에 사용한 금속을 남긴 니켈 실리사이드를 갖는 층(니켈 실리사이드층)과, 다결정 실리콘층을 적층시킴으로써, 도전성이 우수하고, 유연한 구조층을 얻을 수 있다. 니켈 실리사이드와 같은 규소합금은 일반적으로 강도가 높다는 것이 알려져 있다. 반도체층의 결정화시에 사용하는 금속을 반도체층의 전체 또는 일부에 남겨 두고, 적절한 열처리를 가함으로써 더욱 단단하고, 도전성 높은 구조체를 제조할 수 있다. 이러한 니켈 실리사이드층과, 비정질 실리콘층을 적층함으로써, 도전성이 우수하고, 단단한 재료를 얻을 수 있다.
이러한 실리사이드층은, 니켈 이외에 텅스텐, 티타늄, 몰리브덴, 탄탈, 코발트, 백금으로도 형성할 수 있다. 각각, 텅스텐 실리사이드층, 티타늄 실리사이드층, 몰리브덴 실리사이드층, 탄탈 실리사이드층, 코발트 실리사이드층, 백금 실리사이드층이 된다. 이 중, 코발트나 백금은, 가열 온도를 저하시키기 위한 금속으로 사용할 수 있다.
결정화를 촉진시키는 금속은 미소 전기기계식 장치의 오염원이 되므로, 결정화한 후에 제거하는 것도 가능하다. 이 경우, 가열처리 또는 레이저조사에 의한 결정화 후, 실리콘층 위에 게터링 싱크가 되는 층을 형성하고, 가열함으로써, 금속 원소를 게터링 싱크로 이동시킬 수 있다. 게터링 싱크에는, 다결정 반도체층이나 불순물이 첨가된 반도체층을 사용할 수 있다. 예를 들면 반도체층 위에 아르곤 등의 불활성원소가 첨가된 다결정반도체층을 형성하고, 이것을 게터링 싱크로서 적용할 수 있다. 불활성원소를 첨가함으로써, 다결정반도체층에 변형을 생기게 할 수 있고, 변형에 의해 효율적으로 금속 원소를 포획할 수 있다. 인 등의 원소를 첨가한 반도체층을 형성함으로써, 금속을 포획할 수도 있다.
구조층에 도전성이 필요한 경우에는, 금속 제거 후, 인이나 비소, 붕소 등의 불순물원소를 첨가하는 것도 가능하다. 도전성을 갖게 한 구조체는, 정전력으로 제어하는 본 발명의 미소 전기기계식 장치에 적합하다. 이때 금속을 제거하는 않고, 구조층에 남겨도 된다.
구조층은, 필요한 두께를 얻기 위해서, 적층구조로 하는 것도 가능하다. 예를 들면, 비정질 실리콘층의 형성과, 가열처리에 의한 결정화를 반복함으로써 다결정 실리콘층의 적층구조를 형성할 수 있다. 이 가열처리에 의해, 먼저 형성된 다결정 실리콘의 층 내의 응력을 완화하고, 막 벗겨짐이나 기판의 변형을 막을 수 있다. 또한 더욱 막 내의 응력을 완화하기 위해서, 실리콘층의 에칭도 포함시켜서 반복할 수도 있다. 이러한 에칭을 포함한 제조 방법은, 내부 응력이 큰 재료를 구조 층에 사용할 경우에 적합하다.
상기한 바와 같이, 금속을 사용해서 결정화를 행할 경우, 금속을 사용하지 않고 행하는 결정화에 비해 저온에서 결정화할 수 있으므로, 미소 구조체를 형성하는 기판으로서 사용할 수 있는 재료의 폭이 넓어진다. 예를 들면 반도체층을 가열만으로 결정화시킬 경우, 1000도 정도의 온도로 1시간 정도의 가열을 행할 필요가 있어, 열에 약한 유리 기판을 사용할 수 없다. 그렇지만, 본 실시예와 같이 상기 금속을 사용해서 결정화함으로써, 왜점이 593도인 유리 기판 등을 사용하는 것이 가능해진다.
상기 공정과 같이 금속을 사용한 결정화에서는, 선택적으로 금속을 도포(첨가)함으로써 부분적으로 결정화를 행할 수도 있다.
상기한 바와 같은 결정화는, 레이저 조건을 변화시켜, 선택적으로 레이저를 조사함으로써 부분적으로 결정화할 수도 있다.
상기한 바와 같이 부분적으로 결정화함으로써 여러 가지 조합의 재료를 얻을 수 있다. 예를 들면, 구동량이 많은 부분만 결정화하여, 인성을 향상시킬 수 있다.
이때 제2 구조층(118)에 대해서도, 마찬가지로 다결정 실리콘층을 사용할 수 있다.
본 실시예는, 상기 실시예와 자유롭게 조합할 수 있다.
(실시예 3)
본 발명에 있어서, 구조층에는 여러 가지 성질을 가지는 실리콘이나 실리콘의 화합물을 적층시킬 수 있다. 여러 가지 성질을 가지는 실리콘층은, 그 상태가 비정질, 미결정, 다결정 등 중 어느 하나를 선택함으로써, 강도 등의 성질이 다른 실리콘이 된다. 또한 다결정 구조의 경우, 결정 방향의 이동에 의한 성질의 차이를 가지는 실리콘층이 된다. 거기에서 본 실시예에서는, 구조층에 사용할 수 있는 층의 적층구성 예에 관하여 설명한다.
도 6에 나타낸 바와 같이 여러 가지 성질을 가지는 실리콘 및 실리콘의 화합물을 적층시킬 수 있다. 도 6은 구조층(118)으로서, 비정질 실리콘층(150), 다결정 실리콘층(151), 및 니켈 실리사이드층(152)을 적층시켜 공간(153)을 형성한 경우를 나타낸다. 이러한 기계 특성이 다른 것을 적층함으로써, 필요에 따른 구조층(118)을 얻을 수 있다. 또한, 공간(153)은 상기 실시예와 같이 서로 마주보는 두 개의 개구부에 의해 형성된다. 이때 개구부 이외의 영역에서, 절연층은 그 표면이 접촉하도록 굴곡된다. 따라서, 절연층은 접착성을 가지는 것이 바람직하다. 또한, 절연층이 유기 재료로 형성되면, 굴곡되는 손상이나 제품 완성 후의 손상도 줄일 수 있다.
또한, 공간(153)은 밀봉하여 폐쇄하거나 개방할 수 있다. 공간이 폐쇄되면, 그 압력은 그 내부에 밀폐되고 공간은 압력 센서로 사용될 수 있다.
구조체를 구성하는 층은, 모든 층을 적층한 후 에칭해서 가공하거나, 하나의 막을 형성할 때마다 에칭해서 가공하는 것이 가능하다. 이렇게 원하는 성질을 가지는 구조층(118)을 용이하게 제조할 수 있다.
이때 적층시키는 층 각각의 두께의 비율에 따라, 유연성과 경도의 밸런스를 결정할 수 있다. 예를 들면 비정질 실리콘층의 댕글링 본드(미결합손) 결함 등으로 인해 파괴가 일어나도, 결정성 높은 다결정 실리콘층에는 파괴가 전파되기 어려우므로, 거기에서 파괴가 멈춘다고 여겨져, 비정질 실리콘층을 두껍게, 다결정 실리콘층은 상대적으로 얇게 형성할 수 있다.
또한 금속을 사용해서 레이저 결정화하면, 실리콘의 결정성장 방향이 기판에 대하여 수직방향으로 진행되고, 금속을 사용하지 않고 레이저 결정화하면, 결정성장 방향이 기판에 대하여 평행 방향으로 진행된다. 이 양자를 적층함으로써, 더욱 인성이 우수한 구조층을 얻을 수 있다. 결정의 성장 방향이 다른 막이 적층하므로, 하나의 층에서 파괴가 일어나도, 결정 방향이 다른 층에는 균열이 전파하기 어렵고, 결과적으로 파괴가 발생하기 어려우므로, 강도 높은 구조층이 된다.
상기한 바와 같은 비정질 실리콘층, 다결정 실리콘층, 또는 니켈 실리사이드층은, 필요한 두께를 얻기 위해서, 성막을 반복함으로써 적층시키는 것도 가능하다. 예를 들면, 비정질 실리콘층의 성막과, 가열을 반복해도 된다. 또한 더욱 막 내의 응력을 완화하기 위해서, 에칭도 포함시켜서 반복해도 되고, 비정질 실리콘층의 성막이나 가열과 패터닝을 반복한다. 그 결과, 절연 기판 위에 형성된 비정질 실리콘층의 벗겨짐을 방지할 수 있다. 성막과 결정화는 상기 예 중에서 자유롭게 골라서 조합할 수 있다.
이렇게 반도체층을 적층시킴으로써, 유연성과 경도를 모두 갖춘 구조층을 얻을 수 있다.
이때 제2 구조층(118)에 대해서도, 유사한 적층구성을 적용할 수 있다.
본 실시예는 상기 실시예와 자유롭게 조합할 수 있다.
(실시예 4)
본 실시예에서는, 동일 표면 위에 형성된 미소 전기기계식 장치를 조립하는 방법에 관하여 설명한다.
미소 전기기계식 장치 형성 부분(123)이 형성된 제2 시트재(125) 위에, 미리 얼라인먼트용 마커(160)를 형성해 둔다(도 7a 참조).
다음으로, 얼라인먼트용 마커(160)를 기준으로 해서, 제2 시트재(125) 위를, 물리적 수단을 이용해서 굴곡시킨다(도 7b 참조). 이 공정에 의해, 미소구조체를 가동하기 위한 공간을 구비한 미소 구조체와 미소 구조체를 제어하는 반도체 소자를 조립할 수 있다(도 5c 참조).
도 7a 및 7b에 있어서는, 얼라인먼트용 마커(160)를 기준으로 해서, 제2 시트재(125)의 중앙을 경계로 해서, 상하 둘로 굴곡시키는 예를 게시했지만, 얼라인먼트용 마커의 종류, 형상, 크기, 개수, 장소는 적절히 선택할 수 있다. 시트재의 굴곡 패턴도 적절히 선택할 수 있다.
또한 상기 공정과는 다른 수단을 이용하여, 조립할 수도 있다. 예를 들면, 미소 전기기계식 장치 형성 부분(123)을 최소 단위로 해서, 제2 시트재(125)를 잘라 낸다(도 8a 참조).
다음으로, 잘라낸 미소 전기기계식 장치 형성 부분(123)을, 미리 형성된 얼라인먼트용 마커(161)를 기준으로 해서, 굴곡시킨다(도 8b 참조). 이 공정에 의해, 가동하기 위한 공간을 구비한 미소 구조체와 미소 구조체를 제어하는 반도체 소자를 조립할 수 있다(도 5c 참조).
도 8a 및 8b에 있어서는, 얼라인먼트용 마커(161)를 기준으로 하고, 미소 전기기계식 장치 형성 부분(123)의 중앙을 경계로 해서, 상하 둘로 굴곡시키는 예를 게시했지만, 얼라인먼트용 마커의 종류, 형상, 크기, 개수, 장소는 적절히 선택할 수 있다. 미소 전기기계식 장치 형성 부분의 굴곡 패턴도 적절히 선택할 수 있다.
도 8a 및 8b에 있어서는, 미소 전기기계식 장치 형성 부분(123)의 하나를 최소 단위로 하는 예를 게시했지만, 미소 전기기계식 장치 형성 부분(123)의 여러 개를 최소 단위로 잘라내어도 된다.
본 실시예에 있어서, 굴곡시키는 경계에 홈을 실행해 두는 것도 가능하다. 홈은 레이저 스크라이빙이나 커터 등의 물리적 수단, 화학 반응을 이용한 화학적 수단 등으로 형성할 수 있다. 이 경우, 홈이 기준 마크의 역할을 하므로 반드시 얼라인먼트용 마커를 설치할 필요가 없다.
(실시예 5)
본 실시예에서는, 동일 표면 위에 미소 구조체 및 반도체 소자를 제조하는 방법에 대해서, 실시예 1과는 다른 방법을, 도면을 이용하여 설명한다. 도면에는, 평면도와 평면도의 O-P에 있어서의 단면도를 나타낸다.
우선, 실시예 1과 마찬가지로, 절연 기판(201) 위에 박리층(202)을 형성하고, 그 위에 하지층(203)을 형성한다(도 9a 참조).
하지층(203) 위에, 반도체층(204), 제1 구조층(205)을 형성한다(도 9b 참조). 반도체층(204), 제1 구조층(205)은, 실시예 1과 유사하게 제조할 수 있다. 또한 반도체층(204), 제1 구조층(205)에는, 비정질상태, 미결정상태 또는 결정 상태를 가지는 실리콘층을 적용할 수 있다.
실시예 1과 마찬가지로 반도체층(204), 제1 구조층(205) 위에, 절연층(206)을 형성한다(도 9b, 9c 참조). 절연층(206)은, 반도체 소자의 게이트 절연층의 기능을 한다. 또 실시예 1과 유사하게, 절연층 등은 고밀도 플라즈마에 의해 제조할 수 있다.
실시예 1과 마찬가지로 절연층(206) 위에, 도전층을 형성하여, 반도체 소자의 게이트 전극(207)을 형성한다(도 9d, 9e 참조).
그리고 실시예 1과 마찬가지로 반도체 소자를 구성하는 반도체층(204)에 불순물원소를 첨가해서 N형 불순물영역(211) 및 P형 불순물영역(210)을 형성한다(도 10a, 10b 참조).
다음으로, 플라즈마CVD법 등이 의해 질화규소 등의 질소화합물이나 산화규소 등의 산화물로 된 절연층을 형성하고, 그 절연층을 수직방향의 이방성 에칭에 의해 게이트 전극(207)의 측면에 접하는 절연층, 즉 사이드 월(208)을 형성한다(도 10a, 10b 참조). 사이드 월(208)에 의해, 게이트 길이를 짧게 하는 경우 발생하는 단채널 효과를 방지할 수 있다.
다음으로, N형 불순물영역(211)을 가지는 반도체층(204)에 불순물원소를 첨가하고, 사이드 월(208) 아래 쪽에 설치된 N형 불순물영역(211)보다도 높은 불순물 농도를 가지는 고농도 N형 불순물영역(209)을 형성한다. 이 공정에 의해, N형 반도체 소자(212)와, P형 반도체 소자(213)가 형성된다(도 10a, 10b 참조). 이때, 미소 구조체를 구성하는 제1 구조층(205)에도 불순물영역이 형성된다.
계속해서, 전체를 덮도록 절연층(214)을 형성한다(도 10c, 10d 참조). 그러면, 절연층(214)은 절연성을 가지는 무기재료나, 절연성을 가지는 유기재료 등으로 형성할 수 있다.
다음으로, 절연층(214) 및 절연층(206)을 순차 에칭하여, 제1 컨택트 홀(215)을 형성한다(도 10c, 10d 참조). 에칭으로는, 드라이에칭법 또는 웨트에칭법을 이용할 수 있다. 본 실시예에서는, 드라이에칭법에 의해 제1 컨택트 홀(215)을 형성한다.
다음으로, 절연층(214) 위와, 제1 컨택트 홀(215)에 도전층을 형성하고, 소스 전극, 드레인 전극(217)으로 한다. 또한 제2 구조층(218)을 형성한다(도 11a, 11b 참조). 이때에, 전기회로를 구성하는 배선을 형성할 수 있다.
다음으로, 반도체 소자부를 덮도록, SOG법, 액적토출법 등에 의해, 보호막의 기능을 하는 절연층(219)을 형성한다(도 11c, 11d 참조). 절연층(219)은 무기재료 또는 유기재료로 형성할 수 있다. 예를 들면 DLC(다이아몬드 라이크 카본) 등의 탄소를 포함하는 막, 질화규소를 포함하는 막, 질화산화규소를 포함하는 막, 에폭시 수지 등에 의해 형성한다. 절연층(219)은 막 두께가 두꺼우므로, 에폭시 수지 등의 유기재료를 사용하면, 유연성을 잃지 않으므로 바람직하다. 또 절연층(219)은 단층구조, 또는 적층구조로 형성할 수 있다. 적층구조의 경우, 무기재료와 유기재료를 순차적으로 적층하는 것이 바람직하다.
다음으로, 박리층(202)이 노출하도록, 포토리소그래픽법 또는 레이저빛의 조사에 의해 절연층을 가공하여, 박리층(202)을 박리하기 위한 개구부(220)를 형성한 다(도 12a 참조).
그리고, 개구부(220)에 에칭제를 도입하여, 박리층(202)을 제거한다(도 12b 참조). 에칭제로는, 불화할로겐 또는 할로겐화합물을 포함하는 기체 또는 액체를 사용한다. 에칭제를 도입하면, 미소 전기기계식 장치 형성 부분(221)은, 기판(201)으로부터 박리된 상태가 된다(도 12c 참조).
이어서, 미소 전기기계식 장치 형성 부분(221)의 한쪽의 면을, 제1 시트재(222)에 접착시키고, 기판(201)으로부터 완전하게 박리한다(도 13a 참조). 박리층(202)을 모두 제거하지 않고 일부를 남겼을 경우에는, 물리적 수단을 이용해서 기판(201)으로부터 미소 전기기계식 장치 형성 부분(221)을 박리한다.
상기 공정에 있어서, 미소 전기기계식 장치 형성 부분(221)과 박리층(202)의 밀착성이 약할 경우에는, 박리층(202)을 에칭에 의해 제거하는 공정을 생략하고, 물리적 수단을 이용해서 기판(201)으로부터 미소 전기기계식 장치 형성 부분(221)을 박리해도 된다.
계속해서, 미소 전기기계식 장치 형성 부분(221)의 다른 쪽 면에, 개구부(223, 224)를 구비한 제2 시트재(225)를 설치하고, 그 후 가열처리와 가압처리 중 하나 또는 그것들 모두를 행하고, 제2 시트재(225)를 거기에 점착한다. 또한 제2 시트재(225)를 설치하면서 동시에 또는 설치한 후에 제1 시트재(222)를 박리한다(도 13b 참조). 이때, 제2 시트재(225)의 개구부(223, 224)는, 각각 제1 구조층(205), 제2 구조층(218)에 대응하는 위치에 설치된다. 또한 개구부(223, 224)의 측벽부에 CVD법 등이 의해 질화규소 등의 질소화합물이나 산화규소 등의 산화물로 된 절연층 혹은 스퍼터링법 등에 의해 금속층을 형성해도 된다. 측벽부에 형성된 금속층을 관통 배선으로 이용할 수도 있다.
그리고, 제2 시트재(225) 위에 형성된 미소 전기기계식 장치 형성 부분(221)에 있어서 제1 구조층(205)과 제2 구조층(218)이 대향하도록 제2 시트재(225)를 굴곡시킨다(도 13c 참조). 즉, 대향하는 개구부(223, 224)에 의해 공간(229)이 형성된다. 이때, 개구부(223, 224) 외의 영역에서, 제2 시트재(225)는 그 표면이 접촉하도록 굴곡된다. 따라서, 제2 시트재(225)에 접착성이 있는 것이 바람직하다. 또한, 제2 시트재(225)는 굴곡에 대한 영향을 줄이기 위해 유기 재료로 형성하는 것이 바람직하다. 제2 시트재(225)에 유기 재료를 사용하면, 무기 재료를 사용하는 경우에 비해 막 두께를 두껍게 할 수 있다. 또한, 유기 재료는 낮은 경도를 가지므로, 제품의 완성 후에 충격을 감소할 수도 있다.
또한, 공간(229)은 밀봉하여 폐쇄하거나 개방할 수 있다. 공간을 폐쇄하는 경우, 그 압력은 그 안에 밀폐되므로 공간은 압력 센서로 사용될 수 있다.
이러한 공정을 통해, 제2 시트재(225)로 측면이 둘러싸이고, 하지층(203)으로 상하가 둘러싸인, 즉 제2 시트재(225) 및 하지층(203)으로 주위가 둘러싸인 공간이 형성된다. 그리고, 동일 표면 위에 미소 구조체(226)와, 반도체 소자(227, 228)를 형성할 수 있다(도 13c 참조). 동일 표면 위에 미소 구조체 및 반도체 소자를 제조함으로써 또한 미소 구조체를 가동하기 위한 공간을 형성하는 공정, 미소 구조체 및 반도체 소자의 패키지를 하는 공정을 간략화함으로써, 제조 비용이 저감된, 생산 효율이 좋은 미소 전기기계식 장치를 제공할 수 있다.
또한 미소 전기기계식 장치의 종류, 사용 목적에 따라, 필름 등으로 미소 전기기계식 장치를 덮고, 보호하도록 하는 구성을 채용해도 된다.
본 실시예는 상기 실시예와 자유롭게 조합해서 행할 수 있다.
(실시예 6)
본 실시예에서는, 본 발명의 미소 전기기계식 장치의 구성 예에 대해서 도면을 이용하여 설명한다.
도 14에, 본 발명의 미소 전기기계식 장치의 개념도를 나타낸다. 본 발명의 미소 전기기계식 장치(11)는, 반도체 소자를 가지는 전기회로부(12), 및 미소 구조체로 구성되어 있는 구조체부(13)를 가진다. 전기회로부(12)는, 미소 구조체를 제어하는 제어회로(14)나, 외부 제어장치(10)와 통신하는 인터페이스(15) 등을 가진다. 또 구조체부(13)는, 미소 구조체로 구성되며, 센서(16)나 액추에이터(17), 스위치 등의 기능을 가진다.
액추에이터는 신호(주로 전기신호)를 물리량으로 변환하는 구성요소를 의미한다.
또한 전기회로부(12)는, 구조체부(13)가 얻은 정보를 처리하기 위한 중앙연산처리장치 등을 가질 수도 있다.
외부 제어장치(10)는, 미소 전기기계식 장치(11)를 제어하는 신호를 송신하고, 미소 전기기계식 장치(11)가 얻은 정보를 수신하거나, 미소 전기기계식 장치(11)에 구동전력을 공급하는 등의 동작을 행한다.
본 발명은 상기 구성 예에만 한정되지는 않는다. 즉, 본 발명은 미소 전기기 계식 장치 내부에, 반도체 소자를 가지고, 미소 구조체를 제어하는 전기회로, 및 전기회로에 의해 제어되는 미소 구조체를 가지는 것을 특징으로 한다.
종래, 밀리미터 단위 이하의 미소한 물체를 다룰 경우, 우선, 미소한 대상물의 구조를 확대하고, 인간이나 컴퓨터가 그 정보를 얻어서 정보처리 및 동작의 결정을 행하고, 그 동작을 축소해서 미소한 대상물에 전해준다는 프로세스를 필요로 했다.
그러나, 본 발명의 미소 전기기계식 장치는, 인간이나 컴퓨터가 상위 개념적인 명령을 전해주는 것만으로, 미소한 것을 다루는 것이 가능하게 된다. 즉, 인간이나 컴퓨터가 목적을 결정해서 명령을 전해주면, 그 미소 전기기계식 장치는 센서 등을 사용해서 대상물의 정보를 얻어서 정보처리를 행하고, 작동할 수 있다.
상기 예에서는, 대상물을 미소한 것으로 가정했다. 이것은 예를 들면 대상물 자체는 미터 단위의 크기를 가지지만, 그 대상물로부터 발생하는 미소한 신호(예를 들면 빛이나 압력의 미소한 변화) 등을 포함하고 있다.
본 발명의 미소 전기기계식 장치는, 마이크로 머신의 분야에 속하는 것으로, 마이크로미터 내지 밀리미터 단위의 크기를 가진다. 또한 다른 기계장치의 부품으로 삽입하기 위해 제조하는 경우에는, 조립시에 취급하기 쉽도록, 미터 단위의 크기를 가지는 경우도 있다.
(실시예 7)
본 실시예에서는, 상기 실시예에서 설명한 미소 전기기계식 장치의 예를 설명한다. 본 발명의 미소 전기기계식 장치는, 미소 구조체로 센서 소자를 제조한 센 서 장치에 포함될 수 있다.
도 15a에, 본 발명의 미소 전기기계식 장치의 일례인 센서 장치(301)의 구성을 나타낸다. 본 실시예의 센서 장치(301)는, 반도체 소자를 가지는 전기회로부(302), 및 미소 구조체로 구성된 구조체부(303)를 포함한다.
구조체부(303)는, 외부의 압력이나 물질의 농도, 기체나 액체의 유량 등을 검지하는, 미소 구조체로 구성된 검지 소자(304)를 가진다.
전기회로부(302)는, A/D변환 회로(305), 제어회로(306), 인터페이스(307), 및 메모리(308) 등을 가진다.
A/D변환 회로(305)는, 센스 소자로부터 전해 받은 정보를 디지털 신호로 변환한다. 제어회로(306)는, 그 디지털 신호를 메모리에 기억하는 등, A/D변환 회로를 제어한다. 인터페이스(307)는, 외부 제어장치(310)로부터 구동전력을 받거나, 제어신호를 수신하거나, 외부 제어장치(310)에 센스 정보를 송신한다. 메모리(308)는 검지 정보나, 센서 장치 고유의 정보 등을 기억한다.
또한 전기회로부(302)는, 구조체부(303)로부터 수신한 신호를 증폭하는 증폭회로나, 구조체부(303)가 얻은 정보를 처리하기 위한 중앙연산 처리 회로 등을 가지는 것도 가능하다.
외부 제어장치(310)는, 센서 장치(301)를 제어하는 신호를 송신하는, 센서 장치(301)가 얻은 정보를 수신하거나, 센서 장치(301)에 구동전력을 공급하는 등의 동작을 행한다.
상기 구성을 가지는 센서 장치(301)에 의해, 외부의 압력이나 물질의 농도, 기체나 액체의 유량, 온도 등을 검지할 수 있다. 또한 그 센서 장치가 중앙처리 연산 회로를 가짐으로써 검지한 정보를 센서 장치 내에서 처리하고, 다른 장치를 제어하는 제어신호를 생성해 출력하도록 하는 센서 장치를 실현하는 것도 가능하다.
도 15b에, 검지 소자(304)의 구조예를, 단면도로 나타낸다. 도 15에 나타내는 검지 소자(304)는, 제1 구조층이 상기 실시예에 있어서의 제1 도전층(320)이 되고, 제2 구조층이 상기 실시예에 있어서의 제2 도전층(321)이 되는 용량을 가진다. 또한, 공간(323)이 설치되므로, 제1 도전층(320)은 정전기력이나 압력 등으로 가동할 수 있다. 즉, 검지 소자(304)는, 제1 도전층과 제2 도전층 사이의 거리가 변하는, 즉 공간의 형상이 변하는 가변용량을 가진다.
또한, 공간(323)은 밀봉되어 폐쇄되거나 개방될 수 있다. 공간이 폐쇄되면, 그 압력은 그 내부에 밀폐되고, 공간은 압력 센서로 사용될 수 있다.
본 구조를 이용하여, 검지 소자(304)는, 압력에 의해 제1 도전층(320)이 가동하는 압력 검지 소자로서 이용할 수 있다.
또한 도 15b에 나타내는 검지 소자(304)에 있어서, 제1 도전층(320)은 열팽창율이 다른 두 종류의 물질을 적층해서 제조할 수 있다. 이 경우, 제1 도전층(320)은 온도변화에 의해 가동하므로, 검지 소자(304)를 온도 검지 소자로 이용할 수 있다.
본 발명은 상기의 구성 예에만 한정되지 않는다. 즉, 본 실시예에서는 센서 장치 내부에, 반도체 소자를 가지고 미소 구조체를 제어하는 전기회로, 및 전기회로에 의해 제어되는 미소 구조체로 구성되며, 어떠한 물리량을 검지하는 검지 소자 를 가지는 것을 특징으로 한다. 또한, 상기 센서 장치는, 상기 실시예에서 설명한 제조 방법을 이용해서 제조된다.
본 실시예는 상기 실시예와 자유롭게 조합할 수 있다.
(실시예 8)
본 실시예에서는, 상기 실시예에서 설명한 미소 전기기계식 장치의 구체적인 예를 설명한다. 본 발명의 미소 전기기계식 장치는, 기억소자에 미소 구조체를 가지는 기억장치를 구성할 수 있다. 본 실시예에서는, 디코더 등의 주변회로는 반도체 소자 등을 사용해서 구성하고, 메모리 셀 내부를, 미소 구조체를 사용해서 구성하는 기억장치의 예를 게시한다.
도 16에, 본 발명의 미소 전기기계식 장치의 일례인 기억장치(401)의 구성을 나타낸다.
기억장치(401)는 메모리 셀 어레이(402), 디코더(403, 404), 셀렉터(405), 판독·기록 회로(406)를 가진다. 상기 디코더(403, 404), 셀렉터(405)의 구성은, 공지의 것을 이용할 수 있다.
메모리 셀(409)은, 예를 들면 기억소자를 제어하는 스위치 소자(407) 및 기억소자(408)를 포함할 수 있다. 본 실시예에서 설명하는 기억장치(401)는, 그 스위치 소자(407), 및 / 또는 기억소자(408)가 미소 구조체로 구성되는 것을 특징으로 한다.
도 17a 및 17b에 메모리 셀(409)의 구성 예를 게시한다. 도 17a에 메모리 셀(409)의 회로도, 도 17b에 구조의 단면도를 나타낸다.
도 17a에 나타낸 바와 같이 메모리 셀(409)은, 트랜지스터(410)로 구성된 스위치 소자(407), 및 미소 구조체로 구성된 기억소자(408)로 구성된다.
도 17b에 나타낸 바와 같이 기억소자(408)는, 상기 실시예에서 설명한 제조 방법을 이용해서 제조된 미소 구조체다. 기억소자(408)는 공간(412)을 사이에 두고 구조층으로서 도전층을 포함하는 콘덴서다. 그리고, 도전층의 한쪽은 트랜지스터(410)의 두 개의 고농도 불순물영역 중 한쪽에 접속되어 있다.
또한, 공간(412)은 밀봉되어 폐쇄되거나 개방될 수 있다. 공간이 폐쇄되는 경우, 그 압력은 그 안에 밀폐되고 공간은 압력 센서로 사용될 수 있다.
또한 도전층의 한쪽은, 기억장치(401)에 있는 모든 메모리 셀(409)의 기억소자(408)에 공통되어서 접속되어 있다. 그 도전층은, 기억장치의 판독 시, 및 기록 시에, 모든 기억소자에 동 전위를 공급하며, 본 명세서에 있어서는 공통 전극(411)이라고 기재하는 경우가 있다.
상기 구성을 가지는 기억장치는 휘발성 메모리, 대표적으로는 DRAM(Dinamic Random Access Memory)으로 사용할 수 있다. 또한 제조 공정에 있어서 콘덴서의 갭을 변화시킴으로써 마스크 ROM으로 사용할 수도 있다. 기억소자를 파괴하는 수단에 의해 라이트-원스(write once)형 메모리로서 사용할 수도 있다. 기억장치에 있어서의 주변의 회로 구성 및 구동방법 등에는, 공지의 기술을 이용할 수 있다.
본 실시예는 상기 실시예와 자유롭게 조합할 수 있다.
(실시예 9)
본 실시예에서는, 상기 실시예에서 설명한 미소 전기기계식 장치의 예를 설 명한다.
본 발명의 미소 전기기계식 장치는, 예를 들면 특정 세포를 분별하는 분별 장치로서 구성할 수 있다. 이하에 그 분별 장치에 대해 설명한다.
도 18a 및 18b에, 본 실시예의 분별 장치의 기본적인 구성 예를 게시한다. 여기에서는, 분별 장치의 예로서, 두 종류 이상의 세포로부터 특정 세포를 분별하는 분별 장치를 설명한다.
분별 장치(501)는, 크게 전기회로부(502) 및 구조체부(503)로 분류된다. 구조체부(503)는 검지 소자(504), 및 복수의 개폐 수단(505)을 가진다. 전기회로부(502)는 신호 처리 수단(506), 개폐 제어 수단(507), 정보기억 수단(508), 및 통신 수단(509)을 가진다.
여기에서, 검지 소자(504) 및 개폐 수단(505)은, 분별하는 세포 정도의 크기를 가지는 미소 구조체로 구성한다. 검지 소자(504)는, 하나의 개폐 수단(505)에 인접해서 1개 설치되고, 어떤 세포가 개폐 수단(505) 가까이에 존재하는지를 검지한다. 개폐 수단(505)은 통로를 가지고, 개폐 제어 수단(507)으로부터의 제어신호를 받아, 특정 세포가 가까이 존재할 때만 통로를 열어서 특정 세포를 통과시킨다.
신호 처리 수단(506)은, 검지 소자(504)로부터 전해 받는 신호를 증폭하여, A/D변환 등으로 가공하고, 개폐 제어 수단(507)에 전달한다. 개폐 제어 수단(507)은, 검지 소자(504)로부터 전해 받은 신호를 근거로 개폐 수단(505)을 제어한다. 정보기억 수단(508)은, 그 분별 장치(501)를 동작시키는 프로그램 파일이나 분별 장치(501) 고유의 정보 등을 기억하고 있다. 통신 수단(509)은 외부 제어장치(510) 와 통신한다.
외부 제어장치(510)는 통신 수단(511), 정보처리 수단(512), 표시 수단(513), 및 입력 수단(514) 등을 가진다.
통신 수단(511)은, 분별 장치(501)를 제어하는 신호를 송신하고, 분별 장치(501)가 얻은 정보를 수신하거나, 분별 장치(501)에 구동전력을 공급하는 등을 행한다. 정보처리 수단(512)은, 분별 장치(501)로부터 수신한 정보를 처리하고, 입력 수단으로부터 입력된 정보를 분별 장치(501)에 전해주기 위해서 처리하는 등을 행한다. 표시 수단(513)은, 분별 장치(501)로부터 얻은 정보나 분별 장치(501)의 동작 상황 등을 표시한다. 입력 수단(514)은 정보를 입력하는 수단을 제공한다.
도 18b에 분별 장치(501)를 이용하는 일례를 나타낸다. 상기 구성을 가지는 분별 장치(501)는, 혼합 세포층(520) 및 특정 세포층(521) 사이에 설치된다. 분별 장치(501)는 외부 제어장치(510)로부터, 어느 세포를 분별할지 등의 정보를 수신하면, 검지 소자(504)에 의해 개폐 수단(505)의 부근에 어떤 세포가 존재할지를 검출한다. 다음으로, 신호 처리 수단(506)에 의해 검출 신호를 가공해서 개폐 제어 수단(507)에 전한다. 개폐 제어 수단(507)은, 개폐 수단(505) 부근에 분별해야 할 세포가 존재할 때만 통로를 열도록 개폐 수단(505)을 제어한다. 그리고, 개폐 수단(505)은 개폐 제어 수단(507)으로부터의 제어에 따라, 분별하는 세포만을 통로를 통해 통과시킨다.
상기 동작에 의해, 분별 장치(501)는 두 종류 이상의 세포로부터 특정 세포를 분별할 수 있다. 상기 구성을 이용함으로써, 자외선을 조사하면 형광을 발하는 세포만을 분별하도록 제어할 수 있고, 미소한 입자계, 예를 들면 방사성 물질을 포함하는 입자만을 분별하거나, 자성을 가지는 광석의 입자만을 분별하는 등의 기능을 가지는 분별 장치를 실현할 수 있다. 또한 상기 분별 장치(501)는 세포의 분별에만 제한되지 않는다. 예를 들면 특정 기체를 분별하는 장치로서 구성하는 것도 가능하다.
본 발명은, 상기의 분별 장치(501), 혼합 세포층(520), 특정 세포층(521), 및 외부 제어장치(510)를 가지고, 복수의 세포로부터 특정 세포를 분별하는 분별 시스템을 제공할 수 있다.
본 실시예는 상기 실시예와 자유롭게 조합할 수 있다.
(실시예 10)
본 실시예에서는, 상기 실시예에서 설명한 미소 전기기계식 장치와 무선통신기술을 이용한 예를 설명한다.
최근, 정보를 전자회로에 기억하는 무선 칩, 무선 칩이 기억하는 정보를 판독하고 기록하는 리더/라이터, 및, 판독한 정보의 처리나 리더/라이터의 제어 등을 행하는 상위 시스템으로 구성되는 개체 식별 관리 통신기술이 이용되고 있다. 본 실시예는 그 무선 칩을 사용하는 것이지만, 무선 칩은, 무선통신 IC태그, IC태그, 무선 태그 등, 여러 가지 명칭으로 불리는 것이 많지만, 본 명세서에서는 반도체장치라고 기재한다. 반도체장치는 기본적으로 무배터리 방식으로, 리더/라이터로부터 방사되는 전자파에 의해 구동전력을 얻고, 리더/라이터와 무선통신을 행한다.
도 19a에, 본 실시예의 구성을 나타낸다. 본 실시예 반도체장치(601)는, 안 테나(602), 미소 전기기계식 장치(603), 및 전기회로(604)를 가진다. 전기회로(604)는, 무선통신회로(605), 및 처리 회로(606)를 가지고, 안테나(602)는 무선통신회로에 접속되며, 미소 전기기계식 장치(603)는 처리 회로(606)에 접속된다.
안테나(602) 및 무선통신회로(605)는, 외부에 설치되는 리더/라이터(607)로부터 방사되는 전자파를 수신하고, 반도체장치(601)를 구동하기 위한 구동전력의 공급을 받는다. 그리고, 전자파를 통해 리더/라이터(607)와 정보의 송수신을 행한다. 처리 회로(606)는, 리더/라이터(607)로부터 수신한 정보를 근거로 미소 전기기계식 장치(603)를 제어하거나, 미소 전기기계식 장치(603)가 외부 물체(610)로부터 받은 정보를 처리하는 등의 동작을 행한다. 처리 회로(606)는, 미소 전기기계식 장치(603)로부터 얻어서 처리를 행한 정보, 및 리더/라이터(607)로부터 전해 받은 정보를 통합하여 처리하고 미소 전기기계식 장치(603)를 제어하는, 피드백 기구를 가질 수도 있다.
리더/라이터(607)는, 전자파를 통해 반도체장치(601)에 전력을 공급하고, 전자파를 통해 반도체장치(601)와 정보의 송수신을 행한다. 리더/라이터(607)의 동작은, 상위 시스템, 예를 들면 여기에서는 컴퓨터(608)에 의해 제어된다. 리더/라이터(607) 및 컴퓨터(608)는, USB(Universal Serial Bus) 등의 통신회선을 거쳐서 접속되어 있어도 되고, 적외선 등을 이용해서 무선통신을 행하는 것도 가능하다.
또한 도 19b에 나타낸 바와 같이 본 발명의 반도체장치(601)는 안테나 및 전기회로(604)를 가진다. 전기회로(604)는 반도체 소자(631) 및 미소 전기기계식 장치(632)로 구성할 수도 있다. 전기회로(604)는, 도 19a과 같이 무선통신회로 및 처 리 회로 등을 가지고, 안테나는 전기회로(604)에 있어서 무선통신기능을 가지는 회로에 접속된다. 예를 들면 응답 속도가 빠른 미소 전기기계식 장치(632)를 사용해서 회로를 구성함으로써, 보다 높은 주파수를 사용한 무선통신이 가능해진다.
본 실시예의 반도체장치(601)는, 도면에 나타낸 바와 같이 안테나(602) 및 무선통신회로(605)를 가짐으로써, 외부에서 구동전력 및 제어신호를 입력하기 위한 배선을 가지지 않고, 물리적으로 다른 것에 접속할 필요가 없다.
도 20에, 반도체장치(601)가 가지는 전기회로(604)의 상세한 구성을 설명한다. 우선, 전기회로(604)는, 외부(여기에서는 리더/라이터(607))로부터 방사되는 전자파를 수신해서 반도체장치(601)를 구동시키는 전력을 생성하고, 외부와 무선으로 통신하는 기능을 더 가진다. 그 때문에 전기회로(604)는, 전원회로(611), 클록 발생 회로(612), 복조 회로(613), 복조 회로(614), 복호화 회로(615), 부호화 회로(616), 및 정보판정 회로(617) 등, 무선통신에 필요한 여러 가지 회로를 가진다. 또한 무선통신에 사용하는 전자파의 주파수나 통신 방법에 따라, 다른 회로 구성을 가지는 경우도 있다.
또한 전기회로(604)는 미소 전기기계식 장치(603)를 제어하고, 리더/라이터(607)로부터의 정보를 처리하는 등의 기능을 가진다. 그 때문에 전기회로(604)는, 메모리, 메모리 제어회로, 연산 회로 등을 가진다. 도 20은 전기회로(604)가 메모리(621), 메모리 제어회로(622), 연산 회로(623), 미소 구조체 제어회로(624), A/D변환 회로(625), 신호증폭회로(626)를 가지는 구조를 나타낸다.
전원회로(611)는 다이오드 및 용량을 가지고, 안테나(602)에서 발생한 교류 전압을 정류해서 정전압을 유지하고, 그 정전압을 각 회로에 공급할 수 있다. 클록 발생 회로(612)는 필터나 주파수 분할 회로를 가지고, 안테나(602)에 발생한 교류전압을 근거로 필요한 주파수의 클록을 발생시켜, 그 클록을 각 회로에 공급할 수 있다. 여기에서, 클록 발생 회로(612)가 생성하는 클록의 주파수는, 기본적으로 리더/라이터(607)와 반도체장치(601)가 통신에 사용하는 전자파의 주파수 이하다. 또한 클록 발생 회로(612)는 링 오실레이터를 가지고, 전원회로(611)로부터 전압을 입력해서 임의의 주파수의 클록을 생성하는 것도 가능하다.
복조 회로(613)는 필터나 증폭회로를 가짐으로써, 안테나(602)에서 발생한 교류전압에 포함되는 신호를 복조할 수 있다. 복조 회로(613)는, 무선통신에 사용하는 변조 방식에 따라 다른 구성의 회로를 가진다. 복호화 회로(615)는 복조 회로(613)에 의해 복조된 신호를 복호화한다. 이 복호화된 신호가, 리더/라이터(607)로부터 송신된 신호다. 정보판정 회로(617)는 비교 회로 등을 가지고, 복호화된 신호가 리더/라이터(607)로부터 송신된 옳은 신호인지의 여부를 판정할 수 있다. 옳은 정보라고 판단되었을 경우, 정보판정 회로(617)는 각 회로(예를 들면 메모리 제어회로(622)이나 연산 회로(623), 미소 구조체 제어회로(624) 등)에 옳다는 것을 나타내는 신호를 송신하고, 그 신호를 받은 회로는 소정의 동작을 실행할 수 있다.
부호화 회로(616)는, 반도체장치(601)로부터 리더/라이터(607)에 송신하는 데이터를 부호화한다. 복조 회로(614)는, 부호화된 데이터를 변조하고, 안테나(602)를 통해 리더/라이터(607)에 송신한다.
리더/라이터에 송신하는 데이터는, 메모리가 기억하고 있는 반도체장치 고유 의 데이터나, 반도체장치가 가지는 기능에 의해 얻어지는 데이터다. 반도체장치 고유의 데이터는, 예를 들면 반도체장치가 비휘발성 메모리를 가지고, 그 비휘발성의 메모리에 기억되는 개체 식별 정보 등의 데이터다. 반도체장치가 가지는 기능에 의해 얻어지는 데이터는, 예를 들면 미소 전기기계식 장치에 의해 얻어지는 데이터나, 그것들을 바탕으로 어떠한 연산을 행한 데이터 등이다.
메모리(621)는, 휘발성 메모리, 및 불휘발성 메모리를 가질 수 있고, 반도체장치(601) 고유의 데이터나, 미소 전기기계식 장치(603)로부터 얻어지는 정보 등을 기억한다. 도면에는 메모리(621)가 하나만 기재되어 있지만, 기억하는 정보의 종류나, 반도체장치(601)의 기능에 따라 복수 종류의 메모리를 가지는 것도 가능하다. 메모리 제어회로(622)는, 메모리(621)에 기억되어 있는 정보를 판독하고, 메모리(621)에 정보를 기록할 경우에 메모리(621)를 제어한다. 구체적으로는, 메모리 제어회로(622)는 기록 신호, 판독 신호, 메모리 선택신호 등을 생성하고, 어드레스를 지정하는 등의 동작을 행할 수 있다.
미소 구조체 제어회로(624)는, 미소 전기기계식 장치(603)를 제어하기 위한 신호를 생성할 수 있다. 예를 들면 리더/라이터(607)로부터의 명령에 의해 미소 전기기계식 장치(603)을 제어할 경우에는, 복호화 회로(615)에 의해 복호화된 신호를 바탕으로 미소 전기기계식 장치(603)를 제어하는 신호를 생성한다. 또한 메모리(621) 내에 미소 전기기계식 장치(603)의 동작을 제어하는 프로그램 등의 데이터가 기억되어 있는 경우에는, 메모리(621)로부터 판독한 데이터를 바탕으로 미소 전기기계식 장치(603)를 제어하는 신호를 생성한다. 그것 이외에도, 메모리(621) 내 의 데이터, 리더/라이터(607)로부터의 데이터, 및 미소 전기기계식 장치(603)로부터 얻어지는 데이터를 바탕으로 미소 전기기계식 장치(603)를 제어하기 위한 신호를 생성하는 피드백 기능을 가지는 것도 가능하다.
연산 회로(623)는, 예를 들면 미소 전기기계식 장치(603)로부터 얻어지는 데이터의 처리를 행할 수 있다. 또한 연산 회로(623)는 상기 미소 구조체 제어회로(624)가 피드백 기능을 가질 경우의, 정보처리 등을 행하는 것도 가능하다. A/D변환 회로(625)는, 아날로그 데이터와 디지털 데이터의 변환을 행하는 회로이며, 미소 전기기계식 장치(603)에 제어신호를 전달하거나, 미소 전기기계식 장치(603)로부터의 데이터를 변환해서 각 회로에 전달할 수 있다. 신호증폭회로(626)는 미소 전기기계식 장치(603)로부터 얻어지는 미소한 신호를 증폭해서 A/D변환 회로(625)에 전달할 수 있다.
전기회로(604)는 상기 설명한 회로 등을 가질 수 있다. 도 19a에서는, 전기회로가 무선통신회로(605) 및 처리 회로(606)를 가진다고 했지만, 도 20을 이용하여 설명한 상세 회로에서는, 어디까지가 무선통신회로(605)이며 어디서부터 처리 회로(606)인지 명확하게 구별할 수 없다. 이것은, 예를 들면 메모리(621)는, 무선통신회로(605) 또는 처리 회로(606)에 설치될 수 있기 때문이다. 좀더 구체적으로는, 전기회로(604)는, 반도체장치 고유의 정보를 기억하기 위한 재기록 불가능한 불휘발성 메모리와, 미소 전기기계식 장치를 제어하는 데이터 및 미소 전기기계식 장치로부터 얻어지는 데이터를 기억하기 위한 고쳐쓰기 가능한 불휘발성 메모리를 가진다. 고쳐쓰기 불가능한 불휘발성 메모리는 무선통신회로(605)로서 설치하고 고 쳐쓰기 가능한 불휘발성 메모리를 처리 회로(606)로서 설치하는 것도 가능하다.
따라서, 전기회로(604)는 무선통신을 행하기 위한 회로인 무선통신회로(605)와 미소 전기기계식 장치(603)를 제어하고, 리더/라이터(607)로부터의 명령을 처리하는 처리 회로(606)를 가진다. 그것들의 기능을 실현하기 위한 구체적인 회로로서는, 도 20을 참고로 설명한 전원회로(611)나 메모리(621) 등을 가진다. 이들 회로가 무선통신회로(605)를 구성할지, 처리 회로(606)를 구성할지는, 반도체장치(601)가 가지는 기능 등에 따라 변한다.
본 실시예에서는 미소 전기기계식 장치(603)로서, 실시예 1을 적용하는 예를 설명하지만, 본 실시예는 상기 실시예와 자유롭게 조합할 수 있다.
실시예 1의 도전층(117)을 형성하는 공정에서, 안테나(650)를 형성한다(도 21a 참조).
또한 도 21b에 나타낸 바와 같이, 제2 시트재(125)의 외측에 안테나(651)를 형성할 수도 있다. 이 경우, 미리 안테나(651)와 전기적으로 접속하는 관통 배선(652)을 형성해 둔다. 이에 따라 무선 통신을 활용하는 반도체장치를 제조할 수 있다. 또한, 미소 전기기계식 장치 형성 부분을 형성하는 것과 동시에 압전 재료와 열전기 재료를 사용하여 전력 생성 소자를 형성함으로써 반도체 장치의 구동 전압이 얻어지는 구조를 실현할 수 있다. 그 경우, 반도체 소자가 상기 전력 생성 소자와 안테나(651)를 모두 가지는 구조를 채용할 수 있고 전력이 안정적으로 공급된다. 또한, 미소 전기기계식 장치에 포함되는 미소구조에 있어서 박막 재료와 그 구조를 바꿈으로써 용량(용량 또는 배터리)의 기능을 하는 구조가 형성될 수 있다. 그리고 상기 전력 생성 소자와 안테나에 의해 얻어지는 전력은 용량에 저장될 수 있고, 이에 따라 반도체 장치에 전력을 공급한다. 또한, 전력의 일정한 공급은 더욱 장거리의 무선 통신과 반도체 장치의 이용 가능한 시간을 제공할 수 있다.
(실시예 11)
본 실시예에서는, 상기 실시예에서 설명한 반도체장치의 구체적인 구성 및 사용 예를, 도면을 이용하여 설명한다.
여기에서는, 미소 전기기계식 장치의 동작 신호를 무선으로 송신하거나, 질병의 환부에 약제를 토출하고, 위험한 약품의 조합을 행하는 등의 기능을 가지는 반도체장치의 예에 관하여 설명한다.
도 22에, 본 실시예에 있어서의 미소 전기기계식 장치(700)의 구성 예를 게시한다. 미소 전기기계식 장치(700)는, 약제 또는 약품 등을 모으는 탱크(701)와, 약제, 약품 등을 토출하기 위한 토출구(702)를 구비한다. 또한 리더/라이터와 무선으로 통신하기 위한 안테나(650)가 형성되어 있다.
탱크(701)는 개방되는 것에 의해 공간이라고도 할 수 있다.
미소 전기기계식 장치(700)는 외부에 설치된 리더/라이터로부터 방사되는 전자파에 의해 구동전력을 얻어, 리더/라이터와 무선통신을 행한다. 그리고, 미소 전기기계식 장치(700)는 리더/라이터로부터 동작 신호를 수신한다. 미소 전기기계식 장치(700)는, 미소 구조체의 제1 구조층 및 제2 구조층 사이에 다른 극성의 전하를 부여받는다. 제1 구조층은 제2 구조층에 끌려가고 정전기력에 의해 휘어진다. 그리고, 미소 전기기계식 장치(700)는 탱크(701)의 약제 또는 약품(703)을 토출구(702) 를 통해 토출하도록 작동한다(도 23 참조).
도 24a에 나타내는 반도체장치(704)에는, 보호층으로 코팅된 캡슐(705) 안에 본 실시예의 미소 전기기계식 장치(700)가 설치된다. 또한 미소 전기기계식 장치(700)의 토출구(702)로부터의 유로(706)가 설치된다. 유로(706)을 형성하지 않고, 미소 전기기계식 장치(700)의 토출구(702)로부터 직접 캡슐(705) 밖으로 토출해도 된다. 캡슐(705)과 미소 전기기계식 장치(700) 사이에는, 충전제(707)가 채워져 있어도 된다.
캡슐의 표면에 설치된 보호층은, 다이아몬드 라이크 카본(DLC), 질화규소, 산화규소, 질화규소, 산질화규소, 또는 질화탄소를 포함하고 있는 것이 바람직하다. 캡슐이나 충전재는 공지의 것을 적절히 사용한다. 캡슐에 보호층을 설치함으로써, 체내에서 캡슐이나 반도체장치가 용해되거나 변성되는 것을 방지할 수 있다.
게다가, 캡슐 외곽 면을 둥글린 형상으로 함으로써 인체에 상처를 입히지 않고, 안전하게 이용할 수 있다.
본 실시예의 반도체장치(704)는, 인체 내에 투입하고, 질병의 환부에 약제를 주입할 수 있다. 또한 반도체장치(704)에 물리량이나 화학량을 측정해서 생체의 기능 데이터를 검출하는 센서나 환부 세포를 샘플링하는 채취체 등의 부가 기능을 제공함으로써, 얻어지는 정보를 전기회로에 의해 신호변환하고, 정보처리를 행하고, 무선통신에 의해 리더/라이터에 송신하는 것이 가능하다. 반도체장치가 가지는 전기회로의 구성에 따라서는, 미소 전기기계식 장치에 의해 얻어지는 정보를 근거로, 질병 환부를 탐색하고, 환부를 관찰해서 약제를 주입할 것인지의 여부를 판단하는 등의 고도의 기능을 갖게 하는 것도 가능하다.
도 24b에 나타낸 바와 같이 피험자(708)가 반도체장치(704)를 삼키고, 약제를 투입하는 소정의 위치까지 체내 빈 공간(709)을 이동시킨다. 리더/라이터(710)는 무선통신을 통해 반도체장치(704)를 제어하고, 반도체장치(704)는 약제를 토출한다.
본 실시예의 반도체장치(704)는, 의료 목적에 한정되지 않고, 원격조작 가능한 토출장치로서 폭넓게 이용할 수 있다. 예를 들면 약품의 조합시에, 유해한 가스가 발생하고, 폭발 가능성이 있는 등, 작업자에 위험이 따르는 작업에 있어서, 본 실시예의 반도체장치(704)의 미소 전기기계식 장치(700)의 탱크(701)에 약품을 충전하고, 원격조작을 함으로써 약품을 조합할 수 있다. 이에 따라 작업자에 대한 위험성은 상당히 저감된다.
(실시예 12)
본 실시예에서는, 상기 실시예에서 설명한 반도체장치의 구체적인 구성 및 적용의 다른 예를, 도면을 이용하여 설명한다.
여기에서는, 미소 전기기계식 장치를 압력센서로서 사용하는 반도체장치의 예에 관하여 설명한다.
도 25a에 나타낸 바와 같이 본 실시예의 미소 전기기계식 장치(801)는, 제1 도전층(802)과 제2 도전층(803)으로 구성된 검지 소자(804)를 구비하고 있다. 또한, 미소 전기기계식 장치(801)는 제1 도전층(802)이 정전력이나 압력 등에 의해 가동할 수 있는 공간(816)을 가진다. 즉, 검지 소자(804)는 제1 도전층과 제2 도전 층 사이의 거리가 변하는 가변용량인데 이는 공간의 형상이 변하는 것을 의미한다.
또한, 공간(816)은 밀봉됨으로써 폐쇄되거나 개방될 수 있다. 공간이 폐쇄되면, 그 내부 압력은 밀폐되고 공간은 압력 센서로 사용될 수 있다.
이 구조를 활용하여, 검지 소자(804)는, 압력에 의해 제1 도전층(802)이 가동하는 압력센서로 이용할 수 있다.
미소 전기기계식 장치(801)에는, 리더/라이터와의 무선통신을 위한 안테나(805)가 형성되어 있다. 미소 전기기계식 장치는 리더/라이터로부터 방사되는 전자파에 의해 구동전력을 얻고, 전자파를 통해 리더/라이터와 정보의 송수신을 행한다.
도 25b에, 미소 전기기계식 장치(801)를 압력센서로 이용할 경우의 구체적인 예를 나타낸다. 자동차 타이어(806)의 공기압이 저하되면, 타이어(806)의 변형량이 커지고, 저항이 증가하여, 결과적으로 연비가 악화하거나, 사고로 이어지기도 한다. 본 실시예의 반도체 장치는, 비교적 간편하고 일상적으로, 타이어(806)의 공기압을 모니터하는 시스템을 제공할 수 있다.
도 25b에 나타낸 바와 같이 미소 전기기계식 장치(801)를 보호층으로 코팅한 반도체장치(807)를 타이어(806)의 휠(808) 부분에 설치한다. 복수의 반도체장치(807)를 설치하는 것이 바람직하다. 그 경우, 반도체장치는 그 사이의 간격이 동일하도록 설치한다.
그리고, 리더/라이터(809)를 반도체장치(807)에 가깝게 설치하고 무선통신을 행함으로써, 타이어(806)의 공기압에 관한 정보를 얻는다. 리더/라이터(809)는 운 송수단에 장착될 수 있다. 무선통신 기술 등은 상기 실시예 10과 유사하다.
본 실시예에 따르면, 주유소 등의 자동차정비 공장에 가지 않고, 비교적 간편하고 정기적으로 타이어의 공기압을 모니터할 수 있다. 리더/라이터가 운송수단에 장착되면, 타이어의 공기압은 지속적으로 모니터되고, 이에 따라 타이어의 펑크를 방지할 수 있다.
본 출원은 2006년 9월 6일에 일본 특허청에 출원된 No. 2005-258072에 근거하는 것으로, 그 모든 내용은 참조로 인용된다.
이렇게 본 발명은, 미소 구조체 및 반도체 소자를 동일 표면 위에 일체로 형성할 수 있다. 종래는 희생층 에칭이나 실리콘 웨이퍼의 심굴 에칭 등으로 형성하던 미소 구조체를 가동하기 위한 공간을, 본 발명은 반도체 소자의 제조 공정에서 형성되는 절연층을 가공함으로써 형성하므로, 제조 공정의 간략화를 달성할 수 있다. 그 결과, 미소 전기기계식 장치의 생산 효율 향상, 비용 삭감, 또한, 제조 공정시 미소 구조체에 대한 데미지 저감을 실현할 수 있다.
이렇게 미소 구조체 및 반도체 소자를 동일 표면 위에 제조함으로써 조립이나 패키지가 용이한, 제조 비용이 낮은 미소 전기기계식 장치를 제공할 수 있다.
더욱이 본 발명은, 니켈 등의 금속을 사용해서 결정화한 다결정 실리콘을, 미소 구조체의 구조층, 및 반도체 소자의 활성층에 사용할 수 있고, 이에 따라 외력이나 응력을 견딜 수 있는 미소 구조체, 및 소자특성이 우수한 반도체 소자를 동 일 표면 위에 형성한 미소 전기기계식 장치를 제공할 수 있다.

Claims (58)

  1. 박리층을 형성하는 단계와,
    상기 박리층 위의 제1 영역에 제1 구조층을 형성하는 단계와,
    상기 제1 구조층을 덮어서 제1 절연층을 형성하는 단계와,
    상기 제1 구조층이 노출하도록 상기 제1 영역의 상기 제1 절연층에 제1 개구부를 형성하는 단계와,
    제2 영역에 제2 구조층을 형성하는 단계와,
    상기 제1 개구부, 및 상기 제2 구조층을 덮도록 제2 절연층을 형성하는 단계와,
    상기 제1 영역과 상기 제2 영역에 있어서 상기 제1 구조층과 상기 제 2 구조층이 각각 노출하도록 상기 제2 절연층에 제2 개구부를 형성하는 단계와,
    상기 박리층을 제거하는 단계와,
    상기 제2 개구부를 대향시켜 서로 포갬으로써 상기 제1 구조층과 상기 제2 구조층 사이에 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
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  11. 박리층을 형성하는 단계와,
    상기 박리층 위의 제1 영역 및 제2 영역에 제1 구조층 및 반도체층을 각각 형성하는 단계와,
    상기 제1 구조층 및 상기 반도체층을 덮어서 제1 절연층을 형성하는 단계와,
    상기 제1 영역의 상기 제1 구조층이 노출하도록 상기 제1 영역의 상기 제1 절연층에 제1 개구부를, 그리고 상기 제2 영역의 상기 제1 절연층에 상기 제2 개구부를 형성하는 단계와,
    상기 제2 영역에 있어서 제2 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하는 단계와,
    상기 제1 개구부, 상기 도전층 및 상기 제2 구조층을 덮어서 제2 절연층을 형성하는 단계와,
    상기 제1 구조층과 상기 제2 구조층이 노출하도록 상기 제1 영역과 상기 제2 영역의 상기 제2 절연층에 제3 개구부를 형성하는 단계와,
    상기 박리층을 제거하는 단계와,
    상기 제3 개구부를 대향시켜 서로 포갬으로써 상기 제1 구조층과 상기 제2 구조층 사이에 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
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  24. 제1 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위의 제1 영역 및 제2 영역에 제1 구조층 및 반도체층을 각각 형성하는 단계와,
    상기 제1 구조층 및 상기 반도체층을 덮어서 제1 절연층을 형성하는 단계와,
    상기 제1 영역의 상기 제1 구조층이 노출하도록 상기 제1 영역의 상기 제1 절연층에 제1 개구부를, 그리고 상기 제2 영역의 상기 제1 절연층에 제2 개구부를 형성하는 단계와,
    상기 제2 영역에 있어서 상기 제2 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하는 단계와,
    상기 제1 개구부, 상기 도전층 및 상기 제2 구조층을 덮어서 제2 절연층을 형성하는 단계와,
    상기 제1 구조층과 상기 제2 구조층이 노출하도록 상기 제1 영역과 상기 제2 영역의 상기 제2 절연층에 제3 개구부를 형성하는 단계와,
    상기 박리층을 제거하고 상기 제1 기판을 분리하는 단계와,
    적어도 상기 제1 구조층과 상기 제2 구조층을 유연성을 가지는 제2 기판에 전치하는 단계와,
    상기 제1 구조층과 상기 제2 구조층 사이에 공간이 생기도록 상기 제2 기판을 굴곡시키는 단계를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
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  35. 제 11항 또는 제 24항에 있어서,
    상기 제2 개구부는 컨택트 홀인 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  36. 삭제
  37. 삭제
  38. 제1 기판 위에 박리층을 형성하는 단계와,
    상기 박리층 위의 제1 영역 및 제2 영역에 제1 구조층 및 반도체층을 각각 형성하는 단계와,
    상기 제1 구조층 및 상기 반도체층을 덮어서 제1 절연층을 형성하는 단계와,
    상기 제2 영역에 있어서 상기 제1 절연층에 제1 개구부를 형성하는 단계와,
    상기 제2 영역에 있어서 상기 제1 개구부를 충전하도록 도전층, 및 제2 구조층을 형성하는 단계와,
    상기 제1 절연층, 상기 도전층 및 상기 제2 구조층을 덮도록 제2 절연층을 형성하는 단계와,
    상기 박리층을 제거하고 상기 제1 기판을 분리하는 단계와,
    적어도 상기 제1 구조층과 상기 제2 구조층을 제2 개구부와 제3 개구부가 설치된 유연성을 가지는 제2 기판에 전치하는 단계와,
    상기 제2 개구부와 상기 제3 개구부가 대향하도록 상기 제2 기판을 굴곡시켜서 공간을 형성하는 단계를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  39. 제 1항, 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,
    상기 제1 구조층, 상기 제2 구조층, 및 상기 공간이 용량을 형성하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  40. 제 1항, 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,
    상기 제2 절연층에 유기재료를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  41. 제 40항에 있어서,
    상기 유기재료에 에폭시 수지를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  42. 삭제
  43. 삭제
  44. 제 1항, 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,
    상기 박리층에 텅스텐, 몰리브덴, 티타늄, 탄탈, 니오브, 니켈, 코발트, 지르코늄, 아연, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐으로 이루어진 군에서 선택된 적어도 하나의 원소를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  45. 제 1항, 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,
    상기 박리층은 불화할로겐 또는 할로겐화합물을 포함하는 기체 또는 액체로 구성된 에칭제에 의해 제거되는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  46. 제 1항, 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,
    상기 공간은 압력 센서로서 이용되기 위해 폐쇄되는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  47. 제 1항, 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,
    상기 공간은 토출장치로 이용되기 위해 개방되는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  48. 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,
    채널 형성 영역, 소스 영역, 드레인 영역을 포함하는 반도체소자에 있어서 상기 반도체층은 활성층인 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  49. 제 38항에 있어서,
    상기 제1 개구부는 컨택트 홀인 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  50. 제 11항, 제 24항 또는 제 38항 중 어느 한 항에 있어서,제 38항에 있어서,
    상기 도전층은 안테나의 기능을 하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  51. 제 24항 또는 제 38항에 있어서,
    상기 제2 기판은 얼라인먼트나 홈을 위한 마크를 기준으로 굴곡시키는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  52. 제 38항에 있어서,
    상기 제2 개구부와 상기 제3 개구부는 각각 상기 제1 구조층과 상기 제2 구조층에 대응하는 위치에 설치되는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  53. 유연성 기판 위의 제1 영역에 제1 구조층을 형성하는 단계와,
    상기 유연성 기판 위의 제2 영역에 제2 구조층을 형성하는 단계와,
    상기 제1 구조층과 상기 제2 구조층 위에 절연층을 형성하는 단계와,
    상기 제1 구조층의 적어도 일부를 노출하도록 상기 절연층에 제1 개구부를 형성하는 단계와,
    상기 제2 구조층의 적어도 일부를 노출하도록 상기 절연층에 제2 개구부를 형성하는 단계와,
    상기 제1 개구부와 상기 제2 개구부가 대향하도록 상기 유연성 기판을 굴곡시켜서 공간을 형성하는 단계를 포함하고, 상기 제1 개구부가 상기 공간에서의 상기 제2 개구부와 통하여 있는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  54. 제 1항, 제 11항, 제 24항, 제 38항 또는 제 53항 중 어느 한 항에 있어서,
    상기 제1 구조층에 실리콘을 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  55. 제 1항, 제 11항, 제 24항, 제 38항 또는 제 53항 중 어느 한 항에 있어서,
    상기 제2 구조층에 알루미늄, 티타늄, 몰리브덴, 텅스텐, 실리콘으로 이루어진 군에서 선택된 적어도 하나의 원소를 포함하는 것을 특징으로 하는 미소 전기기계식 장치의 제조 방법.
  56. 제1 부분과 제2 부분을 가지는 유연성 기판으로서, 상기 제1 부분과 상기 제2 부분이 대향하도록 굴곡되는 유연성 기판과,
    상기 유연성 기판의 상기 제1 부분 위에 형성된 제1 구조층과,
    상기 유연성 기판의 상기 제2 부분 위에 형성된 제2 구조층을 포함하는 미소 전기기계식 장치로서,
    상기 유연성 기판은 상기 제1 구조층과 상기 제2 구조층이 그 사이에 공간을 두고 대향하도록 굴곡되는 것을 특징으로 하는 미소 전기기계식 장치.
  57. 제 56항에 있어서,
    상기 제1 구조층에 실리콘을 포함하는 것을 특징으로 하는 미소 전기기계식 장치.
  58. 제 56항에 있어서,
    상기 제2 구조층에 알루미늄, 티타늄, 몰리브덴, 텅스텐, 실리콘으로 이루어진 군에서 선택된 적어도 하나의 원소를 포함하는 것을 특징으로 하는 미소 전기기계식 장치.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8053850B2 (en) * 2005-06-30 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Minute structure, micromachine, organic transistor, electric appliance, and manufacturing method thereof
US7767543B2 (en) 2005-09-06 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a micro-electro-mechanical device with a folded substrate
TWI611565B (zh) 2006-09-29 2018-01-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8137417B2 (en) 2006-09-29 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Peeling apparatus and manufacturing apparatus of semiconductor device
JP5100670B2 (ja) 2009-01-21 2012-12-19 株式会社半導体エネルギー研究所 タッチパネル、電子機器
DE102010001023A1 (de) * 2010-01-19 2011-07-21 Robert Bosch GmbH, 70469 Sensorvorrichtung
US9353313B2 (en) 2012-08-09 2016-05-31 Auburn University Microdevices and methods of manufacture
JP2014053529A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 電子装置
CN102901568B (zh) * 2012-10-11 2018-01-02 上海集成电路研发中心有限公司 红外检测器及其制造方法
CN105144841B (zh) 2013-04-15 2017-11-17 株式会社半导体能源研究所 发光装置
DE102013214823A1 (de) * 2013-07-30 2015-02-05 Robert Bosch Gmbh Mikrofonbauteil mit mindestens zwei MEMS-Mikrofonbauelementen
WO2015019971A1 (en) 2013-08-06 2015-02-12 Semiconductor Energy Laboratory Co., Ltd. Peeling method
TW201943069A (zh) 2013-09-06 2019-11-01 日商半導體能源研究所股份有限公司 發光裝置以及發光裝置的製造方法
US9937698B2 (en) 2013-11-06 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Peeling method and light-emitting device
US9427949B2 (en) 2013-12-03 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Peeling apparatus and stack manufacturing apparatus
US9516744B2 (en) * 2014-04-16 2016-12-06 Eastman Kodak Company Wrap-around micro-wire circuit method
TWI695525B (zh) 2014-07-25 2020-06-01 日商半導體能源研究所股份有限公司 剝離方法、發光裝置、模組以及電子裝置
CN204884440U (zh) * 2015-08-27 2015-12-16 京东方科技集团股份有限公司 柔性显示面板和柔性显示装置
US10259207B2 (en) 2016-01-26 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Method for forming separation starting point and separation method
KR102651056B1 (ko) * 2016-08-18 2024-03-26 삼성디스플레이 주식회사 디스플레이 장치
JP6887307B2 (ja) * 2017-05-19 2021-06-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN109273515B (zh) * 2018-11-02 2020-12-11 京东方科技集团股份有限公司 一种像素结构、柔性显示基板及其制作方法、显示装置
US10777474B1 (en) * 2019-03-06 2020-09-15 Infineon Technologies Ag Pressure sensors on flexible substrates for stress decoupling

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000071528A (ko) * 1999-04-01 2000-11-25 미다라이 후지오 마이크로 구조 어레이와, 마이크로 구조 어레이, 마이크로구조 어레이용 금형, 및 마이크로 렌즈 어레이의 제작 방법
KR20010074906A (ko) * 1998-08-31 2001-08-09 추후제출 마이크로 기계 부품 및 그의 제조 방법
JP2005125484A (ja) 2003-09-29 2005-05-19 Matsushita Electric Ind Co Ltd 微小電気機械システムおよびその製造方法
JP2005531421A (ja) 2002-06-28 2005-10-20 シリコン・ライト・マシーンズ・コーポレイション 犠牲層をエッチングするための導電性エッチストップ

Family Cites Families (118)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3723635A (en) * 1971-08-16 1973-03-27 Western Electric Co Double-sided flexible circuit assembly and method of manufacture therefor
JPS56116011A (en) * 1980-02-18 1981-09-11 Sharp Corp Liquid crystal display device
GB2134299B (en) * 1982-12-23 1986-04-30 Epson Corp Liquid crystal display device
US5285107A (en) * 1989-04-20 1994-02-08 Sanyo Electric Co., Ltd. Hybrid integrated circuit device
US5345205A (en) * 1990-04-05 1994-09-06 General Electric Company Compact high density interconnected microwave system
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5117282A (en) * 1990-10-29 1992-05-26 Harris Corporation Stacked configuration for integrated circuit devices
JP2538112Y2 (ja) * 1991-05-21 1997-06-11 シャープ株式会社 実装基板
US5397916A (en) * 1991-12-10 1995-03-14 Normington; Peter J. C. Semiconductor device including stacked die
JP2829188B2 (ja) * 1992-04-27 1998-11-25 株式会社東芝 樹脂封止型半導体装置
JP2721093B2 (ja) * 1992-07-21 1998-03-04 三菱電機株式会社 半導体装置
JPH06296380A (ja) 1993-04-07 1994-10-21 Nippondenso Co Ltd 積層型伸縮アクチュエータ
US5436744A (en) 1993-09-03 1995-07-25 Motorola Inc. Flexible liquid crystal display with integrated driver circuit and display electrodes formed on opposite sides of folded substrate
US5386341A (en) * 1993-11-01 1995-01-31 Motorola, Inc. Flexible substrate folded in a U-shape with a rigidizer plate located in the notch of the U-shape
US5448511A (en) * 1994-06-01 1995-09-05 Storage Technology Corporation Memory stack with an integrated interconnect and mounting structure
JP2570628B2 (ja) * 1994-09-21 1997-01-08 日本電気株式会社 半導体パッケージおよびその製造方法
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5757456A (en) 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
US5834327A (en) 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US5789815A (en) * 1996-04-23 1998-08-04 Motorola, Inc. Three dimensional semiconductor package having flexible appendages
US6881611B1 (en) * 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
US6225688B1 (en) * 1997-12-11 2001-05-01 Tessera, Inc. Stacked microelectronic assembly and method therefor
US7149095B2 (en) * 1996-12-13 2006-12-12 Tessera, Inc. Stacked microelectronic assemblies
US6121676A (en) * 1996-12-13 2000-09-19 Tessera, Inc. Stacked microelectronic assembly and method therefor
US6208521B1 (en) * 1997-05-19 2001-03-27 Nitto Denko Corporation Film carrier and laminate type mounting structure using same
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
CA2217591C (en) * 1997-10-07 2003-07-29 700674 Ontario Limited, Doing Business As Carroll Associates Wireless test fixture
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
KR100514558B1 (ko) * 1998-09-09 2005-09-13 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조방법, 회로기판 및 전자기기
JP3594500B2 (ja) * 1998-11-12 2004-12-02 松下電器産業株式会社 液晶表示器取付接続装置
KR100574278B1 (ko) * 1998-11-27 2006-09-22 삼성전자주식회사 테이프 캐리어 패키지 및 이를 이용한 액정표시기모듈
WO2000074446A1 (de) * 1999-05-31 2000-12-07 Tyco Electronics Logistics Ag Intelligentes leistungsmodul
WO2001006563A1 (en) * 1999-07-16 2001-01-25 Silicon Film Technologies, Inc. High-density packaging of integrated circuits
WO2001015228A1 (fr) * 1999-08-19 2001-03-01 Seiko Epson Corporation Panneau de cablage, procede de fabrication d'un panneau de cablage, dispositif semiconducteur, procede de fabrication d'un dispositif semiconducteur, carte a circuit imprime et appareil electronique
JP4102969B2 (ja) * 1999-08-19 2008-06-18 セイコーエプソン株式会社 半導体装置
US6111761A (en) * 1999-08-23 2000-08-29 Motorola, Inc. Electronic assembly
WO2001026432A1 (en) * 1999-10-01 2001-04-12 Seiko Epson Corporation Wiring board, semiconductor device and method of producing, testing and packaging the same, and circuit board and electronic equipment
US6452238B1 (en) 1999-10-04 2002-09-17 Texas Instruments Incorporated MEMS wafer level package
US6441476B1 (en) * 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
JP3986225B2 (ja) * 1999-11-26 2007-10-03 カシオ計算機株式会社 積層型表示装置
US7060153B2 (en) 2000-01-17 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and method of manufacturing the same
JP2001203319A (ja) * 2000-01-18 2001-07-27 Sony Corp 積層型半導体装置
US6444921B1 (en) * 2000-02-03 2002-09-03 Fujitsu Limited Reduced stress and zero stress interposers for integrated-circuit chips, multichip substrates, and the like
JP3443066B2 (ja) 2000-03-10 2003-09-02 株式会社国際電気通信基礎技術研究所 半導体装置およびその製造方法
JP2001308260A (ja) * 2000-04-25 2001-11-02 Seiko Epson Corp 半導体装置
US6683377B1 (en) * 2000-05-30 2004-01-27 Amkor Technology, Inc. Multi-stacked memory package
US6562641B1 (en) * 2000-08-22 2003-05-13 Micron Technology, Inc. Apparatus and methods of semiconductor packages having circuit-bearing interconnect components
US20020121693A1 (en) * 2000-12-11 2002-09-05 Milla Juan G. Stacked die package
US6884653B2 (en) * 2001-03-21 2005-04-26 Micron Technology, Inc. Folded interposer
US7115986B2 (en) * 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6548869B2 (en) * 2001-07-13 2003-04-15 Cree Microwave, Inc. Voltage limiting protection for high frequency power device
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
US6627984B2 (en) * 2001-07-24 2003-09-30 Dense-Pac Microsystems, Inc. Chip stack with differing chip package types
JP2003109773A (ja) 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
US7351300B2 (en) 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
US6501661B1 (en) * 2001-12-21 2002-12-31 Motorola, Inc. Electronic control unit
US7154171B1 (en) * 2002-02-22 2006-12-26 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
SG115459A1 (en) * 2002-03-04 2005-10-28 Micron Technology Inc Flip chip packaging using recessed interposer terminals
JP3893303B2 (ja) 2002-03-29 2007-03-14 住友ベークライト株式会社 半導体パッケージの製造方法
US7135070B2 (en) 2002-04-23 2006-11-14 Sharp Laboratories Of America, Inc. Monolithic stacked/layered crystal-structure-processed mechanical, and combined mechanical and electrical, devices and methods and systems for making
US6860939B2 (en) 2002-04-23 2005-03-01 Sharp Laboratories Of America, Inc. Semiconductor crystal-structure-processed mechanical devices, and methods and systems for making
US7128783B2 (en) 2002-04-23 2006-10-31 Sharp Laboratories Of America, Inc. Thin-film crystal-structure-processed mechanical devices, and methods and systems for making
US7253488B2 (en) 2002-04-23 2007-08-07 Sharp Laboratories Of America, Inc. Piezo-TFT cantilever MEMS
US7217588B2 (en) 2005-01-05 2007-05-15 Sharp Laboratories Of America, Inc. Integrated MEMS packaging
US7125451B2 (en) 2002-04-23 2006-10-24 Sharp Laboratories Of America, Inc. Crystal-structure-processed mechanical devices and methods and systems for making
US7156916B2 (en) 2002-04-23 2007-01-02 Sharp Laboratories Of America, Inc. Monolithic integrated crystal-structure-processed mechanical, and combined mechanical and electrical devices, and methods and systems for making
US20030196591A1 (en) 2002-04-23 2003-10-23 Hartzell John W. Formation of crystal-structure-processed mechanical, and combined mechanical and electrical, devices on low-temperature substrates
DE60325669D1 (de) 2002-05-17 2009-02-26 Semiconductor Energy Lab Verfahren zum Transferieren eines Objekts und Verfahren zur Herstellung eines Halbleiterbauelements
US7045381B1 (en) 2002-06-28 2006-05-16 Silicon Light Machines Corporation Conductive etch stop for etching a sacrificial layer
US6600222B1 (en) * 2002-07-17 2003-07-29 Intel Corporation Stacked microelectronic packages
US6765288B2 (en) * 2002-08-05 2004-07-20 Tessera, Inc. Microelectronic adaptors, assemblies and methods
WO2004017399A1 (en) * 2002-08-16 2004-02-26 Tessera, Inc. Microelectronic packages with self-aligning features
US6927497B2 (en) * 2002-08-22 2005-08-09 Intel Corporation Multi-die semiconductor package
US6885107B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabrication
US7294928B2 (en) * 2002-09-06 2007-11-13 Tessera, Inc. Components, methods and assemblies for stacked packages
US7246431B2 (en) * 2002-09-06 2007-07-24 Tessera, Inc. Methods of making microelectronic packages including folded substrates
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US7045887B2 (en) * 2002-10-08 2006-05-16 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
JP4693411B2 (ja) 2002-10-30 2011-06-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6869825B2 (en) * 2002-12-31 2005-03-22 Intel Corporation Folded BGA package design with shortened communication paths and more electrical routing flexibility
US7291906B2 (en) * 2002-12-31 2007-11-06 Ki Bon Cha Stack package and fabricating method thereof
JP3908671B2 (ja) * 2003-01-29 2007-04-25 松下電器産業株式会社 半導体装置およびそれを用いたディスプレイ装置
US6879047B1 (en) * 2003-02-19 2005-04-12 Amkor Technology, Inc. Stacking structure for semiconductor devices using a folded over flexible substrate and method therefor
US6841855B2 (en) * 2003-04-28 2005-01-11 Intel Corporation Electronic package having a flexible substrate with ends connected to one another
US6924551B2 (en) * 2003-05-28 2005-08-02 Intel Corporation Through silicon via, folded flex microelectronic package
US6940158B2 (en) * 2003-05-30 2005-09-06 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
US6991961B2 (en) * 2003-06-18 2006-01-31 Medtronic, Inc. Method of forming a high-voltage/high-power die package
US6992376B2 (en) * 2003-07-17 2006-01-31 Intel Corporation Electronic package having a folded package substrate
US6972482B2 (en) * 2003-09-22 2005-12-06 Intel Corporation Electronic package having a folded flexible substrate and method of manufacturing the same
US7081647B2 (en) 2003-09-29 2006-07-25 Matsushita Electric Industrial Co., Ltd. Microelectromechanical system and method for fabricating the same
JP3722223B2 (ja) * 2003-10-27 2005-11-30 セイコーエプソン株式会社 半導体装置及びその製造方法、電子モジュール並びに電子機器
JP2005150154A (ja) * 2003-11-11 2005-06-09 Sharp Corp 半導体モジュールとその実装方法
US20060261458A1 (en) * 2003-11-12 2006-11-23 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
JP2005161464A (ja) 2003-12-02 2005-06-23 Advanced Telecommunication Research Institute International 半導体装置およびその製造方法
JP4428199B2 (ja) * 2004-01-14 2010-03-10 株式会社デンソー 電子制御装置
JP2005203674A (ja) * 2004-01-19 2005-07-28 Nitto Denko Corp 電子部品内蔵基板の製造方法
CN100502018C (zh) 2004-02-06 2009-06-17 株式会社半导体能源研究所 薄膜集成电路的制造方法和元件基片
US7663473B2 (en) * 2004-02-12 2010-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, IC card, IC tag, RFID, transponder, bills, securities, passport, electronic apparatus, bag, and clothes
US7327028B2 (en) * 2004-02-24 2008-02-05 Intel Corporation Embedded heat spreader for folded stacked chip-scale package
US7067352B1 (en) * 2004-03-08 2006-06-27 David Ralph Scheid Vertical integrated package apparatus and method
US7118991B2 (en) * 2004-04-01 2006-10-10 Delphi Technologies, Inc. Encapsulation wafer process
US7368695B2 (en) * 2004-05-03 2008-05-06 Tessera, Inc. Image sensor package and fabrication method
DE102004028989B4 (de) * 2004-06-16 2006-06-29 Infineon Technologies Ag Elektronische Schaltungsvorrichtung mit gestapelten elektronischen Schaltungseinheiten
US7534702B2 (en) * 2004-06-29 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP2006073683A (ja) * 2004-08-31 2006-03-16 Sony Corp 回路デバイス及び回路デバイスの製造方法
TWI244177B (en) * 2004-10-21 2005-11-21 Chipmos Technologies Inc Method for assembling image sensor and structure of the same
JP4251129B2 (ja) * 2004-10-25 2009-04-08 セイコーエプソン株式会社 実装構造体、電気光学装置及び電子機器
US7132754B1 (en) * 2005-03-17 2006-11-07 Alfred E. Mann Foundation For Scientific Research Flip chip stack
US20060223227A1 (en) * 2005-04-04 2006-10-05 Tessera, Inc. Molding method for foldover package
US7202552B2 (en) * 2005-07-15 2007-04-10 Silicon Matrix Pte. Ltd. MEMS package using flexible substrates, and method thereof
US7767543B2 (en) * 2005-09-06 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a micro-electro-mechanical device with a folded substrate
KR100780691B1 (ko) * 2006-03-29 2007-11-30 주식회사 하이닉스반도체 폴딩 칩 플래나 스택 패키지
US7425758B2 (en) * 2006-08-28 2008-09-16 Micron Technology, Inc. Metal core foldover package structures
US7514773B2 (en) * 2006-08-31 2009-04-07 Intel Corporation Systems and arrangements for interconnecting integrated circuit dies
JP4561729B2 (ja) * 2006-11-06 2010-10-13 エプソンイメージングデバイス株式会社 電気光学装置及び電子機器
US7790502B2 (en) * 2007-12-10 2010-09-07 Honeywell International Inc. Method of manufacturing flexible semiconductor assemblies

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010074906A (ko) * 1998-08-31 2001-08-09 추후제출 마이크로 기계 부품 및 그의 제조 방법
KR20000071528A (ko) * 1999-04-01 2000-11-25 미다라이 후지오 마이크로 구조 어레이와, 마이크로 구조 어레이, 마이크로구조 어레이용 금형, 및 마이크로 렌즈 어레이의 제작 방법
JP2005531421A (ja) 2002-06-28 2005-10-20 シリコン・ライト・マシーンズ・コーポレイション 犠牲層をエッチングするための導電性エッチストップ
JP2005125484A (ja) 2003-09-29 2005-05-19 Matsushita Electric Ind Co Ltd 微小電気機械システムおよびその製造方法

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