JP2005161464A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 微細な収容部を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
【解決手段】 凹部100を有する基板1上のキャップ層9、歪補償層8、構成要素層7およびエッチング停止層6を除去し、ヒンジ310を規定する長方形の溝11を形成する。凹部110を含む矩形状の所定領域を取り囲むようにキャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3を除去し、分離溝12を形成する。歪層40下の犠牲層3を選択的にエッチングする。その結果、歪層40を構成するInGaAs層4とGaAs層5との格子定数の差に起因する歪を緩和するように歪層40が溝11で湾曲する。それにより、キャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3の積層構造が蓋部300となる。
【選択図】 図5
【解決手段】 凹部100を有する基板1上のキャップ層9、歪補償層8、構成要素層7およびエッチング停止層6を除去し、ヒンジ310を規定する長方形の溝11を形成する。凹部110を含む矩形状の所定領域を取り囲むようにキャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3を除去し、分離溝12を形成する。歪層40下の犠牲層3を選択的にエッチングする。その結果、歪層40を構成するInGaAs層4とGaAs層5との格子定数の差に起因する歪を緩和するように歪層40が溝11で湾曲する。それにより、キャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3の積層構造が蓋部300となる。
【選択図】 図5
Description
本発明は、半導体層の起立構造を有する半導体装置およびその製造方法に関する。
起立構造を有するマイクロ光学ベンチが、シリコンを用いたMEMS(マイクロエレクトロ・メカニカル・システム)技術により実現されている。このMEMS技術を用いて、例えば、レーザ走査ディスプレイのための共振マイクロスキャナ、可動マイクロ反射器、半導体レーザの外部共振器のための走査マイクロミラー等を作製することが報告されている。
この従来のMEMS技術では、積層された半導体層の一部をエッチングにより剥離させた後、剥離した部分をスライドさせて起立させるとともにヒンジで接合することにより、起立構造を形成している。
しかしながら、従来のMEMS技術を用いて半導体により起立構造を作製する場合、剥離した半導体層をスライドさせる際に磨耗が生じる。また、半導体層を所定の位置まで正確にスライドさせることは困難である。そのため、起立構造を構成する各部材の角度および位置を正確に制御することが困難であるとともに、作業性が悪い。したがって、従来のMEMS技術を用いて種々の構造を作製することは困難である。
一方、本発明者らは、格子定数の異なる複数の半導体層の積層構造を用いて起立構造を有する半導体装置を製造する方法を提案している(特許文献1参照)。
特開2001−260092号公報
上記の半導体装置およびその製造方法によれば、起立構造を構成する各部材の角度および位置を正確に制御することができる。
そこで、この方法を用いて微細な収容部または微細な管状部(筒状部)を有する半導体装置を容易に作製することが望まれる。
本発明の目的は、微細な収容部を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
本発明の他の目的は、微細な管状部を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
第1の発明に係る半導体装置は、凹部を有する基板と、基板上に設けられた積層構造とを備え、積層構造は、第1の層、第2の層および第3の層を順に含み、第2の層は、異なる格子定数を有する複数の半導体層を含み、凹部の周囲の一部の領域において第3の層が除去されることによりヒンジ部が形成され、ヒンジ部を除く部分で凹部を含む領域を取り囲むように第3の層、第2の層および第1の層が除去され、凹部を含む領域における第1の層が選択的に除去されることにより、凹部に対応する形状を有する第2の層および第3の層の部分が基板から離間するようにヒンジ部が湾曲したものである。
本発明に係る半導体装置においては、基板の凹部の周囲の一部の領域において第3の層が除去されることによりヒンジ部が形成される。ヒンジ部を除く部分で凹部を含む領域を取り囲むように第3の層、第2の層および第1の層が除去され、凹部を含む領域における第1の層が選択的に除去される。それにより、第2の層に作用する歪により凹部に対応する形状を有する第2の層および第3の層の部分が基板から離間するようにヒンジ部が湾曲する。
このように、第2の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第2の層からなるヒンジ部が自動的に湾曲することにより凹部に対応する形状を有する第2の層および第3の層の部分が基板から離間し、基板上を覆う。それにより、凹部に対応する形状を有する第2の層および第3の層の部分が蓋部を構成し、蓋部と基板との間に凹部からなる収容部が形成される。したがって、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な収容部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
第2の発明に係る半導体装置は、第1の発明に係る半導体装置の構成において、基板から離間した第3の層の表面と基板上の第3の層の表面とが互いに対向し、互いに対向する第3の層の表面にそれぞれ第1および第2の対向電極が形成されたものである。
この場合、第1の対向電極と第2の対向電極との間に電圧を印加することにより、第1の対向電極と第2の対向電極との間に静電力が働く。それにより、基板から離間した第3の層の表面と基板上の第3の層の表面との間の距離を変化させ、凹部に対応する形状を有する第2の層および第3の層の部分により構成される蓋部を基板に対して開閉させることができる。
第3の発明に係る半導体装置は、所定の中央領域とその両側の第1および第2の領域とを有する基板と、基板上に設けられた積層構造とを備え、積層構造は、第1の層、第2の層および第3の層を順に含み、第2の層は、異なる格子定数を有する複数の半導体層を含み、第1の領域と中央領域との境界部分および第2の領域と中央領域との境界部分において第3の層が除去されることにより第1のヒンジ部および第2のヒンジ部がそれぞれ形成され、第1のヒンジ部を除く部分で第1の領域を取り囲むようにかつ第2のヒンジ部を除く部分で第2の領域を取り囲むように第3の層、第2の層および第1の層が除去され、第1の領域における第1の層および第2の領域における第1の層が選択的に除去されることにより、第1の領域における第2の層および第3の層の部分および第2の領域における第2の層および第3の層の部分が基板から離間して互いに当接するように第1のヒンジ部および第2のヒンジ部が湾曲したものである。
本発明に係る半導体装置においては、第1の領域と中央領域との境界部分および第2の領域と中央領域との境界部分において第3の層が除去されることにより第1のヒンジ部および第2のヒンジ部がそれぞれ形成される。第1のヒンジ部を除く部分で第1の領域を取り囲むようにかつ第2のヒンジ部を除く部分で第2の領域を取り囲むように第3の層、第2の層および第1の層が除去され、第1の領域における第1の層および第2の領域における第1の層が選択的に除去される。それにより、第2の層に作用する歪により第1の領域における第2の層および第3の層の部分および第2の領域における第2の層および第3の層の部分が基板から離間して互いに当接するように第1のヒンジ部および第2のヒンジ部が湾曲する。
このように、第2の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第2の層からなる第1および第2のヒンジ部が自動的に湾曲することにより、第1の領域における第2の層および第3の層の部分と第2の領域における第2の層および第3の層の部分とが基板から離間して互いに当接し、管状部が構成される。それにより、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な管状部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
第4の発明に係る半導体装置の製造方法は、凹部を有する基板を準備する工程と、基板上に第1の層を形成する工程と、第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層を形成する工程と、第2の層上に第3の層を形成する工程と、凹部の周囲の一部の領域において第3の層を除去することによりヒンジ部を形成する工程と、ヒンジ部を除く部分で凹部を含む領域を取り囲むように第3の層、第2の層および第1の層を除去する工程と、凹部を含む領域における第1の層を選択的に除去することにより、第2の層に作用する歪により凹部に対応する形状を有する第2の層および第3の層の部分が基板から離間するようにヒンジ部を湾曲させる工程とを備えたものである。
本発明に係る半導体装置の製造方法においては、凹部を有する基板が準備され、基板上に第1の層が形成され、第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層が形成され、第2の層上に第3の層が形成される。次に、基板の凹部の周囲の一部の領域において第3の層が除去されることによりヒンジ部が形成される。また、ヒンジ部を除く部分で凹部を含む領域を取り囲むように第3の層、第2の層および第1の層が除去される。さらに、凹部を含む領域における第1の層が選択的に除去される。それにより、第2の層に作用する歪により凹部に対応する形状を有する第2の層および第3の層の部分が基板から離間するようにヒンジ部が湾曲する。
このように、第2の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第2の層からなるヒンジ部が自動的に湾曲することにより凹部に対応する形状を有する第2の層および第3の層の部分が基板から離間し、基板上を覆う。それにより、凹部に対応する形状を有する第2の層および第3の層の部分が蓋部を構成し、蓋部と基板との間に凹部からなる収容部が形成される。したがって、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な収容部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
第5の発明に係る半導体装置の製造方法は、所定の中央領域とその両側の第1および第2の領域とを有する基板上に第1の層を形成する工程と、第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層を形成する工程と、第2の層上に第3の層を形成する工程と、第1の領域と中央領域との境界部分および第2の領域と中央領域との境界部分において第3の層を除去することにより第1のヒンジ部および第2のヒンジ部をそれぞれ形成する工程と、第1のヒンジ部を除く部分で第1の領域を取り囲むようにかつ第2のヒンジ部を除く部分で第2の領域を取り囲むように第3の層、第2の層および第1の層を除去する工程と、第1の領域における第1の層および第2の領域における第1の層を選択的に除去することにより、第2の層に作用する歪により第1の領域における第2の層および第3の層の部分および第2の領域における第2の層および第3の層の部分が基板から離間して互いに当接するように第1のヒンジ部および第2のヒンジ部を湾曲させる工程とを備えたものである。
本発明に係る半導体装置の製造方法においては、基板上に第1の層が形成され、第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層が形成され、第2の層上に第3の層が形成される。次に、第1の領域と中央領域との境界部分および第2の領域と中央領域との境界部分において第3の層が除去されることにより第1のヒンジ部および第2のヒンジ部がそれぞれ形成される。また、第1のヒンジ部を除く部分で第1の領域を取り囲むようにかつ第2のヒンジ部を除く部分で第2の領域を取り囲むように第3の層、第2の層および第1の層が除去される。さらに、第1の領域における第1の層および第2の領域における第1の層が選択的に除去される。それにより、第2の層に作用する歪により第1の領域における第2の層および第3の層の部分および第2の領域における第2の層および第3の層の部分が基板から離間して互いに当接するように第1のヒンジ部および第2のヒンジ部が湾曲する。。
このように、第2の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第2の層からなる第1および第2のヒンジ部が自動的に湾曲することにより、第1の領域における第2の層および第3の層の部分と第2の領域における第2の層および第3の層の部分とが基板から離間して互いに当接し、管状部が構成される。それにより、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な管状部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
本発明によれば、微細な収容部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
また、微細な管状部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
(1)第1の実施の形態
まず、図1〜図6を参照しながら本発明の第1の実施の形態に係る半導体装置について説明する。第1の実施の形態に係る半導体装置は、半導体の起立構造を用いて作製される微細な収容部(空洞)を有する。
まず、図1〜図6を参照しながら本発明の第1の実施の形態に係る半導体装置について説明する。第1の実施の形態に係る半導体装置は、半導体の起立構造を用いて作製される微細な収容部(空洞)を有する。
図1〜図5は本発明の第1の実施の形態に係る半導体装置の製造方法を示す工程図であり、(a)は模式的平面図、(b)は模式的断面図である。また、図6は本発明の第1の実施の形態に係る半導体装置の動作を示す図であり、(a)は模式的平面図、(b)は模式的断面図である。
まず、図1に示すように、GaAsからなる基板1に、エッチング等により矩形の凹部100を形成する。次に、基板1上に、バッファ層2、犠牲層(sacrificial層)3、歪層(strain層)40、エッチング停止層6、構成要素層(component層)7、歪補償層(strain compensation層)8およびキャップ層9を順にエピタキシャル成長させる。層2〜9の積層構造には、基板1の凹部100に対応する凹部110が形成される。
これらの層2〜9は、MBE法(分子線エピタキシャル成長法)、MOCVD法(有機金属化学的気相成長法)、CVD法(化学的気相成長法)等のエピタキシャル成長技術を用いて形成される。
バッファ層2は、例えば、厚さ500nmのアンドープのGaAsからなる。犠牲層3は、例えば、厚さ0.4nmの複数のAlAs膜および厚さ0.4nmの複数のGaAs膜の積層構造を有する。ここでは、AlAs膜とGaAs膜とが交互に100層ずつ積層され、犠牲層3の厚さは80nmとなる。
歪層40は、例えば、厚さ10nmのInXGa1-XAs層4および厚さ80nmのGaAs層5の積層構造を有する。InXGa1-XAs層4の格子定数は、GaAs層5の格子定数よりも大きい。そのため、格子定数の差による歪が発生する。ここで、InXGa1-XAs層4のIn組成比Xは例えば0.2である。
エッチング停止層6は、例えば、厚さ150nmのAl0.58Ga0.42Asからなる。構成要素層7は、例えば、厚さ450nmのGaAsからなる。
歪補償層8は、例えば、厚さ10nmのInGaAsからなり、後の工程で剥離された構成要素層7の変形を防止するために設けられる。キャップ層9は、例えは、厚さ10nmのGaAsからなり、製造工程時におけるInGaAs中のInの蒸発を防止するために設けられる。
次に、図2に示すように、フォトリソグラフィおよびエッチングによりキャップ層9、歪補償層8、構成要素層7およびエッチング停止層6を除去し、後述するヒンジを規定する長方形の溝11を形成する。エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。
次に、図3に示すように、キャップ層9上に、金属膜からなる配線層121,221を形成し、キャップ層9上に金属膜からなる電極パッド120,220および静電板122,222を形成する。配線層121により電極パッド120と静電板122とが電気的に接続され、配線層221により電極パッド220と静電板222とが電気的に接続される。
配線層121は、後述するヒンジと交差するため、電極パッド120,220および静電板122,222に比べて小さな厚みを有する。
本実施の形態の半導体装置では、静電板122,222に静電力を発生させるために、電極パッド120,220間に電圧が印加されるが、配線層121,221に電流は流れない。そのため、配線層121,221の厚さを薄くすることにより、ヒンジの湾曲を可能になるとともにヒンジの湾曲による配線層121,221の切れを防止することができる。電極パッド120,220は、ワイヤボンディングを確実にするために、ある程度大きな厚みを有することが好ましい。
例えば、配線層121,221は、厚さ4nmのTi(チタン)および厚さ40nmのAu(金)の積層構造からなる。電極パッド120,220および静電板122,222は、厚さ4nmのTiおよび厚さ200nmのAuの積層構造からなる。そのため、薄い配線層121,221の堆積工程は、厚い電極パッド120,220および静電板122,222の堆積工程とは別に行われる。
次に、図4に示すように、フォトリソグラフィおよびエッチングにより凹部110を含む矩形状の所定領域を取り囲むようにキャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3を除去し、分離溝12を形成する。それにより、分離溝12で取り囲まれたキャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3の領域が周囲の領域から分離される。この場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。その後、電極パッド120,220へのワイヤボンディングを行う。
次に、図5に示すように、歪層40下の犠牲層3をフッ酸等を用いたウェットエッチング法により選択的にエッチングする。その結果、歪層40を構成するInGaAs層4とGaAs層5との格子定数の差に起因する歪を緩和するように歪層40が溝11で湾曲する。それにより、ヒンジ310が形成される。この場合、InGaAs層4の厚さ、GaAs層5の厚さおよびInGaAs層4におけるIn組成比を最適に選択することにより、凹部110の縁部のキャップ層9の表面が基板1上のキャップ層9の表面に当接するまでヒンジ310が湾曲する。それにより、キャップ層9、歪補償層8、構成要素層7、エッチング停止層6および歪層40の積層構造が蓋部300となる。蓋部300は、基板1に対して相互に保持(インターロック)され、閉空間となる収容部を形成する。
なお、InX Ga1-XAs層4におけるIn組成比を変化させることにより、InGaAsとGaAsとの格子定数の差を約7%まで変化させることができる。
InX Ga1-XAs層4の厚さt1、GaAs層5の厚さt2、InX Ga1-XAs層4におけるIn組成比Xおよび歪層40の曲率半径Rとの間には、次の関係がある。
R=(a/Δa)・{(t1+t2)/2}
ここで、aはGaAsの格子定数である。また、ΔaはInX Ga1-XAsの格子定数とGaAsの格子定数との差である。
ここで、aはGaAsの格子定数である。また、ΔaはInX Ga1-XAsの格子定数とGaAsの格子定数との差である。
また、蓋部300の近傍のキャップ層9に形成された静電板122が基板1上のキャップ層9に形成された静電板222と対向する。この場合、ヒンジ310の湾曲により蓋部300が基板1に対してなす角度は可変となっている。
電極パッド120,220間に電圧が印加されることにより蓋部300の近傍の静電板122と基板1上の静電板222との間に静電力が働く。電極パッド120,220間に印加する電圧を変化させることにより、静電板122と静電板222との間に働く静電力が変化する。それにより、図6に矢印で示すように、基板1に対して蓋部300を開閉させることができる。
例えば、蓋部300の凹部110により構成される収容部に薬剤、香料、色素、化粧水等の種々の液体、粉体または気体を収容することができる。この場合、電極パッド120,220間に電圧を印加することにより、蓋部300を基板1に対して開閉することができる。それにより、収容部に収容された液体、粉体または気体を所定のタイミングで微量に外部に取り出すことができる。
このように、本実施の形態に係る半導体装置は、開閉を制御可能な微細な収容部であるマイクロカプセルとして用いることができる。
本実施の形態の半導体装置は、通常のフォトリソグラフィ、エッチング、エピタキシャル成長等のプレーナ技術により容易かつ安価に製造することができる。
また、本実施の形態に係る半導体装置の製造方法によれば、手動組み立てまたは複雑な組み立て機構を必要とすることなく、微細な収容部を有する半導体装置の自己組み立てが可能となる。
なお、本実施の形態では、静電板122,222間に電圧を印加することにより蓋部300を基板1に対して開閉させているが、蓋部300の開閉方法はこれに限定されず、例えば、ヒンジ310の一部を導電性材料により形成し、その導電性材料に電流を流すことにより蓋部300を基板1に対して開閉させてもよく、あるいはヒンジ310に熱を与えることにより蓋部300を基板1に対して開閉させてもよい。
本実施の形態では、犠牲層3が第1の層に相当し、歪層40が第2の層に相当し、構成要素層7および歪補償層8が第3の層に相当し、InX Ga1-X As層4およびGaAs層5が複数の半導体層に相当する。ヒンジ310がヒンジ部に相当する。静電板122が第1の対向電極に相当し、静電板222が第2の対向電極に相当する。
(2)第2の実施の形態
次に、図7〜図10を参照しながら本発明の第2の実施の形態に係る半導体装置について説明する。第2の実施の形態に係る半導体装置は、半導体の起立構造を用いて作製される微細な管状部(筒状部)を有する。
次に、図7〜図10を参照しながら本発明の第2の実施の形態に係る半導体装置について説明する。第2の実施の形態に係る半導体装置は、半導体の起立構造を用いて作製される微細な管状部(筒状部)を有する。
図7〜図10は本発明の第2の実施の形態に係る半導体装置の製造方法を示す工程図であり、(a)は模式的平面図、(b)は模式的断面図である。
まず、図7に示すように、GaAsからなる基板1に、エッチング等により所定間隔を隔てて1対の矩形の凹部101,102を形成する。次に、基板1上に、バッファ層2、犠牲層(sacrificial 層)3、歪層(strain層)40、エッチング停止層6、構成要素層(component 層)7、歪補償層(strain compensation層)8およびキャップ層9を順にエピタキシャル成長させる。層2〜9の積層構造には、基板1の凹部101,102に対応する1対の凹部111,112が形成される。
これらの層2〜9は、MBE法、MOCVD法、CVD法等のエピタキシャル成長技術を用いて形成される。
バッファ層2は、例えば、厚さ500nmのアンドープのGaAsからなる。犠牲層3は、例えば、厚さ0.4nmの複数のAlAs膜および厚さ0.4nmの複数のGaAs膜の積層構造を有する。ここでは、AlAs膜とGaAs膜とが交互に100層ずつ積層され、犠牲層3の厚さは80nmとなる。
歪層40は、例えば、厚さ10nmのInXGa1-XAs層4および厚さ80nmのGaAs層5の積層構造を有する。InXGa1-XAs層4の格子定数は、GaAs層5の格子定数よりも大きい。そのため、格子定数の差による歪が発生する。ここで、InXGa1-XAs層4のIn組成比Xは例えば0.2である。
エッチング停止層6は、例えば、厚さ150nmのAl0.58Ga0.42Asからなる。構成要素層7は、例えば、厚さ450nmのGaAsからなる。
歪補償層8は、例えば、厚さ10nmのInGaAsからなり、後の工程で剥離された構成要素層7の変形を防止するために設けられる。キャップ層9は、例えは、厚さ10nmのGaAsからなり、製造工程時におけるInGaAs中のInの蒸発を防止するために設けられる。
次に、図8に示すように、フォトリソグラフィおよびエッチングによりキャップ層9、歪補償層8、構成要素層7およびエッチング停止層6を除去し、後述するヒンジを規定する長方形の溝11を形成する。エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。
次に、図9に示すように、フォトリソグラフィおよびエッチングにより凹部111,112の内側面および溝11を含む矩形状の所定領域を取り囲むようにキャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3を除去し、分離溝12を形成する。それにより、分離溝12で取り囲まれたキャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3の領域が周囲の領域から分離される。この場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。
次に、図10に示すように、歪層40下の犠牲層3をフッ酸等を用いたウェットエッチング法により選択的にエッチングする。その結果、歪層40を構成するInGaAs層4とGaAs層5との格子定数の差に起因する歪を緩和するように歪層40が溝11で湾曲する。それにより、ヒンジ311,312が形成される。この場合、InGaAs層4の厚さ、GaAs層5の厚さおよびInGaAs層4におけるIn組成比を最適に選択することにより、基板1から分離されたキャップ層9の表面が互いに当接するまでヒンジ311,312が湾曲する。この場合、キャップ層9、歪補償層8、構成要素層7、エッチング停止層6、歪層40および犠牲層3の1対の積層構造が蓋部301,302となる。蓋部301,302は、相互に保持(インターロック)され、閉空間となる管状部を形成する。
例えば、蓋部301,302およびヒンジ311,312により構成される管状部に薬剤、香料、色素、化粧水等の種々の液体、粉体または気体を流すことができる。この場合、第1の実施の形態と同様に1対の静電板を設け、電極パッド間に電圧を印加することにより、蓋部301,302を互いに開閉することができる。それにより、管状部に流れる液体、粉体または気体を所定のタイミングで微量に外部に取り出すことができる。
このように、本実施の形態に係る半導体装置は、開閉を制御可能な微細な管状部であるマイクロチューブとして用いることができる。
本実施の形態の半導体装置は、通常のフォトリソグラフィ、エッチング、エピタキシャル成長等のプレーナ技術により容易かつ安価に製造することができる。
また、本実施の形態に係る半導体装置の製造方法によれば、手動組み立てまたは複雑な組み立て機構を必要とすることなく、微細な管状部を有する半導体装置の自己組み立てが可能となる。
なお、蓋部301,302の開閉方法として、例えば、ヒンジ311,312の一部を導電性材料により形成し、その導電性材料に電流を流すことにより蓋部301,302を互いに開閉させてもよく、あるいはヒンジ311,312に熱を与えることにより蓋部301,302を互いに開閉させてもよい。
本実施の形態では、犠牲層3が第1の層に相当し、歪層40が第2の層に相当し、構成要素層7および歪補償層8が第3の層に相当し、InX Ga1-X As層4およびGaAs層5が複数の半導体層に相当する。ヒンジ311,312が第1および第2のヒンジ部に相当する。
(3)他の変形例
上記実施の形態では、歪層40としてInX Ga1-X As層4とGaAs層5との積層構造を用いているが、これに限定されず、異なる格子定数を有する種々の半導体層の組み合わせを用いることができる。歪層40として他のIII −V族化合物半導体の積層構造、II−VI族化合物半導体の積層構造を用いてもよい。また、歪層としてSi(シリコン)およびGe(ゲルマニウム)を含む半導体層の積層構造を用いてもよい。
上記実施の形態では、歪層40としてInX Ga1-X As層4とGaAs層5との積層構造を用いているが、これに限定されず、異なる格子定数を有する種々の半導体層の組み合わせを用いることができる。歪層40として他のIII −V族化合物半導体の積層構造、II−VI族化合物半導体の積層構造を用いてもよい。また、歪層としてSi(シリコン)およびGe(ゲルマニウム)を含む半導体層の積層構造を用いてもよい。
また、上記実施の形態では、GaAsからなる基板1を用いているが、犠牲層3、歪層40および構成要素層7等の材料を考慮してSi基板等の他の基板を用いてもよい。
さらに、上記実施の形態では、犠牲層3の材料は、上記の実施の形態に限定されず、選択エッチングを考慮して他の材料を用いてもよい。
また、構成要素層7の材料も上記実施の形態に限定されず、構成要素層7の用途に応じて任意の材料を用いることができる。
本発明に係る半導体装置は、マイクロカプセル、マイクロチューブ等に利用することができる。
1 基板
2 バッファ層
3 犠牲層
4 InGaAs層
5 GaAs層
6 エッチング停止層
7 構成要素層
8 歪補償層
9 キャップ層
40 歪層
100,101,102,110,111,112 凹部
300,301,302 蓋部
310,311,312 ヒンジ
120,220 電極パッド
121,221 配線層
122,222 静電板
2 バッファ層
3 犠牲層
4 InGaAs層
5 GaAs層
6 エッチング停止層
7 構成要素層
8 歪補償層
9 キャップ層
40 歪層
100,101,102,110,111,112 凹部
300,301,302 蓋部
310,311,312 ヒンジ
120,220 電極パッド
121,221 配線層
122,222 静電板
Claims (5)
- 凹部を有する基板と、
前記基板上に設けられた積層構造とを備え、
前記積層構造は、第1の層、第2の層および第3の層を順に含み、
前記第2の層は、異なる格子定数を有する複数の半導体層を含み、
前記凹部の周囲の一部の領域において前記第3の層が除去されることによりヒンジ部が形成され、
前記ヒンジ部を除く部分で前記凹部を含む領域を取り囲むように前記第3の層、前記第2の層および前記第1の層が除去され、前記凹部を含む前記領域における前記第1の層が選択的に除去されることにより、前記凹部に対応する形状を有する前記第2の層および前記第3の層の部分が前記基板から離間するように前記ヒンジ部が湾曲したことを特徴とする半導体装置。 - 前記基板から離間した前記第3の層の表面と前記基板上の前記第3の層の表面とが互いに対向し、互いに対向する前記第3の層の表面にそれぞれ第1および第2の対向電極が形成されたことを特徴とする請求項1記載の半導体装置。
- 所定の中央領域とその両側の第1および第2の領域とを有する基板と、
前記基板上に設けられた積層構造とを備え、
前記積層構造は、第1の層、第2の層および第3の層を順に含み、
前記第2の層は、異なる格子定数を有する複数の半導体層を含み、
前記第1の領域と前記中央領域との境界部分および前記第2の領域と前記中央領域との境界部分において前記第3の層が除去されることにより第1のヒンジ部および第2のヒンジ部がそれぞれ形成され、
前記第1のヒンジ部を除く部分で前記第1の領域を取り囲むようにかつ前記第2のヒンジ部を除く部分で前記第2の領域を取り囲むように前記第3の層、前記第2の層および前記第1の層が除去され、
前記第1の領域における前記第1の層および前記第2の領域における前記第1の層が選択的に除去されることにより、前記第1の領域における前記第2の層および前記第3の層の部分および前記第2の領域における前記第2の層および前記第3の層の部分が前記基板から離間して互いに当接するように前記第1のヒンジ部および前記第2のヒンジ部が湾曲したことを特徴とする半導体装置。 - 凹部を有する基板を準備する工程と、
前記基板上に第1の層を形成する工程と、
前記第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層を形成する工程と、
前記第2の層上に第3の層を形成する工程と、
前記凹部の周囲の一部の領域において前記第3の層を除去することによりヒンジ部を形成する工程と、
前記ヒンジ部を除く部分で前記凹部を含む領域を取り囲むように前記第3の層、前記第2の層および前記第1の層を除去する工程と、
前記凹部を含む前記領域における前記第1の層を選択的に除去することにより、前記第2の層に作用する歪により前記凹部に対応する形状を有する前記第2の層および前記第3の層の部分が前記基板から離間するように前記ヒンジ部を湾曲させる工程とを備えたことを特徴とする半導体装置の製造方法。 - 所定の中央領域とその両側の第1および第2の領域とを有する基板上に第1の層を形成する工程と、
前記第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層を形成する工程と、
前記第2の層上に第3の層を形成する工程と、
前記第1の領域と前記中央領域との境界部分および前記第2の領域と前記中央領域との境界部分において前記第3の層を除去することにより第1のヒンジ部および第2のヒンジ部をそれぞれ形成する工程と、
前記第1のヒンジ部を除く部分で前記第1の領域を取り囲むようにかつ前記第2のヒンジ部を除く部分で前記第2の領域を取り囲むように前記第3の層、前記第2の層および前記第1の層を除去する工程と、
前記第1の領域における前記第1の層の部分および前記第2の領域における前記第1の層を選択的に除去することにより、前記第2の層に作用する歪により前記第1の領域における前記第2の層および前記第3の層の部分および前記第2の領域における前記第2の層および前記第3の層の部分が前記基板から離間して互いに当接するように前記第1のヒンジ部および前記第2のヒンジ部を湾曲させる工程とを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003403421A JP2005161464A (ja) | 2003-12-02 | 2003-12-02 | 半導体装置およびその製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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JP2003403421A JP2005161464A (ja) | 2003-12-02 | 2003-12-02 | 半導体装置およびその製造方法 |
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JP2005161464A true JP2005161464A (ja) | 2005-06-23 |
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JP (1) | JP2005161464A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007098565A (ja) * | 2005-09-06 | 2007-04-19 | Semiconductor Energy Lab Co Ltd | 微小電気機械式装置の作製方法 |
CN102398886A (zh) * | 2010-09-15 | 2012-04-04 | 矽品精密工业股份有限公司 | 具微机电元件的封装结构及其制法 |
US8552473B2 (en) | 2005-09-06 | 2013-10-08 | Semiconductor Energy Laboratory Co., Ltd. | Micro-electro-mechanical device and manufacturing method for the same |
-
2003
- 2003-12-02 JP JP2003403421A patent/JP2005161464A/ja active Pending
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