JP2005238337A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 部材を大きな角度傾斜させることが可能な構造を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
【解決手段】 基板１上のプレート５００にヒンジ３１０を介して矩形のプレート５１０が連結され、プレート５１０にヒンジ３２０を介して凸形のプレート５２０が連結され、プレート５２０にヒンジ３３０，３４０を介して凹形のプレート５３０が連結されている。プレート５００上に矩形の静電板１２２が設けられ、プレート５１０上に矩形の静電板２２２が設けられている。ヒンジ３１０，３２０，３３０，３４０が谷状に折曲され、プレート５３０の端部が係止片５４０により係止される。静電板１２２と静電板２２２との間に電圧が印加されると、基板１に対するプレート５１０の傾斜角度が小さくなり、基板１に対するプレート５２０の傾斜角度が大きくなる。
【選択図】 図１

Description

本発明は、起立構造を有する半導体装置およびその製造方法に関する。

起立構造を有するマイクロ光学ベンチが、シリコンを用いたＭＥＭＳ（マイクロエレクトロ・メカニカル・システム）技術により実現されている。このＭＥＭＳ技術を用いて、例えば、レーザ走査ディスプレイのための共振マイクロスキャナ、可動マイクロ反射器、半導体レーザの外部共振器のための走査マイクロミラー等を作製することが報告されている（非特許文献１および２参照）。

この従来のＭＥＭＳ技術では、積層された半導体層の一部をエッチングにより剥離させた後、剥離した部分をスライドさせて起立させるとともにヒンジで接合することにより、起立構造を形成している。この起立構造を用いて基板上に所定の角度で起立したミラーが構成される。このようなミラーは、くし型ドライバ(comb driver)またはスライディング機構により操作される。

しかしながら、従来のＭＥＭＳ技術を用いて半導体により起立構造を作製する場合、剥離した半導体層をスライドさせる際に磨耗が生じる。また、半導体層を所定の位置まで正確にスライドさせることは困難である。そのため、起立構造を構成する各部材の角度および位置を正確に制御することが困難であるとともに、作業性が悪い。また、従来のＭＥＭＳ技術では、半導体層を大きな角度傾斜させることができる構造を作製することは困難である。

一方、本発明者らは、格子定数の異なる複数の半導体層の積層構造を用いて起立構造を有する半導体装置を製造する方法を提案している（特許文献１参照）。
特開２００１−２６００９２号公報 P.Rai-Choudhury, "MEMS and MOEMS: Technology and applications", SPIE Press, Washington (2000), p.256 A. Jain et al., Abstracts of Int. Conf. Opt. MEMS, Hawaii, August 18-21, 2003, p.14

上記の半導体装置およびその製造方法によれば、起立構造を構成する各部材の角度および位置を正確に制御することができる。

そこで、この方法を用いて光学スキャナ、アクチュエータ等の種々の装置に応用可能な半導体装置を容易に作製することが望まれる。特に、ミラー等の部材を大きな角度傾斜させることが可能な構造を容易に作製することが望まれる。

本発明の目的は、部材を大きな角度傾斜させることが可能な構造を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。

第１の発明に係る半導体装置は、基板と、基板上に設けられた積層構造とを備え、基板上に係止部、第１、第２、第３および第４の領域が順に並ぶように配置され、積層構造は、第１の層、第２の層および第３の層を順に含み、第２の層は、異なる格子定数を有する複数の半導体層を含み、第１の領域と第２の領域との境界部に第１の折線が形成され、第２の領域と第３の領域との境界部に第２の折線が形成され、第３の領域と第４の領域との境界部に第３の折線が形成され、第１の領域上に第１の対向電極が設けられ、第２の領域上に第２の対向電極が設けられ、第１の折線を除く部分で第２、第３および第４の領域を取り囲むように第３、第２および第１の層が除去され、第２、第３および第４の領域における第１の層が選択的に除去されることにより、第２、第３および第４の領域における第２および第３の層の部分が基板から離間し、第２の層に作用する歪により第２の層が第１、第２および第３の折線で谷状に折曲されることにより、第４の領域の第２および第３の層の端部が係止部により係止されるとともに、第１の対向電極と第２の対向電極とが対向するものである。

本発明に係る半導体装置においては、第１の折線を除く部分で第２、第３および第４の領域を取り囲むように第３、第２および第１の層が除去され、第２、第３および第４の領域における第１の層が選択的に除去される。それにより、第２、第３および第４の領域における第２および第３の層の部分が基板から離間する。

また、第２の層に作用する歪により第２の層が第１、第２および第３の折線で谷状に折曲される。それにより、第４の領域の第２および第３の層の端部が係止部により係止されるとともに、第１の対向電極と第２の対向電極とが対向する。

この場合、第１の対向電極と第２の対向電極との間に電圧を印加することにより、第１の対向電極と第２の対向電極との間に静電力が働く。それにより、第１の折線を軸として第２の領域の第２および第３の層の部分が回動し、基板上の第１の領域に対する第２の領域の第２および第３の層の部分の傾斜角度が小さくなる。その結果、第２の折線が基板に近づくように移動するとともに、第３の折線を軸として第３の領域の第２および第３の層の部分が回動し、基板上の第１の領域に対する第３の領域の第２および第３の層の部分の傾斜角度が大きくなる。

このように、第１の対向電極と第２の対向電極との間に印加する電圧を変化させることにより第３の領域の第２および第３の層の部分からなる部材を基板上の第１の領域に対して大きな角度傾斜させることが可能となる。

また、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層が第１、第２および第３の折線で谷状に折曲されるので、手動組み立てまたは複雑な組み立て機構を必要とすることなく部材を大きな角度傾斜させる構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。

第３の領域は、第４の領域側に凸部を有する凸形に形成され、第４の領域は、第３の領域の凸部に対応する凹部を有する凹形に形成され、第３の領域の凸部の両側に第３の折線が形成され、第３の領域の凸部と第４の領域の凹部との境界部において第３および第２の層が除去されてもよい。

この場合、凸形の第３の領域を凹形の第４の領域に対して第３の折線で谷状に折曲することができる。

第１、第２、第３および第４の折線は略平行に設けられてもよい。この場合、第１の対向電極と第２の対向電極との間に電圧を印加することにより基板上の第１の領域に対する第２の領域の第２および第３の層の部分の傾斜角度を正確に制御することが可能となる。

第２の層は、第１の格子定数を有する第１の半導体層と、第１の格子定数よりも小さい第２の格子定数を有する第２の半導体層とを含み、第１、第２および第３の折線で第２の層が谷状に折曲されるように第１、第２および第３の折線の第３の層が除去されてもよい。

この場合、第１、第２および第３の折線で第３の層が除去されることにより、第１の半導体層の第１の格子定数と第２の半導体層の第２の格子定数との差に起因する歪を緩和するように第１、第２および第３の折線で第２の層が谷状に折曲される。

第１の折線と第２の折線との間の長さは第２の折線と第３の折線との間の長さよりも大きくてもよい。

この場合、基板上の第１の領域に対する第２の領域の第２および第３の層の部分の傾斜角度の変化量に比べて基板上の第１の領域に対する第３の領域の第２および第３の層の部分の傾斜角度の変化量が大きくなる。それにより、第１の対向電極と第２の対向電極との間に小さな電圧を印加することにより第３の領域の第２および第３の層の部分の角度を大きく変化させることができる。

第２の発明に係る半導体装置の製造方法は、順に並ぶように配置された第１、第２、第３および第４の領域を有する基板上に第１の層を形成するステップと、第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成するステップと、第２の層上に第３の層を形成するステップと、基板上に第１の領域に並ぶように係止部を設けるステップと、第１の領域と第２の領域との境界部に第１の折線を形成し、第２の領域と第３の領域との境界部に第２の折線を形成し、第３の領域と第４の領域との境界部に第３の折線を形成するステップと、第１の領域および第２の領域にそれぞれ第１および第２の対向電極を設けるステップと、第１の折線を除く部分で第２、第３および第４の領域を取り囲むように第３、第２および第１の層を除去するステップと、第２、第３および第４の領域における第１の層を選択的に除去することにより、第２、第３および第４の領域における第２および第３の層の部分を基板から離間させ、第２の層に作用する歪により第２の層を第１、第２および第３の折線で谷状に折曲し、第４の領域の第２および第３の層の端部を係止部により係止させるとともに、第１の対向電極と第２の対向電極を対向させるステップとを備えたものである。

本発明に係る半導体装置の製造方法によれば、第１の折線を除く部分で第２、第３および第４の領域を取り囲むように第３、第２および第１の層が除去され、第２、第３および第４の領域における第１の層が選択的に除去される。それにより、第２、第３および第４の領域における第２および第３の層の部分が基板から離間する。

また、第２の層に作用する歪により第２の層が第１、第２および第３の折線で谷状に折曲される。それにより、第４の領域の第２および第３の層の端部が係止部により係止されるとともに、第１の対向電極と第２の対向電極とが対向する。

この場合、第１の対向電極と第２の対向電極との間に電圧を印加することにより、第１の対向電極と第２の対向電極との間に静電力が働く。それにより、第１の折線を軸として第２の領域の第２および第３の層の部分が回動し、基板上の第１の領域に対する第２の領域の第２および第３の層の部分の傾斜角度が小さくなる。その結果、第２の折線が基板に近づくように移動するとともに、第３の折線を軸として第３の領域の第２および第３の層の部分が回動し、基板上の第１の領域に対する第３の領域の第２および第３の層の部分の傾斜角度が大きくなる。

このように、第１の対向電極と第２の対向電極との間に印加する電圧を変化させることにより第３の領域の第２および第３の層の部分からなる部材を基板上の第１の領域に対して大きな角度傾斜させることが可能となる。

また、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層が第１、第２および第３の折線で谷状に折曲されるので、手動組み立てまたは複雑な組み立て機構を必要とすることなく部材を大きな角度傾斜させる構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。

本発明によれば、手動組み立てまたは複雑な組み立て機構を必要とすることなく部材を大きな角度傾斜させる構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。

図１（ａ），（ｂ）は本発明の一実施の形態における半導体装置の構成および動作を説明するための模式的断面図である。

図１において、基板１上のプレート５００にヒンジ３１０を介して矩形のプレート５１０が連結され、プレート５１０にヒンジ３２０を介して後述する凸形のプレート５２０が連結され、プレート５２０にヒンジ３３０，３４０を介して後述する凹形のプレート５３０が連結されている。プレート５２０は、マイクロミラーとして働く。また、基板１上に係止片５４０がヒンジ３５０を介して起立している。なお、ヒンジ３３０，３４０は、後述する図５および図６に示されるように凸形のプレート５２０の凸部の両側に設けられている。

プレート５００上に矩形の静電板１２２が設けられ、プレート５１０上に矩形の静電板２２２が設けられている。

ヒンジ３１０とヒンジ３２０との間の長さＬ１は、ヒンジ３２０とヒンジ３３０，３４０との間の長さＬ２よりも小さい。

ヒンジ３１０，３２０，３３０，３４０が谷状に折曲され、プレート５３０の端部が係止片５４０により係止される。通常は、図１（ａ）に示すように、ヒンジ３２０が上に凸に折曲された状態になっている。それにより、プレート５１０が基板１の表面に対して傾斜した状態でプレート５００に対向し、静電板２２２が静電板１２２に対して傾斜した状態で対向する。

後述するように、静電板１２２と静電板２２２との間に電圧が印加されると、静電板１２２と静電板２２２との間に静電力が作用する。それにより、図１（ｂ）に示すように、静電板２２２が静電板１２２に近づくようにヒンジ３１０を中心として基板１に対するプレート５１０の傾斜角度が小さくなり、プレート５１０がプレート５００に対して平行になる。それにより、ヒンジ３２０が下に凸に折曲されるとともに、ヒンジ３３０，３４０を中心として基板１に対するプレート５２０の傾斜角度が大きくなる。

図２〜図６は図１の半導体装置１００の製造方法を示す工程図であり、（ａ）は模式的平面図、（ｂ）は（ａ）のＡ−Ａ線拡大断面図である。

まず、図２に示すように、ＧａＡｓからなる基板１上に、ＧａＡｓからなるバッファ層２、ＡｌＧａＡｓからなる犠牲層（sacrificial層）３、歪層（strain層）４および構成要素層（component層）５を順にエピタキシャル成長させる。

これらのバッファ層２、犠牲層３、歪層４および構成要素層５は、ＭＢＥ法（分子線エピタキシャル成長法）、ＭＯＣＶＤ法（有機金属化学的気相成長法）、ＣＶＤ法（化学的気相成長法）等のエピタキシャル成長技術を用いて形成される。

歪層４は、厚さ数ｎｍ〜数十ｎｍのＩｎＧａＡｓ層４１および厚さ数ｎｍ〜数十ｎｍのＧａＡｓ層４２により構成される。ＩｎＧａＡｓ層４１の格子定数は、ＧａＡｓ層４２の格子定数よりも大きい。そのため、歪層４に格子定数の差による歪が発生する。歪層４の働きについては後述する。

また、構成要素層５は、分布反射膜（Distributed Bragg Reflector:以下、ＤＢＲ膜と呼ぶ）により構成される。ＤＢＲ膜は、複数のＡｌＧａＡｓ層と複数のＧａＡｓ層とが交互に積層されてなる積層構造を有する。ＡｌＧａＡｓ層およびＧａＡｓ層の周期は例えば４〜２０である。

なお、ＡｌＡｓを酸化することにより得られる酸化アルミニウム層とＡｌＧａＡｓ層とを交互に積層することにより構成要素層５を構成してもよい。また、構成要素層５がＧａＡｓプレートからなってもよい。

なお、歪層４と構成要素層５との間に、例えば厚さ１５０ｎｍのＡｌ_0.58Ｇａ_0.42Ａｓからなるエッチング停止層を設けてもよい。また、構成要素層５上に、例えば厚さ１０ｎｍのＩｎＧａＡｓからなる歪補償層（strain compensation層）および例えば厚さ１０ｎｍのＧａＡｓからなるキャップ層を設けてもよい。歪補償層は、後の工程で剥離された構成要素層５の変形を防止するために設けられる。キャップ層は、製造工程時におけるＩｎＧａＡｓ中のＩｎの蒸発を防止するために設けられる。

次に、図３に示すように、フォトリソグラフィおよびエッチングにより構成要素層５を除去し、図１のヒンジ３１０，３２０を規定する谷折溝２１，２２を間隔をおいて互いに平行に形成する。谷折溝２１と谷折溝２２との間の長さはＬ１とする。

また、谷折溝２１に対して間隔をおいて平行に図１のヒンジ３３０，３４０を規定する谷折溝２３，２４を形成する。谷折溝２３，２４は互いに間隔をおいて直線上に配置される。谷折溝２２と谷折溝２３，２４との間の長さはＬ２とする。

さらに、谷折溝２１に関して谷折溝２２と反対側において、谷折溝２１に対して間隔をおいて平行に図１の係止片５４０を起立させるための谷折溝２５を形成する。

エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。

次に、図４に示すように、構成要素層５上に金属膜からなる１対の電極パッド１２０，２２０を形成する。また、構成要素層５上の谷折溝２１と谷折溝２５との間に金属膜からなる静電板１２２を形成し、構成要素層５上の谷折溝２１と谷折溝２２との間に金属膜からなる静電板２２２を形成する。配線層１２１により電極パッド１２０と静電板１２２とが電気的に接続され、配線層２２１により電極パッド２２０と静電板２２２とが電気的に接続される。

配線層２２１は、図１のヒンジ３１０と交差するため、電極パッド１２０，２２０および静電板１２２，２２２に比べて小さな厚みを有する。

本実施の形態の半導体装置１００では、静電板１２２，２２２に静電力を発生させるために、電極パッド１２０，２２０間に電圧が印加されるが、配線層１２１，２２１に電流は流れない。そのため、配線層２２１の厚さを薄くすることにより、ヒンジ３１０の湾曲が可能になるとともにヒンジ３１０の湾曲による配線層２２１の切れを防止することができる。電極パッド１２０，２２０は、ワイヤボンディングを確実にするために、ある程度大きな厚みを有することが好ましい。なお、配線層１２１の厚さは、配線層２２１の厚さと同じでもよく、あるいは電極パッド１２０，２２０の厚さと同じでもよい。

例えば、配線層１２１，２２１は、厚さ４ｎｍのＴｉ（チタン）および厚さ４０ｎｍのＡｕ（金）の積層構造からなる。電極パッド１２０，２２０および静電板１２２，２２２は、厚さ４ｎｍのＴｉおよび厚さ２００ｎｍのＡｕの積層構造からなる。そのため、薄い配線層１２１，２２１の堆積工程は、厚い電極パッド１２０，２２０および静電板１２２，２２２の堆積工程とは別に行われる。

次に、図５に示すように、谷折溝２１と谷折溝２２との間の領域に図１の矩形状のプレート５１０の領域が配置され、谷折溝２２と谷折溝２３，２４との間の領域および谷折溝２３，２４間から突出する領域に図１の凸形のプレート５２０の領域が配置され、凸形のプレート５２０の領域に隣接するように図１の凹形のプレート５３０の領域が配置される。さらに、谷折溝２５に沿うように図１の係止片５４０の領域が配置される。

谷折溝２１，２２，２３，２４を除いてプレート５１０，５２０，５３０の領域を取り囲むようにフォトリソグラフィおよびエッチングにより構成要素層５、歪層４および犠牲層３を除去し、分離溝１１を形成する。それにより、分離溝１１で取り囲まれた構成要素層５が周囲の構成要素層５から分離される。

また、プレート５２０，５３０の領域を互いに分離するようにフォトリソグラフィおよびエッチングにより構成要素層５、歪層４および犠牲層３を除去し、分離溝１２を形成する。

さらに、図１の係止片５４０の領域を取り囲むようにフォトリソグラフィおよびエッチングにより構成要素層５、歪層４および犠牲層３を除去し、分離溝１３を形成する。

これらの場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。

その後、図６に示すように、分離溝１１，１２で取り囲まれた領域における歪層４下の犠牲層３および分離溝１３で取り囲まれた領域における歪層４下の犠牲層３をウェットエッチング法により選択的にエッチングする。その結果、歪層４を構成するＩｎＧａＡｓ層４１とＧａＡｓ層４２との格子定数の差に起因する歪を緩和するように歪層４が図１のヒンジ３１０，３２０，３３０，３４０，３５０として谷折溝２１，２２，２３，２４，２５の下方で谷状に湾曲する。それにより、構成要素層５が谷折溝２１，２２，２３，２４，２５で谷状に折曲される。

図７は図１の半導体装置１００の動作原理を説明するための図である。図７において、図１（ａ）に示したように静電板１２２と静電板２２２との間に電圧が印加されていない場合のプレート５１０，５２０を実線で示し、図１（ｂ）に示したように静電板１２２と静電板２２２との間に電圧が印加されている場合のプレート５１０，５２０を破線で示す。

静電板１２２と静電板２２２との間に電圧が印加されていない場合には、プレート５１０が基板１の表面に対して傾斜した状態でプレート５００に対向している。

静電板１２２と静電板２２２との間に電圧が印加されると、静電板１２２と静電板２２２との間に静電力が作用し、ヒンジ３１０を中心として基板１に対するプレート５１０の傾斜角度が小さくなり、プレート５１０がプレート５００に対して平行に近づく。それにより、ヒンジ３２０が矢印Ｒで示すように移動するとともに、ヒンジ３３０，３４０を中心として基板１に対するプレート５２０の傾斜角度が大きくなる。

ここで、プレート５１０の角度の変化量をθ１とし、プレート５２０の角度の変化量をθ２とする。ヒンジ３１０とヒンジ３２０との間の長さＬ１がヒンジ３２０とヒンジ３３０，３４０との間の長さＬ２よりも大きいため、プレート５２０の角度の変化量θ２は、プレート５１０の角度の変化量θ１に比べて大きくなる。それにより、プレート５２０を基板１の表面に対して平行な状態から垂直な状態まで傾斜させることが可能となる。

このように、本実施の形態に係る半導体装置１００においては、プレート５１０の小さな角度変化をプレート５２０の大きな角度変化に増幅することができる。

この場合、静電板１２２と静電板２２２との間に小さな電圧を印加することによりプレート５２０の角度を大きく変化させることができる。

また、静電板１２２と静電板２２２との間に印加する電圧とプレート５２０の角度の変化量θ２とはほぼ比例関係を有する。したがって、プレート５２０の傾斜角度を正確に制御することができる。

本実施の形態に係る半導体装置１００を用いると、光ビームの方向を広い角度範囲にわたって変化させることが可能となる。

なお、上記実施の形態では、複数のプレートが谷状に折曲可能なヒンジにより連結されているが、複数のプレートの一部が山状に折曲可能なヒンジにより連結されてもよい。その場合には、以下に説明するように、歪層４として３層の半導体層の積層構造を用いる。

図８は歪層の構成の他の例を示す模式的断面図であり、（ａ）は折曲されていない状態を示し、（ｂ）は山状に折曲された状態を示し、（ｃ）は谷状に折曲された状態を示す。

図８（ａ）に示すように、歪層４は、厚さ数ｎｍ〜数十ｎｍのＧａＡｓ層４２が厚さ数ｎｍ〜数十ｎｍの第１のＩｎＧａＡｓ層４１ａおよび厚さ数ｎｍ〜数十ｎｍの第２のＩｎＧａＡｓ層４１ｂにより挟まれた構造を有する。第２のＩｎＧａＡｓ層４１ｂは第１のＩｎＧａＡｓ層４１ａよりも大きな厚みを有する。第２のＩｎＧａＡｓ層４１ｂ上に構成要素層５が形成される。

この場合、第１のＩｎＧａＡｓ層４１ａおよび第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２に比べて大きな格子定数を有するので、第１のＩｎＧａＡｓ層４１ａはＧａＡｓ層４２を上方に湾曲させるように作用し、第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２を下方に湾曲させるように作用する。この状態では、第２のＩｎＧａＡｓ層４１ｂ上に構成要素層５が形成されているため、歪層４は湾曲しない。

図８（ｂ）に示すように、構成要素層５を第２のＩｎＧａＡｓ層４１ｂが露出するまでエッチングすると、第１のＩｎＧａＡｓ層４１ａの厚みが第２のＩｎＧａＡｓ層４１ｂの厚みに比べて小さいので、第２のＩｎＧａＡｓ層４１ｂがＧａＡｓ層４２を下方に湾曲させるように作用する。それにより、構成要素層５がエッチング部分で山状に折曲される。

図８（ｃ）に示すように、構成要素層５および第２のＩｎＧａＡｓ層４１ｂをＧａＡｓ層４２が露出するまでエッチングすると、第１のＩｎＧａＡｓ層４１ａはＧａＡｓ層４２を上方に湾曲させるように作用する。それにより、構成要素層５がエッチング部分で谷状に折曲される。

このように、歪層４を用いるとともにエッチング深さを調整することにより、構成要素層５を谷状および山状に折曲することができる。

この場合、第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂの厚さ、ＧａＡｓ層４２の厚さおよび第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂにおけるＩｎ組成比を最適に選択することにより、構成要素層５を所望の角度で折曲することができる。

本実施の形態に係る半導体装置１００は、光ビームの角度を大きく変化させることができるので、走査ミラー、光学スイッチ、光スキャナ、投射型表示装置に用いることができる。また、本実施の形態に係る複数の半導体装置１００を用いることにより対象物を搬送する搬送装置を構成することができる。さらに、本実施の形態に係る半導体装置１００は、ロボットの脚に用いることができる。また、本実施の形態に係る複数の半導体装置１００は、バラクタに用いることができる。

なお、上記実施の形態において、犠牲層３が第１の層に相当し、歪層４が第２の層に相当し、構成要素層５が第３の層に相当する。また、ＩｎＧａＡｓ層４１が第１の半導体層に相当し、ＧａＡｓ層４２が第２の半導体層に相当する。さらに、プレート５００の領域が第１の領域に相当し、プレート５１０の領域が第２の領域に相当し、プレート５２０の領域が第３の領域に相当し、プレート５３０の領域が第４の領域に相当する。さらに、ヒンジ３１０が第１の折線に相当し、ヒンジ３２０が第２の折線に相当し、ヒンジ３３０，３４０が第３の折線に相当する。

上記実施の形態の半導体装置は、通常のフォトリソグラフィ、エッチング、エピタキシャル成長等のプレーナ技術により容易かつ安価に製造することができる。

上記実施の形態では、係止部として構成要素層５の一部を起立させることにより係止片５４０を形成しているが、これに限定されず、係止部として構成要素層５上に半導体、金属、樹脂等からなる突起部を設けてもよい。

また、プレート５１０，５２０，５３０の形状は、上記実施の形態に限定されず、他の形状を用いてもよい。例えば、プレート５２０，５３０をそれぞれ矩形に形成してもよい。

また、実施の形態では、歪層４としてＩｎＧａＡｓ層とＧａＡｓ層との積層構造を用いているが、これに限定されず、異なる格子定数を有する種々の半導体層の組み合わせを用いることができる。歪層として他のIII −Ｖ族化合物半導体の積層構造、II−VI族化合物半導体の積層構造を用いてもよい。また、歪層としてＳｉ（シリコン）およびＧｅ（ゲルマニウム）を含む半導体層の積層構造を用いてもよい。

また、上記実施の形態では、ＧａＡｓからなる基板を用いているが、犠牲層、歪層および構成要素層の材料を考慮してＳｉ基板等の他の基板を用いてもよい。

さらに、上記実施の形態では、犠牲層の材料としてＡｌＧａＡｓを用いているが、これに限定されず、選択エッチングを考慮して他の材料を用いてもよい。

また、構成要素層の材料も上記実施の形態に限定されず、任意の材料を用いることができる。

本発明は、種々の光学素子、光学装置、光学システム、種々の駆動素子、駆動装置、駆動システム等に利用することができる。

本発明の一実施の形態における半導体装置の構成および動作を説明するための模式的断面図である。 図１の半導体装置の製造方法を示す工程図である。 図１の半導体装置の製造方法を示す工程図である。 図１の半導体装置の製造方法を示す工程図である。 図１の半導体装置の製造方法を示す工程図である。 図１の半導体装置の製造方法を示す工程図である。 図１の半導体装置の動作原理を説明するための図である。 歪層の構成の他の例を示す模式的断面図である。

符号の説明

１ 基板
２ バッファ層
３ 犠牲層
４ 歪層
５ 構成要素層
１１，１２ 分離溝
２１，２２，２３，２４，２５ 谷折溝
４１ ＩｎＧａＡｓ層
４１ａ 第１のＩｎＧａＡｓ層
４１ｂ 第２のＩｎＧａＡｓ層
４２ ＧａＡｓ層
１００ 半導体装置
１２０，２２０ 電極パッド
１２１，２２１ 配線層
１２２，２２２ 静電板
３１０，３２０，３３０，３４０，３５０ ヒンジ
５００，５１０，５２０，５３０ プレート
５４０ 係止部

Claims (6)

1. 基板と、
   前記基板上に設けられた積層構造とを備え、
   前記基板上に係止部、第１、第２、第３および第４の領域が順に並ぶように配置され、
   前記積層構造は、第１の層、第２の層および第３の層を順に含み、
   前記第２の層は、異なる格子定数を有する複数の半導体層を含み、
   前記第１の領域と前記第２の領域との境界部に第１の折線が形成され、前記第２の領域と前記第３の領域との境界部に第２の折線が形成され、前記第３の領域と前記第４の領域との境界部に第３の折線が形成され、
   前記第１の領域上に第１の対向電極が設けられ、前記第２の領域上に第２の対向電極が設けられ、
   前記第１の折線を除く部分で前記第２、第３および第４の領域を取り囲むように前記第３、第２および第１の層が除去され、前記第２、第３および第４の領域における前記第１の層が選択的に除去されることにより、前記第２、第３および第４の領域における前記第２および第３の層の部分が前記基板から離間し、
   前記第２の層に作用する歪により前記第２の層が前記第１、第２および第３の折線で谷状に折曲されることにより、前記第４の領域の前記第２および第３の層の端部が前記係止部により係止されるとともに、前記第１の対向電極と前記第２の対向電極とが対向することを特徴とする半導体装置。
2. 前記第３の領域は、前記第４の領域側に凸部を有する凸形に形成され、
   前記第４の領域は、前記第３の領域の前記凸部に対応する凹部を有する凹形に形成され、
   前記第３の領域の前記凸部の両側に前記第３の折線が形成され、
   前記第３の領域の前記凸部と前記第４の領域の前記凹部との境界部において前記第３および第２の層が除去されたことを特徴とする請求項１記載の半導体装置。
3. 前記第１、第２、第３および第４の折線は略平行に設けられたことを特徴とする請求項１または２記載の半導体装置。
4. 前記第２の層は、第１の格子定数を有する第１の半導体層と、前記第１の格子定数よりも小さい第２の格子定数を有する第２の半導体層とを含み、
   前記第１、第２および第３の折線で前記第２の層が谷状に折曲されるように前記第１、第２および第３の折線の前記第３の層が除去されたことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記第１の折線と前記第２の折線との間の長さは前記第２の折線と前記第３の折線との間の長さよりも大きいことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 順に並ぶように配置された第１、第２、第３および第４の領域を有する基板上に第１の層を形成するステップと、
   前記第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成するステップと、
   前記第２の層上に第３の層を形成するステップと、
   前記基板上に前記第１の領域に並ぶように係止部を設けるステップと、
   前記第１の領域と前記第２の領域との境界部に第１の折線を形成し、前記第２の領域と前記第３の領域との境界部に第２の折線を形成し、前記第３の領域と前記第４の領域との境界部に第３の折線を形成するステップと、
   前記第１の領域および第２の領域にそれぞれ第１および第２の対向電極を設けるステップと、
   前記第１の折線を除く部分で前記第２、第３および第４の領域を取り囲むように前記第３、第２および第１の層を除去するステップと、
   前記第２、第３および第４の領域における前記第１の層を選択的に除去することにより、前記第２、第３および第４の領域における前記第２および第３の層の部分を前記基板から離間させ、前記第２の層に作用する歪により前記第２の層を前記第１、第２および第３の折線で谷状に折曲し、前記第４の領域の前記第２および第３の層の端部を前記係止部により係止させるとともに、前記第１の対向電極と前記第２の対向電極を対向させるステップとを備えたことを特徴とする半導体装置の製造方法。

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