JP2005238337A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 部材を大きな角度傾斜させることが可能な構造を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
【解決手段】 基板1上のプレート500にヒンジ310を介して矩形のプレート510が連結され、プレート510にヒンジ320を介して凸形のプレート520が連結され、プレート520にヒンジ330,340を介して凹形のプレート530が連結されている。プレート500上に矩形の静電板122が設けられ、プレート510上に矩形の静電板222が設けられている。ヒンジ310,320,330,340が谷状に折曲され、プレート530の端部が係止片540により係止される。静電板122と静電板222との間に電圧が印加されると、基板1に対するプレート510の傾斜角度が小さくなり、基板1に対するプレート520の傾斜角度が大きくなる。
【選択図】 図1
【解決手段】 基板1上のプレート500にヒンジ310を介して矩形のプレート510が連結され、プレート510にヒンジ320を介して凸形のプレート520が連結され、プレート520にヒンジ330,340を介して凹形のプレート530が連結されている。プレート500上に矩形の静電板122が設けられ、プレート510上に矩形の静電板222が設けられている。ヒンジ310,320,330,340が谷状に折曲され、プレート530の端部が係止片540により係止される。静電板122と静電板222との間に電圧が印加されると、基板1に対するプレート510の傾斜角度が小さくなり、基板1に対するプレート520の傾斜角度が大きくなる。
【選択図】 図1
Description
本発明は、起立構造を有する半導体装置およびその製造方法に関する。
起立構造を有するマイクロ光学ベンチが、シリコンを用いたMEMS(マイクロエレクトロ・メカニカル・システム)技術により実現されている。このMEMS技術を用いて、例えば、レーザ走査ディスプレイのための共振マイクロスキャナ、可動マイクロ反射器、半導体レーザの外部共振器のための走査マイクロミラー等を作製することが報告されている(非特許文献1および2参照)。
この従来のMEMS技術では、積層された半導体層の一部をエッチングにより剥離させた後、剥離した部分をスライドさせて起立させるとともにヒンジで接合することにより、起立構造を形成している。この起立構造を用いて基板上に所定の角度で起立したミラーが構成される。このようなミラーは、くし型ドライバ(comb driver)またはスライディング機構により操作される。
しかしながら、従来のMEMS技術を用いて半導体により起立構造を作製する場合、剥離した半導体層をスライドさせる際に磨耗が生じる。また、半導体層を所定の位置まで正確にスライドさせることは困難である。そのため、起立構造を構成する各部材の角度および位置を正確に制御することが困難であるとともに、作業性が悪い。また、従来のMEMS技術では、半導体層を大きな角度傾斜させることができる構造を作製することは困難である。
一方、本発明者らは、格子定数の異なる複数の半導体層の積層構造を用いて起立構造を有する半導体装置を製造する方法を提案している(特許文献1参照)。
特開2001−260092号公報
P.Rai-Choudhury, "MEMS and MOEMS: Technology and applications", SPIE Press, Washington (2000), p.256
A. Jain et al., Abstracts of Int. Conf. Opt. MEMS, Hawaii, August 18-21, 2003, p.14
上記の半導体装置およびその製造方法によれば、起立構造を構成する各部材の角度および位置を正確に制御することができる。
そこで、この方法を用いて光学スキャナ、アクチュエータ等の種々の装置に応用可能な半導体装置を容易に作製することが望まれる。特に、ミラー等の部材を大きな角度傾斜させることが可能な構造を容易に作製することが望まれる。
本発明の目的は、部材を大きな角度傾斜させることが可能な構造を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
第1の発明に係る半導体装置は、基板と、基板上に設けられた積層構造とを備え、基板上に係止部、第1、第2、第3および第4の領域が順に並ぶように配置され、積層構造は、第1の層、第2の層および第3の層を順に含み、第2の層は、異なる格子定数を有する複数の半導体層を含み、第1の領域と第2の領域との境界部に第1の折線が形成され、第2の領域と第3の領域との境界部に第2の折線が形成され、第3の領域と第4の領域との境界部に第3の折線が形成され、第1の領域上に第1の対向電極が設けられ、第2の領域上に第2の対向電極が設けられ、第1の折線を除く部分で第2、第3および第4の領域を取り囲むように第3、第2および第1の層が除去され、第2、第3および第4の領域における第1の層が選択的に除去されることにより、第2、第3および第4の領域における第2および第3の層の部分が基板から離間し、第2の層に作用する歪により第2の層が第1、第2および第3の折線で谷状に折曲されることにより、第4の領域の第2および第3の層の端部が係止部により係止されるとともに、第1の対向電極と第2の対向電極とが対向するものである。
本発明に係る半導体装置においては、第1の折線を除く部分で第2、第3および第4の領域を取り囲むように第3、第2および第1の層が除去され、第2、第3および第4の領域における第1の層が選択的に除去される。それにより、第2、第3および第4の領域における第2および第3の層の部分が基板から離間する。
また、第2の層に作用する歪により第2の層が第1、第2および第3の折線で谷状に折曲される。それにより、第4の領域の第2および第3の層の端部が係止部により係止されるとともに、第1の対向電極と第2の対向電極とが対向する。
この場合、第1の対向電極と第2の対向電極との間に電圧を印加することにより、第1の対向電極と第2の対向電極との間に静電力が働く。それにより、第1の折線を軸として第2の領域の第2および第3の層の部分が回動し、基板上の第1の領域に対する第2の領域の第2および第3の層の部分の傾斜角度が小さくなる。その結果、第2の折線が基板に近づくように移動するとともに、第3の折線を軸として第3の領域の第2および第3の層の部分が回動し、基板上の第1の領域に対する第3の領域の第2および第3の層の部分の傾斜角度が大きくなる。
このように、第1の対向電極と第2の対向電極との間に印加する電圧を変化させることにより第3の領域の第2および第3の層の部分からなる部材を基板上の第1の領域に対して大きな角度傾斜させることが可能となる。
また、第2の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第2の層が第1、第2および第3の折線で谷状に折曲されるので、手動組み立てまたは複雑な組み立て機構を必要とすることなく部材を大きな角度傾斜させる構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
第3の領域は、第4の領域側に凸部を有する凸形に形成され、第4の領域は、第3の領域の凸部に対応する凹部を有する凹形に形成され、第3の領域の凸部の両側に第3の折線が形成され、第3の領域の凸部と第4の領域の凹部との境界部において第3および第2の層が除去されてもよい。
この場合、凸形の第3の領域を凹形の第4の領域に対して第3の折線で谷状に折曲することができる。
第1、第2、第3および第4の折線は略平行に設けられてもよい。この場合、第1の対向電極と第2の対向電極との間に電圧を印加することにより基板上の第1の領域に対する第2の領域の第2および第3の層の部分の傾斜角度を正確に制御することが可能となる。
第2の層は、第1の格子定数を有する第1の半導体層と、第1の格子定数よりも小さい第2の格子定数を有する第2の半導体層とを含み、第1、第2および第3の折線で第2の層が谷状に折曲されるように第1、第2および第3の折線の第3の層が除去されてもよい。
この場合、第1、第2および第3の折線で第3の層が除去されることにより、第1の半導体層の第1の格子定数と第2の半導体層の第2の格子定数との差に起因する歪を緩和するように第1、第2および第3の折線で第2の層が谷状に折曲される。
第1の折線と第2の折線との間の長さは第2の折線と第3の折線との間の長さよりも大きくてもよい。
この場合、基板上の第1の領域に対する第2の領域の第2および第3の層の部分の傾斜角度の変化量に比べて基板上の第1の領域に対する第3の領域の第2および第3の層の部分の傾斜角度の変化量が大きくなる。それにより、第1の対向電極と第2の対向電極との間に小さな電圧を印加することにより第3の領域の第2および第3の層の部分の角度を大きく変化させることができる。
第2の発明に係る半導体装置の製造方法は、順に並ぶように配置された第1、第2、第3および第4の領域を有する基板上に第1の層を形成するステップと、第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層を形成するステップと、第2の層上に第3の層を形成するステップと、基板上に第1の領域に並ぶように係止部を設けるステップと、第1の領域と第2の領域との境界部に第1の折線を形成し、第2の領域と第3の領域との境界部に第2の折線を形成し、第3の領域と第4の領域との境界部に第3の折線を形成するステップと、第1の領域および第2の領域にそれぞれ第1および第2の対向電極を設けるステップと、第1の折線を除く部分で第2、第3および第4の領域を取り囲むように第3、第2および第1の層を除去するステップと、第2、第3および第4の領域における第1の層を選択的に除去することにより、第2、第3および第4の領域における第2および第3の層の部分を基板から離間させ、第2の層に作用する歪により第2の層を第1、第2および第3の折線で谷状に折曲し、第4の領域の第2および第3の層の端部を係止部により係止させるとともに、第1の対向電極と第2の対向電極を対向させるステップとを備えたものである。
本発明に係る半導体装置の製造方法によれば、第1の折線を除く部分で第2、第3および第4の領域を取り囲むように第3、第2および第1の層が除去され、第2、第3および第4の領域における第1の層が選択的に除去される。それにより、第2、第3および第4の領域における第2および第3の層の部分が基板から離間する。
また、第2の層に作用する歪により第2の層が第1、第2および第3の折線で谷状に折曲される。それにより、第4の領域の第2および第3の層の端部が係止部により係止されるとともに、第1の対向電極と第2の対向電極とが対向する。
この場合、第1の対向電極と第2の対向電極との間に電圧を印加することにより、第1の対向電極と第2の対向電極との間に静電力が働く。それにより、第1の折線を軸として第2の領域の第2および第3の層の部分が回動し、基板上の第1の領域に対する第2の領域の第2および第3の層の部分の傾斜角度が小さくなる。その結果、第2の折線が基板に近づくように移動するとともに、第3の折線を軸として第3の領域の第2および第3の層の部分が回動し、基板上の第1の領域に対する第3の領域の第2および第3の層の部分の傾斜角度が大きくなる。
このように、第1の対向電極と第2の対向電極との間に印加する電圧を変化させることにより第3の領域の第2および第3の層の部分からなる部材を基板上の第1の領域に対して大きな角度傾斜させることが可能となる。
また、第2の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第2の層が第1、第2および第3の折線で谷状に折曲されるので、手動組み立てまたは複雑な組み立て機構を必要とすることなく部材を大きな角度傾斜させる構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
本発明によれば、手動組み立てまたは複雑な組み立て機構を必要とすることなく部材を大きな角度傾斜させる構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
図1(a),(b)は本発明の一実施の形態における半導体装置の構成および動作を説明するための模式的断面図である。
図1において、基板1上のプレート500にヒンジ310を介して矩形のプレート510が連結され、プレート510にヒンジ320を介して後述する凸形のプレート520が連結され、プレート520にヒンジ330,340を介して後述する凹形のプレート530が連結されている。プレート520は、マイクロミラーとして働く。また、基板1上に係止片540がヒンジ350を介して起立している。なお、ヒンジ330,340は、後述する図5および図6に示されるように凸形のプレート520の凸部の両側に設けられている。
プレート500上に矩形の静電板122が設けられ、プレート510上に矩形の静電板222が設けられている。
ヒンジ310とヒンジ320との間の長さL1は、ヒンジ320とヒンジ330,340との間の長さL2よりも小さい。
ヒンジ310,320,330,340が谷状に折曲され、プレート530の端部が係止片540により係止される。通常は、図1(a)に示すように、ヒンジ320が上に凸に折曲された状態になっている。それにより、プレート510が基板1の表面に対して傾斜した状態でプレート500に対向し、静電板222が静電板122に対して傾斜した状態で対向する。
後述するように、静電板122と静電板222との間に電圧が印加されると、静電板122と静電板222との間に静電力が作用する。それにより、図1(b)に示すように、静電板222が静電板122に近づくようにヒンジ310を中心として基板1に対するプレート510の傾斜角度が小さくなり、プレート510がプレート500に対して平行になる。それにより、ヒンジ320が下に凸に折曲されるとともに、ヒンジ330,340を中心として基板1に対するプレート520の傾斜角度が大きくなる。
図2〜図6は図1の半導体装置100の製造方法を示す工程図であり、(a)は模式的平面図、(b)は(a)のA−A線拡大断面図である。
まず、図2に示すように、GaAsからなる基板1上に、GaAsからなるバッファ層2、AlGaAsからなる犠牲層(sacrificial層)3、歪層(strain層)4および構成要素層(component層)5を順にエピタキシャル成長させる。
これらのバッファ層2、犠牲層3、歪層4および構成要素層5は、MBE法(分子線エピタキシャル成長法)、MOCVD法(有機金属化学的気相成長法)、CVD法(化学的気相成長法)等のエピタキシャル成長技術を用いて形成される。
歪層4は、厚さ数nm〜数十nmのInGaAs層41および厚さ数nm〜数十nmのGaAs層42により構成される。InGaAs層41の格子定数は、GaAs層42の格子定数よりも大きい。そのため、歪層4に格子定数の差による歪が発生する。歪層4の働きについては後述する。
また、構成要素層5は、分布反射膜(Distributed Bragg Reflector:以下、DBR膜と呼ぶ)により構成される。DBR膜は、複数のAlGaAs層と複数のGaAs層とが交互に積層されてなる積層構造を有する。AlGaAs層およびGaAs層の周期は例えば4〜20である。
なお、AlAsを酸化することにより得られる酸化アルミニウム層とAlGaAs層とを交互に積層することにより構成要素層5を構成してもよい。また、構成要素層5がGaAsプレートからなってもよい。
なお、歪層4と構成要素層5との間に、例えば厚さ150nmのAl0.58Ga0.42Asからなるエッチング停止層を設けてもよい。また、構成要素層5上に、例えば厚さ10nmのInGaAsからなる歪補償層(strain compensation層)および例えば厚さ10nmのGaAsからなるキャップ層を設けてもよい。歪補償層は、後の工程で剥離された構成要素層5の変形を防止するために設けられる。キャップ層は、製造工程時におけるInGaAs中のInの蒸発を防止するために設けられる。
次に、図3に示すように、フォトリソグラフィおよびエッチングにより構成要素層5を除去し、図1のヒンジ310,320を規定する谷折溝21,22を間隔をおいて互いに平行に形成する。谷折溝21と谷折溝22との間の長さはL1とする。
また、谷折溝21に対して間隔をおいて平行に図1のヒンジ330,340を規定する谷折溝23,24を形成する。谷折溝23,24は互いに間隔をおいて直線上に配置される。谷折溝22と谷折溝23,24との間の長さはL2とする。
さらに、谷折溝21に関して谷折溝22と反対側において、谷折溝21に対して間隔をおいて平行に図1の係止片540を起立させるための谷折溝25を形成する。
エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。
次に、図4に示すように、構成要素層5上に金属膜からなる1対の電極パッド120,220を形成する。また、構成要素層5上の谷折溝21と谷折溝25との間に金属膜からなる静電板122を形成し、構成要素層5上の谷折溝21と谷折溝22との間に金属膜からなる静電板222を形成する。配線層121により電極パッド120と静電板122とが電気的に接続され、配線層221により電極パッド220と静電板222とが電気的に接続される。
配線層221は、図1のヒンジ310と交差するため、電極パッド120,220および静電板122,222に比べて小さな厚みを有する。
本実施の形態の半導体装置100では、静電板122,222に静電力を発生させるために、電極パッド120,220間に電圧が印加されるが、配線層121,221に電流は流れない。そのため、配線層221の厚さを薄くすることにより、ヒンジ310の湾曲が可能になるとともにヒンジ310の湾曲による配線層221の切れを防止することができる。電極パッド120,220は、ワイヤボンディングを確実にするために、ある程度大きな厚みを有することが好ましい。なお、配線層121の厚さは、配線層221の厚さと同じでもよく、あるいは電極パッド120,220の厚さと同じでもよい。
例えば、配線層121,221は、厚さ4nmのTi(チタン)および厚さ40nmのAu(金)の積層構造からなる。電極パッド120,220および静電板122,222は、厚さ4nmのTiおよび厚さ200nmのAuの積層構造からなる。そのため、薄い配線層121,221の堆積工程は、厚い電極パッド120,220および静電板122,222の堆積工程とは別に行われる。
次に、図5に示すように、谷折溝21と谷折溝22との間の領域に図1の矩形状のプレート510の領域が配置され、谷折溝22と谷折溝23,24との間の領域および谷折溝23,24間から突出する領域に図1の凸形のプレート520の領域が配置され、凸形のプレート520の領域に隣接するように図1の凹形のプレート530の領域が配置される。さらに、谷折溝25に沿うように図1の係止片540の領域が配置される。
谷折溝21,22,23,24を除いてプレート510,520,530の領域を取り囲むようにフォトリソグラフィおよびエッチングにより構成要素層5、歪層4および犠牲層3を除去し、分離溝11を形成する。それにより、分離溝11で取り囲まれた構成要素層5が周囲の構成要素層5から分離される。
また、プレート520,530の領域を互いに分離するようにフォトリソグラフィおよびエッチングにより構成要素層5、歪層4および犠牲層3を除去し、分離溝12を形成する。
さらに、図1の係止片540の領域を取り囲むようにフォトリソグラフィおよびエッチングにより構成要素層5、歪層4および犠牲層3を除去し、分離溝13を形成する。
これらの場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。
その後、図6に示すように、分離溝11,12で取り囲まれた領域における歪層4下の犠牲層3および分離溝13で取り囲まれた領域における歪層4下の犠牲層3をウェットエッチング法により選択的にエッチングする。その結果、歪層4を構成するInGaAs層41とGaAs層42との格子定数の差に起因する歪を緩和するように歪層4が図1のヒンジ310,320,330,340,350として谷折溝21,22,23,24,25の下方で谷状に湾曲する。それにより、構成要素層5が谷折溝21,22,23,24,25で谷状に折曲される。
図7は図1の半導体装置100の動作原理を説明するための図である。図7において、図1(a)に示したように静電板122と静電板222との間に電圧が印加されていない場合のプレート510,520を実線で示し、図1(b)に示したように静電板122と静電板222との間に電圧が印加されている場合のプレート510,520を破線で示す。
静電板122と静電板222との間に電圧が印加されていない場合には、プレート510が基板1の表面に対して傾斜した状態でプレート500に対向している。
静電板122と静電板222との間に電圧が印加されると、静電板122と静電板222との間に静電力が作用し、ヒンジ310を中心として基板1に対するプレート510の傾斜角度が小さくなり、プレート510がプレート500に対して平行に近づく。それにより、ヒンジ320が矢印Rで示すように移動するとともに、ヒンジ330,340を中心として基板1に対するプレート520の傾斜角度が大きくなる。
ここで、プレート510の角度の変化量をθ1とし、プレート520の角度の変化量をθ2とする。ヒンジ310とヒンジ320との間の長さL1がヒンジ320とヒンジ330,340との間の長さL2よりも大きいため、プレート520の角度の変化量θ2は、プレート510の角度の変化量θ1に比べて大きくなる。それにより、プレート520を基板1の表面に対して平行な状態から垂直な状態まで傾斜させることが可能となる。
このように、本実施の形態に係る半導体装置100においては、プレート510の小さな角度変化をプレート520の大きな角度変化に増幅することができる。
この場合、静電板122と静電板222との間に小さな電圧を印加することによりプレート520の角度を大きく変化させることができる。
また、静電板122と静電板222との間に印加する電圧とプレート520の角度の変化量θ2とはほぼ比例関係を有する。したがって、プレート520の傾斜角度を正確に制御することができる。
本実施の形態に係る半導体装置100を用いると、光ビームの方向を広い角度範囲にわたって変化させることが可能となる。
なお、上記実施の形態では、複数のプレートが谷状に折曲可能なヒンジにより連結されているが、複数のプレートの一部が山状に折曲可能なヒンジにより連結されてもよい。その場合には、以下に説明するように、歪層4として3層の半導体層の積層構造を用いる。
図8は歪層の構成の他の例を示す模式的断面図であり、(a)は折曲されていない状態を示し、(b)は山状に折曲された状態を示し、(c)は谷状に折曲された状態を示す。
図8(a)に示すように、歪層4は、厚さ数nm〜数十nmのGaAs層42が厚さ数nm〜数十nmの第1のInGaAs層41aおよび厚さ数nm〜数十nmの第2のInGaAs層41bにより挟まれた構造を有する。第2のInGaAs層41bは第1のInGaAs層41aよりも大きな厚みを有する。第2のInGaAs層41b上に構成要素層5が形成される。
この場合、第1のInGaAs層41aおよび第2のInGaAs層41bはGaAs層42に比べて大きな格子定数を有するので、第1のInGaAs層41aはGaAs層42を上方に湾曲させるように作用し、第2のInGaAs層41bはGaAs層42を下方に湾曲させるように作用する。この状態では、第2のInGaAs層41b上に構成要素層5が形成されているため、歪層4は湾曲しない。
図8(b)に示すように、構成要素層5を第2のInGaAs層41bが露出するまでエッチングすると、第1のInGaAs層41aの厚みが第2のInGaAs層41bの厚みに比べて小さいので、第2のInGaAs層41bがGaAs層42を下方に湾曲させるように作用する。それにより、構成要素層5がエッチング部分で山状に折曲される。
図8(c)に示すように、構成要素層5および第2のInGaAs層41bをGaAs層42が露出するまでエッチングすると、第1のInGaAs層41aはGaAs層42を上方に湾曲させるように作用する。それにより、構成要素層5がエッチング部分で谷状に折曲される。
このように、歪層4を用いるとともにエッチング深さを調整することにより、構成要素層5を谷状および山状に折曲することができる。
この場合、第1および第2のInGaAs層41a,41bの厚さ、GaAs層42の厚さおよび第1および第2のInGaAs層41a,41bにおけるIn組成比を最適に選択することにより、構成要素層5を所望の角度で折曲することができる。
本実施の形態に係る半導体装置100は、光ビームの角度を大きく変化させることができるので、走査ミラー、光学スイッチ、光スキャナ、投射型表示装置に用いることができる。また、本実施の形態に係る複数の半導体装置100を用いることにより対象物を搬送する搬送装置を構成することができる。さらに、本実施の形態に係る半導体装置100は、ロボットの脚に用いることができる。また、本実施の形態に係る複数の半導体装置100は、バラクタに用いることができる。
なお、上記実施の形態において、犠牲層3が第1の層に相当し、歪層4が第2の層に相当し、構成要素層5が第3の層に相当する。また、InGaAs層41が第1の半導体層に相当し、GaAs層42が第2の半導体層に相当する。さらに、プレート500の領域が第1の領域に相当し、プレート510の領域が第2の領域に相当し、プレート520の領域が第3の領域に相当し、プレート530の領域が第4の領域に相当する。さらに、ヒンジ310が第1の折線に相当し、ヒンジ320が第2の折線に相当し、ヒンジ330,340が第3の折線に相当する。
上記実施の形態の半導体装置は、通常のフォトリソグラフィ、エッチング、エピタキシャル成長等のプレーナ技術により容易かつ安価に製造することができる。
上記実施の形態では、係止部として構成要素層5の一部を起立させることにより係止片540を形成しているが、これに限定されず、係止部として構成要素層5上に半導体、金属、樹脂等からなる突起部を設けてもよい。
また、プレート510,520,530の形状は、上記実施の形態に限定されず、他の形状を用いてもよい。例えば、プレート520,530をそれぞれ矩形に形成してもよい。
また、実施の形態では、歪層4としてInGaAs層とGaAs層との積層構造を用いているが、これに限定されず、異なる格子定数を有する種々の半導体層の組み合わせを用いることができる。歪層として他のIII −V族化合物半導体の積層構造、II−VI族化合物半導体の積層構造を用いてもよい。また、歪層としてSi(シリコン)およびGe(ゲルマニウム)を含む半導体層の積層構造を用いてもよい。
また、上記実施の形態では、GaAsからなる基板を用いているが、犠牲層、歪層および構成要素層の材料を考慮してSi基板等の他の基板を用いてもよい。
さらに、上記実施の形態では、犠牲層の材料としてAlGaAsを用いているが、これに限定されず、選択エッチングを考慮して他の材料を用いてもよい。
また、構成要素層の材料も上記実施の形態に限定されず、任意の材料を用いることができる。
本発明は、種々の光学素子、光学装置、光学システム、種々の駆動素子、駆動装置、駆動システム等に利用することができる。
1 基板
2 バッファ層
3 犠牲層
4 歪層
5 構成要素層
11,12 分離溝
21,22,23,24,25 谷折溝
41 InGaAs層
41a 第1のInGaAs層
41b 第2のInGaAs層
42 GaAs層
100 半導体装置
120,220 電極パッド
121,221 配線層
122,222 静電板
310,320,330,340,350 ヒンジ
500,510,520,530 プレート
540 係止部
2 バッファ層
3 犠牲層
4 歪層
5 構成要素層
11,12 分離溝
21,22,23,24,25 谷折溝
41 InGaAs層
41a 第1のInGaAs層
41b 第2のInGaAs層
42 GaAs層
100 半導体装置
120,220 電極パッド
121,221 配線層
122,222 静電板
310,320,330,340,350 ヒンジ
500,510,520,530 プレート
540 係止部
Claims (6)
- 基板と、
前記基板上に設けられた積層構造とを備え、
前記基板上に係止部、第1、第2、第3および第4の領域が順に並ぶように配置され、
前記積層構造は、第1の層、第2の層および第3の層を順に含み、
前記第2の層は、異なる格子定数を有する複数の半導体層を含み、
前記第1の領域と前記第2の領域との境界部に第1の折線が形成され、前記第2の領域と前記第3の領域との境界部に第2の折線が形成され、前記第3の領域と前記第4の領域との境界部に第3の折線が形成され、
前記第1の領域上に第1の対向電極が設けられ、前記第2の領域上に第2の対向電極が設けられ、
前記第1の折線を除く部分で前記第2、第3および第4の領域を取り囲むように前記第3、第2および第1の層が除去され、前記第2、第3および第4の領域における前記第1の層が選択的に除去されることにより、前記第2、第3および第4の領域における前記第2および第3の層の部分が前記基板から離間し、
前記第2の層に作用する歪により前記第2の層が前記第1、第2および第3の折線で谷状に折曲されることにより、前記第4の領域の前記第2および第3の層の端部が前記係止部により係止されるとともに、前記第1の対向電極と前記第2の対向電極とが対向することを特徴とする半導体装置。 - 前記第3の領域は、前記第4の領域側に凸部を有する凸形に形成され、
前記第4の領域は、前記第3の領域の前記凸部に対応する凹部を有する凹形に形成され、
前記第3の領域の前記凸部の両側に前記第3の折線が形成され、
前記第3の領域の前記凸部と前記第4の領域の前記凹部との境界部において前記第3および第2の層が除去されたことを特徴とする請求項1記載の半導体装置。 - 前記第1、第2、第3および第4の折線は略平行に設けられたことを特徴とする請求項1または2記載の半導体装置。
- 前記第2の層は、第1の格子定数を有する第1の半導体層と、前記第1の格子定数よりも小さい第2の格子定数を有する第2の半導体層とを含み、
前記第1、第2および第3の折線で前記第2の層が谷状に折曲されるように前記第1、第2および第3の折線の前記第3の層が除去されたことを特徴とする請求項1〜3のいずれかに記載の半導体装置。 - 前記第1の折線と前記第2の折線との間の長さは前記第2の折線と前記第3の折線との間の長さよりも大きいことを特徴とする請求項1〜4のいずれかに記載の半導体装置。
- 順に並ぶように配置された第1、第2、第3および第4の領域を有する基板上に第1の層を形成するステップと、
前記第1の層上に、異なる格子定数を有する複数の半導体層を含む第2の層を形成するステップと、
前記第2の層上に第3の層を形成するステップと、
前記基板上に前記第1の領域に並ぶように係止部を設けるステップと、
前記第1の領域と前記第2の領域との境界部に第1の折線を形成し、前記第2の領域と前記第3の領域との境界部に第2の折線を形成し、前記第3の領域と前記第4の領域との境界部に第3の折線を形成するステップと、
前記第1の領域および第2の領域にそれぞれ第1および第2の対向電極を設けるステップと、
前記第1の折線を除く部分で前記第2、第3および第4の領域を取り囲むように前記第3、第2および第1の層を除去するステップと、
前記第2、第3および第4の領域における前記第1の層を選択的に除去することにより、前記第2、第3および第4の領域における前記第2および第3の層の部分を前記基板から離間させ、前記第2の層に作用する歪により前記第2の層を前記第1、第2および第3の折線で谷状に折曲し、前記第4の領域の前記第2および第3の層の端部を前記係止部により係止させるとともに、前記第1の対向電極と前記第2の対向電極を対向させるステップとを備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004047205A JP2005238337A (ja) | 2004-02-24 | 2004-02-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004047205A JP2005238337A (ja) | 2004-02-24 | 2004-02-24 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005238337A true JP2005238337A (ja) | 2005-09-08 |
Family
ID=35020612
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004047205A Pending JP2005238337A (ja) | 2004-02-24 | 2004-02-24 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005238337A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014512973A (ja) * | 2011-02-11 | 2014-05-29 | プレジデント アンド フェローズ オブ ハーヴァード カレッジ | 3次元構造のモノリシック製作 |
-
2004
- 2004-02-24 JP JP2004047205A patent/JP2005238337A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2014512973A (ja) * | 2011-02-11 | 2014-05-29 | プレジデント アンド フェローズ オブ ハーヴァード カレッジ | 3次元構造のモノリシック製作 |
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