JP2003305696A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003305696A JP2003305696A JP2003033631A JP2003033631A JP2003305696A JP 2003305696 A JP2003305696 A JP 2003305696A JP 2003033631 A JP2003033631 A JP 2003033631A JP 2003033631 A JP2003033631 A JP 2003033631A JP 2003305696 A JP2003305696 A JP 2003305696A
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Abstract
(57)【要約】
【課題】 １対の層を正確に平行に対向させることがで
き、かつ小型化が可能であるとともに容易に製造するこ
とができる半導体装置およびその製造方法を提供するこ
とである。 【解決手段】 主領域５００、第１の補助領域５０１
ａ，５０１ｂおよび第２の補助領域５０２１，５０２ｂ
の上部反射層５が分離溝１１で周辺の領域の上部反射層
５から分離される。第１の補助領域５０１ａ，５０１ｂ
および第２の補助領域５０２ａ，５０２ｂが谷折溝１０
で基板１に対して谷状に折曲されるとともに第１の補助
領域５０１ａ，５０１ｂおよび第２の補助領域５０２
ａ，５０２ｂと主領域５００とが山状に折曲され、主領
域５００の上部反射層５が基板１に対して間隔をもって
平行に対向する。
き、かつ小型化が可能であるとともに容易に製造するこ
とができる半導体装置およびその製造方法を提供するこ
とである。 【解決手段】 主領域５００、第１の補助領域５０１
ａ，５０１ｂおよび第２の補助領域５０２１，５０２ｂ
の上部反射層５が分離溝１１で周辺の領域の上部反射層
５から分離される。第１の補助領域５０１ａ，５０１ｂ
および第２の補助領域５０２ａ，５０２ｂが谷折溝１０
で基板１に対して谷状に折曲されるとともに第１の補助
領域５０１ａ，５０１ｂおよび第２の補助領域５０２
ａ，５０２ｂと主領域５００とが山状に折曲され、主領
域５００の上部反射層５が基板１に対して間隔をもって
平行に対向する。
Description
【０００１】
【発明の属する技術分野】本発明は、対向する１対の層
により構成される半導体装置、層を山折または谷折する
ことにより構成される半導体装置およびその製造方法に
関する。
により構成される半導体装置、層を山折または谷折する
ことにより構成される半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】起立構造を有するマイクロ光学ベンチ
が、シリコンを用いたマイクロマシン技術により実現さ
れている。このマイクロマシン技術を用いて、例えば、
レーザ走査ディスプレイのための共振マイクロスキャ
ナ、可動マイクロ反射器、半導体レーザの外部共振器の
ための走査マイクロミラー等を作製することが報告され
ている。
が、シリコンを用いたマイクロマシン技術により実現さ
れている。このマイクロマシン技術を用いて、例えば、
レーザ走査ディスプレイのための共振マイクロスキャ
ナ、可動マイクロ反射器、半導体レーザの外部共振器の
ための走査マイクロミラー等を作製することが報告され
ている。
【０００３】この従来のマイクロマシン技術では、積層
された半導体層の一部をエッチングにより剥離させた
後、剥離した部分をスライドさせて起立させるとともに
ヒンジ部で接合することにより、起立構造を形成してい
る。この起立構造を用いて基板上に所定の角度で起立し
たミラー等が構成される。
された半導体層の一部をエッチングにより剥離させた
後、剥離した部分をスライドさせて起立させるとともに
ヒンジ部で接合することにより、起立構造を形成してい
る。この起立構造を用いて基板上に所定の角度で起立し
たミラー等が構成される。
【０００４】
【特許文献１】特開２００１−２６００９２号公報
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
マイクロマシン技術を用いて半導体により起立構造を作
製する場合、剥離した半導体層をスライドさせる際に磨
耗が生じる。また、半導体層を所定の位置まで正確にス
ライドさせることは困難である。そのため、起立構造を
構成する各部材の角度および位置を正確に制御すること
が困難であるとともに、作業性が悪い。
マイクロマシン技術を用いて半導体により起立構造を作
製する場合、剥離した半導体層をスライドさせる際に磨
耗が生じる。また、半導体層を所定の位置まで正確にス
ライドさせることは困難である。そのため、起立構造を
構成する各部材の角度および位置を正確に制御すること
が困難であるとともに、作業性が悪い。
【０００６】特に、光共振器では、１対の反射層を正確
に平行に対向させる必要があるため、従来のマイクロマ
シン技術を用いて光共振器を作製することは困難であ
る。
に平行に対向させる必要があるため、従来のマイクロマ
シン技術を用いて光共振器を作製することは困難であ
る。
【０００７】また、層を山折およぴ谷折することにより
複雑な構造を作製することも困難である。
複雑な構造を作製することも困難である。
【０００８】本発明の目的は、１対の層を正確に平行に
対向させることができ、かつ小型化が可能であるととも
に容易に製造することができる半導体装置およびその製
造方法を提供することである。
対向させることができ、かつ小型化が可能であるととも
に容易に製造することができる半導体装置およびその製
造方法を提供することである。
【０００９】本発明の他の目的は、層を山折または谷折
することにより形成され、かつ小型化が可能であるとと
もに容易に製造することができる半導体装置およびその
製造方法を提供することである。
することにより形成され、かつ小型化が可能であるとと
もに容易に製造することができる半導体装置およびその
製造方法を提供することである。
【００１０】
【課題を解決するための手段および発明の効果】第１の
発明に係る半導体装置は、基板上に第１の層、第２の層
および第３の層が順に形成され、第２の層は、異なる格
子定数を有する複数の半導体層の積層構造を含み、第３
の層は、主領域、第１の補助領域および第２の補助領域
を含み、第１および第２の補助領域は、主領域にそれぞ
れ第１および第２の折線部分を介して連接するとともに
周囲の領域にそれぞれ第３および第４の折線部分を介し
て連接し、第１、第２、第３および第４の折線部分は平
行に配置され、第１、第２、第３および第４の折線部分
を除く部分で主領域、第１の補助領域および第２の補助
領域を取り囲むように第３の層から第１の層に至る深さ
の分離溝が形成されるとともに、主領域、第１の補助領
域および第２の補助領域における第１の層が選択的に除
去され、第２の層に作用する歪により第２の層が第３お
よび第４の折線部分で谷状に折曲されかつ第１および第
２の折線部分で山状に折曲され、第１および第２の補助
領域が基板上の第３の層に対して起立し、主領域が基板
に間隔をもって対向するものである。
発明に係る半導体装置は、基板上に第１の層、第２の層
および第３の層が順に形成され、第２の層は、異なる格
子定数を有する複数の半導体層の積層構造を含み、第３
の層は、主領域、第１の補助領域および第２の補助領域
を含み、第１および第２の補助領域は、主領域にそれぞ
れ第１および第２の折線部分を介して連接するとともに
周囲の領域にそれぞれ第３および第４の折線部分を介し
て連接し、第１、第２、第３および第４の折線部分は平
行に配置され、第１、第２、第３および第４の折線部分
を除く部分で主領域、第１の補助領域および第２の補助
領域を取り囲むように第３の層から第１の層に至る深さ
の分離溝が形成されるとともに、主領域、第１の補助領
域および第２の補助領域における第１の層が選択的に除
去され、第２の層に作用する歪により第２の層が第３お
よび第４の折線部分で谷状に折曲されかつ第１および第
２の折線部分で山状に折曲され、第１および第２の補助
領域が基板上の第３の層に対して起立し、主領域が基板
に間隔をもって対向するものである。
【００１１】本発明に係る半導体装置においては、第
１、第２、第３および第４の折線部分を除く部分で主領
域、第１の補助領域および第２の補助領域を取り囲む分
離溝において第３の層、第２の層および第１の層が除去
され、かつ主領域、第１の補助領域および第２の補助領
域における第１の層が除去されているので、主領域が第
１の補助領域および第２の補助領域を介してのみ周囲の
領域につながりつつ解放状態となっている。
１、第２、第３および第４の折線部分を除く部分で主領
域、第１の補助領域および第２の補助領域を取り囲む分
離溝において第３の層、第２の層および第１の層が除去
され、かつ主領域、第１の補助領域および第２の補助領
域における第１の層が除去されているので、主領域が第
１の補助領域および第２の補助領域を介してのみ周囲の
領域につながりつつ解放状態となっている。
【００１２】第２の層の複数の半導体層の格子定数が異
なるため、第２の層に格子定数の差に起因する歪が発生
する。それにより、歪を緩和するように第２の層が第３
の折線部分および第４の折線部分で谷状に折曲されかつ
第１の折線部分および第２の折線部分で山状に折曲され
る。したがって、第１の補助領域および第２の補助領域
が基板上の第３の層に対して起立するとともに、主領域
が基板に対して間隔をもって対向する。
なるため、第２の層に格子定数の差に起因する歪が発生
する。それにより、歪を緩和するように第２の層が第３
の折線部分および第４の折線部分で谷状に折曲されかつ
第１の折線部分および第２の折線部分で山状に折曲され
る。したがって、第１の補助領域および第２の補助領域
が基板上の第３の層に対して起立するとともに、主領域
が基板に対して間隔をもって対向する。
【００１３】このように、主領域、第１の補助領域、第
２の補助領域および基板が平行四辺形を保ちつつ第２の
層が谷折および山折されるので、主領域を基板に対して
正確に平行に対向させることができる。
２の補助領域および基板が平行四辺形を保ちつつ第２の
層が谷折および山折されるので、主領域を基板に対して
正確に平行に対向させることができる。
【００１４】また、複数の半導体層の格子定数の差に起
因する歪を緩和するように第２の層が自動的に折曲され
る。そのため、簡単なプロセスで対向する１対の反射層
からなる小型の半導体装置を容易に作製することができ
る。
因する歪を緩和するように第２の層が自動的に折曲され
る。そのため、簡単なプロセスで対向する１対の反射層
からなる小型の半導体装置を容易に作製することができ
る。
【００１５】第３の層は第１の反射層を含み、基板と第
１の層との間に第２の反射層が設けられ、主領域の第１
の反射層が基板上の第２の反射層に対向してもよい。
１の層との間に第２の反射層が設けられ、主領域の第１
の反射層が基板上の第２の反射層に対向してもよい。
【００１６】この場合、主領域の第１の反射層を基板上
の第２の反射層に対して正確に平行に対向させることが
できる。それにより、光共振器を構成することができ
る。
の第２の反射層に対して正確に平行に対向させることが
できる。それにより、光共振器を構成することができ
る。
【００１７】第３の層は反射層を含み、主領域の反射層
が周囲の領域の反射層に部分的に対向してもよい。
が周囲の領域の反射層に部分的に対向してもよい。
【００１８】この場合、主領域の第１の反射層を部分的
に基板上の第１の反射層に対して正確に平行に対向させ
ることができる。それにより、光共振器を構成すること
ができる。
に基板上の第１の反射層に対して正確に平行に対向させ
ることができる。それにより、光共振器を構成すること
ができる。
【００１９】第２の層は、第１の格子定数を有する第１
の半導体層と、第１の格子定数よりも小さい第２の格子
定数を有する第２の半導体層と、第２の格子定数よりも
大きい第３の格子定数を有する第３の半導体層とを含
み、第３および第４の折線部分で第２の層が谷状に折曲
されるように第３および第４の折線部分の第３の層およ
び第３の半導体層が除去され、第１および第２の折線部
分で第２の層が山状に折曲されるように第１および第２
の折線部分で第３の層が除去されてもよい。
の半導体層と、第１の格子定数よりも小さい第２の格子
定数を有する第２の半導体層と、第２の格子定数よりも
大きい第３の格子定数を有する第３の半導体層とを含
み、第３および第４の折線部分で第２の層が谷状に折曲
されるように第３および第４の折線部分の第３の層およ
び第３の半導体層が除去され、第１および第２の折線部
分で第２の層が山状に折曲されるように第１および第２
の折線部分で第３の層が除去されてもよい。
【００２０】この場合、第３および第４の折線部分の第
３の層および第３の半導体層が除去されると、第１の半
導体層の第１の格子定数と第２の半導体層の第２の格子
定数との差に起因する歪を緩和するように第３および第
４の折線部分で第２の層が谷状に折曲する。また、第１
および第２の折線部分で第３の層が除去されると、第３
の半導体層の第３の格子定数と第２の半導体層の第２の
格子定数との差に起因する歪を緩和するように第１およ
び第２の折線部分で第２の層が山状に折曲する。
３の層および第３の半導体層が除去されると、第１の半
導体層の第１の格子定数と第２の半導体層の第２の格子
定数との差に起因する歪を緩和するように第３および第
４の折線部分で第２の層が谷状に折曲する。また、第１
および第２の折線部分で第３の層が除去されると、第３
の半導体層の第３の格子定数と第２の半導体層の第２の
格子定数との差に起因する歪を緩和するように第１およ
び第２の折線部分で第２の層が山状に折曲する。
【００２１】基板上の第３の層に対して起立する第１お
よび第２の補助領域の角度を変化させる駆動手段をさら
に備えてもよい。
よび第２の補助領域の角度を変化させる駆動手段をさら
に備えてもよい。
【００２２】この場合、第１および第２の補助領域の角
度を変化させることにより、主領域の第３の層と基板と
の間の距離を変化させることができる。
度を変化させることにより、主領域の第３の層と基板と
の間の距離を変化させることができる。
【００２３】駆動手段は、静電力または電磁力により第
１および第２の補助領域の角度を変化させてもよい。主
領域の第３の層と基板との間の距離を容易に変化させる
ことができる。
１および第２の補助領域の角度を変化させてもよい。主
領域の第３の層と基板との間の距離を容易に変化させる
ことができる。
【００２４】第１の補助領域は複数の第１の補助領域を
含み、第２の補助領域は複数の第２の補助領域を含んで
もよい。この場合、主領域の第３の層が安定に基板に対
して対向することができる。
含み、第２の補助領域は複数の第２の補助領域を含んで
もよい。この場合、主領域の第３の層が安定に基板に対
して対向することができる。
【００２５】第２の発明に係る半導体装置の製造方法
は、基板上に第１の層を形成するステップと、第１の層
上に異なる格子定数を有する複数の半導体層の積層構造
を含む第２の層を形成するステップと、第２の層上に第
３の層を形成するステップと、第３の層に、互いに平行
に配置された第１、第２、第３および第４の折線部分を
形成することにより、主領域を設けかつ主領域にそれぞ
れ第１および第２の折線部分を介して連接するとともに
周囲の領域にそれぞれ第３および第４の折線部分を介し
て連接する第１および第２の補助領域を設けるステップ
と、第１、第２、第３および第４の折線部分を除く部分
で主領域、第１の補助領域および第２の補助領域を取り
囲むように第３の層から第１の層に至る深さの分離溝を
形成するステップと、主領域、第１および第２の補助領
域における第１の層を選択的に除去するステップと、第
２の層に作用する歪により第２の層を第３および第４の
折線部分で谷状に折曲しかつ第１および第２の折線部分
で山状に折曲し、第１および第２の補助領域を基板上の
第３の層に対して起立させ、主領域を基板に間隔をもっ
て対向させるステップとを備えたものである。
は、基板上に第１の層を形成するステップと、第１の層
上に異なる格子定数を有する複数の半導体層の積層構造
を含む第２の層を形成するステップと、第２の層上に第
３の層を形成するステップと、第３の層に、互いに平行
に配置された第１、第２、第３および第４の折線部分を
形成することにより、主領域を設けかつ主領域にそれぞ
れ第１および第２の折線部分を介して連接するとともに
周囲の領域にそれぞれ第３および第４の折線部分を介し
て連接する第１および第２の補助領域を設けるステップ
と、第１、第２、第３および第４の折線部分を除く部分
で主領域、第１の補助領域および第２の補助領域を取り
囲むように第３の層から第１の層に至る深さの分離溝を
形成するステップと、主領域、第１および第２の補助領
域における第１の層を選択的に除去するステップと、第
２の層に作用する歪により第２の層を第３および第４の
折線部分で谷状に折曲しかつ第１および第２の折線部分
で山状に折曲し、第１および第２の補助領域を基板上の
第３の層に対して起立させ、主領域を基板に間隔をもっ
て対向させるステップとを備えたものである。
【００２６】本発明に係る半導体装置の製造方法におい
ては、第１、第２、第３および第４の折線部分を除く部
分で主領域、第１の補助領域および第２の補助領域を取
り囲む分離溝において第３の層、第２の層および第１の
層が除去され、かつ主領域、第１の補助領域および第２
の補助領域における第１の層が除去されるので、主領域
が第１の補助領域および第２の補助領域を介してのみ周
囲の領域につながりつつ解放状態となる。
ては、第１、第２、第３および第４の折線部分を除く部
分で主領域、第１の補助領域および第２の補助領域を取
り囲む分離溝において第３の層、第２の層および第１の
層が除去され、かつ主領域、第１の補助領域および第２
の補助領域における第１の層が除去されるので、主領域
が第１の補助領域および第２の補助領域を介してのみ周
囲の領域につながりつつ解放状態となる。
【００２７】第２の層の複数の半導体層の格子定数が異
なるため、第２の層に格子定数の差に起因する歪が発生
する。それにより、歪を緩和するように第２の層が第３
の折線部分および第４の折線部分で谷状に折曲されかつ
第１の折線部分および第２の折線部分で山状に折曲され
る。したがって、第１の補助領域および第２の補助領域
が基板上の第３の層に対して起立するとともに、主領域
が基板に対して間隔をもって対向する。
なるため、第２の層に格子定数の差に起因する歪が発生
する。それにより、歪を緩和するように第２の層が第３
の折線部分および第４の折線部分で谷状に折曲されかつ
第１の折線部分および第２の折線部分で山状に折曲され
る。したがって、第１の補助領域および第２の補助領域
が基板上の第３の層に対して起立するとともに、主領域
が基板に対して間隔をもって対向する。
【００２８】このように、主領域、第１の補助領域、第
２の補助領域および基板が平行四辺形を保ちつつ第２の
層が谷折および山折されるので、主領域を基板に対して
正確に平行に対向させることができる。
２の補助領域および基板が平行四辺形を保ちつつ第２の
層が谷折および山折されるので、主領域を基板に対して
正確に平行に対向させることができる。
【００２９】また、複数の半導体層の格子定数の差に起
因する歪を緩和するように第２の層が自動的に折曲され
る。そのため、簡単なプロセスで対向する１対の反射層
からなる小型の半導体装置を容易に作製することができ
る。
因する歪を緩和するように第２の層が自動的に折曲され
る。そのため、簡単なプロセスで対向する１対の反射層
からなる小型の半導体装置を容易に作製することができ
る。
【００３０】第３の発明に係る半導体装置は、第１の
層、第２の層および第３の層が順に形成され、第２の層
は、第１の格子定数を有する第１の半導体層と、第１の
格子定数よりも小さい第２の格子定数を有する第２の半
導体層と、第２の格子定数よりも大きい第３の格子定数
を有する第３の半導体層とを含み、所定領域を部分的に
取り囲むように第３の層から第１の層に至る深さの分離
溝が形成されるとともに、所定領域における第１の層が
選択的に除去され、所定領域において第１の折線部分で
第２の層が谷状に折曲されるように第１の折線部分の第
３の層および第３の半導体層が除去され、所定領域にお
いて第２の折線部分で第２の層が山状に折曲されるよう
に第２の折線部分で第３の層が除去されたものである。
層、第２の層および第３の層が順に形成され、第２の層
は、第１の格子定数を有する第１の半導体層と、第１の
格子定数よりも小さい第２の格子定数を有する第２の半
導体層と、第２の格子定数よりも大きい第３の格子定数
を有する第３の半導体層とを含み、所定領域を部分的に
取り囲むように第３の層から第１の層に至る深さの分離
溝が形成されるとともに、所定領域における第１の層が
選択的に除去され、所定領域において第１の折線部分で
第２の層が谷状に折曲されるように第１の折線部分の第
３の層および第３の半導体層が除去され、所定領域にお
いて第２の折線部分で第２の層が山状に折曲されるよう
に第２の折線部分で第３の層が除去されたものである。
【００３１】本発明に係る半導体装置においては、所定
領域を部分的に取り囲む分離溝において第３の層、第２
の層および第１の層が除去され、かつ所定領域における
第１の層が除去されているので、所定領域が一部分での
み周囲の領域につながりつつ解放状態となっている。
領域を部分的に取り囲む分離溝において第３の層、第２
の層および第１の層が除去され、かつ所定領域における
第１の層が除去されているので、所定領域が一部分での
み周囲の領域につながりつつ解放状態となっている。
【００３２】第２の層の第１の半導体層、第２の半導体
層および第３の半導体層の格子定数が異なるため、第２
の層に格子定数の差に起因する歪が発生する。第１の折
線部分の第３の層および第３の半導体層が除去される
と、第１の半導体層の第１の格子定数と第２の半導体層
の第２の格子定数との差に起因する歪を緩和するように
第１の折線部分で第２の層が谷状に折曲する。また、第
２の折線部分で第３の層が除去されると、第３の半導体
層の第３の格子定数と第２の半導体層の第２の格子定数
との差に起因する歪を緩和するように第２の折線部分で
第２の層が山状に折曲する。
層および第３の半導体層の格子定数が異なるため、第２
の層に格子定数の差に起因する歪が発生する。第１の折
線部分の第３の層および第３の半導体層が除去される
と、第１の半導体層の第１の格子定数と第２の半導体層
の第２の格子定数との差に起因する歪を緩和するように
第１の折線部分で第２の層が谷状に折曲する。また、第
２の折線部分で第３の層が除去されると、第３の半導体
層の第３の格子定数と第２の半導体層の第２の格子定数
との差に起因する歪を緩和するように第２の折線部分で
第２の層が山状に折曲する。
【００３３】このように、複数の半導体層の格子定数の
差に起因する歪を緩和するように第２の層が自動的に谷
折および山折される。そのため、簡単なプロセスで層を
山折および谷折することができ、小型化が可能であると
ともに容易に製造することができる。
差に起因する歪を緩和するように第２の層が自動的に谷
折および山折される。そのため、簡単なプロセスで層を
山折および谷折することができ、小型化が可能であると
ともに容易に製造することができる。
【００３４】第４の発明に係る半導体装置の製造方法
は、第１の層を形成するステップと、第１の層上に、第
１の格子定数を有する第１の半導体層と第１の格子定数
よりも小さい第２の格子定数を有する第２の半導体層と
第２の格子定数よりも大きい第３の格子定数を有する第
３の半導体層とを含む第２の層を形成するステップと、
第２の層上に第３の層を形成するステップと、所定領域
を部分的に取り囲むように第３の層から第１の層に至る
深さの分離溝を形成するステップと、所定領域における
第１の層を選択的に除去するステップと、所定領域にお
いて第１の折線部分で第２の層が谷状に折曲されるよう
に第１の折線部分の第３の層および第３の半導体層を除
去し、所定領域において第２の折線部分で第２の層が山
状に折曲されるように第２の折線部分で第３の層を除去
するステップとを備えたものである。
は、第１の層を形成するステップと、第１の層上に、第
１の格子定数を有する第１の半導体層と第１の格子定数
よりも小さい第２の格子定数を有する第２の半導体層と
第２の格子定数よりも大きい第３の格子定数を有する第
３の半導体層とを含む第２の層を形成するステップと、
第２の層上に第３の層を形成するステップと、所定領域
を部分的に取り囲むように第３の層から第１の層に至る
深さの分離溝を形成するステップと、所定領域における
第１の層を選択的に除去するステップと、所定領域にお
いて第１の折線部分で第２の層が谷状に折曲されるよう
に第１の折線部分の第３の層および第３の半導体層を除
去し、所定領域において第２の折線部分で第２の層が山
状に折曲されるように第２の折線部分で第３の層を除去
するステップとを備えたものである。
【００３５】本発明に係る半導体装置の製造方法におい
ては、所定領域を部分的に取り囲む分離溝において第３
の層、第２の層および第１の層が除去され、かつ所定領
域における第１の層が除去されるので、所定領域が一部
分でのみ周囲の領域につながりつつ解放状態となる。
ては、所定領域を部分的に取り囲む分離溝において第３
の層、第２の層および第１の層が除去され、かつ所定領
域における第１の層が除去されるので、所定領域が一部
分でのみ周囲の領域につながりつつ解放状態となる。
【００３６】第２の層の第１の半導体層、第２の半導体
層および第３の半導体層の格子定数が異なるため、第２
の層に格子定数の差に起因する歪が発生する。第１の折
線部分の第３の層および第３の半導体層が除去される
と、第１の半導体層の第１の格子定数と第２の半導体層
の第２の格子定数との差に起因する歪を緩和するように
第１の折線部分で第２の層が谷状に折曲する。また、第
２の折線部分で第３の層が除去されると、第３の半導体
層の第３の格子定数と第２の半導体層の第２の格子定数
との差に起因する歪を緩和するように第２の折線部分で
第２の層が山状に折曲する。
層および第３の半導体層の格子定数が異なるため、第２
の層に格子定数の差に起因する歪が発生する。第１の折
線部分の第３の層および第３の半導体層が除去される
と、第１の半導体層の第１の格子定数と第２の半導体層
の第２の格子定数との差に起因する歪を緩和するように
第１の折線部分で第２の層が谷状に折曲する。また、第
２の折線部分で第３の層が除去されると、第３の半導体
層の第３の格子定数と第２の半導体層の第２の格子定数
との差に起因する歪を緩和するように第２の折線部分で
第２の層が山状に折曲する。
【００３７】このように、複数の半導体層の格子定数の
差に起因する歪を緩和するように第２の層が自動的に谷
折および山折される。そのため、簡単なプロセスで層を
山折および谷折することができ、小型化が可能であると
ともに容易に製造することができる。
差に起因する歪を緩和するように第２の層が自動的に谷
折および山折される。そのため、簡単なプロセスで層を
山折および谷折することができ、小型化が可能であると
ともに容易に製造することができる。
【００３８】第５の発明に係る半導体装置は、第１の層
と、第２の層と、第３の層とを順に備え、第２の層は、
異なる格子定数を有する複数の半導体層の積層構造を含
み、所定領域を部分的に取り囲むように第３の層から第
１の層に至る深さの分離溝が形成されるとともに、所定
領域における第１の層が選択的に除去され、所定領域に
おいて第２の層に作用する歪により第１の折線部分で第
２の層が谷状に折曲されるように第１の折線部分に第１
の深さの溝が形成され、所定領域において第２の層に作
用する歪により第２の折線部分で第２の層が山状に折曲
されるように第２の折線部分に第１の深さと異なる第２
の深さの溝が形成されたものである。
と、第２の層と、第３の層とを順に備え、第２の層は、
異なる格子定数を有する複数の半導体層の積層構造を含
み、所定領域を部分的に取り囲むように第３の層から第
１の層に至る深さの分離溝が形成されるとともに、所定
領域における第１の層が選択的に除去され、所定領域に
おいて第２の層に作用する歪により第１の折線部分で第
２の層が谷状に折曲されるように第１の折線部分に第１
の深さの溝が形成され、所定領域において第２の層に作
用する歪により第２の折線部分で第２の層が山状に折曲
されるように第２の折線部分に第１の深さと異なる第２
の深さの溝が形成されたものである。
【００３９】本発明に係る半導体装置においては、所定
領域を部分的に取り囲む分離溝において、第３の層、第
２の層および第１の層が除去されているので、所定領域
が第１の折線部分でのみ周囲の領域につながりつつ解放
状態となっている。
領域を部分的に取り囲む分離溝において、第３の層、第
２の層および第１の層が除去されているので、所定領域
が第１の折線部分でのみ周囲の領域につながりつつ解放
状態となっている。
【００４０】第２の層の複数の半導体層の格子定数が異
なるため、第２の層に格子定数の差に起因する歪が発生
する。第１の折線部分に第１の深さの溝が形成されるこ
とにより第２の層に作用する歪を緩和するように、第２
の層が第１の折線部分で谷状に折曲され、第２の折線部
分に第２の深さの溝が形成されることにより、第２の層
に作用する歪を緩和するように、第２の層が第２の折線
部分で山状に折曲される。
なるため、第２の層に格子定数の差に起因する歪が発生
する。第１の折線部分に第１の深さの溝が形成されるこ
とにより第２の層に作用する歪を緩和するように、第２
の層が第１の折線部分で谷状に折曲され、第２の折線部
分に第２の深さの溝が形成されることにより、第２の層
に作用する歪を緩和するように、第２の層が第２の折線
部分で山状に折曲される。
【００４１】このように、複数の半導体層の格子定数の
差に起因する歪を緩和するように第２の層が谷状および
山状に自動的に折曲される。そのため、簡単なプロセス
で谷状および山状に折曲された半導体装置を容易に作製
することができる。
差に起因する歪を緩和するように第２の層が谷状および
山状に自動的に折曲される。そのため、簡単なプロセス
で谷状および山状に折曲された半導体装置を容易に作製
することができる。
【００４２】第２の層は、第１の格子定数を有する第１
の半導体層と、第１の格子定数よりも小さい第２の格子
定数を有する第２の半導体層と、第２の格子定数よりも
大きい第３の格子定数を有する第３の半導体層とを順に
含んでもよい。
の半導体層と、第１の格子定数よりも小さい第２の格子
定数を有する第２の半導体層と、第２の格子定数よりも
大きい第３の格子定数を有する第３の半導体層とを順に
含んでもよい。
【００４３】第６の発明に係る半導体装置は、異なる格
子定数を有する複数の半導体層の積層構造を備え、積層
構造に作用する歪により所定の折線部分で積層構造が山
状に折曲されるように折線部分に所定深さの溝が形成さ
れたものである。
子定数を有する複数の半導体層の積層構造を備え、積層
構造に作用する歪により所定の折線部分で積層構造が山
状に折曲されるように折線部分に所定深さの溝が形成さ
れたものである。
【００４４】本発明に係る半導体装置においては、積層
構造の複数の半導体層の格子定数が異なるため、積層構
造に格子定数の差に起因する歪が発生する。所定の折線
部分に所定深さの溝が形成されることにより積層構造に
作用する歪を緩和するように、積層構造が折線部分で山
状に自動的に折曲される。したがって、簡単なプロセス
で谷状に折曲された半導体装置を容易に作製することが
できる。
構造の複数の半導体層の格子定数が異なるため、積層構
造に格子定数の差に起因する歪が発生する。所定の折線
部分に所定深さの溝が形成されることにより積層構造に
作用する歪を緩和するように、積層構造が折線部分で山
状に自動的に折曲される。したがって、簡単なプロセス
で谷状に折曲された半導体装置を容易に作製することが
できる。
【００４５】第７の発明に係る半導体装置は、異なる格
子定数を有する複数の半導体層の積層構造を備え、積層
構造に作用する歪により所定の折線部分で積層構造が谷
状に折曲されるように折線部分に所定深さの溝が形成さ
れたものである。
子定数を有する複数の半導体層の積層構造を備え、積層
構造に作用する歪により所定の折線部分で積層構造が谷
状に折曲されるように折線部分に所定深さの溝が形成さ
れたものである。
【００４６】本発明に係る半導体装置においては、積層
構造の複数の半導体層の格子定数が異なるため、積層構
造に格子定数の差に起因する歪が発生する。所定の折線
部分に所定深さの溝が形成されることにより積層構造に
作用する歪を緩和するように、積層構造が折線部分で谷
状に自動的に折曲される。したがって、簡単なプロセス
で山状に折曲された半導体装置を容易に作製することが
できる。
構造の複数の半導体層の格子定数が異なるため、積層構
造に格子定数の差に起因する歪が発生する。所定の折線
部分に所定深さの溝が形成されることにより積層構造に
作用する歪を緩和するように、積層構造が折線部分で谷
状に自動的に折曲される。したがって、簡単なプロセス
で山状に折曲された半導体装置を容易に作製することが
できる。
【００４７】第８の発明に係る半導体装置は、異なる格
子定数を有する複数の半導体層の積層構造を備え、積層
構造に作用する歪により第１の折線部分で積層構造が谷
状に折曲されるように第１の折線部分に第１の深さの溝
が形成され、積層構造に作用する歪により第２の折線部
分で積層構造が山状に折曲されるように第２の折線部分
に第２の深さの溝が形成されたものである。
子定数を有する複数の半導体層の積層構造を備え、積層
構造に作用する歪により第１の折線部分で積層構造が谷
状に折曲されるように第１の折線部分に第１の深さの溝
が形成され、積層構造に作用する歪により第２の折線部
分で積層構造が山状に折曲されるように第２の折線部分
に第２の深さの溝が形成されたものである。
【００４８】本発明に係る半導体装置においては、複数
の半導体層の格子定数が異なるため、積層構造に格子定
数の差に起因する歪が発生する。第１の折線部分に第１
の深さの溝が形成されることにより積層構造に作用する
歪を緩和するように、積層構造が第１の折線部分で谷状
に折曲され、第２の折線部分に第２の深さの溝が形成さ
れることにより積層構造に作用する歪を緩和するよう
に、積層構造が第２の折線部分で自動的に山状に自動的
に折曲される。したがって、簡単なプロセスで谷状およ
び山状に折曲された半導体装置を容易に作製することが
できる。
の半導体層の格子定数が異なるため、積層構造に格子定
数の差に起因する歪が発生する。第１の折線部分に第１
の深さの溝が形成されることにより積層構造に作用する
歪を緩和するように、積層構造が第１の折線部分で谷状
に折曲され、第２の折線部分に第２の深さの溝が形成さ
れることにより積層構造に作用する歪を緩和するよう
に、積層構造が第２の折線部分で自動的に山状に自動的
に折曲される。したがって、簡単なプロセスで谷状およ
び山状に折曲された半導体装置を容易に作製することが
できる。
【００４９】第９の発明に係る半導体装置の製造方法
は、第１の層を形成するステップと、第１の層上に異な
る格子定数を有する複数の半導体層の積層構造を含む第
２の層を形成するステップと、第２の層上に第３の層を
形成するステップと、所定領域を部分的に取り囲むよう
に第３の層から第１の層に至る深さの分離溝を形成する
とともに、所定領域における第１の層を選択的に除去す
るステップと、所定領域において第２の層に作用する歪
により第１の折線部分で第２の層が谷状に折曲されるよ
うに第１の折線部分に第１の深さの溝を形成するステッ
プと、所定領域において第２の層に作用する歪により第
２の折線部分で第２の層が山状に折曲されるように第２
の折線部分に第２の深さの溝を形成するステップとを備
えたものである。
は、第１の層を形成するステップと、第１の層上に異な
る格子定数を有する複数の半導体層の積層構造を含む第
２の層を形成するステップと、第２の層上に第３の層を
形成するステップと、所定領域を部分的に取り囲むよう
に第３の層から第１の層に至る深さの分離溝を形成する
とともに、所定領域における第１の層を選択的に除去す
るステップと、所定領域において第２の層に作用する歪
により第１の折線部分で第２の層が谷状に折曲されるよ
うに第１の折線部分に第１の深さの溝を形成するステッ
プと、所定領域において第２の層に作用する歪により第
２の折線部分で第２の層が山状に折曲されるように第２
の折線部分に第２の深さの溝を形成するステップとを備
えたものである。
【００５０】本発明に係る半導体装置の製造方法におい
ては、所定領域を部分的に取り囲む分離溝において、第
３の層、第２の層および第１の層が除去されるので、所
定領域が第１の折線部分でのみ周囲の領域につながりつ
つ解放状態となっている。
ては、所定領域を部分的に取り囲む分離溝において、第
３の層、第２の層および第１の層が除去されるので、所
定領域が第１の折線部分でのみ周囲の領域につながりつ
つ解放状態となっている。
【００５１】第２の層の複数の半導体層の格子定数が異
なるため、第２の層に格子定数の差に起因する歪が発生
する。第１の折線部分に第１の深さの溝が形成されるこ
とにより第２の層に作用する歪を緩和するように、第２
の層が第１の折線部分で谷状に折曲され、第２の折線部
分に第２の深さの溝が形成されることにより第２の層に
作用する歪を緩和するように、第２の層が第２の折線部
分で山状に折曲される。
なるため、第２の層に格子定数の差に起因する歪が発生
する。第１の折線部分に第１の深さの溝が形成されるこ
とにより第２の層に作用する歪を緩和するように、第２
の層が第１の折線部分で谷状に折曲され、第２の折線部
分に第２の深さの溝が形成されることにより第２の層に
作用する歪を緩和するように、第２の層が第２の折線部
分で山状に折曲される。
【００５２】このように、複数の半導体層の格子定数の
差に起因する歪を緩和するように第２の層が谷状および
山状に自動的に折曲される。そのため、簡単なプロセス
で谷状および山状に折曲された半導体装置を容易に作製
することができる。
差に起因する歪を緩和するように第２の層が谷状および
山状に自動的に折曲される。そのため、簡単なプロセス
で谷状および山状に折曲された半導体装置を容易に作製
することができる。
【００５３】第１０の発明に係る半導体装置の製造方法
は、異なる格子定数を有する複数の半導体層の積層構造
を形成するステップと、積層構造に作用する歪により所
定の折線部分で積層構造が山状に折曲されるように折線
部分に所定深さの溝を形成するステップとを備えたもの
である。
は、異なる格子定数を有する複数の半導体層の積層構造
を形成するステップと、積層構造に作用する歪により所
定の折線部分で積層構造が山状に折曲されるように折線
部分に所定深さの溝を形成するステップとを備えたもの
である。
【００５４】本発明に係る半導体装置の製造方法におい
ては、積層構造の複数の半導体層の格子定数が異なるた
め、積層構造に格子定数の差に起因する歪が発生する。
所定の折線部分に所定深さの溝が形成されることにより
積層構造に作用する歪を緩和するように、積層構造が折
線部分で山状に自動的に折曲される。したがって、簡単
なプロセスで谷状に折曲された半導体装置を容易に作製
することができる。
ては、積層構造の複数の半導体層の格子定数が異なるた
め、積層構造に格子定数の差に起因する歪が発生する。
所定の折線部分に所定深さの溝が形成されることにより
積層構造に作用する歪を緩和するように、積層構造が折
線部分で山状に自動的に折曲される。したがって、簡単
なプロセスで谷状に折曲された半導体装置を容易に作製
することができる。
【００５５】第１１の発明に係る半導体装置の製造方法
は、異なる格子定数を有する複数の半導体層の積層構造
を形成するステップと、積層構造に作用する歪により所
定の折線部分で積層構造が谷状に折曲されるように折線
部分に所定深さの溝を形成するステップとを備えたもの
である。
は、異なる格子定数を有する複数の半導体層の積層構造
を形成するステップと、積層構造に作用する歪により所
定の折線部分で積層構造が谷状に折曲されるように折線
部分に所定深さの溝を形成するステップとを備えたもの
である。
【００５６】本発明に係る半導体装置製造方法において
は、複数の半導体層の格子定数が異なるため、積層構造
に格子定数の差に起因する歪が発生する。所定の折線部
分に所定深さの溝が形成されることにより積層構造に作
用する歪を緩和するように、積層構造が折線部分で山状
に自動的に折曲される。したがって、簡単なプロセスで
山状に折曲された半導体装置を容易に作製することがで
きる。
は、複数の半導体層の格子定数が異なるため、積層構造
に格子定数の差に起因する歪が発生する。所定の折線部
分に所定深さの溝が形成されることにより積層構造に作
用する歪を緩和するように、積層構造が折線部分で山状
に自動的に折曲される。したがって、簡単なプロセスで
山状に折曲された半導体装置を容易に作製することがで
きる。
【００５７】第１２の発明に係る半導体装置の製造方法
は、異なる格子定数を有する複数の半導体層の積層構造
を形成するステップと、積層構造に作用する歪により第
１の折線部分で積層構造が谷上に折曲されるように第１
の折線部分に第１の深さの溝を形成するステップと、積
層構造に作用する歪により第２の折線部分で積層構造が
山状に折曲されるように第２の折線部分に第１の深さと
異なる第２の深さの溝を形成するステップとを備えたも
のである。
は、異なる格子定数を有する複数の半導体層の積層構造
を形成するステップと、積層構造に作用する歪により第
１の折線部分で積層構造が谷上に折曲されるように第１
の折線部分に第１の深さの溝を形成するステップと、積
層構造に作用する歪により第２の折線部分で積層構造が
山状に折曲されるように第２の折線部分に第１の深さと
異なる第２の深さの溝を形成するステップとを備えたも
のである。
【００５８】本発明に係る半導体装置の製造方法におい
ては、複数の半導体層の格子定数が異なるため、積層構
造に格子定数の差に起因する歪が発生する。第１の折線
部分に第１の深さの溝が形成されることにより積層構造
に作用する歪を緩和するように、積層構造が第１の折線
部分で谷状に折曲され、第２の折線部分に第２の深さの
溝が形成されることにより積層構造に作用する歪を緩和
するように、積層構造が第２の折線部分で自動的に山状
に自動的に折曲される。したがって、簡単なプロセスで
谷状および山状に折曲された半導体装置を容易に作製す
ることができる。
ては、複数の半導体層の格子定数が異なるため、積層構
造に格子定数の差に起因する歪が発生する。第１の折線
部分に第１の深さの溝が形成されることにより積層構造
に作用する歪を緩和するように、積層構造が第１の折線
部分で谷状に折曲され、第２の折線部分に第２の深さの
溝が形成されることにより積層構造に作用する歪を緩和
するように、積層構造が第２の折線部分で自動的に山状
に自動的に折曲される。したがって、簡単なプロセスで
谷状および山状に折曲された半導体装置を容易に作製す
ることができる。
【００５９】その半導体装置は、任意の方向に沿った折
線部分で積層構造を折曲することにより形成される任意
の数の山状の折曲部と、任意の方向に沿った折線部分で
積層構造を折曲することにより形成される任意の数の谷
状の線曲部とを、任意の順序で含んでもよい。
線部分で積層構造を折曲することにより形成される任意
の数の山状の折曲部と、任意の方向に沿った折線部分で
積層構造を折曲することにより形成される任意の数の谷
状の線曲部とを、任意の順序で含んでもよい。
【００６０】
【発明の実施の形態】図１は本発明の一実施の形態にお
ける半導体装置の上部反射層の起立前の状態を示す模式
的平面図、図２は図１の半導体装置の上部反射層の起立
後の状態を示す模式的斜視図である。
ける半導体装置の上部反射層の起立前の状態を示す模式
的平面図、図２は図１の半導体装置の上部反射層の起立
後の状態を示す模式的斜視図である。
【００６１】本実施の形態の半導体装置は、平行に対向
する２つの平面鏡により構成される光共振器である。
する２つの平面鏡により構成される光共振器である。
【００６２】図１において、基板１上には後述する上部
反射層５が形成されている。上部反射層５には、略Ｔ字
形の主領域５００、矩形の１対の第１の補助領域５０１
ａ，５０１ｂおよび矩形の１対の第２の補助領域５０２
ａ，５０２ｂが設けられている。主領域５００は、中央
部の矩形領域の両側部に矩形の突出領域５００ａ，５０
０ｂを有する。
反射層５が形成されている。上部反射層５には、略Ｔ字
形の主領域５００、矩形の１対の第１の補助領域５０１
ａ，５０１ｂおよび矩形の１対の第２の補助領域５０２
ａ，５０２ｂが設けられている。主領域５００は、中央
部の矩形領域の両側部に矩形の突出領域５００ａ，５０
０ｂを有する。
【００６３】第１の補助領域５０１ａ，５０１ｂは、一
点鎖線で示される山折溝２０を介して主領域５００の一
方の端辺に連接し、点線で示される谷折溝１０を介して
周囲の領域に連接している。第２の補助領域５０２ａ，
５０２ｂは、一点鎖線で示される山折溝２０を介して主
領域５００の突出領域５００ａ，５００ｂの一辺に連接
し、点線で示される谷折溝１０を介して周囲の領域に連
接している。谷折溝１０および山折溝２０は互いに平行
に延びている。
点鎖線で示される山折溝２０を介して主領域５００の一
方の端辺に連接し、点線で示される谷折溝１０を介して
周囲の領域に連接している。第２の補助領域５０２ａ，
５０２ｂは、一点鎖線で示される山折溝２０を介して主
領域５００の突出領域５００ａ，５００ｂの一辺に連接
し、点線で示される谷折溝１０を介して周囲の領域に連
接している。谷折溝１０および山折溝２０は互いに平行
に延びている。
【００６４】主領域５００の山折線２０を除く一方の端
辺、両側辺および他方の端辺に沿って太い実線で示され
る分離溝１１が形成されている。また、第１のおよび第
２の補助領域５０１ａ，５０１ｂ，５０２ａ，５０２ｂ
の両側辺に沿って太い実線で示される分離溝１１が形成
されている。
辺、両側辺および他方の端辺に沿って太い実線で示され
る分離溝１１が形成されている。また、第１のおよび第
２の補助領域５０１ａ，５０１ｂ，５０２ａ，５０２ｂ
の両側辺に沿って太い実線で示される分離溝１１が形成
されている。
【００６５】主領域５００の幅Ｗは、約１０μｍ〜数百
μｍ程度である。１対の第１の補助領域５０１ａ，５０
１ｂは、同じ形状および同じ寸法を有し、主領域５００
の中心線に対して対称に配置されている。また、１対の
第２の補助領域５０２ａ，５０２ｂは、同じ形状および
同じ寸法を有し、主領域５００の中心線に対して対称に
配置されている。第１の補助領域５０１ａ，５０１ｂの
長さＬ１は第２の補助領域５０２ａ，５０２ｂの長さＬ
２と等しい。
μｍ程度である。１対の第１の補助領域５０１ａ，５０
１ｂは、同じ形状および同じ寸法を有し、主領域５００
の中心線に対して対称に配置されている。また、１対の
第２の補助領域５０２ａ，５０２ｂは、同じ形状および
同じ寸法を有し、主領域５００の中心線に対して対称に
配置されている。第１の補助領域５０１ａ，５０１ｂの
長さＬ１は第２の補助領域５０２ａ，５０２ｂの長さＬ
２と等しい。
【００６６】主領域５００、第１の補助領域５０１ａ，
５０１ｂおよび第２の補助領域５０２ａ，５０２ｂの上
部反射層５が分離溝１１で周辺の領域の上部反射層５か
ら分離される。また、第１の補助領域５０１ａ，５０１
ｂおよび第２の補助領域５０２ａ，５０２ｂが谷折溝１
０で基板１に対して谷状に折曲されるとともに、第１の
補助領域５０１ａ，５０１ｂおよび第２の補助領域５０
２ａ，５０２ｂと主領域５００とが山状に折曲される。
５０１ｂおよび第２の補助領域５０２ａ，５０２ｂの上
部反射層５が分離溝１１で周辺の領域の上部反射層５か
ら分離される。また、第１の補助領域５０１ａ，５０１
ｂおよび第２の補助領域５０２ａ，５０２ｂが谷折溝１
０で基板１に対して谷状に折曲されるとともに、第１の
補助領域５０１ａ，５０１ｂおよび第２の補助領域５０
２ａ，５０２ｂと主領域５００とが山状に折曲される。
【００６７】それにより、図２に示すように、第１の補
助領域５０１ａ，５０１ｂの上部反射層５および第２の
補助領域５０２ａ，５０２ｂの上部反射層５が基板１上
で起立するとともに、主領域５００の上部反射層５が基
板１に対して間隔をもって平行に対向する。後述するよ
うに、主領域５００の下方における基板１上には下部反
射層２が形成されているので、第１の補助領域５０１
ａ，５０１ｂの上部反射層５および第２の補助領域５０
２ａ，５０２ｂの上部反射層５が基板１上で起立するこ
とにより主領域５００の上部反射層５が周囲の領域の上
部反射層５から分離すると、主領域５００の上部反射層
５の下方には基板１上の下部反射層２が露出する。した
がって、上部反射層５が下部反射層２に間隔をもって対
向する。
助領域５０１ａ，５０１ｂの上部反射層５および第２の
補助領域５０２ａ，５０２ｂの上部反射層５が基板１上
で起立するとともに、主領域５００の上部反射層５が基
板１に対して間隔をもって平行に対向する。後述するよ
うに、主領域５００の下方における基板１上には下部反
射層２が形成されているので、第１の補助領域５０１
ａ，５０１ｂの上部反射層５および第２の補助領域５０
２ａ，５０２ｂの上部反射層５が基板１上で起立するこ
とにより主領域５００の上部反射層５が周囲の領域の上
部反射層５から分離すると、主領域５００の上部反射層
５の下方には基板１上の下部反射層２が露出する。した
がって、上部反射層５が下部反射層２に間隔をもって対
向する。
【００６８】本実施の形態の半導体装置においては、主
領域５００、第１の補助領域５０１ａ，５０１ｂ、第２
の補助領域５０２ａ，５０２ｂおよび基板１が平行四辺
形を保ちながら折曲されるので、主領域５００の上部反
射層５が基板１上の下部反射層２に対して正確に平行と
なる。したがって、下部反射層２および上部反射層５が
平行に対向する光共振器が容易かつ正確に構成される。
領域５００、第１の補助領域５０１ａ，５０１ｂ、第２
の補助領域５０２ａ，５０２ｂおよび基板１が平行四辺
形を保ちながら折曲されるので、主領域５００の上部反
射層５が基板１上の下部反射層２に対して正確に平行と
なる。したがって、下部反射層２および上部反射層５が
平行に対向する光共振器が容易かつ正確に構成される。
【００６９】図３〜図６は図１および図２の半導体装置
の製造方法を示す工程図である。図３（ａ），（ｂ）は
図１の半導体装置の製造工程での上部反射層の起立前の
状態を示すそれぞれ模式的平面図および模式的正面図で
ある。図４（ａ），（ｂ），（ｃ）は図３の半導体装置
のそれぞれＡ−Ａ線断面図、Ｂ−Ｂ線断面図およびＣ−
Ｃ線断面図である。図５（ａ），（ｂ）は図１の半導体
装置の製造工程での上部反射層の起立後の状態を示すそ
れぞれ模式的平面図および模式的正面図である。図６
（ａ），（ｂ），（ｃ）は図５の半導体装置のそれぞれ
Ａ−Ａ線断面図、Ｂ−Ｂ線断面図およびＣ−Ｃ線断面図
である。
の製造方法を示す工程図である。図３（ａ），（ｂ）は
図１の半導体装置の製造工程での上部反射層の起立前の
状態を示すそれぞれ模式的平面図および模式的正面図で
ある。図４（ａ），（ｂ），（ｃ）は図３の半導体装置
のそれぞれＡ−Ａ線断面図、Ｂ−Ｂ線断面図およびＣ−
Ｃ線断面図である。図５（ａ），（ｂ）は図１の半導体
装置の製造工程での上部反射層の起立後の状態を示すそ
れぞれ模式的平面図および模式的正面図である。図６
（ａ），（ｂ），（ｃ）は図５の半導体装置のそれぞれ
Ａ−Ａ線断面図、Ｂ−Ｂ線断面図およびＣ−Ｃ線断面図
である。
【００７０】まず、図３および図４に示すように、Ｇａ
Ａｓからなる基板１上に、下部反射層２、ＡｌＧａＡｓ
からなる犠牲層（sacrifice層）３、歪層（strain層）
４および上部反射層５を順にエピタキシャル成長させ
る。
Ａｓからなる基板１上に、下部反射層２、ＡｌＧａＡｓ
からなる犠牲層（sacrifice層）３、歪層（strain層）
４および上部反射層５を順にエピタキシャル成長させ
る。
【００７１】これらの下部反射層２、犠牲層３、歪層４
および上部反射層５は、ＭＢＥ法（分子線エピタキシャ
ル成長法）、ＭＯＣＶＤ法（有機金属化学的気相成長
法）、ＣＶＤ法（化学的気相成長法）等のエピタキシャ
ル成長技術を用いて形成される。
および上部反射層５は、ＭＢＥ法（分子線エピタキシャ
ル成長法）、ＭＯＣＶＤ法（有機金属化学的気相成長
法）、ＣＶＤ法（化学的気相成長法）等のエピタキシャ
ル成長技術を用いて形成される。
【００７２】歪層４は、厚さ数ｎｍ〜数十ｎｍの第１の
ＩｎＧａＡｓ層４１ａ、厚さ数ｎｍ〜数十ｎｍのＧａＡ
ｓ層４２および厚さ数ｎｍ〜数十ｎｍの第２のＩｎＧａ
Ａｓ層４１ｂにより構成される。本実施の形態では、第
１および第２のＩｎＧａＡｓ層４１ａ，４１ｂの格子定
数は、ＧａＡｓ層４２の格子定数よりも大きい。そのた
め、歪層４に格子定数の差による歪が発生する。歪層４
の働きについては後述する。
ＩｎＧａＡｓ層４１ａ、厚さ数ｎｍ〜数十ｎｍのＧａＡ
ｓ層４２および厚さ数ｎｍ〜数十ｎｍの第２のＩｎＧａ
Ａｓ層４１ｂにより構成される。本実施の形態では、第
１および第２のＩｎＧａＡｓ層４１ａ，４１ｂの格子定
数は、ＧａＡｓ層４２の格子定数よりも大きい。そのた
め、歪層４に格子定数の差による歪が発生する。歪層４
の働きについては後述する。
【００７３】また、下部反射膜２および上部反射層５
は、分布反射膜（Distributed BraggReflector:以下、
ＤＢＲ膜と呼ぶ）により構成される。ＤＢＲ膜は、後述
するように、ＡｌＧａＡｓとＧａＡｓとの積層構造を有
する。
は、分布反射膜（Distributed BraggReflector:以下、
ＤＢＲ膜と呼ぶ）により構成される。ＤＢＲ膜は、後述
するように、ＡｌＧａＡｓとＧａＡｓとの積層構造を有
する。
【００７４】次に、フォトリソグラフィおよびエッチン
グにより上部反射層５に谷折溝１０を形成する。エッチ
ングとしては、ウェットエッチング法またはＲＩＥ法
（反応性イオンエッチング法）を用いることができる。
グにより上部反射層５に谷折溝１０を形成する。エッチ
ングとしては、ウェットエッチング法またはＲＩＥ法
（反応性イオンエッチング法）を用いることができる。
【００７５】次に、フォトリソグラフィおよびエッチン
グにより上部反射層５、歪層４および犠牲層３を除去
し、分離溝１１を形成する。それにより、分離溝１１で
取り囲まれた上部反射層５が周囲の上部反射層５から分
離される。この場合にも、エッチングとしてウェットエ
ッチング法またはＲＩＥ法を用いる。
グにより上部反射層５、歪層４および犠牲層３を除去
し、分離溝１１を形成する。それにより、分離溝１１で
取り囲まれた上部反射層５が周囲の上部反射層５から分
離される。この場合にも、エッチングとしてウェットエ
ッチング法またはＲＩＥ法を用いる。
【００７６】その後、歪層４下の犠牲層３をウェットエ
ッチング法により選択的にエッチングする。その結果、
図５および図６に示すように、歪層４を構成する第１お
よび第２のＩｎＧａＡｓ層４１ａ，４１ｂとＧａＡｓ層
４２との格子定数の差に起因する歪を緩和するように歪
層４が谷折溝１０の下方で谷状に湾曲するとともに山折
溝２０の下方で山状に湾曲する。それにより、上部反射
層５が谷折溝１０で谷状に折曲されるとともに山折溝２
０で山状に折曲される。
ッチング法により選択的にエッチングする。その結果、
図５および図６に示すように、歪層４を構成する第１お
よび第２のＩｎＧａＡｓ層４１ａ，４１ｂとＧａＡｓ層
４２との格子定数の差に起因する歪を緩和するように歪
層４が谷折溝１０の下方で谷状に湾曲するとともに山折
溝２０の下方で山状に湾曲する。それにより、上部反射
層５が谷折溝１０で谷状に折曲されるとともに山折溝２
０で山状に折曲される。
【００７７】ここで、上部反射層５を山折りおよび谷折
りする方法について説明する。図７は歪層４を示す模式
的断面図であり、（ａ）は折曲していない状態を示し、
（ｂ）は山折された状態を示し、（ｃ）は谷折された状
態を示す。
りする方法について説明する。図７は歪層４を示す模式
的断面図であり、（ａ）は折曲していない状態を示し、
（ｂ）は山折された状態を示し、（ｃ）は谷折された状
態を示す。
【００７８】図７（ａ）に示すように、歪層４は、Ｇａ
Ａｓ層４２が第１のＩｎＧａＡｓ層４１ａおよび第２の
ＩｎＧａＡｓ層４１ｂにより挟まれた構造を有する。第
２のＩｎＧａＡｓ層４１ｂは第１のＩｎＧａＡｓ層４１
ａよりも大きな厚みを有する。第２のＩｎＧａＡｓ層４
１ｂ上に上部反射層５が形成される。
Ａｓ層４２が第１のＩｎＧａＡｓ層４１ａおよび第２の
ＩｎＧａＡｓ層４１ｂにより挟まれた構造を有する。第
２のＩｎＧａＡｓ層４１ｂは第１のＩｎＧａＡｓ層４１
ａよりも大きな厚みを有する。第２のＩｎＧａＡｓ層４
１ｂ上に上部反射層５が形成される。
【００７９】この場合、第１のＩｎＧａＡｓ層４１ａお
よび第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２に比
べて大きな格子定数を有するので、第１のＩｎＧａＡｓ
層４１ａはＧａＡｓ層４２を上方に湾曲させるように作
用し、第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２を
下方に湾曲させるように作用する。この状態では、第２
のＩｎＧａＡｓ層４１ｂ上に上部反射層５が形成されて
いるため、歪層４は湾曲しない。
よび第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２に比
べて大きな格子定数を有するので、第１のＩｎＧａＡｓ
層４１ａはＧａＡｓ層４２を上方に湾曲させるように作
用し、第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２を
下方に湾曲させるように作用する。この状態では、第２
のＩｎＧａＡｓ層４１ｂ上に上部反射層５が形成されて
いるため、歪層４は湾曲しない。
【００８０】図７（ｂ）に示すように、上部反射層５を
第２のＩｎＧａＡｓ層４１ｂが露出するまでエッチング
すると、第１のＩｎＧａＡｓ層４１ａの厚みが第２のＩ
ｎＧａＡｓ層４１ｂの厚みに比べて大きいので、第２の
ＩｎＧａＡｓ層４１ｂがＧａＡｓ層４２を下方に湾曲さ
せるように作用する。それにより、上部反射層５がエッ
チング部分で山状に折曲される。
第２のＩｎＧａＡｓ層４１ｂが露出するまでエッチング
すると、第１のＩｎＧａＡｓ層４１ａの厚みが第２のＩ
ｎＧａＡｓ層４１ｂの厚みに比べて大きいので、第２の
ＩｎＧａＡｓ層４１ｂがＧａＡｓ層４２を下方に湾曲さ
せるように作用する。それにより、上部反射層５がエッ
チング部分で山状に折曲される。
【００８１】図７（ｃ）に示すように、上部反射層５お
よび第２のＩｎＧａＡｓ層４１ｂをＧａＡｓ層４２が露
出するまでエッチングすると、第１のＩｎＧａＡｓ層４
１ａはＧａＡｓ層４２を上方に湾曲させるように作用す
る。それにより、上部反射層５がエッチング部分で谷状
に折曲される。
よび第２のＩｎＧａＡｓ層４１ｂをＧａＡｓ層４２が露
出するまでエッチングすると、第１のＩｎＧａＡｓ層４
１ａはＧａＡｓ層４２を上方に湾曲させるように作用す
る。それにより、上部反射層５がエッチング部分で谷状
に折曲される。
【００８２】このように、歪層４を用いるとともにエッ
チング深さを調整することにより、上部反射層５を谷状
および山状に折曲することができる。
チング深さを調整することにより、上部反射層５を谷状
および山状に折曲することができる。
【００８３】この場合、第１および第２のＩｎＧａＡｓ
層４１ａ，４１ｂの厚さ、ＧａＡｓ層４２の厚さおよび
第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂにおけ
るＩｎ組成比を最適に選択することにより、上部反射層
５を基板１に対して垂直に起立させることができる。
層４１ａ，４１ｂの厚さ、ＧａＡｓ層４２の厚さおよび
第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂにおけ
るＩｎ組成比を最適に選択することにより、上部反射層
５を基板１に対して垂直に起立させることができる。
【００８４】例えば、第１のＩｎＧａＡｓ層４１ａの厚
さを１０ｎｍとし、ＧａＡｓ層４２の厚さを１０ｎｍと
する。また、第１のＩｎＧａＡｓ層４１ａの組成ＩｎX
Ｇａ1-X ＡｓにおけるＩｎ組成比Ｘを０．２とすると、
歪層４がＧａＡｓ基板１に対して垂直に起立する。
さを１０ｎｍとし、ＧａＡｓ層４２の厚さを１０ｎｍと
する。また、第１のＩｎＧａＡｓ層４１ａの組成ＩｎX
Ｇａ1-X ＡｓにおけるＩｎ組成比Ｘを０．２とすると、
歪層４がＧａＡｓ基板１に対して垂直に起立する。
【００８５】なお、第１のＩｎＧａＡｓ層４１ａにおけ
るＩｎ組成比を変化させることにより、ＩｎＧａＡｓと
ＧａＡｓとの格子定数の差を約７％まで変化させること
ができる。
るＩｎ組成比を変化させることにより、ＩｎＧａＡｓと
ＧａＡｓとの格子定数の差を約７％まで変化させること
ができる。
【００８６】第１のＩｎＧａＡｓ層４１ａの厚さｔ１と
ＧａＡｓ層４２の厚さｔ２とが等しいとした場合、第１
のＩｎＧａＡｓ層４１ａの厚さｔ１、ＧａＡｓ層４２の
厚さｔ２、第１のＩｎＧａＡｓ層４１ａにおけるＩｎ組
成比Ｘおよび歪層４の曲率半径Ｒとの間には、次の関係
がある。
ＧａＡｓ層４２の厚さｔ２とが等しいとした場合、第１
のＩｎＧａＡｓ層４１ａの厚さｔ１、ＧａＡｓ層４２の
厚さｔ２、第１のＩｎＧａＡｓ層４１ａにおけるＩｎ組
成比Ｘおよび歪層４の曲率半径Ｒとの間には、次の関係
がある。
【００８７】Ｒ＝（２／３）・（ａ／Δａ）・ｄ
ここで、ａはＧａＡｓの格子定数であり、５．６５３３
Åである。また、ΔａはＩｎX Ｇａ1-X Ａｓの格子定数
とＧａＡｓの格子定数との差である。Ｉｎ0.2Ｇａ0.8
Ａｓの格子定数は５．７３４３Åである。また、ｄは第
１のＩｎＧａＡｓ層４１ａの厚さｔ１およびＧａＡｓ層
４２の厚さｔ２の合計である。ｔ１＝ｔ２＝１０［ｎ
ｍ］の場合、ｄ＝２０［ｎｍ］となる。本例では、Ｒ＝
０．９４４［μｍ］となる。なお、湾曲領域の円弧の長
さは１．４８３μｍとする。
Åである。また、ΔａはＩｎX Ｇａ1-X Ａｓの格子定数
とＧａＡｓの格子定数との差である。Ｉｎ0.2Ｇａ0.8
Ａｓの格子定数は５．７３４３Åである。また、ｄは第
１のＩｎＧａＡｓ層４１ａの厚さｔ１およびＧａＡｓ層
４２の厚さｔ２の合計である。ｔ１＝ｔ２＝１０［ｎ
ｍ］の場合、ｄ＝２０［ｎｍ］となる。本例では、Ｒ＝
０．９４４［μｍ］となる。なお、湾曲領域の円弧の長
さは１．４８３μｍとする。
【００８８】図８は上部反射層５の詳細な構成を示す模
式的断面図である。下部反射層２の構成は、上部反射層
５の構成と同様である。
式的断面図である。下部反射層２の構成は、上部反射層
５の構成と同様である。
【００８９】図８に示すように、上部反射層５は、複数
のＡｌＧａＡｓ層５ａと複数のＧａＡｓ層５ｂとが交互
に積層されてなる積層構造を有する。ＡｌＧａＡｓ層５
ａおよびＧａＡｓ層５ｂの周期は４〜２０である。
のＡｌＧａＡｓ層５ａと複数のＧａＡｓ層５ｂとが交互
に積層されてなる積層構造を有する。ＡｌＧａＡｓ層５
ａおよびＧａＡｓ層５ｂの周期は４〜２０である。
【００９０】この上部反射層５のＡｌＧａＡｓ層５ａの
厚さｄ1 およびＧａＡｓ層５ｂの厚さｄ2 は、次式のよ
うに設定する。
厚さｄ1 およびＧａＡｓ層５ｂの厚さｄ2 は、次式のよ
うに設定する。
【００９１】ｄ1 ＝λ／（４ｎ1 ） …（１）
ｄ2 ＝λ／（４ｎ2 ） …（２）
ここで、λは発光波長であり、ｎ1 およびｎ2 はそれぞ
れＡｌＧａＡｓ層５ａおよびＧａＡｓ層５ｂの屈折率で
ある。
れＡｌＧａＡｓ層５ａおよびＧａＡｓ層５ｂの屈折率で
ある。
【００９２】一般に、電磁波が屈折率の高い物質から低
い物質へ入射する場合にはその位相は変化せず、屈折率
の低い物質から高い物質へ入射する場合にはその位相は
πだけ変化する。ＡｌＧａＡｓ層５ａおよびＧａＡｓ層
６ｂが上式（１），（２）を満足する場合、各層におけ
る反射波の位相が揃うため、高反射率が得られる。
い物質へ入射する場合にはその位相は変化せず、屈折率
の低い物質から高い物質へ入射する場合にはその位相は
πだけ変化する。ＡｌＧａＡｓ層５ａおよびＧａＡｓ層
６ｂが上式（１），（２）を満足する場合、各層におけ
る反射波の位相が揃うため、高反射率が得られる。
【００９３】なお、ＡｌＡｓを酸化することにより得ら
れる酸化アルミニウム層とＡｌＧａＡｓ層とを交互に積
層することにより上部反射層５を構成してもよい。
れる酸化アルミニウム層とＡｌＧａＡｓ層とを交互に積
層することにより上部反射層５を構成してもよい。
【００９４】上記のようにして、下部反射層２および上
部反射層５が平行に対向する光共振器が容易かつ正確に
構成される。
部反射層５が平行に対向する光共振器が容易かつ正確に
構成される。
【００９５】本実施の形態の半導体装置は、通常のフォ
トリソグラフィ、エッチング、エピタキシャル成長等の
プレーナ技術により容易かつ安価に製造することができ
る。
トリソグラフィ、エッチング、エピタキシャル成長等の
プレーナ技術により容易かつ安価に製造することができ
る。
【００９６】なお、上記実施の形態の半導体装置では、
基板１と犠牲層３との間に下部反射層２を設け、上部反
射層５と下部反射層２とを平行に対向させることによ
り、光共振器を構成しているが、下部反射層２を設けな
くてもよい。この場合、基板１上から分離された主領域
５００の上部反射層５と基板１上の上部反射層５とが部
分的に対向する。したがって、領域５００の上部反射層
５とその上部反射層５に部分的に対向する基板１上の上
部反射層５の領域とにより光共振器を構成することがで
きる。
基板１と犠牲層３との間に下部反射層２を設け、上部反
射層５と下部反射層２とを平行に対向させることによ
り、光共振器を構成しているが、下部反射層２を設けな
くてもよい。この場合、基板１上から分離された主領域
５００の上部反射層５と基板１上の上部反射層５とが部
分的に対向する。したがって、領域５００の上部反射層
５とその上部反射層５に部分的に対向する基板１上の上
部反射層５の領域とにより光共振器を構成することがで
きる。
【００９７】また、第１の補助領域５０１ａ，５０１ｂ
および第２の補助領域５０２ａ，５０２ｂの少なくとも
１つに第１の電極を形成し、その第１の電極に対向する
ように第２の電極を配置してもよい。この場合、第１の
電極と第２の電極との間に電圧を印加すると、第１の電
極と第２の電極との間に静電力が作用する。したがっ
て、第１の電極と第２の電極との間に印加する電圧を変
化させることにより、第１の補助領域５０１ａ，５０１
ｂおよび第２の補助領域５０２ａ，５０２ｂの角度を制
御し、下部反射層２と上部反射層５との間の距離を変化
させることができる。その結果、光共振器の共振波長を
変化させることが可能となる。このように、本実施の形
態の光共振器は、可変光共振器として用いることができ
る。
および第２の補助領域５０２ａ，５０２ｂの少なくとも
１つに第１の電極を形成し、その第１の電極に対向する
ように第２の電極を配置してもよい。この場合、第１の
電極と第２の電極との間に電圧を印加すると、第１の電
極と第２の電極との間に静電力が作用する。したがっ
て、第１の電極と第２の電極との間に印加する電圧を変
化させることにより、第１の補助領域５０１ａ，５０１
ｂおよび第２の補助領域５０２ａ，５０２ｂの角度を制
御し、下部反射層２と上部反射層５との間の距離を変化
させることができる。その結果、光共振器の共振波長を
変化させることが可能となる。このように、本実施の形
態の光共振器は、可変光共振器として用いることができ
る。
【００９８】また、第１の補助領域５０１ａ，５０１ｂ
および第２の補助領域５０２ａ，５０２ｂの少なくとも
１つに第１のインダクタを形成し、その第１のインダク
タに対向するように第２のインダクタを配置してもよ
い。それにより、電磁力により第１の補助領域５０１
ａ，５０１ｂおよび第２の補助領域５０２ａ，５０２ｂ
の角度を制御し、下部反射層２と上部反射層５との間の
距離を変化させることができる。その結果、光共振器の
共振波長を変化させることが可能となる。
および第２の補助領域５０２ａ，５０２ｂの少なくとも
１つに第１のインダクタを形成し、その第１のインダク
タに対向するように第２のインダクタを配置してもよ
い。それにより、電磁力により第１の補助領域５０１
ａ，５０１ｂおよび第２の補助領域５０２ａ，５０２ｂ
の角度を制御し、下部反射層２と上部反射層５との間の
距離を変化させることができる。その結果、光共振器の
共振波長を変化させることが可能となる。
【００９９】なお、歪層４に電流を流すことにより歪層
４を加熱してもよい。それにより、歪層４の湾曲の程度
を調整し、第１の補助領域５０１ａ，５０１ｂおよび第
２の補助領域５０２ａ，５０２ｂの角度を変化させるこ
とができる。また、第１および第２のＩｎＧａＡｓ層４
１ａ，４１ｂを熱膨張させることにより歪層４を容易に
湾曲させることができる。この場合には、第１および第
２のＩｎＧａＡｓ層４１ａ，４１ｂに導電性を付与する
ためにｎ型またはｐ型の不純物をドープしておく。
４を加熱してもよい。それにより、歪層４の湾曲の程度
を調整し、第１の補助領域５０１ａ，５０１ｂおよび第
２の補助領域５０２ａ，５０２ｂの角度を変化させるこ
とができる。また、第１および第２のＩｎＧａＡｓ層４
１ａ，４１ｂを熱膨張させることにより歪層４を容易に
湾曲させることができる。この場合には、第１および第
２のＩｎＧａＡｓ層４１ａ，４１ｂに導電性を付与する
ためにｎ型またはｐ型の不純物をドープしておく。
【０１００】また、歪層４に印加する電圧または歪層４
に流す電流を変化させることにより第１の補助領域５０
１ａ，５０１ｂおよび第２の補助領域５０２ａ，５０２
ｂの角度を直角以外の角度に変化させることも可能であ
る。
に流す電流を変化させることにより第１の補助領域５０
１ａ，５０１ｂおよび第２の補助領域５０２ａ，５０２
ｂの角度を直角以外の角度に変化させることも可能であ
る。
【０１０１】上記実施の形態では、１対の第１の補助領
域５０１ａ，５０１ｂおよび１対の第２の補助領域５０
２ａ，５０２ｂを設けているが、第１の補助領域および
第２の補助領域の数はこれに限定されず、少なくとも１
つの第１の補助領域および少なくとも１つの第２の補助
領域を設ければよい。
域５０１ａ，５０１ｂおよび１対の第２の補助領域５０
２ａ，５０２ｂを設けているが、第１の補助領域および
第２の補助領域の数はこれに限定されず、少なくとも１
つの第１の補助領域および少なくとも１つの第２の補助
領域を設ければよい。
【０１０２】上記実施の形態では、歪層４としてＩｎＧ
ａＡｓ層とＧａＡｓ層との積層構造を用いているが、こ
れに限定されず、異なる格子定数を有する種々の半導体
層の組み合わせを用いることができる。歪層として他の
III −Ｖ族化合物半導体の積層構造、II−VI族化合物半
導体の積層構造を用いてもよい。また、歪層としてＳｉ
（シリコン）およびＧｅ（ゲルマニウム）を含む半導体
層の積層構造を用いてもよい。
ａＡｓ層とＧａＡｓ層との積層構造を用いているが、こ
れに限定されず、異なる格子定数を有する種々の半導体
層の組み合わせを用いることができる。歪層として他の
III −Ｖ族化合物半導体の積層構造、II−VI族化合物半
導体の積層構造を用いてもよい。また、歪層としてＳｉ
（シリコン）およびＧｅ（ゲルマニウム）を含む半導体
層の積層構造を用いてもよい。
【０１０３】また、上記実施の形態では、ＧａＡｓから
なる基板を用いているが、犠牲層、歪層および反射層の
材料を考慮してＳｉ基板等の他の基板を用いてもよい。
なる基板を用いているが、犠牲層、歪層および反射層の
材料を考慮してＳｉ基板等の他の基板を用いてもよい。
【０１０４】さらに、上記実施の形態では、犠牲層の材
料としてＡｌＧａＡｓを用いているが、これに限定され
ず、選択エッチングを考慮して他の材料を用いてもよ
い。
料としてＡｌＧａＡｓを用いているが、これに限定され
ず、選択エッチングを考慮して他の材料を用いてもよ
い。
【０１０５】また、上部反射層および下部反射層の材料
も上記実施の形態に限定されず、任意の材料を用いるこ
とができる。
も上記実施の形態に限定されず、任意の材料を用いるこ
とができる。
【図１】本発明の一実施の形態における半導体装置の上
部反射層の起立前の状態を示す模式的平面図である。
部反射層の起立前の状態を示す模式的平面図である。
【図２】図１の半導体装置の上部反射層の起立後の状態
を示す模式的斜視図である。
を示す模式的斜視図である。
【図３】図１の半導体装置の製造工程での上部反射層の
起立前の状態を示す模式的平面図および模式的正面図で
ある。
起立前の状態を示す模式的平面図および模式的正面図で
ある。
【図４】図３の半導体装置のＡ−Ａ線断面図、Ｂ−Ｂ線
断面図およびＣ−Ｃ線断面図である。
断面図およびＣ−Ｃ線断面図である。
【図５】図１の半導体装置の製造工程での上部反射層の
起立後の状態を示す模式的平面図および模式的正面図で
ある。
起立後の状態を示す模式的平面図および模式的正面図で
ある。
【図６】図５の半導体装置のＡ−Ａ線断面図、Ｂ−Ｂ線
断面図およびＣ−Ｃ線断面図である。
断面図およびＣ−Ｃ線断面図である。
【図７】歪層の働きを示す模式的断面図である。
【図８】上部反射層の詳細な構成を示す模式的断面図で
ある。
ある。
１ 基板
２ 下部反射層
３ 犠牲層
４ 歪層
４１ａ 第１のＩｎＧａＡｓ層
４１ｂ 第２のＩｎＧａＡｓ層
４２ ＧａＡｓ層
５ 上部反射層
１０ 谷折溝
１１ 分離溝
２０ 山折溝
５００ 主領域
５０１ａ，５０１ｂ 第１の補助領域
５０２ａ，５０２ｂ 第２の補助領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 會田 田人
京都府相楽郡精華町光台二丁目２番地２
株式会社国際電気通信基礎技術研究所内
Ｆターム(参考） 2H041 AA21 AB10 AB12 AC06 AZ05
AZ08
Claims (19)
- 【請求項１】 基板上に第１の層、第２の層および第３
の層が順に形成され、前記第２の層は、異なる格子定数
を有する複数の半導体層の積層構造を含み、 前記第３の層は、主領域、第１の補助領域および第２の
補助領域を含み、前記第１および第２の補助領域は、前
記主領域にそれぞれ第１および第２の折線部分を介して
連接するとともに周囲の領域にそれぞれ第３および第４
の折線部分を介して連接し、前記第１、第２、第３およ
び第４の折線部分は平行に配置され、 前記第１、第２、第３および第４の折線部分を除く部分
で前記主領域、前記第１の補助領域および前記第２の補
助領域を取り囲むように前記第３の層から前記第１の層
に至る深さの分離溝が形成されるとともに、前記主領
域、前記第１の補助領域および前記第２の補助領域にお
ける前記第１の層が選択的に除去され、 前記第２の層に作用する歪により前記第２の層が前記第
３および第４の折線部分で谷状に折曲されかつ前記第１
および第２の折線部分で山状に折曲され、前記第１およ
び第２の補助領域が前記基板上の前記第３の層に対して
起立し、前記主領域が前記基板に間隔をもって対向する
ことを特徴とする半導体装置。 - 【請求項２】 前記第３の層は第１の反射層を含み、前
記基板と前記第１の層との間に第２の反射層が設けら
れ、前記主領域の前記第１の反射層が前記基板上の前記
第２の反射層に対向することを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記第３の層は反射層を含み、前記主領
域の前記反射層が周囲の領域の前記反射層に部分的に対
向することを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記第２の層は、第１の格子定数を有す
る第１の半導体層と、前記第１の格子定数よりも小さい
第２の格子定数を有する第２の半導体層と、前記第２の
格子定数よりも大きい第３の格子定数を有する第３の半
導体層とを含み、 前記第３および第４の折線部分で前記第２の層が谷状に
折曲されるように前記第３および第４の折線部分の前記
第３の層および前記第３の半導体層が除去され、前記第
１および第２の折線部分で前記第２の層が山状に折曲さ
れるように前記第１および第２の折線部分で前記第３の
層が除去されたことを特徴とする請求項１〜３のいずれ
かに記載の半導体装置。 - 【請求項５】 前記基板上の前記第３の層に対して起立
する前記第１および第２の補助領域の角度を変化させる
駆動手段をさらに備えたことを特徴とする請求項１〜４
のいずれかに記載の半導体装置。 - 【請求項６】 前記駆動手段は、静電力または電磁力に
より前記第１および第２の補助領域の角度を変化させる
ことを特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記第１の補助領域は複数の第１の補助
領域を含み、前記第２の補助領域は複数の第２の補助領
域を含むことを特徴とする請求項１〜６のいずれかに記
載の半導体装置。 - 【請求項８】 基板上に第１の層を形成するステップ
と、 前記第１の層上に異なる格子定数を有する複数の半導体
層の積層構造を含む第２の層を形成するステップと、 前記第２の層上に第３の層を形成するステップと、 前記第３の層に、互いに平行に配置された第１、第２、
第３および第４の折線部分を形成することにより、主領
域を設けかつ前記主領域にそれぞれ第１および第２の折
線部分を介して連接するとともに周囲の領域にそれぞれ
第３および第４の折線部分を介して連接する第１および
第２の補助領域を設けるステップと、 前記第１、第２、第３および第４の折線部分を除く部分
で前記主領域、前記第１の補助領域および前記第２の補
助領域を取り囲むように前記第３の層から前記第１の層
に至る深さの分離溝を形成するステップと、 前記主領域、前記第１および第２の補助領域における前
記第１の層を選択的に除去するステップと、 前記第２の層に作用する歪により前記第２の層を前記第
３および第４の折線部分で谷状に折曲しかつ前記第１お
よび第２の折線部分で山状に折曲し、前記第１および第
２の補助領域を前記基板上の前記第３の層に対して起立
させ、前記主領域を前記基板に間隔をもって対向させる
ステップとを備えたことを特徴とする半導体装置の製造
方法。 - 【請求項９】 第１の層、第２の層および第３の層が順
に形成され、前記第２の層は、第１の格子定数を有する
第１の半導体層と、前記第１の格子定数よりも小さい第
２の格子定数を有する第２の半導体層と、前記第２の格
子定数よりも大きい第３の格子定数を有する第３の半導
体層とを含み、 所定領域を部分的に取り囲むように前記第３の層から前
記第１の層に至る深さの分離溝が形成されるとともに、
前記所定領域における前記第１の層が選択的に除去さ
れ、 前記所定領域において第１の折線部分で前記第２の層が
谷状に折曲されるように前記第１の折線部分の前記第３
の層および前記第３の半導体層が除去され、前記所定領
域において第２の折線部分で前記第２の層が山状に折曲
されるように前記第２の折線部分で前記第３の層が除去
されたことを特徴とする半導体装置。 - 【請求項１０】 第１の層を形成するステップと、 前記第１の層上に、第１の格子定数を有する第１の半導
体層と前記第１の格子定数よりも小さい第２の格子定数
を有する第２の半導体層と前記第２の格子定数よりも大
きい第３の格子定数を有する第３の半導体層とを含む第
２の層を形成するステップと、 前記第２の層上に第３の層を形成するステップと、 所定領域を部分的に取り囲むように前記第３の層から前
記第１の層に至る深さの分離溝を形成するステップと、 前記所定領域における前記第１の層を選択的に除去する
ステップと、 前記所定領域において第１の折線部分で前記第２の層が
谷状に折曲されるように前記第１の折線部分の前記第３
の層および前記第３の半導体層を除去し、前記所定領域
において第２の折線部分で前記第２の層が山状に折曲さ
れるように前記第２の折線部分で前記第３の層を除去す
るステップとを備えたことを特徴とする半導体装置の製
造方法。 - 【請求項１１】 第１の層と、 第２の層と、 第３の層とを順に備え、 前記第２の層は、異なる格子定数を有する複数の半導体
層の積層構造を含み、 所定領域を部分的に取り囲むように前記第３の層から前
記第１の層に至る深さの分離溝が形成されるとともに、
前記所定領域における前記第１の層が選択的に除去さ
れ、 前記所定領域において前記第２の層に作用する歪により
第１の折線部分で前記第２の層が谷状に折曲されるよう
に前記第１の折線部分に第１の深さの溝が形成され、前
記所定領域において前記第２の層に作用する歪により第
２の折線部分で前記第２の層が山状に折曲されるように
前記第２の折線部分に前記第１の深さと異なる第２の深
さの溝が形成されたことを特徴とする半導体装置。 - 【請求項１２】 前記第２の層は、 第１の格子定数を有する第１の半導体層と、 前記第１の格子定数よりも小さい第２の格子定数を有す
る第２の半導体層と、 前記第２の格子定数よりも大きい第３の格子定数を有す
る第３の半導体層とを順に含むことを特徴とする請求項
１１記載の半導体装置。 - 【請求項１３】 異なる格子定数を有する複数の半導体
層の積層構造を備え、 前記積層構造に作用する歪により所定の折線部分で前記
積層構造が山状に折曲されるように前記折線部分に所定
深さの溝が形成されたことを特徴とする半導体装置。 - 【請求項１４】 異なる格子定数を有する複数の半導体
層の積層構造を備え、 前記積層構造に作用する歪により所定の折線部分で前記
積層構造が谷状に折曲されるように前記折線部分に所定
深さの溝が形成されたことを特徴とする半導体装置。 - 【請求項１５】 異なる格子定数を有する複数の半導体
層の積層構造を備え、 前記積層構造に作用する歪により第１の折線部分で前記
積層構造が谷状に折曲されるように前記第１の折線部分
に第１の深さの溝が形成され、 前記積層構造に作用する歪により第２の折線部分で前記
積層構造が山状に折曲されるように前記第２の折線部分
に第２の深さの溝が形成されたことを特徴とする半導体
装置。 - 【請求項１６】 第１の層を形成するステップと、 前記第１の層上に異なる格子定数を有する複数の半導体
層の積層構造を含む第２の層を形成するステップと、 前記第２の層上に第３の層を形成するステップと、 所定領域を部分的に取り囲むように前記第３の層から前
記第１の層に至る深さの分離溝を形成するとともに、前
記所定領域における前記第１の層を選択的に除去するス
テップと、 前記所定領域において前記第２の層に作用する歪により
第１の折線部分で前記第２の層が谷状に折曲されるよう
に前記第１の折線部分に第１の深さの溝を形成するステ
ップと、 前記所定領域において前記第２の層に作用する歪により
第２の折線部分で前記第２の層が山状に折曲されるよう
に前記第２の折線部分に第２の深さの溝を形成するステ
ップとを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項１７】 異なる格子定数を有する複数の半導体
層の積層構造を形成するステップと、 前記積層構造に作用する歪により所定の折線部分で前記
積層構造が山状に折曲されるように前記折線部分に所定
深さの溝を形成するステップとを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項１８】 異なる格子定数を有する複数の半導体
層の積層構造を形成するステップと、 前記積層構造に作用する歪により所定の折線部分で前記
積層構造が谷状に折曲されるように前記折線部分に所定
深さの溝を形成するステップとを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項１９】 異なる格子定数を有する複数の半導体
層の積層構造を形成するステップと、 前記積層構造に作用する歪により第１の折線部分で前記
積層構造が谷上に折曲されるように前記第１の折線部分
に第１の深さの溝を形成するステップと、 前記積層構造に作用する歪により第２の折線部分で前記
積層構造が山状に折曲されるように前記第２の折線部分
に前記第１の深さと異なる第２の深さの溝を形成するス
テップとを備えたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003033631A JP2003305696A (ja) | 2002-02-13 | 2003-02-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-35995 | 2002-02-13 | ||
| JP2002035995 | 2002-02-13 | ||
| JP2003033631A JP2003305696A (ja) | 2002-02-13 | 2003-02-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003305696A true JP2003305696A (ja) | 2003-10-28 |
Family
ID=29405128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003033631A Pending JP2003305696A (ja) | 2002-02-13 | 2003-02-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003305696A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060239A (ja) * | 2004-08-23 | 2006-03-02 | Osram Opto Semiconductors Gmbh | 半導体構成素子及び半導体構成素子の製造方法 |
-
2003
- 2003-02-12 JP JP2003033631A patent/JP2003305696A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060239A (ja) * | 2004-08-23 | 2006-03-02 | Osram Opto Semiconductors Gmbh | 半導体構成素子及び半導体構成素子の製造方法 |
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