JP2005203674A - 電子部品内蔵基板の製造方法 - Google Patents

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Abstract

【課題】簡便に、電子部品内蔵基板を作製することができる製造方法を提供すること。
【解決手段】電子部品が搭載された２つの配線回路基板２の電子部品実装面を向き合わせて、その間に樹脂層３を設置し、樹脂層と基板とを圧着する工程を含む、電子部品内蔵基板の製造方法、ならびに２個以上の電子部品が搭載された配線回路基板を折り曲げる工程、および、工程により生じる、電子部品実装面が向き合う基板間に樹脂層を設置し、樹脂層と基板とを圧着する工程を含む、電子部品内蔵基板の製造方法。
【選択図】図１

Description

本発明は、電子部品内蔵基板の製造方法に関する。
近年の電子機器の小型軽量化、高性能化に伴い、半導体素子等の電子部品の高密度実装への要求が高まっている。特に携帯機器等に代表される小型軽量化は今後さらに進むと考えられ、電子部品を３次元方向へ実装する技術の開発が求められている。
これに対応する技術として、層間絶縁層内に電子部品を内蔵した電子部品内蔵基板が提案されている（例えば、特許文献１参照）。この電子部品内蔵基板は、熱硬化性樹脂を含む絶縁層を有する多層配線基板において、その絶縁層に設けられた空隙部に電子部品を収納してなるものである。
特開平１１−３１２８６８号公報
しかしながら、部品実装部に対応して、絶縁層に予め空隙部を設ける工程は、手間がかかり、製造コストが高くなる。
従って、本発明は、簡便に、電子部品内蔵基板を作製することができる製造方法を提供することを目的とする。
即ち、本発明は、
（１）電子部品が搭載された２つの配線回路基板の電子部品実装面を向き合わせて、その間に樹脂層を設置し、該樹脂層と該基板とを圧着する工程を含む、電子部品内蔵基板の製造方法、
（２）２個以上の電子部品が搭載された配線回路基板を折り曲げる工程、および、前記工程により生じる、電子部品実装面が向き合う基板間に樹脂層を設置し、該樹脂層と該基板とを圧着する工程を含む、電子部品内蔵基板の製造方法、
（３）前記樹脂層がポリカルボジイミドを含んでなる（１）または（２）記載の電子部品内蔵基板の製造方法、ならびに
（４）前記ポリカルボジイミドが、一般式Ｉ：
Figure 2005203674
（式中、ａ、ｂ、ｃは、それぞれ０〜２００の整数である、ただしａ、ｂ、ｃの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
にて表される構造単位をｎ１個、
一般式ＩＩ：
Figure 2005203674
（式中、ｄ、ｅ、ｆは、それぞれ０〜２００の整数である、ただしｄ、ｅ、ｆの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
にて表される構造単位をｎ２個、および
一般式ＩＩＩ：
Figure 2005203674
（式中、Ｒは炭素数４〜４０の２価の有機基を表す）
にて表される構造単位をｎ３個と、
両末端にモノイソシアナートを反応させて得られる末端構造単位とを有してなり、ｎ１＋ｎ２が２以上の整数、ｎ３が１以上の整数、ｎ１＋ｎ２＋ｎ３が３〜１５００、（ｎ１＋ｎ２）／（ｎ１＋ｎ２＋ｎ３）が１／１００〜１／３である（３）記載の電子部品内蔵基板の製造方法
に関する。
本発明によれば、簡便に、電子部品内蔵基板を製造することができる。
本発明の１つの態様における電子部品内蔵基板の製造方法は、電子部品が搭載された２つの配線回路基板の電子部品実装面を向き合わせて、その間に樹脂層を設置し、該樹脂層と該基板とを圧着する工程を含む。
本態様の製造方法により製造される電子部品内蔵基板の一例を図１に示す。電子部品１が搭載された２つの配線回路基板２の間に樹脂層３が設置され、該樹脂層中に電子部品が埋め込まれた構造を有する。
２つの配線回路基板の間の樹脂層に電子部品を埋め込むことにより、従来、配線回路基板の絶縁層に電子部品を搭載するための空隙を設けていた工程を削除することができ、工程の簡略化を図ることができる。
本態様に使用される配線回路基板２としては、絶縁層４と導体層５を接着剤を介して、または、介さずに積層されたものであればよく、公知の基板が用いられる。
配線回路基板における絶縁層としては、特に限定されないが、後述の樹脂層に用いる熱硬化性樹脂の硬化温度より高いガラス転移温度を有しているフィルムが好ましく、例えば、ポリイミド樹脂、ポリアラミド樹脂、フッ素樹脂、ポリエチレンテレフタレート樹脂等からなるフィルムが挙げられる。
配線回路基板における導体層としては、通常、導体層として用いられるものであれば特に限定されないが、加工容易性およびコスト削減の観点から銅箔が好ましい。導体層は、通常、信号配線、電極などの所定の配線パターンに形成されており、絶縁層の片面に形成されていても、両面に形成されていてもよい。なお、配線パターンへの形成は、サブトラクティブ法、アディティブ法など公知の方法により行うことができる。
電子部品１としては、例えば、半導体素子、抵抗素子、コンデンサ素子などが挙げられる。前記配線回路基板への電子部品の搭載は、前記で形成された導体層上にフリップチップボンディングなど公知の方法により行うことができる、なお、配線回路基板の両面に導体層を備える場合、電子部品は、配線回路基板の両面に搭載されてもよい。
樹脂層３に使用される樹脂としては、耐熱性確保の観点から、熱硬化性樹脂が好ましく、ポリカルボジイミドがより好ましい。
中でも、電子部品の凹凸への追従性が高いことより、一般式Ｉ：
Figure 2005203674
（式中、ａ、ｂ、ｃはそれぞれ０〜２００の整数である、ただしａ、ｂ、ｃの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
にて表される構造単位をｎ１個、
一般式ＩＩ：
Figure 2005203674
（式中、ｄ、ｅ、ｆはそれぞれ０〜２００の整数である、ただしｄ、ｅ、ｆの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
にて表される構造単位をｎ２個、および
一般式ＩＩＩ：
Figure 2005203674
（式中、Ｒは炭素数４〜４０の２価の有機基を表す）
にて表される構造単位をｎ３個と、
両末端にモノイソシアナートを反応させて得られる末端構造単位とを有し、ｎ１＋ｎ２が２以上の整数、ｎ３が１以上の整数、ｎ１＋ｎ２＋ｎ３が３〜１５００、（ｎ１＋ｎ２）／（ｎ１＋ｎ２＋ｎ３）が１／１００〜１／３であるポリカルボジイミドが好ましい。
ａ、ｂおよびｃは、それぞれ、電子部品への高い凹凸追従性を実現するためには、好ましくは０〜１５０であり、より好ましくは、０〜１００である。ｄ、ｅおよびｆは、それぞれ、電子部品への高い凹凸追従性を実現するためには、好ましくは０〜１５０であり、より好ましくは、０〜１００である。
Ｘは、好ましくは、単結合または炭素数１〜５のアルキレン基を表す。炭素数１〜５のアルキレン基としては、例えば、エチレン基、プロピレン基が挙げられる。
Ｒは、好ましくは、炭素数４〜４０の２価の有機基を表し、例えば、炭素数４〜４０のアルキレン基またはアリール基を表す。炭素数４〜４０のアルキレン基としては、例えば、ヘキサメチレン基、４，４’−ジシクロヘキシルメタン基、イソホロン基などが挙げられ、炭素数４〜４０のアリール基としては、例えば、トリル基、４，４’−ジフェニルメタン基などが挙げられる。
電子部品への高い凹凸追従性を実現するためには、ｎ１＋ｎ２は、好ましくは２〜１０００の整数であり、より好ましくは２〜１００の整数であり、特に好ましくは２〜１０の整数であり、ｎ３は、より好ましくは１〜５００の整数であり、特に好ましくは１〜３００の整数であり、より好ましくは７０〜１００の整数であり、ｎ１＋ｎ２＋ｎ３は、好ましくは７０〜１００の整数であり、（ｎ１＋ｎ２）／（ｎ１＋ｎ２＋ｎ３）は、好ましくは１／１５〜１／３である。
モノイソシアナートを反応させて得られる末端構造単位としては、例えば、置換もしくは非置換のアリール基またはアルキル基が挙げられる。置換のアリール基としては、例えば、トリル基、イソプロピルフェニル基、メトキシフェニル基、クロロフェニル基などが挙げられる。非置換のアリール基としては、例えば、フェニル基、ナフチル基などが挙げられる。置換のアルキル基としては、例えば、２，２，４−トリメチルヘキサメチレン基が挙げられる。非置換のアルキル基としては、例えば、ｎ−ブチル基、ｎ−ヘキシル基、ｎ−オクチル基などの炭素数１〜１０のアルキル基が挙げられる。
本発明において、前記ポリカルボジイミドは、一般式Ｉ’：
Figure 2005203674
（式中、ａ、ｂ、ｃはそれぞれ０〜２００の整数である、ただしａ、ｂ、ｃの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
および／または、式ＩＩ’：
Figure 2005203674
（式中、ｄ、ｅ、ｆはそれぞれ０〜２００の整数である、ただしｄ、ｅ、ｆの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
で表される２官能液状ゴム（本明細書において、単に２官能液状ゴムという場合がある）と、１種または２種以上のジイソシアナートとを縮合反応させ、モノイソシアナートで末端封鎖することにより得られる。
前記一般式Ｉ’で表される２官能液状ゴムとしては、例えば、液状ポリブタジエン（例えば、宇部興産社製Ｈｙｃａｒ ＣＴＢ（登録商標）や日本曹達社製Ｃ−１０００）、液状ポリブタジエン−アクリロニトリル共重合体（例えば、宇部興産社製Ｈｙｃａｒ ＣＴＢＮ（登録商標））が挙げられる。前記一般式ＩＩ’で表される２官能液状ゴムとしては、例えば、液状水素化ポリブタジエン（例えば、日本曹達社製ＣＩ−１０００）などが挙げられる。各２官能液状ゴムは、単独で使用されてもよく、また２種以上併用されてもよい。
原料であるジイソシアナートとしては、例えば、芳香族ジイソシアナートおよび脂肪族ジイソシアナートが挙げられる。これらは、単独で使用されてもよく、また２種以上併用されてもよい。
芳香族ジイソシアナートとしては、一般式ＩＶ：
Figure 2005203674
（式中、Ｘ１は炭素数１〜５のアルキル基、アルコキシル基またはハロゲン原子を表す）
にて表される化合物、例えば、２，４−トリレンジイソシアナート、２，６−トリレンジイソシアナート、６−メトキシ−２，４−フェニレンジイソシアナート、５−ブロモ−２，４−トリレンジイソシアナートが挙げられる。
芳香族ジイソシアナートとしては、さらに一般式Ｖ：
Figure 2005203674
（式中、Ｘ２は単結合または炭素数１〜５のアルキレン基、オキシ基、スルホ基またはスルホキシル基であり、Ｘ３、Ｘ４は炭素数１〜５のアルキル基、アルコキシル基またはハロゲン原子を表す）
にて表される化合物、例えば、４，４’−ジフェニルメタンジイソシアナート、３，３’，５，５’−テトラエチル−４，４’−ジフェニルメタンジイソシアナート、４，４’−ジフェニルイソプロピリデンジイソシアナート、４，４’−ジフェニルエーテルジイソシアナート、４，４’−ジフェニルスルフィドジイソシアナート、４，４’−ジフェニルスルホキシドジイソシアナート、３，３’，５，５’−テトラメチル−４，４’−ビフェニルジイソシアナート、３，３’−ジメトキシ−４，４’−ビフェニルジイソシアナート、３，３’−ジブロモ−４，４’−ビフェニルジイソシアナートが挙げられる。
脂肪族ジイソシアナートとしては、一般式ＶＩ：
Figure 2005203674
（式中、Ｘ５およびＸ６は単結合または炭素数１〜５のアルキレン基を表し、Ｘ７は炭素数１〜８の脂肪族炭化水素基を表す）
にて表される化合物、例えば、４，４’−ジシクロヘキシルメタンジイソシアナート、ノルボルナンジイソシアナート、４，４’−シクロヘキサンジイソシアナート、イソホロンジイソシアナート、メチルシクロヘキサン−２，４−ジイソシアナート、２，４−ビス（イソシアナトメチル）シクロヘキサンが挙げられる。
脂肪族ジイソシアナートとしてはまた、一般式ＶＩＩ：
Figure 2005203674
（式中、Ｘ８は炭素数１〜１８のアルキレン基を表す）
にて表される化合物、例えば、ヘキサメチレンジイソシアナート、２，２，４，−トリメチルヘキサメチレンジイソシアナート、オクタメチレンジイソシアナート、ドデカメチレンジイソシアナートが挙げられる。
脂肪族ジイソシアナートとしては、さらに一般式ＶＩＩＩ：
Figure 2005203674
（式中、Ｘ９およびＸ１０は単結合または炭素数１〜５のアルキレン基を表す）
にて表される化合物、例えば、キシリレンジシソシアナート、α，α，α’，α’−テトラメチルキシリレンジシソシアナート、４−イソシアナトメチル−フェニルイソシアナートが挙げられる。
前記一般式Ｉ’およびＩＩ’で表される各２官能液状ゴムは、それぞれ、ｎ１およびｎ２の値を満たし得るモル量で用いられる。両者が併用される場合のモル比、すなわちｎ１とｎ２の比（ｎ１／ｎ２）は特に限定されるものではない。また、かかる２官能液状ゴムのジイソシアナートに対するモル比（２官能液状ゴム／ジイソシアナート）は、１／９９〜１／２が好ましく、１／１０〜１／２がより好ましい。
また、ジイソシアナートとして芳香族ジイソシアナートと脂肪族ジイソシアナートとが併用される場合、芳香族ジイソシアナートの脂肪族ジイソシアナートに対するモル比（芳香族ジイソシアナート／脂肪族ジイソシアナート）は、３／２〜９９／１が好ましく、４／１〜９９／１がより好ましい。
原料であるモノイソシアナートとしては、例えば、フェニルイソシアナート、ナフチルイソシアナート、トリルイソシアナート、イソプロピルフェニルイソシアナート、メトキシフェニルイソシアナート、クロロフェニルイソシアナートなどの置換または非置換のアリール基を有するイソシアナート；ｎ−ブチルイソシアナート、ｎ−ヘキシルイソシアナート、ｎ−オクチルイソシアナートなどの炭素数１〜１０のアルキルイソシアナートなどが挙げられる。これらは、単独で使用されてもよく、また２種以上併用されてもよい。
モノイソシアナートは、使用するジイソシアナート成分１００モルに対して１〜４０モルを用いるのが好ましい。ジイソシアナート成分１００モルに対してモノイソシアナート成分を１モル以上で用いると、得られるポリカルボジイミドの分子量が大きくなりすぎたり架橋反応が生ずることがなく、例えば、得られるポリカルボジイミド溶液の粘度の上昇ないし当該溶液の固化が生じたり、当該溶液の保存安定性の低下が生ずることがないので好ましい。また、ジイソシアナート成分１００モルに対してモノイソシアナート成分を４０モル以下で用いると、ポリカルボジイミド溶液の粘度が適度であり、例えば、当該溶液の塗布乾燥によるフィルム成型において良好な成膜を行うことができるので好ましい。モノイソシアナートをジイソシアナート成分に対して前記範囲で用いて末端封鎖して得られたポリカルボジイミド溶液は、特に保存安定性に優れる。
各成分をそれぞれ、上記のとおりの組成で用いることにより、ｎ１、ｎ２、ｎ３が前記範囲を持たす値を有するポリカルボジイミドを得ることができる。
前記ポリカルボジイミドの製造は、具体的には、非プロトン性溶媒中、原料としての２官能液状ゴムとジイソシアナートとを反応させた後、カルボジイミド化触媒の存在下、縮合反応によりカルボジイミド化させ、モノイソシアナートにより末端封鎖することにより行う。
前記ポリカルボジイミドの製造は、好ましくは、トルエン溶媒中で２官能液状ゴムを７０重量部およびトリレンジイソシアナートを３０重量部を混合し、この混合物を５０℃で１時間撹拌した後にトリレンジイソシアナート１００モルに対して１−ナフチルイソシアナートを２モル混合し、混合物中にカルボジイミド化触媒を添加し、温度を１００℃に昇温してこの温度で２時間程度カルボジイミド化反応を行うことにより行う。なお、反応時間は、カルボジイミド化反応の終点を、例えば、後述する方法により決定することができる。
２官能液状ゴムとジイソシアナートとの反応温度としては、反応時間短縮および液状ゴムの熱劣化防止の観点から、１０〜５０℃が好ましく、３０〜５０℃がより好ましい。また、反応時間は、３０分〜２時間程度、通常、１時間程度である。なお、反応の終点は２官能液状ゴム末端のカルボキシル基のＯＨ伸縮振動（３０００ｃｍ−１）の吸収の消失により確認する。
カルボジイミド化の反応温度としては、１０〜１５０℃が好ましく、４０〜１１０℃がより好ましい。カルボジイミド化の反応温度が１０℃以上であると、反応時間が遅くなりすぎず、ポリカルボジイミド溶液中にイソシアナート官能基が残存することがなく、例えば、ポリカルボジイミド溶液の保存安定性が向上するので好ましい。１５０℃以下であると、反応時間が速すぎず、副反応によるゲル化が生ずることがなく、例えば、ポリカルボジイミド溶液の保存安定性が向上するので好ましい。
カルボジイミド化触媒としては、例えば、３−メチル−１−フェニル−２−ホスホレン−１−オキシド、１−フェニル−２−ホスホレン−１−オキシド、１−フェニル−２−ホスホレン−１−スルフィド、１−エチル−３−メチル−２−ホスホレン−１−オキシド、３−メチル−１−フェニル−１−ホスファ−３−シクロペンテン−１−オキシド、２，５−ジヒドロ−３−メチル−１−フェニルホスホール−１−オキシド、これらの３−ホスホレン異性体が挙げられる。また、トリフェニルホスフィンオキシド、トリトリルホスフィンオキシド、ビス（オキサジフェニホスフィノ）エタンなどのホスフィンオキシド類も使用できる。これらは、単独で使用されてもよく、また２種以上併用されてもよい。
カルボジイミド化触媒は、使用する全イソシアナート成分１００モルに対して０．００１〜５モルの範囲で用いるのが好ましい。０．００１モル以上であると、反応時間が遅くなりすぎないので好ましい。５モル以下であると、反応時間が速すぎることによるゲル化が生ずることがなく、例えば、ポリカルボジイミド溶液の保存安定性が向上するので好ましい。
モノイソシアナートによる末端封鎖は、カルボジイミド化の初期、中期、末期または全般にわたり、モノイソシアナートを反応溶液中に加えることにより行うことができる。
ポリカルボジイミドの製造に用いられる非プロトン性溶媒としては、トルエン、キシレン、炭素数３〜５のアルキルトルエン、ベンゼン、炭素数３〜３６のアルキルベンゼン、ナフタレン、テトラヒドロフラン、ジオキサン、アセトン、ブタノン、シクロヘキサノン、Ｎ−メチルピロリドン、Ｎ，Ｎ−ジメチルホルムアミド、Ｎ，Ｎ−ジメチルアセトアミドなどが挙げられる。これらは、単独で使用されてもよく、また２種以上併用されてもよい。
非プロトン性溶媒は、ポリカルボジイミド溶液中のポリカルボジイミドの濃度が１〜９０重量％の範囲となるように用いるのが好ましい。１重量％以上であると、得られたポリカルボジイミドの成型時に溶媒を除去しやすいので好ましい。９０重量％以下であると、ポリカルボジイミド溶液の粘度が適度であり、該溶液の保存安定性が向上するので好ましい。
カルボジイミド化反応の終点は、赤外分光分析（ＩＲ測定）による、生成したポリカルボジイミド中の原子団Ｎ＝Ｃ＝Ｎ伸縮振動（２１３５ｃｍ−１）の吸収の観測、イソシアナート中の原子団Ｎ＝Ｃ＝Ｏ伸縮振動（２２７０ｃｍ−１）の吸収の消失および２官能液状ゴムとジイソシアナートとの結合部分のアミド基のＣ＝Ｏ伸縮振動（１６９５ｃｍ−１）の吸収の観察により確認することができる。
カルボジイミド化反応の終了後、通常、ポリカルボジイミドは溶液として得られるが、さらにメタノール、エタノール、イソプロピルアルコール、ヘキサンなどの貧溶媒に得られた溶液を投入し、ポリカルボジイミドを沈殿として析出させ、未反応のモノマーや触媒を取り除いてもよい。
また、一旦、沈殿として回収されたポリカルボジイミドの溶液を調製するには、当該沈殿を所定の操作により洗浄し、乾燥を行い、再度非プロトン性溶媒に溶解する。このような操作を行うことにより、ポリカルボジイミド溶液の保存安定性を向上させることができる。
さらに、ポリカルボジイミド溶液中に副生成物が含まれる場合には、例えば、適当な吸着剤を用い、副生成物を吸着除去して、精製してもよい。吸着剤としては、例えば、アルミナゲル、シリカゲル、活性炭、ゼオライト、活性酸化マグネシウム、活性ボーキサイト、フラースアース、活性白土、分子ふるいカーボンなどが挙げられる。これらは、単独で使用されてもよく、また２種以上併用されてもよい。
上記のように得られたポリカルボジイミドからなる樹脂の硬化温度は、好ましくは１２０〜２５０℃であり、また、ガラス転移点は、好ましくは１５０〜２５０である。
本態様に使用される樹脂層には、前記熱硬化性樹脂が、通常、１０〜１００重量％、好ましくは３０〜１００重量％含まれる。
本態様に使用される樹脂層は、特に限定されるものではないが、樹脂フィルムとして用いるのが好適である。該フィルムは、上記ポリカルボジイミドをトルエン、シクロヘキサノンなどの前記非プロトン性溶媒に溶解させた溶液を、キャスティング、スピンコーティング、ロールコーティングなどの公知の方法により、支持体の上に塗布し、加熱乾燥させて製膜することにより得られる。該溶液の塗布は、得られるフィルムの厚さが１０〜３００μｍとなるように行うのが好ましい。
支持体としては、耐熱性や耐薬品性を有するフィルムであればよく、例えば、ポリイミド、ポリエステル、ポリエチレンテレフタレートなどのフィルムが挙げられる。これらは、単独で使用されてもよく、また２種以上併用されてもよい。また、支持体として使用されるフィルムは、例えば、フッ素化シリコーンなどの剥離剤で処理されたものが好ましい。
支持体上に塗布したポリカルボジイミド溶液の加熱乾燥は、ポリカルボジイミドの硬化反応をあまり進行させずに乾燥させるよう、溶媒の除去が可能な程度の温度、時間で行うことが好ましい。具体的な加熱乾燥の温度としては、３０〜２００℃が好ましく、５０〜１７５℃がより好ましく、７０〜１５０℃が特に好ましい。加熱乾燥の温度が３０℃以上であると、樹脂フィルム中の溶媒の残存がなく、樹脂フィルムの信頼性が高いので好ましい。２００℃以下であると、樹脂フィルムの熱硬化を抑えて充分に乾燥させることができるので好ましい。また、時間は、３０秒間〜３０分間が好ましく、１〜１０分間がより好ましく、２〜５分間が特に好ましい。３０秒間以上であると、樹脂フィルム中の溶媒の残存がなく、信頼性が高いので好ましい。３０分間以下であると、樹脂フィルムの熱硬化を抑えて充分に乾燥させることができるので好ましい。
樹脂フィルムを製造する際には、弾性率の調整などを図るために、例えば、アルミナ、シリカ、マグネシア、窒化ケイ素などのセラミックなどの種々の非導電性の無機粉末を必要に応じて、１種または２種以上を配合してもよい。
さらに、樹脂フィルムには、無機充填剤が層の加工性、耐熱性を損なわない範囲で適宜配合されていてもよい。また表面平滑性を出すための平滑剤、脱泡剤、接着力を向上させるシランカップリング剤、チタン系カップリング剤、ノニオン系界面活性剤、フッ素系界面活性剤、シリコーン系添加剤などの各種添加剤が、必要に応じて添加されていてもよい。これらの添加剤の配合量は、ポリカルボジイミド１００重量部に対して、０．１〜１００重量部が好ましく、０．２〜５０重量部がより好ましい。
樹脂フィルムには、前記配線回路基板の配線を電気的に接続するための導通路６を設けてもよい。該導通路は、例えば、レーザー、パンチング、ドリル等の方法にて樹脂フィルムの厚さ方向に貫通したスルーホールを形成し、該スルーホールに銅粉末、銀粉末等の金属粉末を含有するペーストをディスペンサー、吸引処理、スクリーン印刷等の方法にて充填して形成される。
本態様において、電子部品内蔵基板７は、電子部品１が搭載された２つの配線回路基板２の電子部品実装面を向き合わせて、その間に樹脂層３を設置し、該樹脂層と該基板とを、例えば真空プレス等により圧着して製造される。
基板への樹脂層の設置は、例えば、予め、前記配線回路基板および樹脂フィルムに位置合わせ用の貫通孔を形成し、位置合わせ用ピンを用いて行うことができる。
樹脂層と基板との圧着は、好ましくは１００〜２００℃、より好ましくは１４０℃〜１７０℃で、好ましくは５秒〜１０分間、より好ましくは１０秒〜１分間加熱しながら、好ましくは９．８×１０−３〜９．８×１０−１ＭＰａ、より好ましくは９．８×１０−２〜４．９×１０−１ＭＰａの圧力で行われる。かかる圧着の際に、電子部品が樹脂層内に埋没され、前記導通路により積層方向の配線回路基板の電気的接続が行われる。
さらに、図２に示すように、上記で製造した電子部品内蔵基板の上に、電子部品が搭載された配線回路基板および樹脂層をさらに積層することもでき、使用目的に応じて基板の枚数を調整すればよい。
上記のように配線回路基板を樹脂層に圧着した後、樹脂層中のポリカルボジイミドを完全に硬化させるため、さらに、１２０〜２００℃程度の温度で、１〜５時間程度加熱することが好ましい。
本発明の別の態様における電子部品内蔵基板の製造方法は、２個以上の電子部品が搭載された配線回路基板を折り曲げる工程、および、前記工程により生じる、電子部品実装面が向き合う基板間に樹脂層を設置し、該樹脂層と該基板とを圧着する工程を含む。
本態様の製造方法により製造される電子部品内蔵基板の一例を図３に示す。２個以上の電子部品１が搭載された配線回路基板２が折り曲げられ、その間に樹脂層３が設置され、該樹脂層中に電子部品１が埋め込まれた構造を有する。なお、配線回路基板の折り曲げ回数は使用目的に応じて設定されればよい。
本態様において、配線回路基板、電子部品および樹脂層は前記と同様のものが使用されるが、１つの配線回路基板を使用するため、前記のように樹脂層に配線回路基板の配線を電気的に接続するための導通路を形成しなくてもよい。
本態様において、電子部品内蔵基板７は、２個以上の電子部品１が搭載された配線回路基板２を用意し、電子部品実装面の所定位置に、樹脂層３を設置し、電子部品実装面が向き合うように配線回路基板２を折り曲げて、該樹脂層と該基板とを、例えば、真空プレス等により圧着して製造される。
なお、基板への樹脂層の設置は、前記と同様に、予め、配線回路基板および樹脂フィルムに位置合わせ用の貫通孔を形成し、位置合わせ用ピンを用いて行うことができる。
樹脂層と基板との圧着は、好ましくは１００〜２００℃、より好ましくは１４０℃〜１７０℃で、好ましくは５秒〜１０分間、より好ましくは１０秒〜１分間加熱しながら、好ましくは９．８×１０−３〜９．８×１０−１ＭＰａ、より好ましくは９．８×１０−２〜４．９×１０−１ＭＰａの圧力で行われる。かかる圧着の際に、電子部品が樹脂層内に埋没される。
使用目的に応じて、本態様で製造された電子部品内蔵基板の上に、さらに別の基板および樹脂層を積層して電子部品内蔵基板を製造してもよい。
上記のように配線回路基板を樹脂層に圧着した後、樹脂層中のポリカルボジイミドを完全に硬化させるため、さらに、１２０〜２００℃程度の温度で、１〜５時間程度加熱することが好ましい。
次に、本発明を実施例により具体的に説明するが、本発明は当該実施例のみに限定されるものではない。
なお、以下において、合成反応は全て窒素気流下で行った。ＩＲ測定は、ＦＴ／ＩＲ−２３０（日本電子社製）を用いて行った。
攪拌装置、滴下漏斗、還流冷却器、温度計を取り付けた５００ｍＬの四つ口フラスコに４，４’−ジフェニルメタンジイソシアナートを７０．５７ｇ（２８２ｍｍｏｌ）、Ｈｙｃａｒ ＣＴＢ２０００Ｘ１６２（Ｂ．Ｆ．Ｇｏｏｄｒｉｃｈ社製）を２７．３４ｇ（５．７０ｍｍｏｌ）、ＮＩＳＳＯ−ＰＢ ＣＩ−１０００（日本曹達社製）を５４．６８ｇ（３９．０６ｍｍｏｌ）、シクロヘキサノンを２１７．９６ｇ入れ、４０℃で１時間攪拌した。
さらに、ｐ−イソプロピルフェニルイソシアナートを１０．９１ｇ（６７．６８ｍｍｏｌ）と３−メチル−１−フェニル−２−ホスホレン−２−オキシドを０．５４ｇ（２．８２ｍｍｏｌ）添加して攪拌しながら１００℃に昇温し、さらに２時間保持した。
反応の進行はＩＲ測定により確認した。具体的にはイソシアナート中の原子団Ｎ＝Ｃ＝Ｏ伸縮振動（２２７０ｃｍ−１）の吸収の減少とポリカルボジイミド中の原子団Ｎ＝Ｃ＝Ｎ伸縮運動（２１３５ｃｍ−１）の吸収の増加を観測した。また、２官能液状ゴムとジイソシアナートとの結合部分のアミド基のＣ＝Ｏ伸縮振動（１６９５ｃｍ−１）の吸収を観測した。ＩＲ測定にて反応の終点を確認し、反応液を室温まで冷却することによってポリカルボジイミド溶液を得た。
なお、得られたポリカルボジイミドにおいて、ｎ１＋ｎ２＝３〜５、ｎ３＝７１〜９１、ｎ１＋ｎ２＋ｎ３＝７４〜９６、（ｎ１＋ｎ２）／（ｎ１＋ｎ２＋ｎ３）＝５／７４〜３／９６であった。
次に、得られたポリカルボジイミド溶液を、剥離剤（フッ素化シリコーン）で処理したポリエチレンテレフタレートフィルムからなるセパレータ（厚さ５０μｍ）（三菱化学ポリエステルフィルム社製）の上に得られる樹脂フィルムの厚さが２５０μｍとなるようにロールコーターを用いて塗布した。これを１３０℃にて１分間加熱した後、１５０℃にて１分間加熱し、セパレータ付きの樹脂フィルムを得た。
得られた樹脂フィルムにパンチングを用いて０．３ｍｍφのスルーホールを形成し、そのホール内に銅粉末を含むペーストをディスペンサーにて充填して導通路を形成した。
絶縁層としてポリイミド樹脂および絶縁層の両面に導体層として銅箔が積層された両面銅張基材を用意し、銅箔をエッチングして、両面に所定の配線パターンを有する配線回路基板を２つ用意した。
２つの配線回路基板のそれぞれの片面に厚さ１００μｍの半導体素子をフリップチップボンダーにより実装した。
次に、樹脂シートに、半導体素子が互いに向き合うように、２つの配線回路基板を設置し、真空プレス機（北川精機製：ＶＨ１−５７２）を用いて、２６６０Ｐａの減圧下、１５０℃、圧力２．９４×１０−１ＭＰａにて３０秒加熱圧着を行い、半導体素子の埋め込みを行った。
その後、１７５℃で５時間加熱し樹脂層中のポリカルボジイミドの硬化を行い電子部品内蔵基板を製造した。
本発明の製造方法は、半導体素子等の電子部品の高密度実装を必要とする電子機器の製造に利用できる。
本発明の製造方法により製造される電子部品内蔵基板の一態様の断面図である。 本発明の製造方法により製造される電子部品内蔵基板の一態様の断面図である。 本発明の製造方法により製造される電子部品内蔵基板の一態様の断面図である。
符号の説明
１ 電子部品
２ 配線回路基板
３ 樹脂層
４ 絶縁層
５ 導体層
６ 導通路
７ 電子部品内蔵基板

Claims (4)

  1. 電子部品が搭載された２つの配線回路基板の電子部品実装面を向き合わせて、その間に樹脂層を設置し、該樹脂層と該基板とを圧着する工程を含む、電子部品内蔵基板の製造方法。
  2. ２個以上の電子部品が搭載された配線回路基板を折り曲げる工程、および、前記工程により生じる、電子部品実装面が向き合う基板間に樹脂層を設置し、該樹脂層と該基板とを圧着する工程を含む、電子部品内蔵基板の製造方法。
  3. 前記樹脂層がポリカルボジイミドを含んでなる請求項１または２記載の電子部品内蔵基板の製造方法。
  4. 前記ポリカルボジイミドが
    一般式Ｉ：
    Figure 2005203674
     （式中、ａ、ｂ、ｃは、それぞれ０〜２００の整数である、ただしａ、ｂ、ｃの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
    にて表される構造単位をｎ１個、
    一般式ＩＩ：
    Figure 2005203674
     （式中、ｄ、ｅ、ｆは、それぞれ０〜２００の整数である、ただしｄ、ｅ、ｆの全てが０の場合を除く、Ｘは単結合または炭素数１〜５のアルキレン基を表す）
    にて表される構造単位をｎ２個、および
    一般式ＩＩＩ：
    Figure 2005203674
     （式中、Ｒは炭素数４〜４０の２価の有機基を表す）
    にて表される構造単位をｎ３個と、
    両末端にモノイソシアナートを反応させて得られる末端構造単位とを有してなり、ｎ１＋ｎ２が２以上の整数、ｎ３が１以上の整数、ｎ１＋ｎ２＋ｎ３が３〜１５００、（ｎ１＋ｎ２）／（ｎ１＋ｎ２＋ｎ３）が１／１００〜１／３である請求項３記載の電子部品内蔵基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244211A (ja) * 2004-01-30 2005-09-08 Matsushita Electric Ind Co Ltd 部品内蔵モジュールおよび部品内蔵モジュールを備えた電子機器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4285339B2 (ja) * 2004-06-15 2009-06-24 パナソニック株式会社 回路モジュールおよび回路モジュールの製造方法
US20060223227A1 (en) * 2005-04-04 2006-10-05 Tessera, Inc. Molding method for foldover package
US7767543B2 (en) * 2005-09-06 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a micro-electro-mechanical device with a folded substrate
TW200721216A (en) * 2005-09-22 2007-06-01 Murata Manufacturing Co Packaging method of electronic component module, method for manufacturing electronic apparatus using it, and electronic component module
JP2009016626A (ja) * 2007-07-06 2009-01-22 Panasonic Corp 半導体モジュール装置および半導体モジュール装置の製造方法ならびにフラットパネル型表示装置，プラズマディスプレイパネル
US20110105079A1 (en) * 2007-11-14 2011-05-05 Mark Randall Levea Liberty phone and liberty phone system
JP2011035345A (ja) * 2009-08-06 2011-02-17 Fujitsu Ltd 半導体素子モジュール、電子回路ユニット、電子デバイス、及び、半導体素子モジュールの製造方法
JP7044007B2 (ja) * 2018-07-31 2022-03-30 株式会社オートネットワーク技術研究所 回路構成体
CN115315071A (zh) * 2021-05-07 2022-11-08 鹏鼎控股(深圳)股份有限公司 内埋元件电路板及其制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62155546A (ja) * 1985-12-27 1987-07-10 Toshiba Corp メモリ−モジユ−ル
JPH02164096A (ja) * 1988-12-19 1990-06-25 Matsushita Electric Ind Co Ltd 多層電子回路基板とその製造方法
JP3733153B2 (ja) * 1994-11-24 2006-01-11 日清紡績株式会社 多層プリント配線板
US6180261B1 (en) * 1997-10-21 2001-01-30 Nitto Denko Corporation Low thermal expansion circuit board and multilayer wiring circuit board
JP2001217388A (ja) * 2000-02-01 2001-08-10 Sony Corp 電子装置およびその製造方法
JP2002171071A (ja) * 2000-12-04 2002-06-14 Ibiden Co Ltd 多層配線基板、及びその製造方法
FR2822338B1 (fr) * 2001-03-14 2003-06-27 Sagem Procede pour connecter electriquement des plots de contact d'un composant microelectronique directement a des pistes de circuits imprimes, et plaque a circuits imprimes ainsi constituee
TW550997B (en) * 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP2004269691A (ja) * 2003-03-07 2004-09-30 Nitto Denko Corp ポリカルボジイミド共重合体およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005244211A (ja) * 2004-01-30 2005-09-08 Matsushita Electric Ind Co Ltd 部品内蔵モジュールおよび部品内蔵モジュールを備えた電子機器
JP4619807B2 (ja) * 2004-01-30 2011-01-26 パナソニック株式会社 部品内蔵モジュールおよび部品内蔵モジュールを備えた電子機器

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Publication number Publication date
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