KR101267862B1 - 3-d 스택형 디바이스들 상의 esd 보호를 가능하게 하기 위한 시스템들 및 방법들 - Google Patents

3-d 스택형 디바이스들 상의 esd 보호를 가능하게 하기 위한 시스템들 및 방법들 Download PDF

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Abstract

정전기 방전(ESD) 보호 디바이스는 스택형 반도체 다이들의 액티브 층들 사이의 수직 공간 내에서 제조되고 이에 의해 그렇지 않으면 통신 목적들만을 위해 사용될 공간을 활용한다. 쓰루 실리콘 비아(TSV)들의 수직 표면 영역은 ESD 이벤트들로부터 인한 큰 전압들을 흡수하기 위하여 사용된다. 일 실시예에서, ESD 다이오드는 스택형 디바이스의 반도체 다이들의 액티브 층들 사이의 수직 TSV 내에서 만들어진다. 이 ESD 다이오드는 스택의 두 반도체 다이들 상의 회로에 의해 공유될 수 있고 이에 의해 공간을 절약하고 ESD 보호 회로에 의해 요구되는 다이 영역을 감소시킨다.

Description

3-D 스택형 디바이스들 상의 ESD 보호를 가능하게 하기 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR ENABLING ESD PROTECTION ON 3-D STACKED DEVICES}
본 개시내용은 일반적으로 반도체 디바이스들을 위한 정전기 방전(ESD) 보호에 관한 것이고, 특히, 3-D 스택형(stacked) 반도체 디바이스들 내의 ESD 보호를 가능하게 하기 위한 시스템들 및 방법들에 관한 것이다.
쓰루 실리콘 스택킹(through silicon stacking; TSS) 내에서, 실리콘 칩들은 3-D 전자 디바이스들을 형성하기 위해 스택된다. 이러한 디바이스들에서, 칩들 사이의 상호접속들이 구성된다. 이들 상호접속들은 때때로 쓰루 실리콘 비아(through silicon via; TSV)들을 포함한다.
각각의 스택형 칩들 상의 각각의 회로는 회로의 I/O 포트들 상에 ESD 보호를 필요로 한다. 불행하게도, ESD 보호 회로는 실리콘 상에서 상대적으로 큰 공간을 차지한다. 존재하는 회로가 3-D 디바이스의 다수의 칩들 사이의 스플릿(split)일 때, 회로들(및 그들 각각의 ESD 보호)은 분리될 수 있다. 결과적으로, ESD 보호는 상이한 칩들 사이의 회로 스플릿의 각 부분을 보호하도록 각 칩 상에 제공된다. 결과적으로, ESD 보호 회로는 3-D 스택형 칩들 상에 더 많은 공간을 필요로 한다.
ESD 보호 회로는 3-D 스택형 디바이스들의 상이한 칩들 상의 액티브 층(active layer)들 사이에 수직 공간으로(예를 들어, TSV(through silicon via)들) 구성되고 이에 의해 그렇지 않으면 통신 목적들만을 위해 사용될 공간을 이용한다. 쓰루 실리콘 비아들의 수직 표면 영역은 큰 ESD 이벤트들을 흡수한다.
일 실시예에서, 반도체 다이는 기판 내부에서 구성되는 적어도 하나의 비아 내부에 적어도 하나의 액티브 회로를 포함한다.
다른 실시예에서, ESD 보호 다이오드는 스택되는 다이들의 액티브 층들 사이의 수직 차원에서 만들어진다. 이 ESD 보호 다이오드는 스택의 두 반도체 다이들 상의 회로에 의해 공유될 수 있고 이에 의해 공간을 절약하고 ESD 보호 회로에 의해 요구되는 칩 영역을 감소시킨다.
또 다른 실시예에서, 적어도 하나의 쓰루 실리콘 비아(TSV)를 갖는 반도체 다이가 구성된다. TSV는 적어도 하나의 액티브 회로를 포함한다. 반도체 다이는 제2 반도체 다이와 함께 평행 결합으로 스택되고, 그리고 TSV는 스택되는 다이들의 액티브 층들 사이에 수직적으로 위치된다.
또 다른 실시예에서, 정전기 방전(ESD) 보호 회로를 구성하기 위한 방법은 디바이스의 하나의 반도체 다이로부터의 쓰루 실리콘 비아(TSV)들이 인접한 반도체 다이에 결합되도록 스택형 반도체 디바이스를 배치하는 단계를 포함한다. 이 배치를 이용하여, 반도체 다이들 중 적어도 하나로부터의 I/O 패드들은 TSV들 중 적어도 하나의 내부에 적어도 부분적으로 구성되는 정전기 방전(ESD) 보호 회로에 결합될 수 있다.
또 다른 실시예에서, 스택형 반도체 디바이스는 서로에 대해 평행 관계로 위치되는 제1 반도체 다이 및 제2 반도체 다이를 포함한다. 디바이스는 또한 위치되는 다이들의 액티브 층들을 결합하기 위한 수단들을 포함한다. 결합하는 수단들은 액티브 엘리먼트들을 포함한다.
앞서 서술한 것은 후술할 발명의 상세한 설명을 보다 쉽게 이해할 수 있도록 본 발명이 갖는 특징들과 기술적인 장점들을 다소 폭넓게 약술한 것이다. 본 발명의 청구범위의 대상을 형성하는 추가적인 특징들과 장점들이 아래에서 상술될 것이다. 개시된 개념과 특정한 실시예들은 본 발명과 동일한 목적들을 수행하기 위한 다른 구조들을 설계하거나 수정하기 위한 기반으로서 용이하게 활용될 수 있음이 당업자들에게 인식될 수 있다. 또한, 당업자들은 이러한 균등한 구조들은 첨부된 청구항들에서 설명할 바와 같은 본 발명의 사상과 범위로부터 벗어나지 않는다고 깨달을 것이다. 본 발명의 특징이라고 여겨지는 신규한 특징들은, 그 조직과 작동방법 및 추가적인 목적들과 장점들에 관하여, 첨부한 도면들과 관련하여 고려될 때 다음의 설명으로부터 쉽게 이해될 수 있을 것이다. 그러나, 각 도면들은 예시 및 설명을 위해서만 제공되는 것이고, 본 발명의 제한들의 정의로서 의도되는 것이 아님이 명백히 이해되어야 한다.
본 개시내용의 보다 완전한 이해를 위해, 이제 함께 첨부한 도면들과 결합하여 제공되는 이하의 설명들에 대해 참조가 이루어진다.
도 1a 및 도 1b는 종래의 ESD 보호 회로를 도시한다.
도 2a 및 도 2b는 일 실시예를 도시하기 위한 단면도들이다.
도 3a 내지 도 3g는 도 2a 및 도 2b에서 도시된 디바이스를 구성하기 위한 처리의 실시예들을 도시하는 단면도들이다.
도 4는 또 다른 실시예를 도시하는 단면도이다.
도 1a 및 도 1b는 종래의 ESD 보호 회로를 도시한다. 도 1a는 I/O 패드(11)가 (ESD 이벤트를 발생시킬 수 있는) 고 전압 또는 고 전류 방전을 허용하는 디바이스(10)의 부분을 도시한다. 회로(14)를 ESD 이벤트의 부정적 효과들로부터 보호하기 위해, 서지 다이오드(surge diode; 12)가 초과 전압을 Vdd로 방전한다. 일부 경우들에서, 예를 들어 음의 고 전압(또는 전류) 이벤트가 발생했을 때, 다이오드(100)는 초과 전압을 Vss 또는 접지로 방전한다. 일반적으로 다이오드들(12, 100)은 상당히 크다.
도 1b는 P 섹션(102) 및 N 섹션(101)을 포함하는 일반적 다이오드 구조(100)를 도시한다. 이들 다이오드 구조들(100)은 ESD 이벤트들을 수반하는 상대적으로 큰 전압들을 조절하기 위해 크다. 이들 다이오드들 중의 하나는 모든 I/O 패드와 일반적으로 연관된다.
도 2a 및 도 2b는 본 개시내용의 일 실시예를 도시한다. 도 2a는 서로 평행 관계로 스택되는 다이들(21 및 22) 및 ESD 보호 디바이스(200)를 포함하는 디바이스(20)를 도시한다. 상부 다이(21)는 그것의 대면(액티브 층) 층(21-2)의 상부 상에 위치되는 그것의 후면 층(21-1)을 포함한다. 하부 다이(22)는 그것의 대면(액티브 층) 층(22-2)의 상부 상에 그것의 후면 층(21-1)과 같은 방위로 위치된다. 각 다이는 임의의 원하는 방위를 가질 수 있고 본 발명에서 교시된 개념들은 여전히 적용될 수 있음에 주의한다.
쓰루 실리콘 비아(TSV)들(23)은 바라던 대로, 다이 간의(inter-die) 통신을 수행하기 위해 다이들(21, 22)의 액티브 표면들(21-2, 22-2) 사이의 후면 층(22-1) 내에서 구성된다. 이들 비아들(23) 중 하나 이상은 하나 이상의 다이오드들을 포함하는 (디바이스 200과 같은) 수직 ESD 보호 디바이스로서 구성된다. 이런 맥락에서, 수직은 ESD 보호 디바이스(200)가 보호하기 위해 설계되는 다이들의 평면에 직교함을 의미한다. 수직의 ESD 보호 디바이스(200)는 하나의 칩 상에 완전히 구성될 수 있거나, 두 개의 인접한 스택형 칩들의 각각의 칩 상에 부분적으로 구성될 수 있다. 또한, 수직의 디바이스(200)는 칩들(21, 22)의 세로 영역에 정확히 수직일 필요는 없으나 경사지게 될 수는 있고, 또는 심지어 영역 내의 스택형 칩들(21, 22)에 부분적으로 평행일 필요도 없다.
도 2b는 다이오드들(201 및 202)의 쌍을 포함하는 하나의 이러한 수직적으로 구성되는 디바이스(200)를 도시한다. 다이오드(201)는 N-물질(24)을 둘러싸는 P-물질(27)을 포함하는 것으로 도시되고 다이오드(202)는 P-물질(27)을 둘러싸는 N-물질(26)을 포함하는 것으로 도시된다. 절연체(25)는 반도체 기판(28)으로부터 각 다이오드(201, 202)를 분리한다. 전극 접속들(29)은 N 섹션 및 P 섹션으로의 액세스가 가능하게 하도록 도시된다. 다이오드들이 본 실시예에서 논의된다 할지라도, 트랜지스터들 또는 다른 액티브 엘리먼트들이 바라던 대로 구성될 수 있음에 주의한다.
일 실시예에서, 이들 다이오드들(201, 202)을 형성하는 실리콘의 두께는 20 - 100 마이크로 미터이고, 이에 의해 다이오드들(201, 202)을 상대적으로 크게 만들게 되고, 정전기 방전(ESD) 이벤트들의 전압들을 견딜 수 있게 한다. 일 실시예에서, 효과적인 다이오드 영역은 비아의 둘레 주위의 표면 영역을 사용함으로써 증가되고, 비아의 둘레는 실질적으로 원통형으로 형성될 수 있다. 다시 말해, 표준 2-D 다이오드 구성을 사용하는 것이 아니라 3-D 구성을 사용하면, 동일 양의 칩 '면적'을 사용하면서 전체 액티브 영역을 증가시킨다. 도 2a에서 도시되는 것처럼, 다이들(21, 22)이 스택될 때, 다이들(21, 22) 모두 ESD 다이오드들(201, 202)의 공통 세트를 공유할 수 있음에 주의한다. 또한, 하나의 다이오드는 하나의 칩 상에서 구성될 수 있는데 다른 다이오드(또는 하나 이상의 다이오드들의 다른 부분들)는 다른 칩 상에서 구성될 수 있다.
도 3a에서 도 3g까지는 도 2a 및 도 2b에서 도시된 실시예들의 측면에서 쓰루 실리콘 비아(TSV)들 내부의 다이오드들을 구성하기 위한 처리의 실시예들을 도시한다.
도 3a는 식각에 의하여 구성되는 비아를 도시한다. 그 다음에, 절연 물질(25)은 실리콘(30, 또는 다른 반도체 물질) 위에 증착된다.
도 3b는 절연 물질(25)의 상부 상에, 두 다이오드 공간들 안으로 증착되는 N 물질(26)을 도시한다.
도 3c는 (이 예에서는) 왼쪽 다이오드 또는 공간으로부터 선택적으로 식각되어 버린 N 물질(26)을 도시한다. N 물질(26)은 오른쪽 다이오드 공간 내부에 남아있다.
도 3d는 왼쪽 다이오드 공간 내부에 증착되는 P 물질(27)을 도시하고 P 물질(27)은 또한 오른쪽 다이오드 공간 내부에 증착된다.
도 3e는 왼쪽 다이오드 공간 및 오른쪽 다이오드 공간 모두의 내부에 증착되는 N 물질(24)을 도시한다.
도 3f는 PN 다이오드 및 NP 다이오드를 만들기 위해 연마되거나 그렇지 않으면 제거되는 초과 물질을 도시한다. 다른 실시예에서, NP 트랜지스터 및 PN 트랜지스터(또는 다른 액티브 엘리먼트들)는 전술된 NP 다이오드 및 PN 다이오드 대신에 "다이오드 공간들" 내에서 만들어진다.
액티브 층(31)의 보통의 회로는 잘 알려진 방법으로 그 다음에 제조될 수 있다. 산화 증착(미도시)은 제조되는 회로를 절연한다. 접촉부들(301, 302, 303, 및 304)은 그 다음에 형성될 수 있어 다이오드들은 액세스 가능하다. 이들 접촉부들은 많은 방식들로 형성될 수 있고 만약 바란다면 도선들, 패드들 또는 전술한 것의 조합들이 될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 패드들(302, 303)은 I/O 패드들이 될 수 있고, 접촉부(301)는 Vdd에 결합할 수 있고, 접촉부(304)는 Vss에 결합할 수 있다.
실시예에 따라서, PN 또는 NP 다이오드들의 영역은 정전기 방전들을 안전하게 조절(방산)하기에 충분하다. 이들 방전들은 100볼트 - 수천 볼트와 비슷한 정도가 될 수 있다.
도 3g는 후면 연마에 의하여 후면(아래)으로부터 노출되는 TSV들을 도시한다. 다이오드들의 후면측으로의 접속들이 접속들(405; 도 4)을 다이하기 위해 다이를 사용하는 것이 가능하도록 절연층(미도시)은 그 다음 증착되고 비아는 식각된다. 이 후면측 접속을 사용할 때, 다른 스택되는 다이(400; 도 4)의 액티브 층 상의 보통의 회로는 TSV들로 결합할 수 있고 다른 다이 상의 ESD 보호로부터 이익을 얻을 수 있다. 다른 실시예에서, 후면측으로부터의 접속은 접지로 결합되어질 다이오드들을 인에이블한다. 이 실시예는 아날로그 회로가 3-D 디바이스 안에 존재하고 노이즈 임팩트가 감소되어야 할 때 유용할 수 있다.
도 4를 참조하여, 비아들 내부의 다이오드들(201, 202)에 의한 내부 회로(410)의 보호는 이제 설명된다. 내부 회로(410)는 PAD(420)로부터 신호들을 수신한다. 만약 수신되는 신호의 전압이 너무 낮다면, Vss에 접속되는 오른쪽 다이오드(201)는 턴온되고 전류는 PAD(420)에서 Vss로 흐를 것이다. 만약 전압이 너무 높다면, 다이오드(202)는 턴온되고 전류는 PAD(420)에서 Vdd로 흐를 것이다. 만약 전압이 받아들여질 수 있다면(예, ESD 이벤트가 발생하지 않음), 내부 회로(410)는 PAD(420)로부터 신호를 수신한다.
설명되는 처리들은 반도체 제조에서의 일반적인 처리들이고 임의의 잘 알려진 기술은 반도체 디바이스의 액티브 층들 사이에서 수직 방향으로 ESD 보호 디바이스를 형성하기 위해 사용될 수 있음에 주의한다. 또한 본 명세서의 논의가 비아들 내에서 구성되고 있는 ESD 보호 디바이스들 상에 초점을 맞췄지만, 다른 디바이스 종류들도 또한 이렇게 구성될 수 있음에 주의한다. 전력 관리 디바이스들 및 회로는 그러나 본 개시내용의 교시들을 사용하여 구성될 수 있는 디바이스들의 종류들 중 하나이다. 게다가, 일부 상황들에서 액티브 디바이스의 부분은 비아가 구성되는 다이 상에서 구성될 수 있다.
본 발명과 본 발명의 장점들이 상세히 설명되었지만, 본 명세서에서 다양한 변화들, 교체들, 및 대체들은 첨부된 청구항들에서 정의한 본 발명의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있음이 이해되어야 한다. 게다가, 본 출원의 범위는 명세서에서 설명된 물질, 수단들, 방법들 및 단계들의 구성, 처리, 장치, 제조의 특정한 실시예들에만 제한하고자 한 것이 아니다. 당업자가 본 발명의 개시내용, 처리들, 장치들, 제조, 물질의 구성들, 수단들, 방법들, 또는 단계들로부터 쉽게 이해하게 됨에 따라, 본 명세서에서 상술한 대응되는 구성들과 동일한 결과를 실질적으로 달성하거나 또는 실질적으로 동일한 기능을 수행하는 기존의 것 또는 추후 개발될 것이 본 발명에 따라 이용될 수 있다. 따라서, 첨부된 청구항들은 예를 들어, 처리들, 장치들, 제조, 물질의 구성들, 수단들, 방법들, 또는 단계들을 자신의 범위 내에 포함하고자 의도된다.

Claims (22)

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  6. 3-D (3 차원) 스택형 집적 회로 디바이스로서,
    서로에 대해 스택되고, 단일 회로 디바이스로 집적되는 제1 반도체 다이 및 제2 반도체 다이;
    다수의 쓰루 비아(through via)들 ―상기 쓰루 비아들 각각은 상기 제1 반도체 다이 및 상기 제2 반도체 다이의 액티브 층들 사이를 실질적으로 확대하도록 구성되고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 사이에서의 통신을 제공하도록 구성됨―; 및
    상기 다수의 쓰루 비아들 중 적어도 하나의 내부에 적어도 부분적으로 구성되는 액티브 회로 ―상기 제1 반도체 다이 및 상기 제2 반도체 다이는 상기 액티브 회로의 사용을 공유함―
    를 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스.
  7. 제 6 항에 있어서,
    상기 액티브 회로는 반도체 디바이스들을 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스.
  8. 제 6 항에 있어서,
    상기 액티브 회로는 적어도 하나의 정전기 방전(ESD) 보호 디바이스를 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스.
  9. 제 6 항에 있어서,
    상기 액티브 회로는 P/N 접합 디바이스들을 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스.
  10. 제 6 항에 있어서,
    상기 액티브 회로는 상기 반도체 다이들 모두의 내부에서 구성되는,
    3-D (3 차원) 스택형 집적 회로 디바이스.
  11. 3-D (3 차원) 스택형 집적 회로 디바이스를 구성하기 위한 방법으로서,
    제1 반도체 다이를 제2 반도체 다이에 대하여 스택하고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이를 단일 회로 디바이스로 집적하는 단계;
    상기 제1 반도체 다이 및 상기 제2 반도체 다이의 액티브 층들 사이에서 다수의 쓰루 비아들을 실질적으로 제조하는 단계 ―상기 다수의 쓰루 비아들은 상기 제1 반도체 다이 및 상기 제2 반도체 다이 사이에서의 통신을 제공하도록 구성됨―; 및
    상기 다수의 쓰루 비아들 중 적어도 하나의 내부에 적어도 부분적으로 액티브 회로를 구성하는 단계 ―상기 제1 반도체 다이 및 상기 제2 반도체 다이는 상기 액티브 회로의 사용을 공유함―
    를 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스를 구성하기 위한 방법.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 액티브 회로는 P/N 접합 디바이스를 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스를 구성하기 위한 방법.
  15. 제 11 항에 있어서,
    상기 액티브 회로는 정전기 방전(ESD) 보호 회로를 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스를 구성하기 위한 방법.
  16. 제 15 항에 있어서,
    상기 ESD 보호 회로는 다이오드를 포함하는,
    3-D (3 차원) 스택형 집적 회로 디바이스를 구성하기 위한 방법.
  17. 3-D (3 차원) 스택형 반도체 디바이스들 내의 정전기 방전 보호를 위한 방법으로서,
    제1 반도체 다이를 제2 반도체 다이에 대하여 스택하고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이를 단일 회로로 집적하는 단계; 및
    상기 반도체 디바이스의 상기 제1 반도체 다이의 부분으로부터 상기 제2 반도체 다이의 부분으로 쓰루 비아들을 결합하는 단계를 포함하고, 상기 결합하는 단계는:
    상기 제1 반도체 다이 및 상기 제2 반도체 다이 중 적어도 하나로부터 상기 쓰루 비아들 중 적어도 하나의 내부에 적어도 부분적으로 구성되는 정전기 방전(ESD) 보호 회로로 I/O 패드들을 결합하는 단계 ―상기 제1 반도체 다이 및 상기 제2 반도체 다이는 상기 ESD 보호 회로의 사용을 공유함―를 포함하는,
    3-D (3 차원) 스택형 반도체 디바이스들 내의 정전기 방전 보호를 위한 방법.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 ESD 보호 회로는 다이오드를 포함하는,
    3-D (3 차원) 스택형 반도체 디바이스들 내의 정전기 방전 보호를 위한 방법.
  20. 삭제
  21. 삭제
  22. 삭제
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