JP2004327618A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】イオン注入による局所的な不純物の打ち込みや、レーザー光照射による局所的な不純物の拡散を用いて半導体基板の表裏をつなぐ導電路を実現することができる半導体素子及びその製造方法を得るものである。
【解決手段】半導体基板１の表面へ酸素を中空の筒状にイオン注入する工程と、前記イオン注入された酸素に対して所定の温度で熱処理を行い、前記半導体基板中に筒状の絶縁部６を形成する工程と、前記半導体基板の筒状の絶縁部の中空部分の表面へリンをイオン注入する工程と、前記イオン注入されたリンに対して所定の温度で熱処理を行い、前記半導体基板中の筒状の絶縁部６の中空部分に柱状の導電部１１を形成する工程とで半導体基板の表裏をつなぐ導電路を実現する。
【選択図】 図５
【解決手段】半導体基板１の表面へ酸素を中空の筒状にイオン注入する工程と、前記イオン注入された酸素に対して所定の温度で熱処理を行い、前記半導体基板中に筒状の絶縁部６を形成する工程と、前記半導体基板の筒状の絶縁部の中空部分の表面へリンをイオン注入する工程と、前記イオン注入されたリンに対して所定の温度で熱処理を行い、前記半導体基板中の筒状の絶縁部６の中空部分に柱状の導電部１１を形成する工程とで半導体基板の表裏をつなぐ導電路を実現する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体基板の電気抵抗を変えることで形成された、半導体基板の表裏をつなぐ導電路を有する半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板の絶縁酸化膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜を選択的に導電膜または絶縁膜に変換する異なるドーパント・イオンによる選択的イオン注入工程を含む（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開昭６４−６８９４８号公報（第１頁、第１図）
【０００４】
【発明が解決しようとする課題】
上述したような従来の半導体素子は、導電部が活性層より上部にあり、絶縁層を介して存在する上層の配線と下層の配線をつなぐ構造であり、導電部が半導体素子の表裏を貫いていないため、複数の素子を積層するのが困難であるという問題点があった。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、その目的は、半導体基板に貫通孔を形成してそれに導電材によって埋め込むのではなく、適切な不純物を添加することで基板自体の導電性を変えることによって、半導体基板の表裏をつなぐ導電路を実現することができ、そのためにイオン注入による局所的な不純物の打ち込みや、レーザー光照射による局所的な不純物の拡散を用いた半導体素子及びその製造方法を得るものである。
【０００６】
【課題を解決するための手段】
この発明に係る半導体素子は、表面に半導体回路が形成された半導体基板と、前記半導体基板の表面から裏面に達する柱状の導電路とが設けられている。また、前記導電路は、第１の不純物が添加されて形成された、前記半導体基板よりも電気抵抗が低い柱状の導電部と、第２の不純物が添加されて形成された、前記柱状の導電部の周囲を取り囲む筒状の絶縁部とから構成されている。さらに、接続配線により前記半導体回路と前記導電路の柱状の導電部の一端が接続されている。
【０００７】
また、この発明に係る半導体素子の製造方法は、半導体基板の表面へ第１の元素を中空の筒状にイオン注入する第１のイオン注入工程と、前記イオン注入された第１の元素に対して所定の温度で熱処理を行い、前記半導体基板中に筒状の絶縁部または逆極性部を形成する第１の熱処理工程と、前記半導体基板の筒状の絶縁部または逆極性部の中空部分の表面へ第２の元素をイオン注入する第２のイオン注入工程と、前記イオン注入された第２の元素に対して所定の温度で熱処理を行い、前記半導体基板中の筒状の絶縁部または逆極性部の中空部分に柱状の導電部を形成する第２の熱処理工程とを含むものである。
【０００８】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１に係る半導体素子の製造方法について図面を参照しながら説明する。図１〜図５は、この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。なお、各図中、同一符号は同一又は相当部分を示す。
【０００９】
図１（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初の工程を示す図である。
【００１０】
図１（ａ）において、半導体基板１の側面が図示されている。この半導体基板１は、シリコン（Ｓｉ）もしくはそれを主成分とする単結晶である。
【００１１】
図１（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初のイオン注入口を形成する工程を示す図である。
【００１２】
図１（ｂ）において、半導体基板１上にハードマスク２、レジスト３が形成され、ドーナッツ状のイオン注入口４が形成される。
【００１３】
図１（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初の元素をイオン注入する工程を示す図である。
【００１４】
図１（ｃ）において、イオン注入装置により、イオン注入口４から半導体基板１へ元素５が注入される。この注入元素５は、例えば酸素（Ｏ）である。
【００１５】
図２（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初の熱処理による絶縁物を形成する工程を示す図である。
【００１６】
図２（ａ）において、熱処理炉等の熱処理によって筒状の絶縁物６が形成される。
【００１７】
図２（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初のハードマスクを除去する工程を示す図である。
【００１８】
図２（ｂ）において、半導体基板１上からハードマスク２が除去される。
【００１９】
図２（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目のイオン注入口を形成する工程を示す図である。
【００２０】
図２（ｃ）において、半導体基板１上にハードマスク７、レジスト８が形成され、イオン注入口９が形成される。
【００２１】
図３（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目の元素を注入する工程を示す図である。
【００２２】
図３（ａ）において、イオン注入口９から半導体基板１へドナーとなる元素１０が注入される。この注入元素１０は、ドナーとなるＶ族元素、例えばリン（Ｐ）である。
【００２３】
図３（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目の熱処理によりｎ型化した領域を形成する工程を示す図である。
【００２４】
図３（ｂ）において、注入元素１０が熱処理によってｎ型化され、ｎ型化した領域１１が形成される。
【００２５】
図３（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目のイオン注入用のハードマスクを除去する工程を示す図である。
【００２６】
図３（ｃ）において、半導体基板１上からハードマスク７が除去される。
【００２７】
図４（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の半導体回路及び配線パターンを形成する工程を示す図である。
【００２８】
図４（ａ）において、半導体基板１上に半導体回路１２が形成される。次に、接続配線（配線パターン）１３が形成され、その上に絶縁層１４が形成される。配線パターンの形成工程で、同時にｎ型領域１１への接続配線１３が形成される。
【００２９】
図４（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の表面側のバンプ電極を形成する工程を示す図である。
【００３０】
図４（ｂ）において、接続配線１３の上に表面バンプ電極１５が形成される。
【００３１】
図４（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の裏面を研削してｎ型領域底部を露出する工程を示す図である。
【００３２】
図４（ｃ）において、ｎ型領域１１の底部が露出するまで半導体基板１の裏面側が研削される。この裏面側の研削は、機械研削、機械研磨、化学的機械研磨、エッチングまたはこれらの２手段以上の併用によって行われる。
【００３３】
図５は、この発明の実施の形態１に係る半導体素子の製造方法の裏面側のバンプ電極を形成する工程を示す図である。
【００３４】
図５において、ｎ型領域１１の底部にバンプ下地金属１６が形成され、さらに裏面バンプ電極１７が形成される。
【００３５】
図４（ｃ）において、領域１１は、上記ではｎ型として説明したが、半導体基板１に所定の不純物をドープしてｎ型またはｐ型半導体を形成し抵抗を下げた、柱上の導電部である。絶縁物６は、柱上の導電部１１を取り囲むように形成した筒状の絶縁部である。また、接続配線１３は、導電部１１と、半導体回路１２を接続する。このような形態の半導体素子は、導電路（半導体基板母材よりも電気抵抗が低い柱状の導電部１１と、その柱側面部周囲を取り囲む筒状の絶縁部６から構成されている）を通じて電気的に表裏が結ばれているため、表面と裏面それぞれに別の回路基板に接続できることや、裏面を新たな配線層に利用できるなど、より高集積化や素子搭載の多様性が向上し設計の自由度が増すことになる。
【００３６】
図５に示すように、突起電極構造（表面バンプ電極１５、裏面バンプ電極１７）を持つ半導体素子とすることができ、これにより他の素子や回路基板などとの接合を容易にすることができる。また、表裏どちらか一方のみの突起電極でも同様の効果を得ることができる。
【００３７】
なお、図４（ｃ）において、絶縁部６にかえて、柱上の導電部１１を取り囲むように、導電部１１とは電気的に常にダイオードの逆極性となるように不純物をドープした筒状の逆極性部を形成してもよい。このような半導体素子では、表面と裏面それぞれに別の回路基板に接続できることや、裏面を新たな配線層に利用できるなど、より高集積化や素子搭載の多様性が向上し設計の自由度が増すことになる。この場合も、図５のように突起電極を形成することができ、同様の効果を得ることができる。
【００３８】
また、半導体回路設計を工夫することによって、半導体基板自体をもって上記の逆極性部を構成することができ、結果的に逆極性部の形成を省略できるため、より簡単な構造をとることができる。
【００３９】
なお、最終的に形成される導電部１１のイオン注入による不純物元素の濃度は、一般に半導体回路を形成する際のトランジスタなどのｎ型もしくはｐ型の部分と配線金属との接続部分のいわゆるオーミックコンタクトをとる際に利用される、比較的高濃度の層すなわち、いわゆるｎ＋層またはｐ＋層などと呼ばれる部分の濃度と同等以上の不純物濃度を用いることができる。この方法によれば、孔を形成せずに導電路を形成できるため、段差被覆性など難しいプロセス制御をせずに、工程を経ることが可能となる。
【００４０】
また、孔とその穴埋めを行う場合、事実上、半導体回路形成工程の後に行わなければならなかったものが、半導体回路形成工程の前にも実施することが可能となることで、工程順の制約がなくなる。さらに半導体回路形成のうち配線形成工程の前に実施することによって、導電路と接続する配線工程をこの配線形成工程と同時に行うことができるため、孔とその穴埋めによって形成した場合では別途必要であった接続のための配線工程が省略できる。
【００４１】
打ち込む元素の深さは、裏面研削などによって半導体基板自体を薄くすることが可能であるため、研削加工などの限界厚さより深くすることで、容易に裏面に導電路低部を露出することができる。
【００４２】
研削前に予め主面側にバンプ電極１５を形成しておくことが簡単でき、これによって回路基板などとの接合が容易になる。これは研削後に裏面に露出した導電路底部にもバンプ電極１７が同様に形成でき、接合がより簡単になる。
【００４３】
図１（ｃ）及び図２（ａ）に示す、元素をイオン注入する工程と熱処理による絶縁物を形成する工程を、導電路の逆極性となる元素をイオン注入する工程と熱処理によって逆極性部を形成する工程に変えること可能である。
【００４４】
すなわち、この実施の形態１に係る半導体素子の製造方法は、導電路の形成において、
（１）半導体基板１に添加して絶縁部６または逆極性部となる第１の元素を柱状の導電部１１となる部分の側面を囲むように中空の筒状にイオン注入する工程と、
（２）イオン注入によって打ち込んだ第１の元素を所定温度の熱処理を行って、半導体基板１中に存する筒状の絶縁部構造または逆極性部構造を形成する工程と、
（３）半導体基板１の中でいわゆるドナーまたはアクセプターとなるＩＩＩ族またはＶ族の元素を第２の元素として柱状の導電路になるように、前記筒状の絶縁部構造または逆極性部構造の中空部分にイオン注入する工程と、
（４）熱処理を行い注入によって転移した結晶構造を安定にし、柱状の導電部を形成する工程とを含むものである。
また、工程（１）及び（２）と、工程（３）及び（４）の順序を入れ替えることが可能である。
さらに、工程（２）と（４）の熱処理を、工程（１）と（３）のイオン注入の後から一度に処理することが可能である。
【００４５】
この実施の形態１によれば、表裏をつなぐ導電路をイオン注入による半導体基板１の導電性の変更によって形成したので、アスペクト比の高い孔の形成やその孔に対する被覆性の良い皮膜形成や空隙の無いめっきによる穴埋めなどが必要なく、主にイオン注入時の条件、すなわち加速電圧や注入量およびその後の熱処理条件のみで可能となるため、比較的簡単に短い工程で表裏をつなぐ導電路を形成することができる。また、孔を形成しないことで半導体基板１の機械的強度を弱めることはないため、その分、搬送などの際の歩留まりを向上することが可能となる。
【００４６】
この導電路の形成は、前述したように、半導体回路１２の形成前でも後でも良く、工程上の制約が少なくて済む。特に、半導体回路１２の形成前に処理した場合、導電路との接続配線は半導体回路の形成の配線形成工程と同時に形成できるため、特別に工程を設ける必要が無く、その分、短い工程で効率的である。また、導電路の形成そのものも、電路長などの条件が合えば半導体回路形成工程のトランジスタ形成工程時のイオン注入や拡散，熱処理と同一工程で処理することも可能となるためさらに効率的である。
【００４７】
なお、本実施の形態１においては、導電路の形成およびその周囲の電気的絶縁などについて主にイオン注入、すなわちイオン化した元素を電場で加速し半導体基板１に打ち込む方法を用いて説明したが、中性子線などを照射し、この部分の元素を導電物質や絶縁体に変換することで同様な構造による同様な作用、効果が得られる。
【００４８】
実施の形態２．
この発明の実施の形態２に係る半導体素子の製造方法について図面を参照しながら説明する。図６及び図７は、この発明の実施の形態２に係る半導体素子の製造方法の各工程を示す図である。
【００４９】
上記実施の形態１では、イオン注入による局所的な不純物の打ち込みで導電路を形成するが、この実施の形態２では、レーザー光照射による局所的な不純物の拡散で導電路を形成するものである。
【００５０】
図２（ｂ）に示す、最初のハードマスクを除去する工程までは、上記実施の形態１と同様である。また、図３（ｃ）に示す、マスクを除去する工程以降は、上記実施の形態１と同様である。
【００５１】
図６（ａ）は、この発明の実施の形態２に係る半導体素子の製造方法の導電部上にマスク材を開口する工程を示す図である。
【００５２】
図６（ａ）において、半導体基板１上に、元素の拡散を防止するとともにレーザー光を遮蔽するマスク２１が形成され、さらにフォトレジスト２２が形成される。
【００５３】
図６（ｂ）は、この発明の実施の形態２に係る半導体素子の製造方法のドナーとなる元素を堆積する工程を示す図である。
【００５４】
図６（ｂ）において、ドナーとなる元素２３が所定膜厚蒸着などで堆積される。
【００５５】
図７は、この発明の実施の形態２に係る半導体素子の製造方法の導電部を形成する工程を示す図である。
【００５６】
図７において、フォトレジスト２２と共に堆積した不要な部分（元素２３）がパターン形成により除去された後、レーザー光２４が照射されて元素２３が拡散され、ｎ型の導電部１１Ａが形成される。
【００５７】
この実施の形態２は、ドナーとなる元素２３を、図６（ｂ）に示すように、所定の膜厚蒸着などで堆積し、導電部上方のみを残してパターン形成により除去した後、図７に示すように、レーザー光２４を照射して拡散するものである。これにより、上記実施の形態１のイオン注入におけるような半導体基板結晶へのダメージが低減できる。また、ドナーとなる元素２３のパターン形成は、堆積後にフォトレジストパターンを施しこれをマスクとしてエッチングしても、本実施の形態２を説明する図６に示すように、予め所定膜厚のレジストパターンを形成し、この上から蒸着して不要部分をレジストごと除去する、いわゆるリフトオフ法を用いても良い。
【００５８】
なお、実施の形態２において、ドナーとなる元素２３を堆積する前に、導電部上方のみを除去したレーザー光遮蔽とドナーとなる元素の拡散防止を兼ねた膜を予めパターン形成しておくことができる。これにより、元素の横方向への拡散が防止でき、導電路の間隔を詰めることができる。
【００５９】
また、別の例は、拡散防止およびレーザー光遮蔽マスクとなる膜を全面に堆積し、その導電部上方を開口するための所定膜厚のフォトレジストをパターン形成し、上記拡散防止とレーザー光遮蔽マスク兼ねる膜をエッチング除去して導電部上方を開口する。ドナーとなる元素をこの上から蒸着し、レジストと共に余分な蒸着膜を除去した後、導電部上方に残ったドナーとなる元素を、レーザー光を照射して拡散した後、導電部上方以外に残った拡散防止およびレーサー光遮蔽マスクとなる膜を除去して、所定の導電部を形成するものである。これにより、上述した例のように横方向の拡散を防止する効果を失うことなく、ドナーとなる元素の導電部上方のみへの堆積と、拡散防止およびレーサー光遮蔽マスクのパターン形成が、１度のフォトレジストバターンを持って処理できるため工程が短くなる。
【００６０】
上記の別の例で、導電部上方を開口したレジストパターンを形成し、拡散防止とレーザー光遮蔽マスク兼ねる膜をエッチング除去した後、ドナーとなる元素を、半導体基板自体を陰極として電気めっきにより形成することもできる。これによれば、ドナーとなる元素の厚膜形成が蒸着などの堆積による方法よりも簡単にでき、かつリフトオフも不要なため工程が簡単になる。
【００６１】
すなわち、この実施の形態２に係る半導体素子の製造方法は、導電路の形成において、
（１）半導体基板１に添加して絶縁部６または逆極性部となる第１の元素を柱状の導電部１１となる部分の側面を囲むように中空の筒状にイオン注入する工程と、
（２）イオン注入によって打ち込んだ第１の元素を所定温度の熱処理を行って、半導体基板１中に存する筒状の絶縁部構造または逆極性部構造を形成する工程と、
（３）半導体基板１の中でいわゆるドナーまたはアクセプターとなるＩＩＩ族またはＶ族の第２の元素を半導体基板１の表面全体に堆積する工程と、
（４）前記堆積された第２の元素を前記筒状の絶縁部構造または逆極性部構造の中空部分上方のみを残してパターン形成により除去した後、レーザー光を照射し第２の元素を拡散して柱状の導電部を形成する工程とを含むものである。
また、工程（１）及び（２）と、工程（３）及び（４）の順序を入れ替えることが可能である。
【００６２】
この実施の形態２によれば、局所的なレーザー光照射によって半導体基板１の厚み方向にのみ添加した元素を拡散させることが可能となるため、より高アスペクト比の柱状の導電路を形成できる。後述する実施の形態３も、同様である。
【００６３】
実施の形態３．
この発明の実施の形態３に係る半導体素子の製造方法について図面を参照しながら説明する。図８は、この発明の実施の形態３に係る半導体素子の製造方法の各工程を示す図である。
【００６４】
上記実施の形態１では、イオン注入による局所的な不純物の打ち込みで導電路を形成するが、この実施の形態３では、上記実施の形態２とは異なる別のレーザー光照射による局所的な不純物の拡散で導電路を形成するものである。
【００６５】
図２（ｂ）に示す、最初のハードマスクを除去する工程までは、上記実施の形態１と同様である。また、図３（ｃ）に示す、マスクを除去する工程以降は、上記実施の形態１と同様である。
【００６６】
図８（ａ）は、この発明の実施の形態３に係る半導体素子の製造方法のドナーとなる元素を高濃度にイオン注入する工程を示す図である。
【００６７】
図８（ａ）において、半導体基板１上に、イオン注入の障壁となるとともにレーザー光を遮蔽するマスク３１、フォトレジスト３２が形成され、イオン注入口３３が形成される。次に、イオン注入口３３にドナーとなる元素３４が高濃度にイオン注入される。
【００６８】
図８（ｂ）は、この発明の実施の形態３に係る半導体素子の製造方法の導電部を形成する工程を示す図である。
【００６９】
図８（ｂ）において、フォトレジスト３２が除去された後、レーザー光３５が照射されてドナーである元素３４が拡散され、ｎ型の導電部１１Ｂが形成される。
【００７０】
この実施の形態３は、上記実施の形態１とほぼ同様であるが、導電部のイオン注入工程で、図８（ａ）に示すように、ドナーとなる元素３４を非常に高濃度に半導体基板中に比較的浅く打ち込んだ後、図８（ｂ）に示すように、レーザー光３５を照射することで拡散し、所定の導電部１１Ｂを形成するものである。これにより、ドナーとなる元素３４の半導体基板中への拡散と、イオン注入によって生じた半導体基板結晶のダメージの回復が、レーザー光照射によって同時に行うことができるため効率的である。
【００７１】
なお、レーザー光を用いて不純物を拡散させる本実施の形態３では、レーザー光照射の際に発生する熱によって余分な横方向の拡散をさらに効果的に防止するため、冷却ステージ上で照射することができる。これにより、横方向の拡散の少ない微細な、間隔の詰まった導電路が形成できる。上記実施の形態２も同様である。
【００７２】
さらに、半導体基板１を冷却水で満たした浴槽やチャンバー中に保持し冷却水中を介してレーザー光を照射することができる。これによって、不純物の横方法への余分な拡散を非常に効果的に抑制でき、さらに高アスペクト比の間隔の詰まった導電路が形成できる。またこれによれば、レーザー光照射部以外の半導体基板１はほとんど温度が上昇しないため、半導体回路形成後においても半導体回路にダメージを与えずに導電路を形成できる効果がある。上記実施の形態２も同様である。
【００７３】
すなわち、この実施の形態３に係る半導体素子の製造方法は、導電路の形成において、
（１）半導体基板１に添加して絶縁部６または逆極性部となる第１の元素を柱状の導電部１１となる部分の側面を囲むように中空の筒状にイオン注入する工程と、
（２）イオン注入によって打ち込んだ第１の元素を所定温度の熱処理を行って、半導体基板１中に存する筒状の絶縁部構造または逆極性部構造を形成する工程と、
（３）半導体基板１の中でいわゆるドナーまたはアクセプターとなるＩＩＩ族またはＶ族の第２の元素を前記筒状の絶縁部構造または逆極性部構造の中空部分上方のみに高濃度にイオン注入する工程と、
（４）レーザー光を照射し第２の元素を拡散して柱状の導電部を形成する工程とを含むものである。
また、工程（１）及び（２）と、工程（３）及び（４）の順序を入れ替えることが可能である。
【００７４】
実施の形態４．
この発明の実施の形態４に係る半導体素子について図面を参照しながら説明する。図９は、この発明の実施の形態４に係る半導体素子の構造を示す図である。
【００７５】
図９において、表裏を結ぶ導電路を有する半導体素子を、表面バンプ電極１５及び裏面バンプ電極１７を介して２個以上相互に積層して一体化したものである。
【００７６】
これにより、微小な体積内に大規模に回路機能を集約できるため、高速で高性能な半導体素子となる。
【００７７】
【発明の効果】
この発明に係る半導体素子及びその製造方法は、以上説明したとおり、導電部が半導体素子の表裏を貫いているため、複数の素子を容易に積層することができる。また、表裏をつなぐ導電路をイオン注入による半導体基板の導電性の変更によって形成したので、アスペクト比の高い孔の形成やその孔に対する被覆性の良い皮膜形成や空隙の無いめっきによる穴埋めなどが必要なく、主にイオン注入時の条件、すなわち加速電圧や注入量およびその後の熱処理条件のみで可能となるため、比較的簡単に短い工程で表裏をつなぐ導電路を形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図２】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図３】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図４】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図５】この発明の実施の形態１に係る半導体素子の製造方法の工程を示す図である。
【図６】この発明の実施の形態２に係る半導体素子の製造方法の各工程を示す図である。
【図７】この発明の実施の形態２に係る半導体素子の製造方法の工程を示す図である。
【図８】この発明の実施の形態３に係る半導体素子の製造方法の各工程を示す図である。
【図９】この発明の実施の形態４に係る半導体素子の構造を示す図である。
【符号の説明】
１ 半導体基板、２ ハードマスク、３ レジスト、４ イオン注入口、５ 注入元素、６ 絶縁物、７ ハードマスク、８ レジスト、９ イオン注入口、１０ 注入元素、１１、１１Ａ、１１Ｂ 導電部、１２ 半導体回路、１３ 接続配線、１４ 絶縁層、１５ 表面バンプ電極、１６ バンプ下地金属、１７ 裏面バンプ電極、２１ マスク、２２ フォトレジスト、２３ ドナーとなる元素、２４ レーザー光、３１ マスク、３２ フォトレジスト、３３ イオン注入口、３４ ドナーとなる元素、３５ レーザー光。
【発明の属する技術分野】
この発明は、半導体基板の電気抵抗を変えることで形成された、半導体基板の表裏をつなぐ導電路を有する半導体素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置の製造方法は、半導体基板を準備する工程と、前記半導体基板の絶縁酸化膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜を選択的に導電膜または絶縁膜に変換する異なるドーパント・イオンによる選択的イオン注入工程を含む（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開昭６４−６８９４８号公報（第１頁、第１図）
【０００４】
【発明が解決しようとする課題】
上述したような従来の半導体素子は、導電部が活性層より上部にあり、絶縁層を介して存在する上層の配線と下層の配線をつなぐ構造であり、導電部が半導体素子の表裏を貫いていないため、複数の素子を積層するのが困難であるという問題点があった。
【０００５】
この発明は、上述のような課題を解決するためになされたもので、その目的は、半導体基板に貫通孔を形成してそれに導電材によって埋め込むのではなく、適切な不純物を添加することで基板自体の導電性を変えることによって、半導体基板の表裏をつなぐ導電路を実現することができ、そのためにイオン注入による局所的な不純物の打ち込みや、レーザー光照射による局所的な不純物の拡散を用いた半導体素子及びその製造方法を得るものである。
【０００６】
【課題を解決するための手段】
この発明に係る半導体素子は、表面に半導体回路が形成された半導体基板と、前記半導体基板の表面から裏面に達する柱状の導電路とが設けられている。また、前記導電路は、第１の不純物が添加されて形成された、前記半導体基板よりも電気抵抗が低い柱状の導電部と、第２の不純物が添加されて形成された、前記柱状の導電部の周囲を取り囲む筒状の絶縁部とから構成されている。さらに、接続配線により前記半導体回路と前記導電路の柱状の導電部の一端が接続されている。
【０００７】
また、この発明に係る半導体素子の製造方法は、半導体基板の表面へ第１の元素を中空の筒状にイオン注入する第１のイオン注入工程と、前記イオン注入された第１の元素に対して所定の温度で熱処理を行い、前記半導体基板中に筒状の絶縁部または逆極性部を形成する第１の熱処理工程と、前記半導体基板の筒状の絶縁部または逆極性部の中空部分の表面へ第２の元素をイオン注入する第２のイオン注入工程と、前記イオン注入された第２の元素に対して所定の温度で熱処理を行い、前記半導体基板中の筒状の絶縁部または逆極性部の中空部分に柱状の導電部を形成する第２の熱処理工程とを含むものである。
【０００８】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１に係る半導体素子の製造方法について図面を参照しながら説明する。図１〜図５は、この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。なお、各図中、同一符号は同一又は相当部分を示す。
【０００９】
図１（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初の工程を示す図である。
【００１０】
図１（ａ）において、半導体基板１の側面が図示されている。この半導体基板１は、シリコン（Ｓｉ）もしくはそれを主成分とする単結晶である。
【００１１】
図１（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初のイオン注入口を形成する工程を示す図である。
【００１２】
図１（ｂ）において、半導体基板１上にハードマスク２、レジスト３が形成され、ドーナッツ状のイオン注入口４が形成される。
【００１３】
図１（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初の元素をイオン注入する工程を示す図である。
【００１４】
図１（ｃ）において、イオン注入装置により、イオン注入口４から半導体基板１へ元素５が注入される。この注入元素５は、例えば酸素（Ｏ）である。
【００１５】
図２（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初の熱処理による絶縁物を形成する工程を示す図である。
【００１６】
図２（ａ）において、熱処理炉等の熱処理によって筒状の絶縁物６が形成される。
【００１７】
図２（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の最初のハードマスクを除去する工程を示す図である。
【００１８】
図２（ｂ）において、半導体基板１上からハードマスク２が除去される。
【００１９】
図２（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目のイオン注入口を形成する工程を示す図である。
【００２０】
図２（ｃ）において、半導体基板１上にハードマスク７、レジスト８が形成され、イオン注入口９が形成される。
【００２１】
図３（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目の元素を注入する工程を示す図である。
【００２２】
図３（ａ）において、イオン注入口９から半導体基板１へドナーとなる元素１０が注入される。この注入元素１０は、ドナーとなるＶ族元素、例えばリン（Ｐ）である。
【００２３】
図３（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目の熱処理によりｎ型化した領域を形成する工程を示す図である。
【００２４】
図３（ｂ）において、注入元素１０が熱処理によってｎ型化され、ｎ型化した領域１１が形成される。
【００２５】
図３（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の２番目のイオン注入用のハードマスクを除去する工程を示す図である。
【００２６】
図３（ｃ）において、半導体基板１上からハードマスク７が除去される。
【００２７】
図４（ａ）は、この発明の実施の形態１に係る半導体素子の製造方法の半導体回路及び配線パターンを形成する工程を示す図である。
【００２８】
図４（ａ）において、半導体基板１上に半導体回路１２が形成される。次に、接続配線（配線パターン）１３が形成され、その上に絶縁層１４が形成される。配線パターンの形成工程で、同時にｎ型領域１１への接続配線１３が形成される。
【００２９】
図４（ｂ）は、この発明の実施の形態１に係る半導体素子の製造方法の表面側のバンプ電極を形成する工程を示す図である。
【００３０】
図４（ｂ）において、接続配線１３の上に表面バンプ電極１５が形成される。
【００３１】
図４（ｃ）は、この発明の実施の形態１に係る半導体素子の製造方法の裏面を研削してｎ型領域底部を露出する工程を示す図である。
【００３２】
図４（ｃ）において、ｎ型領域１１の底部が露出するまで半導体基板１の裏面側が研削される。この裏面側の研削は、機械研削、機械研磨、化学的機械研磨、エッチングまたはこれらの２手段以上の併用によって行われる。
【００３３】
図５は、この発明の実施の形態１に係る半導体素子の製造方法の裏面側のバンプ電極を形成する工程を示す図である。
【００３４】
図５において、ｎ型領域１１の底部にバンプ下地金属１６が形成され、さらに裏面バンプ電極１７が形成される。
【００３５】
図４（ｃ）において、領域１１は、上記ではｎ型として説明したが、半導体基板１に所定の不純物をドープしてｎ型またはｐ型半導体を形成し抵抗を下げた、柱上の導電部である。絶縁物６は、柱上の導電部１１を取り囲むように形成した筒状の絶縁部である。また、接続配線１３は、導電部１１と、半導体回路１２を接続する。このような形態の半導体素子は、導電路（半導体基板母材よりも電気抵抗が低い柱状の導電部１１と、その柱側面部周囲を取り囲む筒状の絶縁部６から構成されている）を通じて電気的に表裏が結ばれているため、表面と裏面それぞれに別の回路基板に接続できることや、裏面を新たな配線層に利用できるなど、より高集積化や素子搭載の多様性が向上し設計の自由度が増すことになる。
【００３６】
図５に示すように、突起電極構造（表面バンプ電極１５、裏面バンプ電極１７）を持つ半導体素子とすることができ、これにより他の素子や回路基板などとの接合を容易にすることができる。また、表裏どちらか一方のみの突起電極でも同様の効果を得ることができる。
【００３７】
なお、図４（ｃ）において、絶縁部６にかえて、柱上の導電部１１を取り囲むように、導電部１１とは電気的に常にダイオードの逆極性となるように不純物をドープした筒状の逆極性部を形成してもよい。このような半導体素子では、表面と裏面それぞれに別の回路基板に接続できることや、裏面を新たな配線層に利用できるなど、より高集積化や素子搭載の多様性が向上し設計の自由度が増すことになる。この場合も、図５のように突起電極を形成することができ、同様の効果を得ることができる。
【００３８】
また、半導体回路設計を工夫することによって、半導体基板自体をもって上記の逆極性部を構成することができ、結果的に逆極性部の形成を省略できるため、より簡単な構造をとることができる。
【００３９】
なお、最終的に形成される導電部１１のイオン注入による不純物元素の濃度は、一般に半導体回路を形成する際のトランジスタなどのｎ型もしくはｐ型の部分と配線金属との接続部分のいわゆるオーミックコンタクトをとる際に利用される、比較的高濃度の層すなわち、いわゆるｎ＋層またはｐ＋層などと呼ばれる部分の濃度と同等以上の不純物濃度を用いることができる。この方法によれば、孔を形成せずに導電路を形成できるため、段差被覆性など難しいプロセス制御をせずに、工程を経ることが可能となる。
【００４０】
また、孔とその穴埋めを行う場合、事実上、半導体回路形成工程の後に行わなければならなかったものが、半導体回路形成工程の前にも実施することが可能となることで、工程順の制約がなくなる。さらに半導体回路形成のうち配線形成工程の前に実施することによって、導電路と接続する配線工程をこの配線形成工程と同時に行うことができるため、孔とその穴埋めによって形成した場合では別途必要であった接続のための配線工程が省略できる。
【００４１】
打ち込む元素の深さは、裏面研削などによって半導体基板自体を薄くすることが可能であるため、研削加工などの限界厚さより深くすることで、容易に裏面に導電路低部を露出することができる。
【００４２】
研削前に予め主面側にバンプ電極１５を形成しておくことが簡単でき、これによって回路基板などとの接合が容易になる。これは研削後に裏面に露出した導電路底部にもバンプ電極１７が同様に形成でき、接合がより簡単になる。
【００４３】
図１（ｃ）及び図２（ａ）に示す、元素をイオン注入する工程と熱処理による絶縁物を形成する工程を、導電路の逆極性となる元素をイオン注入する工程と熱処理によって逆極性部を形成する工程に変えること可能である。
【００４４】
すなわち、この実施の形態１に係る半導体素子の製造方法は、導電路の形成において、
（１）半導体基板１に添加して絶縁部６または逆極性部となる第１の元素を柱状の導電部１１となる部分の側面を囲むように中空の筒状にイオン注入する工程と、
（２）イオン注入によって打ち込んだ第１の元素を所定温度の熱処理を行って、半導体基板１中に存する筒状の絶縁部構造または逆極性部構造を形成する工程と、
（３）半導体基板１の中でいわゆるドナーまたはアクセプターとなるＩＩＩ族またはＶ族の元素を第２の元素として柱状の導電路になるように、前記筒状の絶縁部構造または逆極性部構造の中空部分にイオン注入する工程と、
（４）熱処理を行い注入によって転移した結晶構造を安定にし、柱状の導電部を形成する工程とを含むものである。
また、工程（１）及び（２）と、工程（３）及び（４）の順序を入れ替えることが可能である。
さらに、工程（２）と（４）の熱処理を、工程（１）と（３）のイオン注入の後から一度に処理することが可能である。
【００４５】
この実施の形態１によれば、表裏をつなぐ導電路をイオン注入による半導体基板１の導電性の変更によって形成したので、アスペクト比の高い孔の形成やその孔に対する被覆性の良い皮膜形成や空隙の無いめっきによる穴埋めなどが必要なく、主にイオン注入時の条件、すなわち加速電圧や注入量およびその後の熱処理条件のみで可能となるため、比較的簡単に短い工程で表裏をつなぐ導電路を形成することができる。また、孔を形成しないことで半導体基板１の機械的強度を弱めることはないため、その分、搬送などの際の歩留まりを向上することが可能となる。
【００４６】
この導電路の形成は、前述したように、半導体回路１２の形成前でも後でも良く、工程上の制約が少なくて済む。特に、半導体回路１２の形成前に処理した場合、導電路との接続配線は半導体回路の形成の配線形成工程と同時に形成できるため、特別に工程を設ける必要が無く、その分、短い工程で効率的である。また、導電路の形成そのものも、電路長などの条件が合えば半導体回路形成工程のトランジスタ形成工程時のイオン注入や拡散，熱処理と同一工程で処理することも可能となるためさらに効率的である。
【００４７】
なお、本実施の形態１においては、導電路の形成およびその周囲の電気的絶縁などについて主にイオン注入、すなわちイオン化した元素を電場で加速し半導体基板１に打ち込む方法を用いて説明したが、中性子線などを照射し、この部分の元素を導電物質や絶縁体に変換することで同様な構造による同様な作用、効果が得られる。
【００４８】
実施の形態２．
この発明の実施の形態２に係る半導体素子の製造方法について図面を参照しながら説明する。図６及び図７は、この発明の実施の形態２に係る半導体素子の製造方法の各工程を示す図である。
【００４９】
上記実施の形態１では、イオン注入による局所的な不純物の打ち込みで導電路を形成するが、この実施の形態２では、レーザー光照射による局所的な不純物の拡散で導電路を形成するものである。
【００５０】
図２（ｂ）に示す、最初のハードマスクを除去する工程までは、上記実施の形態１と同様である。また、図３（ｃ）に示す、マスクを除去する工程以降は、上記実施の形態１と同様である。
【００５１】
図６（ａ）は、この発明の実施の形態２に係る半導体素子の製造方法の導電部上にマスク材を開口する工程を示す図である。
【００５２】
図６（ａ）において、半導体基板１上に、元素の拡散を防止するとともにレーザー光を遮蔽するマスク２１が形成され、さらにフォトレジスト２２が形成される。
【００５３】
図６（ｂ）は、この発明の実施の形態２に係る半導体素子の製造方法のドナーとなる元素を堆積する工程を示す図である。
【００５４】
図６（ｂ）において、ドナーとなる元素２３が所定膜厚蒸着などで堆積される。
【００５５】
図７は、この発明の実施の形態２に係る半導体素子の製造方法の導電部を形成する工程を示す図である。
【００５６】
図７において、フォトレジスト２２と共に堆積した不要な部分（元素２３）がパターン形成により除去された後、レーザー光２４が照射されて元素２３が拡散され、ｎ型の導電部１１Ａが形成される。
【００５７】
この実施の形態２は、ドナーとなる元素２３を、図６（ｂ）に示すように、所定の膜厚蒸着などで堆積し、導電部上方のみを残してパターン形成により除去した後、図７に示すように、レーザー光２４を照射して拡散するものである。これにより、上記実施の形態１のイオン注入におけるような半導体基板結晶へのダメージが低減できる。また、ドナーとなる元素２３のパターン形成は、堆積後にフォトレジストパターンを施しこれをマスクとしてエッチングしても、本実施の形態２を説明する図６に示すように、予め所定膜厚のレジストパターンを形成し、この上から蒸着して不要部分をレジストごと除去する、いわゆるリフトオフ法を用いても良い。
【００５８】
なお、実施の形態２において、ドナーとなる元素２３を堆積する前に、導電部上方のみを除去したレーザー光遮蔽とドナーとなる元素の拡散防止を兼ねた膜を予めパターン形成しておくことができる。これにより、元素の横方向への拡散が防止でき、導電路の間隔を詰めることができる。
【００５９】
また、別の例は、拡散防止およびレーザー光遮蔽マスクとなる膜を全面に堆積し、その導電部上方を開口するための所定膜厚のフォトレジストをパターン形成し、上記拡散防止とレーザー光遮蔽マスク兼ねる膜をエッチング除去して導電部上方を開口する。ドナーとなる元素をこの上から蒸着し、レジストと共に余分な蒸着膜を除去した後、導電部上方に残ったドナーとなる元素を、レーザー光を照射して拡散した後、導電部上方以外に残った拡散防止およびレーサー光遮蔽マスクとなる膜を除去して、所定の導電部を形成するものである。これにより、上述した例のように横方向の拡散を防止する効果を失うことなく、ドナーとなる元素の導電部上方のみへの堆積と、拡散防止およびレーサー光遮蔽マスクのパターン形成が、１度のフォトレジストバターンを持って処理できるため工程が短くなる。
【００６０】
上記の別の例で、導電部上方を開口したレジストパターンを形成し、拡散防止とレーザー光遮蔽マスク兼ねる膜をエッチング除去した後、ドナーとなる元素を、半導体基板自体を陰極として電気めっきにより形成することもできる。これによれば、ドナーとなる元素の厚膜形成が蒸着などの堆積による方法よりも簡単にでき、かつリフトオフも不要なため工程が簡単になる。
【００６１】
すなわち、この実施の形態２に係る半導体素子の製造方法は、導電路の形成において、
（１）半導体基板１に添加して絶縁部６または逆極性部となる第１の元素を柱状の導電部１１となる部分の側面を囲むように中空の筒状にイオン注入する工程と、
（２）イオン注入によって打ち込んだ第１の元素を所定温度の熱処理を行って、半導体基板１中に存する筒状の絶縁部構造または逆極性部構造を形成する工程と、
（３）半導体基板１の中でいわゆるドナーまたはアクセプターとなるＩＩＩ族またはＶ族の第２の元素を半導体基板１の表面全体に堆積する工程と、
（４）前記堆積された第２の元素を前記筒状の絶縁部構造または逆極性部構造の中空部分上方のみを残してパターン形成により除去した後、レーザー光を照射し第２の元素を拡散して柱状の導電部を形成する工程とを含むものである。
また、工程（１）及び（２）と、工程（３）及び（４）の順序を入れ替えることが可能である。
【００６２】
この実施の形態２によれば、局所的なレーザー光照射によって半導体基板１の厚み方向にのみ添加した元素を拡散させることが可能となるため、より高アスペクト比の柱状の導電路を形成できる。後述する実施の形態３も、同様である。
【００６３】
実施の形態３．
この発明の実施の形態３に係る半導体素子の製造方法について図面を参照しながら説明する。図８は、この発明の実施の形態３に係る半導体素子の製造方法の各工程を示す図である。
【００６４】
上記実施の形態１では、イオン注入による局所的な不純物の打ち込みで導電路を形成するが、この実施の形態３では、上記実施の形態２とは異なる別のレーザー光照射による局所的な不純物の拡散で導電路を形成するものである。
【００６５】
図２（ｂ）に示す、最初のハードマスクを除去する工程までは、上記実施の形態１と同様である。また、図３（ｃ）に示す、マスクを除去する工程以降は、上記実施の形態１と同様である。
【００６６】
図８（ａ）は、この発明の実施の形態３に係る半導体素子の製造方法のドナーとなる元素を高濃度にイオン注入する工程を示す図である。
【００６７】
図８（ａ）において、半導体基板１上に、イオン注入の障壁となるとともにレーザー光を遮蔽するマスク３１、フォトレジスト３２が形成され、イオン注入口３３が形成される。次に、イオン注入口３３にドナーとなる元素３４が高濃度にイオン注入される。
【００６８】
図８（ｂ）は、この発明の実施の形態３に係る半導体素子の製造方法の導電部を形成する工程を示す図である。
【００６９】
図８（ｂ）において、フォトレジスト３２が除去された後、レーザー光３５が照射されてドナーである元素３４が拡散され、ｎ型の導電部１１Ｂが形成される。
【００７０】
この実施の形態３は、上記実施の形態１とほぼ同様であるが、導電部のイオン注入工程で、図８（ａ）に示すように、ドナーとなる元素３４を非常に高濃度に半導体基板中に比較的浅く打ち込んだ後、図８（ｂ）に示すように、レーザー光３５を照射することで拡散し、所定の導電部１１Ｂを形成するものである。これにより、ドナーとなる元素３４の半導体基板中への拡散と、イオン注入によって生じた半導体基板結晶のダメージの回復が、レーザー光照射によって同時に行うことができるため効率的である。
【００７１】
なお、レーザー光を用いて不純物を拡散させる本実施の形態３では、レーザー光照射の際に発生する熱によって余分な横方向の拡散をさらに効果的に防止するため、冷却ステージ上で照射することができる。これにより、横方向の拡散の少ない微細な、間隔の詰まった導電路が形成できる。上記実施の形態２も同様である。
【００７２】
さらに、半導体基板１を冷却水で満たした浴槽やチャンバー中に保持し冷却水中を介してレーザー光を照射することができる。これによって、不純物の横方法への余分な拡散を非常に効果的に抑制でき、さらに高アスペクト比の間隔の詰まった導電路が形成できる。またこれによれば、レーザー光照射部以外の半導体基板１はほとんど温度が上昇しないため、半導体回路形成後においても半導体回路にダメージを与えずに導電路を形成できる効果がある。上記実施の形態２も同様である。
【００７３】
すなわち、この実施の形態３に係る半導体素子の製造方法は、導電路の形成において、
（１）半導体基板１に添加して絶縁部６または逆極性部となる第１の元素を柱状の導電部１１となる部分の側面を囲むように中空の筒状にイオン注入する工程と、
（２）イオン注入によって打ち込んだ第１の元素を所定温度の熱処理を行って、半導体基板１中に存する筒状の絶縁部構造または逆極性部構造を形成する工程と、
（３）半導体基板１の中でいわゆるドナーまたはアクセプターとなるＩＩＩ族またはＶ族の第２の元素を前記筒状の絶縁部構造または逆極性部構造の中空部分上方のみに高濃度にイオン注入する工程と、
（４）レーザー光を照射し第２の元素を拡散して柱状の導電部を形成する工程とを含むものである。
また、工程（１）及び（２）と、工程（３）及び（４）の順序を入れ替えることが可能である。
【００７４】
実施の形態４．
この発明の実施の形態４に係る半導体素子について図面を参照しながら説明する。図９は、この発明の実施の形態４に係る半導体素子の構造を示す図である。
【００７５】
図９において、表裏を結ぶ導電路を有する半導体素子を、表面バンプ電極１５及び裏面バンプ電極１７を介して２個以上相互に積層して一体化したものである。
【００７６】
これにより、微小な体積内に大規模に回路機能を集約できるため、高速で高性能な半導体素子となる。
【００７７】
【発明の効果】
この発明に係る半導体素子及びその製造方法は、以上説明したとおり、導電部が半導体素子の表裏を貫いているため、複数の素子を容易に積層することができる。また、表裏をつなぐ導電路をイオン注入による半導体基板の導電性の変更によって形成したので、アスペクト比の高い孔の形成やその孔に対する被覆性の良い皮膜形成や空隙の無いめっきによる穴埋めなどが必要なく、主にイオン注入時の条件、すなわち加速電圧や注入量およびその後の熱処理条件のみで可能となるため、比較的簡単に短い工程で表裏をつなぐ導電路を形成することができるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図２】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図３】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図４】この発明の実施の形態１に係る半導体素子の製造方法の各工程を示す図である。
【図５】この発明の実施の形態１に係る半導体素子の製造方法の工程を示す図である。
【図６】この発明の実施の形態２に係る半導体素子の製造方法の各工程を示す図である。
【図７】この発明の実施の形態２に係る半導体素子の製造方法の工程を示す図である。
【図８】この発明の実施の形態３に係る半導体素子の製造方法の各工程を示す図である。
【図９】この発明の実施の形態４に係る半導体素子の構造を示す図である。
【符号の説明】
１ 半導体基板、２ ハードマスク、３ レジスト、４ イオン注入口、５ 注入元素、６ 絶縁物、７ ハードマスク、８ レジスト、９ イオン注入口、１０ 注入元素、１１、１１Ａ、１１Ｂ 導電部、１２ 半導体回路、１３ 接続配線、１４ 絶縁層、１５ 表面バンプ電極、１６ バンプ下地金属、１７ 裏面バンプ電極、２１ マスク、２２ フォトレジスト、２３ ドナーとなる元素、２４ レーザー光、３１ マスク、３２ フォトレジスト、３３ イオン注入口、３４ ドナーとなる元素、３５ レーザー光。
Claims (15)
- 表面に半導体回路が形成された半導体基板と、
前記半導体基板の表面から裏面に達する柱状の導電路とを備え、
前記導電路は、
第１の不純物が添加されて形成された、前記半導体基板よりも電気抵抗が低い柱状の導電部と、
第２の不純物が添加されて形成された、前記柱状の導電部の周囲を取り囲む筒状の絶縁部とから構成され、
接続配線により前記半導体回路と前記導電路の柱状の導電部の一端が接続されている
ことを特徴とする半導体素子。 - 表面に半導体回路が形成された半導体基板と、
前記半導体基板の表面から裏面に達する柱状の導電路とを備え、
前記導電路は、
第１の不純物が添加されて形成された、前記半導体基板よりも電気抵抗が低い柱状の導電部と、
前記導電部とは電気的に常にｐｎ接合の逆極性になるような第２の不純物が添加されて形成された、前記柱状の導電部の周囲を取り囲む筒状の逆極性部とから構成され、
接続配線により前記半導体回路と前記導電路の柱状の導電部の一端が接続されている
ことを特徴とする半導体素子。 - 前記半導体基板は、シリコンもしくはそれを主成分とする単結晶であり、
前記所定の第１の不純物は、リンであり、かつ
前記所定の第２の不純物は、酸素である
ことを特徴とする請求項１記載の半導体素子。 - 前記柱状の導電路の露出した頭部及び底部の表面の少なくとも一方に形成された突起電極
をさらに備えたことを特徴とする請求項１から請求項３までのいずれかに記載の半導体素子。 - 複数個の請求項４記載の半導体素子が前記突起電極を介して相互に積層されて接続された
ことを特徴とする半導体素子。 - 半導体基板の表面へ第１の元素を中空の筒状にイオン注入する第１のイオン注入工程と、
前記イオン注入された第１の元素に対して所定の温度で熱処理を行い、前記半導体基板中に筒状の絶縁部または逆極性部を形成する第１の熱処理工程と、
前記半導体基板の筒状の絶縁部または逆極性部の中空部分の表面へ第２の元素をイオン注入する第２のイオン注入工程と、
前記イオン注入された第２の元素に対して所定の温度で熱処理を行い、前記半導体基板中の筒状の絶縁部または逆極性部の中空部分に柱状の導電部を形成する第２の熱処理工程と
を含むことを特徴とする半導体素子の製造方法。 - 半導体基板の表面へ第２の元素を柱状にイオン注入する第１のイオン注入工程と、
前記イオン注入された第２の元素に対して所定の温度で熱処理を行い、前記半導体基板中に柱状の導電部を形成する第１の熱処理工程と、
前記半導体基板の柱状の導電部を囲む筒状部分の表面へ第１の元素をイオン注入する第２のイオン注入工程と、
前記イオン注入された第１の元素に対して所定の温度で熱処理を行い、前記半導体基板中の柱状の導電部を囲む筒状部分に筒状の絶縁部または逆極性部を形成する第２の熱処理工程と
を含むことを特徴とする半導体素子の製造方法。 - 半導体基板の表面へ第１の元素を中空の筒状にイオン注入する第１のイオン注入工程と、
前記半導体基板の筒状の中空部分の表面へ第２の元素をイオン注入する第２のイオン注入工程と、
前記イオン注入された第１及び第２の元素に対して所定の温度で熱処理を行い、前記半導体基板中に筒状の絶縁部または逆極性部を形成するとともに、前記筒状の絶縁部または逆極性部の中空部分に柱状の導電部を形成する熱処理工程と
を含むことを特徴とする半導体素子の製造方法。 - 半導体基板の表面へ第２の元素を柱状にイオン注入する第１のイオン注入工程と、
前記半導体基板の柱状部分を囲む筒状部分の表面へ第１の元素をイオン注入する第２のイオン注入工程と、
前記イオン注入された第２及び第１の元素に対して所定の温度で熱処理を行い、前記半導体基板中に柱状の導電部を形成するとともに、前記柱状の導電部を囲む筒状部分に筒状の絶縁部または逆極性部を形成する熱処理工程と
を含むことを特徴とする半導体素子の製造方法。 - 前記第２のイオン注入工程、及び前記第２の熱処理工程の代わりに、
前記半導体基板の筒状の絶縁部または逆極性部の中空部分の表面へ第２の元素を堆積する堆積工程と、
レーザー光を照射し前記第２の元素を拡散して柱状の導電部を形成する照射工程と
を含むことを特徴とする請求項６記載の半導体素子の製造方法。 - 前記第１のイオン注入工程、及び前記第１の熱処理工程の代わりに、
前記半導体基板の柱状部分の表面へ第２の元素を堆積する堆積工程と、
レーザー光を照射し前記第２の元素を拡散して柱状の導電部を形成する照射工程と
を含むことを特徴とする請求項７記載の半導体素子の製造方法。 - 前記第２のイオン注入工程、及び前記第２の熱処理工程の代わりに、
前記半導体基板の筒状の絶縁部または逆極性部の中空部分の表面及びその近傍へ第２の元素を高濃度にイオン注入するイオン注入工程と、
レーザー光を照射し前記第２の元素を拡散して柱状の導電部を形成する照射工程と
を含むことを特徴とする請求項６記載の半導体素子の製造方法。 - 前記第１のイオン注入工程、及び前記第１の熱処理工程の代わりに、
前記半導体基板の柱状部分の表面及びその近傍へ第２の元素を高濃度にイオン注入するイオン注入工程と、
レーザー光を照射し前記第２の元素を拡散して柱状の導電部を形成する照射工程と
を含むことを特徴とする請求項７記載の半導体素子の製造方法。 - 前記導電部と前記絶縁部とから構成される導電路を形成した後、前記半導体基板の表面上に半導体回路と、前記導電路及び前記半導体回路を接続する接続配線を形成する工程
をさらに含むことを特徴とする請求項６から請求項１３までのいずれかに記載の半導体素子の製造方法。 - 前記導電部の底部が露出するまで前記半導体基板の裏面側を研削する工程
をさらに含むことを特徴とする請求項６から請求項１４までのいずれかに記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003118736A JP2004327618A (ja) | 2003-04-23 | 2003-04-23 | 半導体素子及びその製造方法 |
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|---|---|---|---|
| JP2003118736A JP2004327618A (ja) | 2003-04-23 | 2003-04-23 | 半導体素子及びその製造方法 |
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|---|---|
| JP2004327618A true JP2004327618A (ja) | 2004-11-18 |
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|---|---|---|---|
| JP2003118736A Withdrawn JP2004327618A (ja) | 2003-04-23 | 2003-04-23 | 半導体素子及びその製造方法 |
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| JP (1) | JP2004327618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015179848A (ja) * | 2008-09-09 | 2015-10-08 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | ３−ｄ積層型デバイスのｅｓｄ保護を可能にするシステム及び方法 |
-
2003
- 2003-04-23 JP JP2003118736A patent/JP2004327618A/ja not_active Withdrawn
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