KR101200182B1 - 질화물 반도체 디바이스의 제조 방법 및 질화물 반도체디바이스 - Google Patents

질화물 반도체 디바이스의 제조 방법 및 질화물 반도체디바이스 Download PDF

Info

Publication number
KR101200182B1
KR101200182B1 KR1020060064633A KR20060064633A KR101200182B1 KR 101200182 B1 KR101200182 B1 KR 101200182B1 KR 1020060064633 A KR1020060064633 A KR 1020060064633A KR 20060064633 A KR20060064633 A KR 20060064633A KR 101200182 B1 KR101200182 B1 KR 101200182B1
Authority
KR
South Korea
Prior art keywords
defect
nitride semiconductor
region
position control
upper layer
Prior art date
Application number
KR1020060064633A
Other languages
English (en)
Other versions
KR20070025975A (ko
Inventor
세이지 나가하타
고지 우에마츠
히데아키 나가하다
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20070025975A publication Critical patent/KR20070025975A/ko
Application granted granted Critical
Publication of KR101200182B1 publication Critical patent/KR101200182B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H01L21/7813—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate leaving a reusable substrate, e.g. epitaxial lift off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02647—Lateral overgrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/1033—Gallium nitride [GaN]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Led Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 웨이퍼 프로세스로 기판 위에 제조된 소자 단위를 칩 분리할 때에 연마, 절단 등의 공정을 줄일 수 있고, 기판을 반복하여 사용할 수 있는 질화물 반도체 디바이스 제작 방법을 제공하는 것을 목적으로 한다.
폐곡선을 이루는 결정 성장 속도가 느린 결함이 집합된 결함 집합 영역(H)과 결정 성장 속도가 빠른 저결함 영역(ZY) 위치가 미리 정해져 있는 질화물 반도체 결함 위치 제어 기판(S)을 이용하고, 저결함 영역(ZY)에 디바이스의 내부가 결함 집합 영역(H)에 경계선이 오도록 질화갈륨 기판 위에 질화물 반도체층(상층부(B))을 에피택셜 성장시키며, 레이저 조사 또는 기계적 수단으로 결함 위치 제어 기판(S)과 성장층(상층부(B))을 상하 방향 횡방향으로 동시 분리하고, 기판(S)은 반복하여 사용한다.

Description

질화물 반도체 디바이스의 제조 방법 및 질화물 반도체 디바이스{NITRIDE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
도 1은 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 도트 마스크를 형성한 상태의 기초 기판(US)의 평면도이다.
도 2는 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 도트 마스크를 형성하고 질화갈륨을 성장시켜 마스크(M) 위에 패싯 피트를 생기게 하여 패싯(F)에 의해 전위(D)를 피트 바닥에 모으는 모습을 도시하는 질화갈륨 결정의 평면도이며, 패싯 능선이 마스크(M)를 연결하는 정삼각형의 변에 평행하게 발생한다.
도 3은 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 도트 마스크를 형성하고 질화갈륨을 성장시켜 마스크(M) 위에 패싯 피트를 생기게 하여 패싯(F)에 의해 전위(D)를 피트 바닥에 모으는 모습을 도시하는 질화갈륨 결정의 평면도이며, 패싯 능선이 마스크(M)를 연결하는 정삼각형의 변에 직각으로 발생한다.
도 4는 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 도트 마스크를 형성하고 질화갈륨을 성장시켜 마스크(M) 위에 패싯 피트를 생기게 하여 패싯(F)에 의해 전위(D)를 피트 바닥에 모으도록 하여 깊은 패싯 피트를 형성한 상태의 질화 갈륨 결정의 평면도이다.
도 5는 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형의 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에 의해 결정 성장시켜 기초 기판(US)을 제거하여 단독의 질화갈륨 기판으로 한 것이 마스크(M)상에 발생한 결함 집합 영역(H)과 패싯(F) 아래에 발생한 저결함 단결정 영역(Z)과 패싯의 이음매에 생긴 C면 성장 영역(Y)으로 이루어지는 것을 도시하는 질화갈륨 결정의 평면도이다.
도 6은 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형의 마스 크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에 의해 결정 성장시켜 기초 기판(US)을 제거하여 단독의 질화갈륨 기판으로 한 것이 마스크(M)상에 생긴 결함 집합 영역(H)과 패싯(F) 아래에 발생한 저결함 단결정 영역(Z)으로 이루어지는 것을 도시하는 질화갈륨 결정의 평면도이다.
도 7은 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형의 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 도트 마스크를 형성한 상태의 기초 기판(US)의 종단면도이다.
도 8은 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형의 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 도트 마스크를 형성하고 질화갈륨을 성장시키면 마스크(M) 위의 성장이 늦어 마스크(M) 위에 패싯 피트를 생기게 하며 패싯 피트(F)에 의해 전위(D)를 피트 바닥에 모으는 모습을 도시하는 질화갈륨 결정의 종단면도이다.
도 9는 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형의 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 도트 마스크를 형성하여 질화갈륨을 성장시키면 마스크(M) 위에 패싯 피트를 생기게 하며 패싯 피트(F)에 의해 전위(D)를 피트 바닥에 모아 피트 바닥이 결함 집합 영역(H)이 되고 패싯 아래가 저결함 결정 영역(Z)이 되어 패싯의 이음매가 C면 성장 영역(Y)이 되는 모습을 도시하는 질화갈륨 결정의 평면도이며, 패싯 능선이 마스크(M)를 연결하는 정삼각형의 변에 직각으로 생긴다.
도 10은 특허 문헌 3에 의해 제안된 기초 기판(US) 위에 고립점형의 마스크(M)를 형성하고 마스크(M) 위에 패싯 피트를 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에 의해 결정 성장시켜 기초 기판(US)을 제거하고 단독 질화갈륨 기판으로 한 것이 마스크(M) 위에 생긴 결함 집합 영역(H)과 패싯(F) 아래에 생긴 저결함 단결정 영역(Z)과 패싯(F)의 이음매에 생긴 C면 성장 영역(Y)으로 이루어지거나 또는 H와 Z로 이루어지는 것을 도시하는 질화갈륨 결정의 종단면도이다.
도 11은 특허 문헌 4에 의해 제안된 기초 기판(US) 위에 평행 직선형의 스트라이프 마스크를 형성하고 마스크(M) 위에 평행한 패싯 홈을 형성하여 패싯 홈을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 홈 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 스트라이프 마스크를 형성한 상태의 기초 기판의 평면도이다.
도 12는 특허 문헌 4에 의해 제안된 기초 기판(US) 위에 평행 직선형의 스트라이프 마스크를 형성하고 마스크(M) 위에 평행한 패싯 홈을 형성하여 패싯 홈을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 홈 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)에 스트라이프 마스크를 형성하고 질화 갈륨을 성장시켜 마스크(M)상에 패싯 홈을 생기게 하여 패싯(F)에 의해 전위(D)를 패싯 홈 바닥에 모으는 모습을 도시하는 질화갈륨 결정의 평면도이다.
도 13은 특허 문헌 4에 의해 제안된 기초 기판(US) 위에 평행 직선형의 마스크(M)를 형성하고 마스크(M) 위에 평행한 패싯 홈을 형성하여 패싯(F)을 유지하면서 질화갈륨 결정을 성장시키는 것에 의해 패싯 피트 바닥에 결함 집합 영역(H)을 형성하며 그 외의 부분을 저전위로 하는 패싯 성장법에서, 기초 기판(US)을 제거하고 연마하여 패싯 홈 바닥이 결함 집합 영역(H)이 되어 패싯 홈의 아래가 저결함 단결정 영역(Z)이 된 질화갈륨 자립 기판의 평면도이다.
도 15는 본 발명에 필요한 폐곡선의 결함 집합 영역(H)을 갖는 결함 위치 제어 기판(S)을 제조하기 위해 기초 기판(US) 위에 정방형 마스크(M)를 붙여 그 위에 AlInGaN 결정을 패싯 성장시키기 직전의 상태를 도시하는 기초 기판(US)의 평면도이다.
도 16은 기초 기판(US) 위에 정방형 마스크(M)를 붙여 그 위에 AlInGaN 결정을 패싯 성장시키고, 마스크(M)상에 결함 집합 영역(H)을 생성하며, 마스크(M) 이외의 부분에 저결함 영역(ZY)을 생성하는 것에 의해 제조한 본 발명에 필요한 폐곡 선(정방형)의 결함 영역(H)을 갖는 결함 위치 제어 기판(S)의 평면도이다.
도 17은 본 발명에 필요한 폐곡선의 결함 집합 영역(H)을 갖는 결함 위치 제어 기판(S)을 제조하기 위해 기초 기판(US) 위에 정육각형 마스크(M)를 붙여 그 위에 AlInGaN 결정을 패싯 성장시키기 직전의 상태를 도시하는 기초 기판의 평면도이다.
도 18은 기초 기판(US) 위에 정육각형의 마스크(M)를 붙여 그 위에 AlInGaN 결정을 패싯 성장시키고, 마스크(M)상에 결함 집합 영역(H)을 생성하며, 마스크(M) 이외의 부분에 저결함 영역(ZY)을 생성하는 것에 의해 제조한 본 발명에 필요한 폐곡선(정육각형)의 결함 집합 영역(H)를 갖는 결함 위치 제어 기판(S)의 평면도이다.
도 19는 기초 기판(US) 위에 정삼각형의 마스크(M)를 붙여 그 위에 AlInGaN 결정을 패싯 성장시키고, 마스크(M)상에 결함 집합 영역(H)을 생성하며, 마스크(M) 이외의 부분에 저결함 영역(ZY)을 생성하는 것에 의해 제조한 본 발명에 필요한 폐곡선(정삼각형)의 결함 집합 영역(H)을 갖는 결함 위치 제어 기판(S)의 평면도이다.
도 20은 기초 기판(US) 위에 평행사변형의 마스크(M)를 붙여 그 위에 AlInGaN 결정을 패싯 성장시키고, 마스크(M)상에 결함 집합 영역(H)을 생성하며, 마스크(M) 이외의 부분에 저결함 영역(ZY)을 생성하는 것에 의해 제조한 본 발명에 필요한 폐곡선(평행사변형)의 결함 집합 영역(H)을 갖는 결함 위치 제어 기판(S)의 평면도이다.
도 21은 폐곡선의 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이는 저결함 영역(ZY)을 포함하는 결함의 위치가 미리 정해진 결함 위치 제어 기판(S) 위에 분리층(Q)을 성장시키면 결함 집합 영역(H) 위에는 거의 성장하지 않고 저결함 영역(ZY) 위에 성장하는 것을 설명하기 위한 결함 위치 제어 기판(S)과 분리층(Q)의 종단면도이다.
도 22는 폐곡선의 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이는 저결함 영역(ZY)을 포함하는 결함의 위치가 미리 정해진 결함 위치 제어 기판(S) 위에 분리층(Q), 상층부(B)를 성장시키면 결함 집합 영역(H) 위에는 거의 성장하지 않고 저결함 영역(ZY) 위에 성장하는 경우를 설명하기 위한 결함 위치 제어 기판(S)과 분리층(Q), 상층부(B)의 종단면도이다.
도 23은 폐곡선의 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이는 저결함 영역(ZY)을 포함하는 결함의 위치가 미리 정해진 결함 위치 제어 기판(S) 위에 분리층(Q), 상층부(B)를 성장시키면 결함 집합 영역(H) 위에는 거의 성장하지 않고 저결함 영역(ZY) 위에 성장하며 인접 소자 단위는 횡방향 분리한 상태에 있는 박막?기판에 레이저 조사 또는 기계적 수단에 의해 응력을 부가하여 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하 분리한 상태의 종단면도이며, 상하 분리와 동시에 횡방향 분리(칩 분리)한다. 기판을 절단하지 않고, 일거에 칩 분리할 수 있다.
도 24는 칩 분리된 소자의 단위마다 상측 전극(P)을 형성한 상태를 도시하는 칩 단면도이다.
도 25는 칩 분리된 소자의 단위마다 하측 전극(R)을 형성한 상태를 도시하는 칩 종단면도이다.
도 26은 도 22와 같이 결함 위치 제어 기판(S) 위에 상층부(B)를 적층하여 상부 전극(P)을 웨이퍼 프로세스에서 더 형성한 상태를 도시하는 종단면도이다.
도 27은 상부 전극(P)을 갖는 상층부(B)를 기계적 수단 또는 광학적 수단에 의해 결함 위치 제어 기판(S)으로부터 상하 분리한 상태의 종단면도이다. 기판을 절단하지 않고 일거에 칩 분리할 수 있다. 기판은 재이용할 수 있다.
도 28은 분리층(Q)의 밴드 갭보다 높은 에너지(hν)로 결함 위치 제어 기판(S), 상층부(B)의 밴드 갭보다 낮은 에너지(hν)의 빛을 상하 어느 한 쪽에서부터 질화물 반도체 박막?기판에 조사하더라도, 빛은 기판(S), 상층부(B)에서는 흡수되지 않고, 분리층(Q)에서만 흡수되는 것을 도시하는 설명도이다.
도 29는 정방형의 결함 집합 영역(H)과 그것에 의해 둘러싸인 저결함 영역(ZY)으로 이루어지는 결함 위치 제어 기판(S) 위에 분리층(Q)을 통해 또는 통하지 않고 질화물 반도체를 기상 성장시켜 상층부(B)를 형성하고, 기계적 또는 광학적 수단으로 결함 위치 제어 기판(S)으로부터 분리된 정방형 메사형 상층부(B)로 이루어지는 칩(C)의 사시도이다.
도 30은 도 29의 정방형 메사형 상층부(B)로 이루어지는 칩의 단부면 측면을 연마하여 상하면과 직각의 단부면 측면을 갖는 정방형 칩(C)으로 한 것의 사시도이다.
도 31은 정삼각형의 결함 집합 영역(H)과 그것에 의해 둘러싸인 저결함 영 역(ZY)으로 이루어지는 결함 위치 제어 기판(S) 위에 분리층(Q)을 통해 또는 통하지 않고 질화물 반도체를 기상 성장시켜 상층부(B)를 형성하고, 기계적 또는 광학적 수단으로 결함 위치 제어 기판(S)으로부터 분리된 정삼각형 메사형 상층부(B)로 이루어지는 칩(C)의 사시도이다.
도 32는 도 31의 정삼각형 메사형 상층부(B)로 이루어지는 칩(C)의 단부면 측면을 연마하여 상하면과 직각의 단부면 측면을 갖는 정삼각형 칩(C)으로 한 것의 사시도이다.
도 33은 평행사변형의 결함 집합 영역(H)과 그것에 의해 둘러싸인 저결함 영역(ZY)으로 이루어지는 결함 위치 제어 기판(S) 위에 분리층(Q)을 통해 또는 통하지 않고 질화물 반도체를 기상 성장시켜 상층부(B)를 형성하고, 기계적 또는 광학적 수단으로 결함 위치 제어 기판(S)으로부터 분리된 평행사변형 메사형 상층부(B)로 이루어지는 칩(C)의 사시도이다.
도 34는 도 33의 평행사변형 메사형 상층부(B)로 이루어지는 칩의 단부면 측면을 연마하여 상하면과 직각의 단부면 측면을 갖는 평행사변형 칩(C)으로 한 것의 사시도이다.
도 35는 정육각형의 결함 집합 영역(H)과 그것에 의해 둘러싸인 저결함 영역(ZY)으로 이루어지는 결함 위치 제어 기판(S) 위에 분리층(Q)을 통해 또는 통하지 않고 질화물 반도체를 기상 성장시켜 상층부(B)를 형성하고, 기계적 또는 광학적 수단으로 결함 위치 제어 기판(S)으로부터 분리된 정육각형 메사형 상층부(B)로 이루어지는 칩(C)의 사시도이다.
도 36은 도 35의 정육각형 메사형 상층부(B)로 이루어지는 칩의 단부면 측면을 연마하여 상하면과 직각의 단부면 측면을 갖는 정육각형 칩(C)으로 한 것의 사시도이다.
도 37은 LED용으로 형성된 상층부(B)를 결함 위치 제어 기판(S)으로부터 광학적 또는 기계적 수단으로 칩 분리하여 상층부(B)에 상측 전극(P)이나 하측 전극(R)을 부착한 상태의 LED 소자 칩의 구조를 도시하는 단면도이다.
도 38은 HEMT용으로 형성된 상층부(B)를 결함 위치 제어 기판(S)으로부터 광학적 또는 기계적 수단으로 칩 분리하여 상층부(B)에 상측 전극(P)이나 하측 전극(R)을 부착한 상태의 HEMT 소자 칩의 구조를 도시하는 단면도이다.
도 39는 쇼트키 다이오드용으로 형성된 상층부(B)를 결함 위치 제어 기판(S)으로부터 광학적 또는 기계적 수단으로 칩 분리하여 상층부(B)에 상측 전극(P)이나 하측 전극(R)을 부착한 상태의 쇼트키 다이오드 소자 칩의 구조를 도시하는 단면도이다.
도 40은 종형 트랜지스터용으로 형성된 상층부(B)를 결함 위치 제어 기판(S)으로부터 광학적 또는 기계적 수단으로 칩 분리하여 상층부(B)에 상측 전극(P)이나 하측 전극(R)을 부착한 상태의 종형 트랜지스터 소자 칩의 구조를 도시하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
S: 결함 위치 제어 기판 ZY: 저결함 영역
H: 결함 집합 영역 C: 칩
Y: C면 성장 영역 Q: 분리층
60: n형 GaN층 62: AlGaN층
63: MQW 64: p형 AlGaN층
65: p형 GaN층 66: p 전극
67: n 전극 70: GaN 기판
본 발명은, 적은 공정수로 결함 밀도가 낮은 양호한 질화물 반도체 디바이스를 제조하는 방법과 그 방법에 의해 제조된 질화물 반도체 디바이스에 관한 것이다.
(특허 문헌 1) 일본 특허 공개번호 제2002-261014호 「질화물 반도체 소자의 제조 방법」
(특허 문헌 2) 일본 특허 공개번호 평성 제11-001399호 「질화갈륨 반도체 단결정 기판의 제조 방법 및 그 기판을 이용한 질화갈륨 다이오드」
(특허 문헌 3) 일본 특허 공개번호 제2003-165799호(일본 특허 출원번호 제2001-284324호, 일본 특허 출원번호 제2002-230925호) 「단결정 질화갈륨 기판 및 그 성장 방법 및 그 제조 방법」
(특허 문헌 4) 일본 특허 공개번호 제2003-183100호(일본 특허 출원번호 제2001-311018호, 일본 특허 출원번호 제2002-269387호) 「단결정 질화갈륨 기판과 단결정 질화갈륨의 결정 성장 방법 및 단결정 질화갈륨 기판의 제조 방법」
특허 문헌 1은 질화물 반도체와 다른, 바람직하게는 3mm 이상의 두께의 기초 기판(사파이어) 위에 0.3μm 이하의 InGaN 버퍼층과 100μm 이상의 두께의 GaN 결정을 성장시키고, 기초 기판을 연마에 의해 제거하며, GaN의 기판을 얻고, GaN 기판을 연마하여 평탄하게 하며 그 위에 질화물 반도체의 박막을 적층하여 ID를 제작하는 방법을 진술하고 있다.
이것은 사파이어(Al2O3), 스피넬(MgAl2O4) 등 이종의 두꺼운 기초 기판 위에 버퍼층을 통해 두꺼운 GaN의 막을 만들고, 사파이어 기초 기판을 연마로 제거하여 GaN의 고립 기판을 얻은 후, GaN 버퍼층, 크랙 방지층, n측 클래드층, n측 광가이드층, 활성층, p측 캡층, p측 광가이드층, p측 클래드층, p측 콘택트층 등의 질화물 반도체 박막을 적층한 에피택셜 기판을 제작한다. p측의 측변을 에칭 제거하여 리지형으로 하고, n측 전극, p측 전극을 형성한다. 이 방법은 다수의 디바이스가 형성된 기판이기 때문에 경계선을 따라 기계적 수단에 의해 추출하여 개개의 칩으로 분리한다. 이것은 2회의 연마와 1회의 기계적 소자 분리의 공정이 필요하다.
특허 문헌 2는 산화물 기판(사파이어) 위에 GaN의 결정을 성장시키고, 산화물 기판을 제거하여 GaN의 결정 기판을 얻으며, 그 위에 GaN의 결정을 더 성장시켜 충분한 두께의 GaN 결정을 만들어 그 표면을 평활하게 연마하여 GaN의 웨이퍼를 얻는다고 하는 GaN 기판의 제조 방법을 진술하고 있다. 이 방법은 사파이어 기판의 제거를 위한 연마와, GaN 결정의 연마, 2번이나 연마해야 한다. 이렇게 하여 얻어 진 GaN 기판에 p형, n형 InGaN, AlGaN, GaN 박막을 성장시켜 디바이스를 만든 경우, 기계적 수단으로 GaN 기판을 절단하여 칩 분리하여 각각의 소자로 해야한다. 다음 특허 문헌 3, 4는 질화물 반도체 디바이스의 제작 방법과 직접적인 관계는 없다. 때문에 본 발명에 가장 가까운 선행 기술이 아니다. 그러나 본 발명에서 중요한 역할을 하기 때문에 미리 설명한다.
특허 문헌 3은 본 출원인에 의한 질화갈륨 기판의 신규 제조 방법을 진술하고 있다. 본 발명에서 중요한 기능을 하는 기판을 제조하는 기초 기술이 되는 것으로 예를 들었다. 도 1 내지 도 10에 따라 설명한다. 도 1과 같이 기초 기판(GaAs, SiC, 사파이어, 스피넬 단결정)(US) 위에 고립한 점형(도트형) 마스크(M)(SiO2, SiN, W, Pt) 등을 붙여 놓는다. 종단면도에서는 도 7에 도시하는 바와 같은 상태이다. 그 위에 질화갈륨을 기상 성장시킨다. 마스크(M) 위에는 잘 성장하지 않으므로 성장이 지연되고, 구멍이 형성된다. 그와 같이 하여 도 2, 도 3과 같이 마스크(M) 위에 패싯(F)으로 이루어지는 구멍(피트)을 만들어 낸다.
종단면도에서는 도 8과 같이 된다. 패싯(F)은 6 각뿔, 12 각뿔 피트를 형성한다. 여기서는 간단하게 하기 위해 6 각뿔의 패싯(F)으로 이루어지는 패싯 피트를 도시한다. 마스크 이외에서는 피트는 발생하지 않는다. 도 2, 도 3과 같이 성장 조건을 조절하여 마스크(M)상의 패싯을 유지하면서 질화갈륨 결정을 성장시킨다. 도 2, 도 3은 각 기둥의 패싯의 방위가 다르다. 기초 기판과 마스크 배치를 결정하면 도 2, 도 3 중 어느 방위의 패싯 피트도 생성할 수 있다. 전위(D)는 성장면 과 직각으로 신장하기 때문에 내향으로 전위(D)가 이동하여 패싯 피트 바닥에 전위(D)가 집중한다. 피트 바닥 부분에 전위(D)를 포획한다. 종단면도에서는 도 9와 같은 상태가 된다. 마스크(M)상 위치에 발생하는 전위가 집중된 부분을 결함 집합 영역(H)이라고 부른다.
그 외의 부분은 전위가 줄어 저전위의 단결정이 된다. 패싯(F)의 바로 아래 부분은 저결함 단결정 영역(Z)이 된다. 여기는 단결정 저전위로 전도도가 높다. 패싯으로 다 덮지 못하고 C면이 존재하면서 성장하였을 때 C면의 바로 아래에 성장한 부분은 C면 성장 영역(Y)이라고 부르고 단결정 저전위로 전도도는 낮다. 마스크(M) 상부도 결함 집합 영역(H)으로 덮인다. 도 4와 같은 패싯 피트가 인접하도록 되어 성장을 계속한다.
결정이 상당한 두께가 되면 상면을 연마하여 패싯 피트를 제거하고, 기초 기판을 연삭, 에칭 등으로 제거하여 질화갈륨의 자립 기판을 얻는다. 그것이 도 5에 도시하는 것이다. 종단면도에서는 도 10과 같이 된다. 이 질화갈륨 기판은 H, Z, Y로 이루어진다. 투명하기 때문에 육안으로는 구별되지 않는다. CL(캐소드 루미네선스)에 의해 구별할 수 있다. 이 성장법은 마스크의 배열과 결함 집합 영역(H)의 배열이 도트형이기 때문에 도트형이라고 부르고 그 외의 것과 구별한다. 결함 집합 영역(H)은 고립점이며 폐곡선을 이루지 않는다.
저결함 단결정 영역(Z)과 C면 성장 영역(Y)은 모두 저전위의 단결정(공통의 결정 방위를 갖는다)이기 때문에 본 발명에서는 양자를 포함하여 저결함 영역(ZY)이라고 한다. 또한 C면 성장 영역(Y)이 없는 경우에는 자립 기판으로서 도 6에 도 시한 바와 같은 결함 집합 영역(H)과 저결함 단결정 영역(Z)만으로 이루어지는 질화갈륨 기판을 얻는다. 이 경우에는 저결함 단결정 영역(Z)을 저결함 영역(ZY)이라는 것으로 된다.
특허 문헌 4는 본 출원인에 의한 질화갈륨 기판의 신규 제조 방법을 진술하고 있다. 기초 기판 위에 평행선형(스트라이프형)의 마스크(M)를 붙여 두고(도 11) 그 위에 질화갈륨을 기상 성장시킨다. 마스크(M) 위에는 잘 성장하지 않는다. 마스크(M) 위에 패싯(F, F)이 대향하는 패싯 홈을 만들어 내어 마스크(M)상의 패싯(F)을 유지하면서 질화갈륨 결정을 성장시킴으로써 패싯 홈의 바닥에 전위를 집중 포획한다.
도 12에 그와 같은 상태를 도시한다. 성장이 진행하면 마스크(M) 위가 전위가 집중된 결정에 의해 덮인다. 마스크 위치에 생기는 전위가 집중된 부분을 결함 집합 영역(H)이라고 부른다. 그 외의 부분은 전위가 줄어 저전위의 단결정이 된다. 평행한 패싯(F, F) 바로 아래 부분은 저결함 단결정 영역(Z)이라고 부르고 전도도가 높다. 패싯(F)으로 다 덮지 못하고 C면이 존재하면서 성장하였을 때 C면의 바로 아래에 성장한 부분은 C면 성장 영역(Y)이라고 부르고 전도도는 낮다. 어느 정도의 두께가 되면 표면의 패싯면을 연마 등으로 평탄하게 하고, 기초 기판을 제거하여 질화갈륨만의 자립 기판으로 한다.
도 13, 도 14는 그것을 도시한다. 도 13은 C면 성장 영역(Y)이 있는 경우의 것이다. 도 14는 C면 성장 영역(Y)이 없는 경우의 것이다. 패싯(F)의 크기를 제어하여 C면 성장 영역(Y)을 발생시커거나 없앨 수 있다. 이 성장법은 마스크의 배 열과 결함 집합 영역(H)의 배열이 평행선형이기 때문에 스트라이프형이라고 부르고 그 외의 것과 구별한다. 결함 집합 영역(H)은 고립 평행선으로 개곡선이다. 본 발명과 같이 폐곡선을 이루지 않는다.
저결함 단결정 영역(Z)과 C면 성장 영역(Y)은 모두 저전위의 단결정(공통의 결정 방위를 갖는다)이기 때문에, 본 발명에서는 Z와 Y의 양자를 포함하여 저결함 영역(ZY)으로 한다. 도트형의 결함 집합 영역(H)은 고립점으로 폐곡선이 아니다. 스트라이프형의 결함 집합 영역(H)도 개곡선이며 폐곡선이 아니다. 도트형도 스트라이프형도 고립점이거나 개곡선의 결함 집합 영역(H)을 갖고 본 발명을 적용하는 기판이 되지 않는다. 그러나, 본 발명의 기판 제조 기술의 기초가 되기 때문에 설명한다.
본 발명의 목적은 연마, 절단 등의 공정수를 줄일 수 있는 질화물 반도체 디바이스 제작 방법을 제공하는 것이다.
더 나아가, 본 발명의 목적은 결함 밀도가 낮은 반도체층을 갖는 질화물 반도체 디바이스를 부여하는 데 있다.
또한 본 발명의 목적은 반복하여 기판을 이용할 수 있어서 고가인 질화물 반도체 기판의 소비를 삭감할 수 있는 질화물 반도체 디바이스의 제조 방법을 제공하는 데 있다.
폐곡선을 이루는 결정 성장 속도가 느린 결함이 집합된 결함 집합 영역(H)과 결정 성장 속도가 빠른 저결함 영역(ZY)의 위치가 미리 정해져 있는 질화물 반도체 결함 위치 제어 기판(S)(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1)을 이용하고, 저결함 영역(ZY)에 디바이스의 내부가 결함 집합 영역(H)에 경계선이 오도록 질화갈륨 기판 위에 질화물 반도체층(상층부(B))을 에피택셜 성장시키며, 레이저 조사 또는 기계적 수단으로 결함 위치 제어 기판(S)과 성장층(상층부(B))을 분리한다. 상층부(B)의 결함 집합 영역(H) 위에 성장한 부분은 얇기 때문에 자연스럽게 잘려 개개의 칩으로 분리된다. 즉 상하 분리와 수평 분리가 동시에 이루어진다. 결함 위치 제어 기판(S)은 반복하여 사용한다. 「결정 성장 속도가 빠르다」 또는 「결정 성장 속도가 느리다」라는 것은 그 위에 질화물 반도체의 박막을 성장시켰을 때에 성장 속도가 빠르거나 느리다고 하는 의미이다. 그 자체가 성장할 때에 성장 속도가 느리거나 빠르다는 것이 아니다.
「결정 성장 속도가 느린 결함이 집합된 폐곡선을 이루는 결함 집합 영역과 결정 성장 속도가 빠른 저결함의 영역 위치가 미리 정해져 있는 기판」이라는 것은 장황하다. 때문에 간단히 「결함 위치 제어 기판」이라고 언급하고 기호 S로 나타내기로 한다. 이것은 상기한 특허 문헌 3, 4의 제시한 방법에 의해 만들어진다. 결함 영역이라는 것은 결함 집합 영역(H)에 대응하고, 저결함 영역이라는 것은 저결함 영역(ZY)에 대응한다. 결함 위치 제어 기판(S)이라고 하더라도 결함이 집합된 영역의 위치만이 분명한 것이 아니라 결함이 적은 영역의 위치도 분명하다는 것이다. 또한 결함 집합 영역에서는 질화물 반도체 결정(GaN, InGaN, AlGaN, InN, AIN, AlInGaN)의 성장이 느리고, 저결함 영역에서는 질화물 반도체 결정의 성장이 빠르다고 하는 성질이 있다.
또한 결함 집합 영역(H)이 폐곡선(Closed Loop)을 이룬다는 것이 중요하다. 폐곡선이라는 것은 곡선상의 임의의 일점으로부터 출발하여 곡선을 따라 이동하는 동점이 유한한 길이를 이동한 후 반드시 원래의 위치로 돌아오는 곡선을 말한다. 폐곡선의 결함 집합 영역(H)이 저결함 영역(ZY)을 둘러싸고 있다. 저결함 영역(ZY)이 폐곡선으로 둘러싸여 고립된 형상이 되고 디바이스의 고유 형상과 합치시킨다. 특허 문헌3, 4에서 결함 집합 영역(H)은 고립점 또는 개직선(開直線)이다. 본 발명에서는 결함 집합 영역(H)이 폐곡선이어야 한다. 기초 기판 위에 형성하는 마스크의 형상에 의해 결함 집합 영역(H)을 어떠한 형상으로도 생기게 할 수 있다. 결함 집합 영역(H)을 임의의 폐곡선으로 할 수도 있다.
결함 위치 제어 기판(S)에 대하여, 그 위에 성장하는 다수의 층을 통합하여 「상층부」라고 부르고 B로 나타내기로 한다. 상층부(B)는 디바이스의 종류에 의해 다른 구성을 갖지만, n형, p형의 GaN, AlGaN, InGaN의 박막의 적층체이다. 결함 위치 제어 기판(S)은 균일하지 않고 성장이 느린 결함 집합 영역(H)과, 성장이 빠른 저결함 영역(ZY)으로 이루어진다. 또한 동일한 조건으로 질화물 반도체를 성장시키면 저결함 영역(ZY)에는 충분히 질화물 반도체 결정이 성장하지만, 결함 집합 영역(H) 위에는 거의 결정이 성장하지 않고 거의 결함 집합 영역(H)이 나타난 채로 남는다.
때문에 상층부(B)는 결함 위치 제어 기판(S)의 저결함 영역(ZY)에서는 두껍고, 결함 집합 영역(H)에서는 얇다. 상층부(B)는 이와 같이 불균일한 성장을 한다. 성장 속도가 장소에 의해 변하기 때문에 선택 성장이라고 할 수도 있다. 그래서 성장 속도가 낮은 결함 집합 영역(H) 위에 디바이스의 경계선을, 성장 속도가 높은 저결함 영역(ZY)에 디바이스의 내부를 대응시킨다. 폐곡선으로 이루어지는 결함 집합 영역(H)이 소자 단위의 경계선이 된다. 소자 단위가 디바이스 1개가 된다. 때문에 상층부는 복수의 디바이스에 해당하는 적층체를 포함한다. 상층부는 전극을 포함하는 경우도 있고, 전극을 포함하지 않는 경우도 있다.
또한 밴드 갭이 좁은 결정으로 이루어지는 분리층(Q)을 결함 위치 제어 기판(S)과 상층부(B) 사이에 설치하여 분리층(Q)을 레이저 조사에 의해 증발시켜 칩(C)을 서로 분리한다고 하는 방법도 가능하다. 분리층(Q)은 밴드 갭이 좁게 레이저광을 대면 분리층(Q)이 분해되고 소실된다. 이 때문에 결함 위치 제어 기판(S)과 상층부(B)가 상하로 분리된다.
분리층(Q)의 밴드 갭을 Egq로 하고, 결함 위치 제어 기판(S)의 밴드 갭을 Egs로 하며, 상층부(B)의 j번 면 층의 밴드 갭을 Egj로 한다. 레이저광 파장(λ) 및 분리층(Q), 상층부(B), 결함 위치 제어 기판(S)에 부과된 조건은 Egq<hc/λ<Egs 및 Egq<hc/λ<min{Egj}이라는 것이다. min{…}이라는 것은 {…}의 최소값을 의미하는 기호이다. 이후 min{Egj}=(Egb)라고 쓰는 경우도 있다. 상층부(B)를 구성하는 반도체층 중, 최소의 밴드 갭을 의미한다. h는 플랑크 정수, c는 진공중의 광속이다.
반도체, 절연체는 밴드 갭보다 작은 에너지의 빛을 투과하고, 밴드 갭보다 큰 에너지의 빛을 흡수하기 때문에 위의 부등식을 만족시키는 레이저광을 대면 분리층(Q)이 레이저광을 흡수하여 가열되고 열분해하여 소실된다. 때문에 상층부(B)와 결함 위치 제어 기판(S)이 상하 방향으로 순간적으로 분리된다.
상층부(B)에서는, 결함 집합 영역(H)에서 성장층이 얇고 약하기 때문에 결함 집합 영역(H)을 경계선으로서 자연스럽게 칩 분리할 수 있다.
상층부(B)의 결정은 기판으로부터 상하 방향으로 분리하면 즉시 서로 횡방향 분리되는 것이다. 때문에 칩 분리의 공정이 생략된다. 이것이 본 발명의 최대의 이점이다.
결함 위치 제어 기판(AlInGaN)(S) 자체는 그대로 분리되어 남는다. 때문에 결함 위치 제어 기판은 재차 기판으로서 이용할 수 있다. 즉 결함 위치 제어 기판(S)은 상층부(B)의 질화물 반도체의 형성에 의해 손상되지 않기 때문에 반복하여 사용할 수 있다. 이것도 본 발명의 큰 이점이다.
(1. 결함 위치 제어 기판(S)(도 16, 도 18, 도 19, 도 20))
조성은 AlxInyGa1-x-yN(0≤x≤1, 0≤y≤1, x+y≤1)이지만, 결함 집합 영역(H)과 저결함 영역(ZY)이 배분된 위치가 미리 정해져 있는 AlInGaN 기판이다. 그것은 특허 문헌 3, 4에서 처음으로 부가된 것이다. 기초 기판(US) 위에 마스크(M)를 형성하여 마스크(M)상에서 결정 성장이 지연되기 때문에 마스크(M) 위에는 패싯 피트나 패싯 홈이 발생하고 그 외의 영역의 전위를 패싯 바닥에 끌어 당기기 때문에 마스크상의 부분은 전위가 고밀도로 집결한 결함 집합 영역(H)이 되어 그 외의 부분은 저전위의 단결정(ZY)이 된다.
때문에 본 발명은 상기한 특허 문헌 3, 4의 기판을 출발 원료로 한다. 저결함 영역(ZY) 위에는 질화물 반도체의 성장이 빠르고, 결함 집합 영역(H)에서는 질화물 반도체의 성장이 느리다. 또한 결함 집합 영역(H)이 폐곡선을 이루도록 설치된다. 결함 집합 영역(H)이 폐곡선이라는 것은 특허 문헌 3, 4에는 없다. 특허 문헌 3의 도트형에서는 결함 집합 영역(H)이 고립점으로 되어 있고, 특허 문헌 4의 스트라이프형에서는 결함 집합 영역(H)은 평행 직선군이 된다. 모두 폐곡선이 아니다.
본 발명의 출발 기판은 특허 문헌 3, 4의 패싯 성장에 의해 결함 집합 영역(H)과 저결함 영역(ZY)을 포함하도록 만들어지고 또한 결함 집합 영역(H)이 폐곡선이라는 것을 요건으로 한다. 그것은 결함 집합 영역(H)을 따라 절단하였을 때에 소자분을 상호 분리할 수 있기 때문이다. 그 폐곡선이 소자 1단위가 된다. 때문에 소자 1단위분의 윤곽이 되도록 결함 위치 제어 기판(S)에 결함 집합 영역(H)을 형성하도록 하는 것이 바람직하다. 결함 집합 영역(H)이 폐곡선이어야 하는 것은 그것이 디바이스의 외형 그 자체를 결정하기 때문이다. 마스크(M) 위에 결함 집합 영역(H)이 생기기 때문에 마스크(M) 형상으로 결함 집합 영역(H)의 형상을 자유롭게 결정할 수 있다.
특허 문헌 3, 4와 같이 결함 위치 제어 기판(S)에서 결함 집합 영역(H)이나 저결함 영역(ZY)은 세로 방향으로 성장하고, 결함 집합 영역(H)은 방위가 반전된 단결정으로 되어 있다. 그와 같이 되는 것은 저결함 영역(ZY)이 C면 성장하고, 표면을 Ga면, 이면을 N면으로 하며, 결함 집합 영역(H)이 표면을 N면, 이면을 Ga면으로 하는 경우뿐이다. 즉 마스크 부가 기판 위에 C면 성장하였을 때만, 결함 집합 영역(H)과 저결함 영역(ZY)이 형성된다. 위와 같은 결함 위치 제어 기판(S)은 표면이 C면(일부는 -C면)이라는 것이다.
육방정계의 결정에는 C면 이외에 대표면으로서 M면({1-100})이나 A면({11-20})이 있고, 많은 경우 {1-100}면이 벽개(劈開, Cleavage)면이다. 그러나 {1-100}면 또는 {11-20} 위에 상기한 것 같은 폐곡선의 결함 집합 영역(H)과 이에 따라 둘러싸이는 저결함 영역(ZY)을 형성할 수 있는지의 여부는 명확하지 않다. {1-100}면 또는 {11-20}면을 갖는 대형 질화물 반도체 결정은 아직 만들어져 있지 않다. 마스크(M)를 붙여 그 위에 질화물 반도체를 성장시킨 경우, 결함 집합 영역(H)과 저결함 영역(ZY)과 같은 결정 방위가 반전된 영역이 되는지의 여부는 명확하지 않다. 또한 추가로 질화물 반도체를 성장시켰을 때에 성장 속도의 선택성이 있는지의 여부도 모른다. 현재, 결함 위치 제어 기판(S)이라는 것은 C면 성장한 결정에 한정된다. 때문에 벽개면이 수평면이 되지 않는다. 따라서 자연 벽개에 의해 상하 분리한다고는 할 수 없다.
질화물 반도체는 삼방정계 또는 육방정계의 것이 많기 때문에 칩(C)의 윤곽선을 벽개에 맞추고자 하면 칩 형상(폐곡선 형상)은 정방형, 정육각형, 정삼각형, 평행사변형, 마름모 등의 형상이 된다. 이 경우에는 결함 위치 제어 기판(S)에서의 결함 집합 영역(H)은 정육각형, 정삼각형, 평행사변형, 마름모 등이 된다.
그러나 본 발명은 벽개를 이용하지 않고 칩 분리하는 방법이기 때문에 칩 윤 곽선을 벽개면에 맞출 필요는 없다. 정방형 직사각형의 윤곽선을 갖는 칩(C)으로 할 수도 있다. 그 경우는 결함 집합 영역(H)은 정방형 직사각형이 된다. 정방형, 정육각형, 정삼각형, 평행사변형, 마름모 등, 폐곡선 형상의 횡치수의 최대값은 50mm, 최소값은 0.2mm 정도이다.
도 15는 기초 기판(US) 위에 정방형의 폐곡선을 갖는 마스크(M)를 형성한 기초 기판의 일부 평면도이다. 그 위에 질화물 반도체(AlInGaN)를 패싯 성장시켜 적당한 두께로 하고 패싯 부분을 연마하며 기초 기판(US)을 제거하여 질화물 반도체(AlInGaN)의 자립 기판으로 한 것의 일부 평면도가 도 16이다. 이는 마스크(M)의 윗부분이 결함 집합 영역(H)이 되고 그것은 폐곡선을 구성한다. 폐곡선에 의해 둘러싸인 부분이 단결정으로 저전위의 저결함 영역(ZY)이 된다. 저결함 영역(ZY)은 반도체 디바이스의 1단위가 된다. 단지 ZY도 H도 투명하여 육안으로는 구별되지 않는다. CL(캐소드 루미네선스)이나 형광 현미경으로 관찰하여 처음으로 구별된다.
도 17은 기초 기판(US) 위에 정육각형의 폐곡선을 갖는 마스크(M)를 형성한 기초 기판의 일부 평면도이다. 그 위에 질화물 반도체(AlInGaN)를 패싯 성장시켜 적당한 두께로 하고 패싯 부분을 연마하며 기초 기판(US)을 제거하여 질화물 반도체(AlInGaN)의 자립 기판으로 한 것의 일부 평면도가 도 18이다. 이것은 마스크(M)의 윗부분이 결함 집합 영역(H)이 되고 그것은 폐곡선을 구성한다. 폐곡선에 의해 둘러싸인 부분이 저결함 영역(ZY)이 된다. 저결함 영역(ZY)은 반도체 디바이스의 1단위가 된다. 이 기판을 사용하면 정육각형 디바이스가 발생한다. 이 경우도 ZY도 H도 투명하여 육안으로는 구별되지 않는다. CL(캐소드 루미네선스)이나 형광 현미경으로 관찰하여 처음으로 구별된다.
그것 이외에도 정삼각형, 평행사변형 등의 결함 집합 영역(H)을 갖는 질화물 반도체 결함 위치 제어 기판(S)을 이용할 수도 있다. 도 19는 정삼각형 결함 집합 영역(H)을 갖는 결함 위치 제어 기판(S)의 예를 도시한다. 도 15 내지 도 18과 동일하게 마스크(M) 위에 결함 집합 영역(H)이 생기고 마스크(M) 위치와 결함 집합 영역(H) 위치는 1 대 1로 대응한다. 때문에 여기서는 마스크(M)의 도면은 생략하고 결함 위치 제어 기판(S)만을 도시한다. 정삼각형의 결함 집합 영역(H)이 폐곡선을 이룬다. 그것에 둘러싸여 저전위의 단결정인 저결함 영역(ZY)이 존재한다.
도 20은 평행사변형(마름모)의 결함 집합 영역(H)을 갖는 질화물 반도체 결함 위치 제어 기판(S)의 일부 평면도이다. 평행사변형의 변을 이루도록 결함 집합 영역(H)이 존재한다. 폐곡선의 결함 집합 영역(H)에 의해 둘러싸인 부분이 저결함 영역(ZY)이다.
결함 위치 제어 기판(S)은 상기한 특허 문헌 3, 4의 방법으로 만들 수 있다. 폐곡선으로 한다는 것이 새로운 요건이다. 그뿐만 아니라, 여기서는 결함 위치 제어 기판(S)의 특별한 성질을 이용하여 디바이스 제작을 용이하게 한다.
이러한 특별한 성질이란, 결함 집합 영역(H) 위에 질화물 반도체 결정은 잘 성장하지 않지만, 저결함 영역(ZY) 위에 질화물 반도체 결정은 용이하게 성장한다라는 성질이다. 이는 특허 문헌 3, 4를 발명하였을 때에는 알지 못했던 특별한 성질이다. 결함 집합 영역(H)의 존재는 특허 문헌 3, 4를 발명하였을 때는 알지 못했다. 지금은 결함 집합 영역(H)의 정체도 꽤 알게 되었다.
기초 기판은 3 회 대칭성을 갖는 것을 이용한다. 또한 성장한 질화물 반도체는 C면을 상면에 갖는다. 그러나 패싯 성장시키기 때문에 성장 도중에서는 평탄한 C면은 그다지 존재하지 않고 경사 패싯면이 거의 전체면을 덮고 있다. 성장이 끝나 패싯 면을 연마하면 평탄면이 된다. 이 평탄면은 C면이다. 저결함 영역(ZY)에서는 확실히 C면이다. 즉 저결함 영역(ZY)의 상면은 Ga면(C면)이고 하면은 N면이라는 것을 알았다.
그것은 예상한 바와 같다. 그런데 결함 집합 영역(H)은 단결정이지만, c 축이 반전한 단결정인 것을 알 수 있다. 즉 결함 집합 영역(H)의 상면은 N면이고, 하면은 Ga면이다. 결함 위치 제어 기판(S)이라는 것은 Ga면이 표면에 있는 저결함 영역(ZY)과, N면이 표면에 있는 결함 집합 영역(H)이 조합하여 발생한다. 이면에서 보면 그 반대이다. 이면에서는 결함 집합 영역(H)은 Ga면, 저결함 영역(ZY)은 N면으로 되어 있다.
그 뿐이라면 본 발명을 성립시키는 요건은 아직 존재하지 않는 것이지만, 그 후, 결함 집합 영역(H) 위(N면)에는 질화물 반도체가 잘 성장하지 않고, 저결함 영역(ZY)(Ga면) 위에는 질화물 반도체가 성장하기 쉽다고 하는 성장 속도의 선택성이 있는 것을 알 수 있다. Ga면과 N면의 성장 속도의 선택성의 발견은 완전히 신규인 것이다. 먼저 기초 기판(GaAs, 사파이어, SiC) 위에 마스크(SiO2, SiN, W, Pt)를 붙인 경우에 마스크(M) 위에는 질화갈륨이 잘 성장하지 않는 경우를 진술하였다. 때문에 마스크(M)를 바닥으로 하는 패싯(F)이 형성되기 쉬웠던 것이다. 그것은 기 초 기판(US)과 마스크(M) 사이의 성장 속도의 불균일성(선택성)이었다.
본 발명이 여기서 신규로 발견한 것은 패싯 성장법으로 만든 질화물 반도체(AlInGaN) 기판의 결함 집합 영역(H) 위에서 성장 속도가 느리고, 저결함 영역(ZY) 위에서 성장 속도가 빠르다고 하는 성장 속도의 불균일성이다. 그와 같은 선택성의 발견은 신규인 것이다. H와 ZY의 반복으로 이루어지는 질화물 반도체 기판 자체(결함 위치 제어 기판(S))가 신규이기 때문에 그 위에 성장하는 결정의 성장 속도의 선택성의 발견은 완전히 신규인 것이다.
본 발명은 그와 같은 질화물 반도체 결함 위치 제어 기판(S)의 H와 ZY에서의 성장 속도의 선택성을 잘 이용한다. H, ZY 위의 성장 속도를 VH, VZY로 한다. 여기서 말하는 선택성이라는 것은 VH<VZY라는 것이다.
본 발명은, 결함 위치 제어 기판(S) 위에 분리층(Q)을 통해 상층부(B)를 성장시키는 경우도 있고, 분리층(Q) 없이 상층부(B)를 성장시키는 경우도 있다.
분리층(Q)을 성장시키더라도, 결함 집합 영역(H) 위에는 거의 성장하지 않고, 오로지 저결함 영역(ZY) 위에 성장한다. 그 위에 상층부(B)를 형성하면 결함 집합 영역(H) 위에는 성장하지 않고, 저결함 영역(ZY) 위만 성장한다. 그것은, 결함 위치 제어 기판(S)의 성장 속도 선택성이라는 성질(VH<VZY)이 그 위에 에피텍셜 성장시킨 질화물 반도체에 의해 계승된다는 것이다. 그것은 결함 집합 영역(H)이 단순히 결함이 많기 때문이 아니라 결정 방위가 완전히 반전되어 있기 때문이다. 결함 집합 영역(H)의 N면 위에 성장한 분리층(Q)이나 상층부(B)는 역시 N면을 상면 으로 하여 성장시켜야 한다. 에피텍셜 성장이라는 것은 그러한 경우이다. 그렇지만 N면과 Ga면에서는 선택성이 있고 결정 방위는 유지되기 때문에 성장층의 수나 두께가 증가하더라도 그것은 불변의 성질로서 유지된다.
이상적으로는, 성장층은 저결함 영역(ZY)에만 얹어지고, 결함 집합 영역(H) 위에는 에피텍셜 성장층이 얹어지지 않는다는 것이 바람직하다. 다소 결함 집합 영역(H) 위에 결정이 얇게 얹어지더라도 그것은 KOH로 에칭하면 간단히 떨어져 버린다. 그것에 의해 결함 집합 영역(H)상의 경계선 홈이 분명해진다.
그래서 에피택셜 성장한 결정에 레이저 조사에 의한 충격이나 기계적인 응력을 부가하면 상층부(B)가 결함 위치 제어 기판(S)으로부터 간단히 떨어진다. 상하 방향의 분리와 함께 횡방향으로도 칩 분리한다. 이와 같이 본 발명은, 결함 위치 제어 기판(S)의 H와 ZY에서의 성장 속도의 차이를 유효하게 이용하고 있다.
도 16, 도 18, 도 19, 도 20 등의 폐곡선의 결함 집합 영역(H)과 그것으로 둘러싸이는 저결함 영역(ZY)을 포함하는 AlInGaN 결함 위치 제어 기판(S)을 본 발명의 출발 기판으로서 채택할 수 있다.
(2. 분리층(Q)(도 21))
분리층(Q)은 결함 위치 제어 기판(S)과 상층부(B) 사이에 있어서 상하 분리할 때에 소실 또는 파단되는 것이다. 결함 집합 영역(H) 위에서는 잘 성장하지 않고 저결함 영역(ZY) 위에서는 성장하기 쉽다는 선택성은 분리층(Q)에 대해서도 있기 때문에 매우 적합하다. 도 21에는 결함 위치 제어 기판(S) 위에 분리층(Q)을 성장시킨 상태를 도시한다. 저결함 영역(ZY) 위(AlInGa면)에는 성장하지만, 결함 집합 영역(H) 위(N면)에는 거의 성장하지 않는다. 성장 시간이나 재료의 절감을 위해 분리층(Q)은 충분히 얇은 것이 바람직하다.
분리층(Q)은 예컨대 3nm 내지 1000nm 정도의 두께로 한다. 1000nm를 넘을 수도 있지만 재료가 낭비된다. 3nm 이하면 레이저광을 선택적으로 흡수하여 분리층(Q)으로부터 분리할 수 없다. 상하 분리 수단(W)에 의해 분리층(Q)은 생략할 수 있다. 상하 분리 수단(W)에 의해 분리층(Q)은 다르다. 레이저 조사(L)에 의해 분리하는 경우는 밴드 갭(Egq)이 결함 위치 제어 기판(S)의 밴드 갭(Egs), 상층부(B)의 최소 밴드 갭(Egb)보다 작다고 하는 조건이 있다. 또한 추가로, 레이저의 파장(λ)이 이들 밴드 갭의 중간 에너지를 갖는다는 조건이 필요하다.
Egq<hc/λ<Egs, Egq<hc/λ<Egb
반도체는 밴드 갭보다 작은 에너지(hc/λ)의 빛을 흡수할 수 없지만, 밴드 갭보다 큰 에너지의 빛을 흡수할 수 있다. 도 28은 그것을 설명한다. 결함 위치 제어 기판(S) 위에 분리층(Q), 상층부(B)가 성장하고 있는 것으로 한다. 그 우측에 밴드 갭(Eg)을 표시한다. 레이저광의 에너지는 hν(h는 플랭크 정수, ν는 파수 v=c/λ)에 의해 나타난다. 분리층(Q)의 밴드 갭은 hv보다 작고, 상층부(B)의 밴드 갭은 변동은 있지만 hv보다 크다. 위의 부등식과 같은 파장의 레이저광은 상층부(B), 결함 위치 제어 기판(S)을 투과하지만, 분리층(Q)에서 전부 흡수된다. 분리층(Q)이 급속히 가열되어 분해되기 때문에 분리층(Q)을 절단면으로서 상층부(B)와 결함 위치 제어 기판(S)이 상하 분리한다.
위의 부등식을 만족시키는 분리층(Q)의 소재로서, 예컨대 InN층이 밴드 갭이 작아 어떠한 B, S의 조합에 대해서도 이용할 수 있다. InN은 너무 용도가 없고 좋은 결정이 생기지 않는 탓도 있어서 오랫동안 밴드 갭이 어느 정도인지 몰라 2 eV라든지 1.7eV라고 했다. 그것이 현재는 0.7eV 정도라는 것을 알고 있다. 이 때문에 InN의 밴드 갭은 GaN, AIn보다 낮고, 그들 혼합 결정인 AlInGaN 중 무엇보다 밴드 갭이 낮은 것이 된다.
상하 분리 수단(W)이 기계적인 것인 경우에는 분리층(Q)은 기계적으로 약한 소재로 한다. 예컨대 C(탄소), Fe(철), Mg(마그네슘) 중 어느 하나를 도핑한 GaN 결정 등을 분리층(Q)으로 한다. C, Fe, Mg 등을 도핑한 GaN은 약하고 박리되기 쉬운 결정을 만든다. 상하의 층(B, Q)에 횡방향의 전단 응력을 걸거나, 상하의 층(B, Q)을 흡착하여 인장 응력을 건다. 그것에 의해 상층부(B)가 결함 위치 제어 기판(S)으로부터 떨어진다.
(3. 상층부(B)(도 22도))
분리층(Q) 위에 상층부(B)를 에피택셜 성장시킨다. 여러 가지 조성을 갖는 질화물 반도체층의 적층체이다. 결함 집합 영역(H) 위에는 거의 성장하지 않고, 저결함 영역(ZY) 위에만 성장한다. 때문에 도 22와 같이, 저결함 영역(ZY) 위에 사다리꼴(메사형)의 상층부(B)가 성장한다. 도 22는 상면의 전극(E)을 형성하지 않은 경우이다. 결함 집합 영역(H) 위에 닿은 부분은 경계선이 된다. 이것이 결함 위치 제어 기판(S)의 매우 적합한 곳이다. 사다리꼴 하나가 디바이스에 대응한다.
본 발명은 발광 다이오드, 레이저 다이오드 등의 발광 소자, 정류기, 바이폴 라 트랜지스터, 전계 효과 트랜지스터, HEMT(High Electron Mobility Transistor: 고전자 이동도 트랜지스터) 등의 전자 소자, 온도 센서, 압력 센서, 방사선 센서, 가시/자외광 검출기 등의 반도체 센서, SAW 디바이스(Surface Acoustic Wave Device): 표면 탄성파 소자, 진동자, 공진기, 발진기, MEMS(Micro Electro Mechanical System) 부품, 압전 액추에이터 등의 디바이스용 기판으로서 널리 이용된다. 상층부(B)의 구조는 질화물 반도체계의 디바이스의 목적에 의해 달라진다. 본 발명에서 상층부(B)의 구조는 다양하다.
발광 소자의 경우는 기판 부분, 버퍼층, 클래드층, 활성층, 클래드층, 콘택트층이라는 구조가 된다. 「기판 부분」이라는 것은 결함 위치 제어 기판의 일부가 아니다. 결함 위치 제어 기판(S)은 회수되어 재이용되기 때문에 디바이스의 일부가 되지 않는다. 칩 분리하였을 때에 기계적 강도를 유지하기 위한 기간(基幹)이 되는 부분이 필요하다. 그 부분이 여기서 말하는 「기판 부분」이다. 뒤에서는 단순히 n-GaN 기판이나, n-GaN이라고 쓰지만, 결함 위치 제어 기판(S)의 일부라고 해석해서는 안된다. 도 37 내지 도 40에 완성된 디바이스의 종단면도를 나타낸다. 상층부(B)라는 것은 완성된 디바이스로부터 상전극이나 하전극을 제거한 층 구조의 부분이다.
수광 소자의 경우는 기판 부분, 버퍼층, 수광층, 창층, 콘택트층이 된다. 쇼트키 다이오드의 경우는 기판 부분, n형층이라는 것이다. HEMT의 경우는 기판 부분, i형층, i형층이라는 구조가 된다. 상층부(B)를 결함 위치 제어 기판(S)으로부터 분리한 후, n측 전극, p측 전극을 형성한다. 보다 구체적으로 상층부(B)를 진 술한다.
(LED의 경우: 도 37) 위에서부터 순서대로
p형 GaN층(65)
p형 AlGaN층(64)
GaN/InGaN-MQW(63) (GaN/InGaN)3
AlGaN층(62)
n형 GaN층(60)
n형 GaN층(60)이 상기한 기판 부분에 해당한다. 여기서 MQW(63)는 GaN과 InGaN의 2층을 3회 적층한 것이다.
(HEMT의 경우; 도 38) 위에서부터 순서대로
i-AlGaN(73)
i-GaN(72)
GaN 기판(70)
GaN 기판(70)이 상기한 기판 부분에 해당한다.
(쇼트키 다이오드의 경우; 도 39) 위에서부터 순서대로
n--GaN(82)
n-GaN 기판(80)
n-GaN 기판(80)이 상기한 기판 부분에 해당한다.
(종형 MIS 트랜지스터의 경우; 도 40) 위에서부터 순서대로
n+형 GaN(95)
p형 GaN(93)
n--GaN(92)
n-GaN 기판(90)
n-GaN 기판(90)이 상기한 기판 부분에 해당한다.
(4. 상층부(B)+전극(E)(도 26))
상층부(B)는 에피택셜 성장층의 적층체이지만, 그 위에 전극(E)을 형성한 상태까지 웨이퍼 프로세스로 행한 후 상층부(B)와 결함 위치 제어 기판(S)을 분리하는 경우도 있다. 기판 부분이 n형이면 상층부(B) 위의 전극은 p측 전극인 경우가 많다. 그러나 소자 구조에 의해서는 상면에 p측, n측 전극의 양방을 설치할 수도 있다. 그와 같이 하면 통상의 웨이퍼 프로세스와 동일하고 전극 형성도 웨이퍼 프로세스 중에 행할 수 있다. 상층부(B)는 발광 소자의 경우는 기판 부분, 버퍼층, 클래드층, 활성층, 클래드층, 콘택트층, 전극이라는 구조가 된다. 수광 소자의 경우는 기판 부분, 버퍼층, 수광층, 창층, 콘택트층, 전극과 같은 구조가 된다. 쇼트키 다이오드의 경우는 기판 부분, n형층, 쇼트키 전극이라는 경우이다. HEMT의 경우는 기판 부분, i형층, i형층, 전극이라는 구조가 된다. 상층부(B)를 결함 위치 제어 기판(S)으로부터 분리한 후 칩(C)의 이면에 나머지 전극을 형성한다.
(LED의 경우; 도 37) 위에서부터 순서대로
p 전극(니켈 Ni)(66)
p형 GaN층(65)
p형 AlGaN층(64)
GaN/InGaN-MQW(63) (GaN/InGaN)3
AlGaN층(62)
n형 GaN층(60)
여기서 MQW는 GaN과 InGaN의 2층을 3회 적층한 것이다.
(HEMT의 경우; 도 38) 위에서부터 순서대로
소스 전극(74), 드레인 전극(Ti/Al/Ti/Au)(75), 게이트 전극(Au)(76)
i-AlGaN(73)
i-GaN(72)
GaN 기판(70)
(쇼트키 다이오드의 경우; 도 39) 위에서부터 순서대로
쇼트키 전극(Au)(83)
n--GaN(82)
n-GaN 기판(80)
(종형 MIS 트랜지스터의 경우; 도 40) 위에서부터 순서대로
소스 전극(Ti/Al/Ti/Au)(97)
게이트 전극(Au)(99)
n+형 GaN(95)
p형 GaN(93)
n--GaN(92)
n-GaN 기판(90)
(5. 상하 수평 분리 수단(도 23, 도 27))
다음에 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하 방향으로 분리한다. 도 23, 도 27에 그것을 도시한다. 분리층(Q)의 부분을 파괴하고, 상층부(B)와 결함 위치 제어 기판(S)을 상하로 분리한다. 분리 수단에 관해서 진술한다. 상층부(B)는 결함 집합 영역(H)을 경계로서 횡방향으로는 미리 분리되어 있기 때문에 본 발명의 경우는 상하 방향으로 분리하는 동시에 횡방향으로 칩 분리한다. 때문에 분리 수단이라는 것은 상하 수평 방향의 분리 수단이라고 말하게 된다. 레이저 조사에 의한 수단과 기계적인 수단이 있다. 또한 분리층(Q)을 이용하는 경우와 분리층(Q)을 이용하지 않는 경우가 있다.
<5 A. 분리층(Q)을 이용하여 레이저 조사로 분리하는 경우>
결함 위치 제어 기판(S)과 상층부(B) 사이에 분리층(Q)을 형성한다. 분리층(Q)의 두께는 3nm 내지 1000nm이다. 분리층(Q)도 결함 집합 영역(H) 위에는 잘 성장하지 않고 저결함 영역(ZY) 위에서 성장하기 쉽다고 하는 편리한 성질이 있다. 레이저 조사에 의해 분리층(Q)만을 분해시킨다고 하는 경우에는 분리층(Q)의 밴드 갭이 반도체층 중 무엇보다도 좁은 것으로 하고, 반도체 레이저의 에너지가 분리층(Q)의 밴드 갭보다 크며, 그 외의 반도체층 중 무엇보다도 작아지도록 한다. 분 리층(Q)의 밴드 갭을 Egq로 하고, 결함 위치 제어 기판(S)의 밴드 갭을 Egs로 하며, 상층부(B)의 j번 면 층의 밴드 갭을 Egj로 한다. 레이저광 파장(λ) 및 분리층(Q), 상층부(B), 결함 위치 제어 기판(S)에 부과된 조건은 Egq<hc/λ<Egs 및 Egq<hc/λ<min{Egj}이다.
반도체, 절연체는 밴드 갭보다 작은 에너지의 빛을 투과하고, 밴드 갭보다 큰 에너지의 빛을 흡수한다. 그것은 도 28에 도시한 바와 같다. 위의 부등식을 만족시키는 레이저광을 대면 분리층(Q)이 레이저광을 흡수하여 가열되고 열 분해하여 소실된다. 때문에 상층부(B)와 결함 위치 제어 기판(S)이 상하 방향으로 순간적으로 분리된다. InN층을 예컨대 분리층(Q)으로 한다. 이것은 AlGaInN 결정 중에서 가장 밴드 갭이 작기 때문에 레이저광을 선택적으로 흡수하여 열 분해한다.
상층부(B)에서는, 결함 집합 영역(H)에서 성장층이 얇고 약하기 때문에 결함 집합 영역(H)을 경계선으로서 자연스럽게 칩 분리할 수 있다. 상하 방향 분리와 동시에 수평 방향 분리할 수 있어서 칩(C)이 분리된다. 분리층(Q)의 잔류물(Q')이 결함 위치 제어 기판(S)에 남는 경우도 있다. 그것은 연마나 에칭 등으로 제거할 수 있다. 표면이 평탄 평활하게 된 결함 제어 기판(S)은 재이용할 수 있다.
<5 B. 분리층(Q)을 이용하여 기계적 수단으로 분리하는 경우>
결함 위치 제어 기판(S)과 상층부(B) 사이에 분리층(Q)을 형성한다. 분리층(Q)의 두께는 3nm 내지 1000nm이다. 기계적 수단으로 분리층(Q)을 경계로 하여 상층부(B)와 결함 위치 제어 기판(S)을 상하로 분리한다. 약한 결정인 것이 분리층(Q)에 확인된다. 예컨대 탄소(C), 마그네슘(Mg), 철(Fe)을 도핑한 GaN 막을 취 성의 분리층(Q)으로 할 수 있다. 결함 위치 제어 기판(S)을 고정하여 상층부(B)를 인상하면 취성의 분리층(Q)으로부터 분리된다.
<5 C. 분리층(Q)을 이용하지 않고 레이저 조사로 분리하는 경우>
분리층(Q)을 이용하지 않고 상하 분리할 수도 있다. 결함 위치 제어 기판(S) 위에 직접 상층부(B)를 형성한다. 이 경우는 희생되어 파단되는 부분이 없기 때문에 기계적 수단으로 상하 분리할 수는 없다. 때문에 기계적인 분리 수단을 적용할 수 없다. 레이저 조사에 의한 광 분리만이 가능하다. 이 경우는 레이저광을 상층부(B)가 흡수하고 일부가 분리되어 결함 위치 제어 기판(S)으로부터 상하 분리하게 된다. 결함 위치 제어 기판(S)의 밴드 갭(Egs)과 상층부(B)의 밴드 갭의 최소값(Egb)과 레이저 파장(λ)은 Egb<hc/λ<Egs라는 부등식을 만족해야 한다.
(6. 상면 전극의 형성(도 24))
도 23과 같이 상층부(B)가 칩 분리된다. 그 개개의 칩(C) 상면에 상측 전극(P, P)을 형성한다. 도 24에 도시하는 바와 같이 상측 전극을 갖는 칩이 발생한다. 이것은 도 21 내지 도 23에 도시하는 바와 같이 웨이퍼 프로세스로 상측 전극(P, P)을 형성하지 않은 경우이다. 그러나 도 26, 도 27과 같이, 웨이퍼 프로세스로 상측 전극(P, P)을 형성할 수도 있다. 그 경우는 칩 분리한 후의 상측 전극(P, P)의 형성은 필요없다.
(7. 하면 전극의 형성(도 25))
다음에 칩마다 상층부(B)의 이면에 하측 전극(R)을 형성한다. 이에 따라 디바이스 칩이 생긴다. 웨이퍼 프로세스의 과정에서 하측 전극(R)을 형성할 수 없는 것이 본 발명의 결점이다. 그러나 도 38과 같이 하측 전극(R)이 필요없는 것도 있다.
(8. 칩 형상의 정형(도 29 내지 도 36))
결함 집합 영역(H)을 경계로 하여 성장한 상층부(B)는 메사형(사다리꼴)이 되는 경우가 많다. 메사형이더라도 디바이스로서 기능하는 경우도 있다. 그러나 상하면이 동일한 크기의 직방체 칩이 좋다고 하는 경우도 있다. 그 경우는 칩 분리한 후 측면, 단부면을 연마하여 측벽을 직각으로 마무리한다.
도 29는 정방형 바닥면, 상면을 갖는 메사형의 칩(C)을 도시한다. 메사형이더라도 좋은 경우는 그 대로의 형상으로 한다. 또한 도 30과 같이 단부면, 측면을 가공하여 이들 면을 직각으로 한 직방체의 디바이스로 할 수도 있다. 도 31은 칩 분리한 정삼각형의 메사형 칩(C)이다. 단부면을 가공하여 도 32와 같은 단부면이 직각의 정삼각형 칩(C)으로 할 수도 있다. 도 33은 메사형의 평행사변형 칩(C)이다. 이것도 그대로 사용할 수 있고, 도 34와 같이 단부면을 직각으로 한 평행사변형의 칩(C)으로 할 수 있다. 도 35는 메사형의 정육각형 칩(C)이다. 이것도 가공하여 도 36과 같은 단부면이 직각인 정육각형 칩(C)으로 할 수도 있다.
(9. 최종적인 디바이스의 형상(도 37 내지 도 40))
메사형이더라도 좋지만, 여기서는 단부면 측면을 직각으로 한 디바이스의 전극을 붙인 칩(C)의 상태를 도시한다. 적층 구조는 결함 위치 제어 기판(S)을 포함하지 않고 상층부(B)만으로 이루어진다. 상층부(B)의 두께는 10μm 내지 600μm로 한다. 통상의 반도체 디바이스와 같이 기판도 포함하도록 추출한 것은 기판이 두 껍기 때문에 디바이스의 적층부의 두께는 300μm 내지 600μm 정도이다. 그러나 본 발명은 반도체 적층 구조는 상층부(B)만으로 이루어지기 때문에 상층부(B) 두께가 10μm 내지 300μm인 것도 가능하다.
(LED의 경우; 도 37) 위에서부터 순서대로
p 전극(니켈(Ni))(66)
p형 GaN층(65)
p형 AlGaN층(64)
GaN/InGaN-MQW(63) (GaN/InGaN)3
AlGaN층(62)
n형 GaN층(60)
n전극(Ti/Al/Ti/Au)(67)
(HEMT의 경우; 도 38) 위에서부터 순서대로
소스 전극(74), 드레인 전극(Ti/Al/Ti/Au)(75), 게이트 전극(Au)(76)
i-AlGaN(73)
i-GaN(72)
GaN층(70)
(쇼트키 다이오드의 경우; 도 39) 위에서부터 순서대로
쇼트키 전극(Au)(83)
n--GaN(82)
n-GaN 기판(80)
오믹 전극(n 전극: Ti/Al/Ti/Au)(84)
(종형 MIS 트랜지스터의 경우; 도 40) 위에서부터 순서대로
소스 전극(Ti/Al/Ti/Au)(97)
게이트 전극(Al)(99)
n+형 GaN(95)
p형 GaN(93)
n--GaN(92)
n-GaN 기판(90)
드레인 전극(Ti/Al/Ti/Au)(94)
본 발명은, 폐곡선을 이뤄 성장 속도가 느린 결함 집합 영역(H)과 성장 속도가 빠른 저결함 영역(ZY)을 갖고 그 위치가 미리 정해져 있는 결함 위치 제어 기판(S) 위에 질화물 반도체로 이루어지는 상층부(B)를 에피택셜 성장시키고, 상층부(B) 위에 전극(E)을 설치할거나 또는 설치하지 않으며, 레이저 조사에 의해 결함 위치 제어 기판(S)으로부터 상층부(B)를 상하 분리하여 동시에 상층부(B)를 칩(C)으로 분리하도록 되어 있다.
또는, 폐곡선을 이루는 성장 속도가 느린 결함 집합 영역(H)과 성장 속도가 빠른 저결함 영역(ZY)을 갖고 그 위치가 미리 정해져 있는 결함 위치 제어 기판(S) 위에 분리층(Q)을 설치하고, 그 위에 질화물 반도체로 이루어지는 상층부(B)를 에피택셜 성장시키며, 상층부(B) 위에 전극(E)을 설치하거나 또는 설치하지 않고, 레이저 조사, 기계적 수단에 의해 분리층(Q)으로부터 결함 위치 제어 기판(S)과 상층부(B)를 상하 분리하여 동시에 상층부(B)를 칩(C)으로 분리하도록 되어 있다.
칩 분리한 후 하면의 전극을 칩마다 형성한다. 상면의 전극은 웨이퍼의 단계에서 제작하는 경우도 있고, 칩 분리한 후 상면 전극을 만드는 경우도 있다.
상층부(B)를 결함 위치 제어 기판(S)으로부터 벗기는 동시에, 칩 분리되어 버리기 때문에 칩 분리의 공정을 생략할 수 있다. 제조 공정을 대폭 삭감할 수 있기 때문에 비용을 삭감할 수 있다.
결함 위치 제어 기판(S)은 흠집 없이 남는다. 결함 위치 제어 기판(S)은 몇 번이나 반복하여 사용할 수 있다. 기판(S)도 고가의 질화물 반도체이기 때문에 그것을 반복하여 사용함에 의한 비용 삭감의 효과는 크다.

Claims (19)

  1. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)를 형성하는 공정과, 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 상하 분리 공정을 포함하고, 상층부(B)를 상기 상하 분리 공정과 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하며, 결함 위치 제어 기판(S)은 재이용하도록 한 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  2. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 결함 위치 제어 기판(S)이나 디바이스를 구성하는 질화물 반도체층보다 좁은 밴드 갭(Egq)을 갖는 질화물 반도체의 분리층(Q)을 성장시키고, 그 위에 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)로 하며, 분리층(Q)의 밴드 갭(Egq)보다 높게 상층부(B) 층의 밴드 갭의 최소값(Egb)(min{Egj})보다 낮은 에너지를 갖는(Egq<hc/λ<Egb) 레이저광을 조사하는 것에 의해 분리층(Q)을 분해시켜 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 결함 위치 제어 기판(S)은 재이용하도록 한 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  3. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 취성의 질화물 반도체의 분리층(Q)을 성장시키고, 그 위에 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)로 하며, 결함 위치 제어 기판(S)과 상층부(B)에 전단 또는 인장 응력을 부가하여 분리층(Q)을 파괴하고, 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하며, 결함 위치 제어 기판(S)은 재이용하도록 한 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  4. 결함 집합 영역(H)과 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하여 결함 집합 영역(H)이 저결함 영역(ZY)을 둘러싸는 폐곡선형으로 형성된 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 결함 위치 제어 기판(S)의 밴드 갭(Egs)보다 작은 밴드 갭(Egj)을 갖는 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)로 하고, 결함 위치 제어 기판(S)의 밴드 갭(Egs)보다 낮으며 상층부(B) 층의 밴드 갭의 최소값(Egb)(min{Egj})보다 높은 에너지를 갖는(Egb<hc/λ<Egs) 레이저광을 조사하는 것에 의해 상층부(B)의 일부를 분해시켜 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 결함 위치 제어 기판(S)은 재이용하도록 한 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 결함 집합 영역(H) 위에서 질화물계 반도체는 저결함 영역(ZY) 위에서의 성장 속도보다 느린 성장 속도로 성장하고, 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY) 위에서 질화물계 반도체는 결함 집합 영역(H) 위에서의 성장 속도보다 빠른 성장 속도로 성장하는 것을 특징으로 하는 질화물계 반도체 디바이스의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상층부(B)의 상면에 전극을 형성한 후 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하 분리하도록 한 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상층부(B)의 하면에 전극을 필요로 하는 디바이스의 경우, 칩 분리한 후 개개의 칩 상층부(B) 하면에 전극을 형성하도록 한 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  8. 제3항에 있어서, 취성의 분리층(Q)은 탄소(C), 철(Fe) 또는 마그네슘(Mg)을 도핑한 질화물 반도체층이며, 그 두께는 3nm 내지 1000nm인 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  9. 제2항에 있어서, 결함 위치 제어 기판(S)이나 디바이스를 구성하는 질화물 반도체층보다 좁은 밴드 갭(Egq)을 갖는 분리층(Q)은 InN층이며, 그 두께는 3nm 내지 1000nm인 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  10. 제1항 내지 제4항, 제8항, 제9항 중 어느 한 항에 있어서, 결함 위치 제어 기판(S)의 직경은 10mm 내지 150mm(6 인치)이고, 상층부(B)의 1단위의 수평 방향의 치수는 0.2mm 이상 50mm 이하로서, 두께가 10μm 내지 600μm인 것을 특징으로 하는 질화물 반도체 디바이스의 제조 방법.
  11. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)를 형성하는 공정과, 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 공정을 포함하며, 상층부(B)를 상기 상하 분리 공정과 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 분리된 칩 상태에서 하부 전극을 형성하며, 결함 위치 제어 기판(S)의 일부가 아닌 질화물 반도체 기판과 그 위에 형성된 복수의 질화물 반도체층과, 상부 전극과, 하부 전극을 포함하는 칩 형상이고, 메사형 형상을 하며 두께가 10μm 내지 600μm이고, 수평 방향의 치수가 0.2mm 내지 50mm인 것을 특징으로 하는 질화물 반도체 디바이스.
  12. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)를 형성하는 공정과, 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 공정을 포함하고, 상층부(B)를 상기 상하 분리 공정과 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 분리된 칩 상태에서 하부 전극을 형성하고, 결함 위치 제어 기판(S)의 일부가 아닌 질화물 반도체 기판과 그 위에 형성된 복수의 질화물 반도체층과, 상부 전극과, 하부 전극을 포함하는 칩 형상이고, 두께가 10μm 내지 600μm이며, 수평 방향의 치수가 0.2mm 내지 50mm인 것을 특징으로 하는 질화물 반도체 디바이스.
  13. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 결함 위치 제어 기판(S)이나 디바이스를 구성하는 질화물 반도체층보다 좁은 밴드 갭(Egq)을 갖는 질화물 반도체의 분리층(Q)을 성장시키고, 그 위에 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)로 하며, 분리층(Q)의 밴드 갭(Egq)보다 높게 상층부(B) 층의 밴드 갭의 최소값(Egb)(min{Egj})보다 낮은 에너지를 갖는(Egq<hc/λ<Egb) 레이저광을 조사하는 것에 의해 분리층(Q)을 분해시켜 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 분리된 칩 상태에서 하부 전극을 형성하며, 결함 위치 제어 기판(S)의 일부가 아닌 질화물 반도체 기판과 그 위에 형성된 복수의 질화물 반도체층과, 상부 전극과, 하부 전극을 포함하는 칩 형상이고, 메사형 형상을 하고 두께가 10μm 내지 600μm이며, 수평 방향의 치수가 0.2mm 내지 50mm인 것을 특징으로 하는 질화물 반도체 디바이스.
  14. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 결함 위치 제어 기판(S)이나 디바이스를 구성하는 질화물 반도체층보다 좁은 밴드 갭(Egq)을 갖는 질화물 반도체의 분리층(Q)을 성장시키고, 그 위에 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)로 하며, 분리층(Q)의 밴드 갭(Egq)보다 높게 상층부(B) 층의 밴드 갭의 최소값(Egb)(min{Egj})보다 낮은 에너지를 갖는(Egq<hc/λ<Egb) 레이저광을 조사하는 것에 의해 분리층(Q)을 분해시켜 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 분리된 칩 상태에서 하부 전극을 형성하며, 결함 위치 제어 기판(S)의 일부가 아닌 질화물 반도체 기판과 그 위에 형성된 복수의 질화물 반도체층과, 상부 전극과, 하부 전극을 포함하는 칩 형상이고, 두께가 10μm 내지 600μm이고, 수평 방향의 치수가 0.2mm 내지 50mm인 것을 특징으로 하는 질화물 반도체 디바이스.
  15. 폐곡선형으로 형성된 결함 집합 영역(H)과 결함 집합 영역(H)에 의해 둘러싸이고 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하는 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에, 취성의 질화물 반도체의 분리층(Q)을 성장시키며, 그 위에 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)로 하고, 결함 위치 제어 기판(S)과 상층부(B)에 전단 또는 인장 응력을 부가하여 분리층(Q)을 파괴하며, 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 분리된 칩 상태에서 하부 전극을 형성하며, 결함 위치 제어 기판(S)의 일부가 아닌 질화물 반도체 기판과 그 위에 형성된 복수의 질화물 반도체층과, 상부 전극과, 하부 전극을 포함하는 칩 형상이고, 메사형 형상을 하며 두께가 10μm 내지 600μm이며, 수평 방향의 치수가 0.2mm 내지 50mm인 것을 특징으로 하는 질화물 반도체 디바이스.
  16. 결함 집합 영역(H)과 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY)을 포함하여 결함 집합 영역(H)이 저결함 영역(ZY)을 둘러싸는 폐곡선형으로 형성된 질화물 반도체(AlxInyGa1-x-yN: 0≤x≤1, 0≤y≤1, x+y≤1) 결함 위치 제어 기판(S) 위에 결함 위치 제어 기판(S)의 밴드 갭(Egs)보다 작은 밴드 갭(Egj)을 갖는 디바이스를 구성하기 위한 복수의 질화물 반도체층(AlujInvjGa1-uj-vjN: 0≤uj≤1, 0≤vj≤1, uj+vj≤1)을 적층하여 상층부(B)로 하고, 결함 위치 제어 기판(S)의 밴드 갭(Egs)보다 낮게 상층부(B) 층의 밴드 갭의 최소값(Egb)(min{Egj})보다 높은 에너지를 갖는(Egb<hc/λ<Egs) 레이저광을 조사하는 것에 의해 상층부(B)의 일부를 분해시켜 상층부(B)를 결함 위치 제어 기판(S)으로부터 상하로 분리하는 동시에 횡방향으로 결함 집합 영역(H)을 따라 분리하여 개개의 칩으로 분리하고, 분리된 칩 상태에서 하부 전극을 형성하며, 결함 위치 제어 기판(S)의 일부가 아닌 질화물 반도체 기판과 그 위에 형성된 복수의 질화물 반도체층과, 상부 전극과, 하부 전극을 포함하는 칩 형상이고, 두께가 10μm 내지 600μm이고, 수평 방향의 치수가 0.2mm 내지 50mm인 것을 특징으로 하는 질화물 반도체 디바이스.
  17. 제11항 내지 제16항 중 어느 한 항에 있어서, 결함 집합 영역(H) 위에서 질화물계 반도체는 저결함 영역(ZY) 위에서의 성장 속도보다 느린 성장 속도로 성장하고, 결함 집합 영역(H)보다 저결함인 저결함 영역(ZY) 위에서 질화물계 반도체는 결함 집합 영역(H) 위에서의 성장 속도보다 빠른 성장 속도로 성장하는 것을 특징으로 하는 질화물계 반도체 디바이스.
  18. 제11항 내지 제16항 중 어느 한 항에 있어서, 상층부(B)의 형성에 계속해서 상부 전극을 형성하고, 칩 분리한 후 하부 전극만을 형성하는 것을 특징으로 하는 질화물 반도체 디바이스.
  19. 제11항 내지 제16항 중 어느 한 항에 있어서, 상층부(B)에 이어 상부 전극을 형성하지 않고, 칩 분리한 후 상부 전극과 하부 전극을 형성하는 것을 특징으로 하 는 질화물 반도체 디바이스.
KR1020060064633A 2005-09-05 2006-07-10 질화물 반도체 디바이스의 제조 방법 및 질화물 반도체디바이스 KR101200182B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00255813 2005-09-05
JP2005255813A JP4656410B2 (ja) 2005-09-05 2005-09-05 窒化物半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
KR20070025975A KR20070025975A (ko) 2007-03-08
KR101200182B1 true KR101200182B1 (ko) 2012-11-13

Family

ID=37199188

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060064633A KR101200182B1 (ko) 2005-09-05 2006-07-10 질화물 반도체 디바이스의 제조 방법 및 질화물 반도체디바이스

Country Status (6)

Country Link
US (2) US7528055B2 (ko)
EP (1) EP1760767A3 (ko)
JP (1) JP4656410B2 (ko)
KR (1) KR101200182B1 (ko)
CN (1) CN100468627C (ko)
HK (1) HK1102243A1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060127743A (ko) * 2005-06-06 2006-12-13 스미토모덴키고교가부시키가이샤 질화물 반도체 기판과 그 제조 방법
JP5082752B2 (ja) 2006-12-21 2012-11-28 日亜化学工業株式会社 半導体発光素子用基板の製造方法及びそれを用いた半導体発光素子
US20080303033A1 (en) * 2007-06-05 2008-12-11 Cree, Inc. Formation of nitride-based optoelectronic and electronic device structures on lattice-matched substrates
JP2009004566A (ja) * 2007-06-21 2009-01-08 Sumitomo Electric Ind Ltd 半導体装置および半導体装置の製造方法
CN101743618B (zh) * 2007-07-26 2012-11-21 硅绝缘体技术有限公司 外延方法和通过该方法生长的模板
JP5333814B2 (ja) * 2007-09-12 2013-11-06 アイシン精機株式会社 パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
JP2009231820A (ja) * 2008-02-29 2009-10-08 Sanyo Electric Co Ltd 半導体レーザ素子およびその製造方法
US8284810B1 (en) 2008-08-04 2012-10-09 Soraa, Inc. Solid state laser device using a selected crystal orientation in non-polar or semi-polar GaN containing materials and methods
JP5608969B2 (ja) * 2008-10-20 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
TWI385705B (zh) * 2008-10-31 2013-02-11 Syn Mate Co Ltd A laser module for separating the substrate and the epitaxial layer and a method thereof
KR101539246B1 (ko) * 2008-11-10 2015-07-24 삼성전자 주식회사 광추출 효율이 향상된 발광 장치의 제조 방법 및 그 방법으로 제조된 발광 장치
US8247886B1 (en) 2009-03-09 2012-08-21 Soraa, Inc. Polarization direction of optical devices using selected spatial configurations
US8791499B1 (en) 2009-05-27 2014-07-29 Soraa, Inc. GaN containing optical devices and method with ESD stability
US9000466B1 (en) 2010-08-23 2015-04-07 Soraa, Inc. Methods and devices for light extraction from a group III-nitride volumetric LED using surface and sidewall roughening
US9583678B2 (en) 2009-09-18 2017-02-28 Soraa, Inc. High-performance LED fabrication
JP5625338B2 (ja) * 2009-11-30 2014-11-19 日亜化学工業株式会社 電界効果トランジスタ
JP2011129718A (ja) 2009-12-17 2011-06-30 Showa Denko Kk 基板、テンプレート基板、半導体発光素子、半導体発光素子の製造方法、半導体発光素子を用いた照明装置および電子機器
US8658436B2 (en) * 2010-04-19 2014-02-25 Tokyo Electron Limited Method for separating and transferring IC chips
KR101169540B1 (ko) * 2010-06-15 2012-07-27 이형곤 기판과 분할기구, 성장박막 및 성장, 분리, 가열방법, 에피웨이퍼, 발광다이오드
US8293551B2 (en) * 2010-06-18 2012-10-23 Soraa, Inc. Gallium and nitrogen containing triangular or diamond-shaped configuration for optical devices
US9450143B2 (en) 2010-06-18 2016-09-20 Soraa, Inc. Gallium and nitrogen containing triangular or diamond-shaped configuration for optical devices
US8313964B2 (en) 2010-06-18 2012-11-20 Soraa, Inc. Singulation method and resulting device of thick gallium and nitrogen containing substrates
WO2012060600A2 (ko) * 2010-11-03 2012-05-10 Lee Hyeonggon 기판과 분할기구, 성장박막 및 성장, 분리, 가열방법, 에피웨이퍼, 발광다이오드
JP5557721B2 (ja) * 2010-12-10 2014-07-23 株式会社日立製作所 太陽電池の製造方法
US8686431B2 (en) 2011-08-22 2014-04-01 Soraa, Inc. Gallium and nitrogen containing trilateral configuration for optical devices
TWI484626B (zh) * 2012-02-21 2015-05-11 Formosa Epitaxy Inc 半導體發光元件及具有此半導體發光元件的發光裝置
CN102623309B (zh) * 2012-04-13 2015-03-11 中国电子科技集团公司第十三研究所 一种高压功率半导体器件的结终端制造方法及专用刀具
JP5656930B2 (ja) * 2012-07-05 2015-01-21 古河電気工業株式会社 窒化物系化合物半導体素子
JP2014075527A (ja) * 2012-10-05 2014-04-24 Nippon Telegr & Teleph Corp <Ntt> 半導体素子構造およびその作製法
US9978904B2 (en) 2012-10-16 2018-05-22 Soraa, Inc. Indium gallium nitride light emitting devices
JP5818853B2 (ja) * 2013-10-15 2015-11-18 株式会社トクヤマ ｎ型窒化アルミニウム単結晶基板を用いた縦型窒化物半導体デバイス
US9419189B1 (en) 2013-11-04 2016-08-16 Soraa, Inc. Small LED source with high brightness and high efficiency
EP3075005A1 (en) 2013-11-25 2016-10-05 The Board of Trustees of The Leland Stanford Junior University Laser liftoff of epitaxial thin film structures
KR20160008382A (ko) 2014-07-14 2016-01-22 서울대학교산학협력단 반도체 적층 구조, 이를 이용한 질화물 반도체층 분리방법 및 장치
US9873170B2 (en) 2015-03-24 2018-01-23 Nichia Corporation Method of manufacturing light emitting element
KR20170129983A (ko) * 2016-05-17 2017-11-28 삼성전자주식회사 발광소자 패키지, 이를 이용한 디스플레이 장치 및 그 제조방법
CN110739289B (zh) * 2018-07-19 2021-05-04 欣兴电子股份有限公司 基板结构及其制造方法
JP7229729B2 (ja) * 2018-11-08 2023-02-28 株式会社ディスコ Ｆａｃｅｔ領域の検出方法および検出装置ならびにウエーハの生成方法およびレーザー加工装置
JPWO2021066042A1 (ko) * 2019-09-30 2021-04-08
EP4144896A4 (en) * 2020-04-28 2024-07-10 Kyocera Corp METHOD FOR MANUFACTURING A SEMICONDUCTOR ELEMENT
CN114267636B (zh) * 2021-06-02 2023-10-10 青岛昇瑞光电科技有限公司 功率芯片单元的制造方法、功率封装模块的制造方法及功率封装模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667185B2 (en) 1999-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Method of fabricating nitride semiconductor device
US6737683B2 (en) 2002-02-28 2004-05-18 Matsushita Electric Industrial Co., Ltd. Semiconductor device composed of a group III-V nitride semiconductor
US6924150B1 (en) 2002-02-09 2005-08-02 Intematix Corporation Magnetic resonance imaging contrast system

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH111399A (ja) 1996-12-05 1999-01-06 Lg Electron Inc 窒化ガリウム半導体単結晶基板の製造方法並びにその基板を用いた窒化ガリウムダイオード
US6348096B1 (en) * 1997-03-13 2002-02-19 Nec Corporation Method for manufacturing group III-V compound semiconductors
JP3690340B2 (ja) * 2001-03-06 2005-08-31 ソニー株式会社 半導体発光素子及びその製造方法
JP3631724B2 (ja) * 2001-03-27 2005-03-23 日本電気株式会社 Ｉｉｉ族窒化物半導体基板およびその製造方法
JP3969029B2 (ja) * 2001-08-03 2007-08-29 ソニー株式会社 半導体素子の製造方法
JP4104305B2 (ja) * 2001-08-07 2008-06-18 三洋電機株式会社 窒化物系半導体チップおよび窒化物系半導体基板
JP3801125B2 (ja) * 2001-10-09 2006-07-26 住友電気工業株式会社 単結晶窒化ガリウム基板と単結晶窒化ガリウムの結晶成長方法および単結晶窒化ガリウム基板の製造方法
JP3864870B2 (ja) * 2001-09-19 2007-01-10 住友電気工業株式会社 単結晶窒化ガリウム基板およびその成長方法並びにその製造方法
JP4920152B2 (ja) 2001-10-12 2012-04-18 住友電気工業株式会社 構造基板の製造方法および半導体素子の製造方法
JP4388720B2 (ja) 2001-10-12 2009-12-24 住友電気工業株式会社 半導体発光素子の製造方法
JP4290358B2 (ja) 2001-10-12 2009-07-01 住友電気工業株式会社 半導体発光素子の製造方法
JP3910043B2 (ja) 2001-10-29 2007-04-25 シャープ株式会社 窒化物半導体レーザ素子、その製造方法および半導体光学装置
JP4131101B2 (ja) 2001-11-28 2008-08-13 日亜化学工業株式会社 窒化物半導体素子の製造方法
US6617261B2 (en) * 2001-12-18 2003-09-09 Xerox Corporation Structure and method for fabricating GaN substrates from trench patterned GaN layers on sapphire substrates
JP4284188B2 (ja) * 2001-12-20 2009-06-24 パナソニック株式会社 窒化物系半導体基板の製造方法および窒化物系半導体装置の製造方法
JP3926271B2 (ja) 2002-01-10 2007-06-06 シャープ株式会社 Ｉｉｉ族窒化物半導体レーザ素子及びその製造方法
JP3997827B2 (ja) * 2002-04-30 2007-10-24 住友電気工業株式会社 窒化ガリウム成長用基板及び窒化ガリウム成長用基板の製造方法並びに窒化ガリウム基板の製造方法
JP2004059363A (ja) * 2002-07-29 2004-02-26 Sumitomo Electric Ind Ltd 窒化物半導体結晶の製造方法
JP4451846B2 (ja) * 2003-01-14 2010-04-14 パナソニック株式会社 窒化物半導体素子の製造方法
JP2004335646A (ja) * 2003-05-06 2004-11-25 Sumitomo Electric Ind Ltd ＧａＮ基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667185B2 (en) 1999-10-21 2003-12-23 Matsushita Electric Industrial Co., Ltd. Method of fabricating nitride semiconductor device
US6924150B1 (en) 2002-02-09 2005-08-02 Intematix Corporation Magnetic resonance imaging contrast system
US6737683B2 (en) 2002-02-28 2004-05-18 Matsushita Electric Industrial Co., Ltd. Semiconductor device composed of a group III-V nitride semiconductor

Also Published As

Publication number Publication date
CN1929090A (zh) 2007-03-14
US20070054476A1 (en) 2007-03-08
JP2007073569A (ja) 2007-03-22
EP1760767A3 (en) 2011-08-17
US7834423B2 (en) 2010-11-16
JP4656410B2 (ja) 2011-03-23
CN100468627C (zh) 2009-03-11
EP1760767A2 (en) 2007-03-07
US7528055B2 (en) 2009-05-05
KR20070025975A (ko) 2007-03-08
HK1102243A1 (en) 2007-11-09
US20090189253A1 (en) 2009-07-30

Similar Documents

Publication Publication Date Title
KR101200182B1 (ko) 질화물 반도체 디바이스의 제조 방법 및 질화물 반도체디바이스
EP2469581A1 (en) Semiconductor element and production method thereof
TWI564947B (zh) 半導體元件之製造方法
KR101894691B1 (ko) 복합 기판의 형성 및 복합 기판 상 ⅲ-ⅴ족 발광 장치 성장 방법
US9520533B2 (en) Ultraviolet light emitting device separated from growth substrate and method of fabricating the same
TWI447783B (zh) 三族氮化合物半導體發光元件之製造方法及其結構
TW201025681A (en) Method for manufacturing semiconductor light emitting element
JP2006237339A (ja) 窒化物系半導体素子の作製方法
JP5979547B2 (ja) エピタキシャルウェハ及びその製造方法
KR101781505B1 (ko) 질화갈륨계 반도체 발광소자 및 그 제조방법
JP5564799B2 (ja) 窒化ガリウム系半導体電子デバイスを作製する方法
JP5146702B2 (ja) 窒化物半導体デバイス
EP2449604B1 (en) Controlling pit formation in a iii-nitride device
US20230170220A1 (en) Manufacturing method of semiconductor element
KR20130112903A (ko) 기판 상에 성장된 iii-질화물층
US11735686B2 (en) Method for manufacturing light-emitting element
KR102675560B1 (ko) 자외선 발광 소자의 제조 방법
JP4656888B2 (ja) 基板の分割方法
KR102649711B1 (ko) 초박형 반도체 다이의 제조 방법
KR20140014625A (ko) 질화갈륨계 반도체 소자를 제조하는 방법
KR101263205B1 (ko) 반도체 소자용 박막 접합 기판 제조방법
Lee 521 Patterned Sapphire and Chip Separation Technique in InGaN-Based LEDs
KR20120020347A (ko) 반도체 발광소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee