KR101192873B1 - 데이터 저장 장치 및 데이터 저장 장치의 제어 방법 - Google Patents

데이터 저장 장치 및 데이터 저장 장치의 제어 방법 Download PDF

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Abstract

데이터 저장 수단을 갖는 데이터 저장 장치에서, 데이터 저장 장치를 상기 절전 상태로 이행시키는 조건이 성립된다고 판정되면, 데이터 저장 장치는 데이터 저장 수단의 동작을 제어하는 동작 제어 수단에 의해 복수의 신호선에 출력되는 신호의 상태를 특정한 신호 상태로 고정시키고, 기준 전압 공급 수단에 의한 복수의 신호선으로의 기준 전압의 공급을 정지하도록 제어된다.

Description

데이터 저장 장치 및 데이터 저장 장치의 제어 방법{DATA STORAGE APPARATUS AND CONTROL METHOD OF DATA STORAGE APPARATUS}
본 발명은, 데이터 저장 장치 및 데이터 저장 장치의 제어 방법에 관한 것이다.
데이터를 저장하는 데이터 저장 유닛으로서 작용하는 메모리(예를 들어, DRAM(Dynamic Random Access Memory))를 포함하는 시스템에서, 시스템의 전력 소비를 감소시키는 방법으로서, 메모리 절전 기능의 사용이 종래부터 채택되어 왔다. 여기서, 메모리의 절전 기능은, 파워 다운(power down) 상태 또는 셀프 리프레시 상태와 같은 절전 상태로 메모리를 이행시키는 기능이다.
절전 기능을 더욱 효과적으로 하기 위해서, 일본 공개 특허 출원 제2006-331305호는 DDR SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory)을 절전 상태로 이행시키고 DDR SDRAM의 종단 전원(terminal power supply)을 차단하는 차단 제어 유닛을 개시한다. 여기서, DDR SDRAM 의 종단 회로로서는, JEDEC(Joint Electron Devices Engineering Council) 규격에 기초한 SSTL2(Stub Series Terminated Logic for 2.5V) 인터페이스가 알려져 있다.
SSTL2에 따르는 종단 회로에서는, 메모리 시스템의 전원 전압(예를 들어, 2.5V)의 중간 전압(예를 들어, 1.25V)이, 종단 저항(terminal resistor)을 통해서 복수의 신호선 각각에 공급된다. 그로 인해, DDR SDRAM을 절전 상태로 이행해도, 중간 전압을 공급하는 전원으로부터 복수의 신호선으로 전류가 흐를 수 있으므로, 결과적으로 그러한 전류 흐름에 따른 전력 소비가 종단 회로에서 발생한다.
또한, DDR SDRAM의 파워 다운(power down) 모드로의 이행은, DDR SDRAM의 모든 메모리 뱅크가 아이들 상태에 들어간 후에, 인터페이스의 CKE 신호를 LOW 레벨로 이행시킴으로써 수행된다. 아이들 상태에서 CKE 신호만의 신호 레벨을 전환함으로써 절전 상태로 상태가 이행될 경우, 인터페이스에는 HIGH 신호 레벨과 LOW 신호 레벨이 각각 존재한다. 그리하여, 종단 전원을 그 상태로 차단하면, 종단 회로를 통해서 HIGH 레벨 신호로부터 LOW 레벨 신호로 전류가 흘러, 전류 흐름에 따른 전력 소비가 발생한다.
일본 공개 특허 출원 제2006-331305호에서는, 상술한 문제점을 해결하기 위해서, 종단 전원용의 2개의 차단 유닛이 제공된다. 즉, HIGH 레벨 신호와 LOW 레벨 신호를 독립적인 차단 유닛에 의해 각각 제어함으로써, 종단 전원이 차단될 때 전류가 흐르는 것을 억제하고, 이로써 종단 회로에서의 전력 소비를 감소시킨다.
그러나, 일본 공개 특허 출원 제2006-331305호에 기재된 그러한 방법에서는, 종단 전원용의 2개의 차단 유닛이 제공되기 때문에, 이 차단 유닛들에서 전력이 여전히 소비된다. 그리하여, 메모리가 절전 상태로 이행하지 않는 통상의 동작 시에 전력 소비가 증가한다.
본 발명은 전술된 종래 기술을 고려하여 완성되었으며, 개량된 데이터 저장 장치 및 개량된 데이터 저장 장치의 제어 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은, 데이터 저장 장치에서, 전력 소비의 감소를 실현하는 메카니즘을 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따르면, 데이터를 저장하도록 구성된 데이터 저장 유닛을 포함하는 데이터 저장 장치이며, 이 데이터 저장 장치는 복수의 신호선을 포함하는 버스를 통하여, 데이터 저장 유닛으로 데이터를 송신/데이터 저장 유닛으로부터 데이터를 수신하도록 데이터 저장 유닛의 동작을 제어하도록 구성된 동작 제어 유닛; 데이터 저장 장치를 절전 상태로 이행시키는 조건이 성립하는지의 여부를 판정하도록 구성된 판정 유닛; 복수의 신호선에 기준 전압을 공급하도록 구성된 기준 전압 공급 유닛; 및 데이터 저장 장치를 절전 상태로 이행시키는 조건이 성립된다고 판정 유닛에 의해 판정되는 경우에, 동작 제어 유닛에 의해 복수의 신호선에 출력되는 신호의 상태를 특정한 신호 상태로 고정시키고, 기준 전압 공급 유닛에 의해 기준 전압의 공급을 정지하도록 제어하도록 구성된 전력 제어 유닛을 포함한다.
본 발명의 추가적인 특징들은 첨부 도면을 참조하여 하기의 예시적인 실시예의 설명으로부터 명백하게 될 것이다.
본 명세서에 포함되어 일부를 이루는 첨부 도면들은 본 발명의 다수의 실시예, 특징, 및 양태를 도시하며, 발명의 상세한 설명과 함께 본 발명의 원리를 설명하는 데 사용된다.
도 1은 본 발명에 따른 데이터 저장 장치를 적용가능한 화상 처리 장치를 도시하는 블록도이다.
도 2는 제어 장치(10)의 구성을 도시하는 블록도이다.
도 3은 메인 컨트롤러(100)의 내부 회로를 설명하는 블록도이다.
도 4는 DRAM 컨트롤러(208)와 DRAM(101) 사이의 접속 구성을 도시하는 블록도이다.
도 5는 DRAM 컨트롤러(208)의 절전 제어 동작을 도시하는 흐름도이다.
도 6은 절전 제어 회로(213)가 수행하는 동작을 설명하는 타이밍차트이다.
도 7은 절전 제어 회로(213)가 수행하는 동작을 설명하는 흐름도이다.
이제 본 발명의 각종 예시적인 실시예를 나타내는 첨부 도면들을 참조하여 본 발명이 상세하게 설명될 것이다. 도면들에서, 도면들에 걸쳐 동일한 요소 및 부분은 동일한 참조 부호로 표시하고, 그에 대한 중복되는 설명은 생략한다.
(제1 실시예)
이하, 본 발명을 실시하기 위한 최선의 모드가 첨부 도면을 참조하여 설명될 것이다.
도 1은 본 발명에 따른 데이터 저장 장치가 적용가능한 화상 처리 장치를 도시하는 블록도이다.
도 1은 본 발명에 따른 데이터 저장 장치가 적용가능한 화상 처리 장치(1)를 도시한다. 도 1에서, 제어 장치(10)는 화상 처리 장치(1) 전체를 제어한다. 또한, 제어 장치(10)는 스캐너 유닛(11), 외부 장치인 호스트 컴퓨터, PSTN(Public Switched Telephone Networks) 회선(즉, 공중 회선)을 통해서 접속된 팩시밀리 머신 등으로부터 수신한 화상 데이터에 기초하여, 화상 처리 등을 실행하고, 화상 처리에 의해 얻어진 화상을 프린터 유닛(12)을 통해서, 예를 들어 기록 용지 상에 화상을 형성한다.
스캐너 유닛(11)은, 원고를 화상 데이터로서 판독하고, 판독한 화상 데이터를 제어 장치(10)에 송신한다. 도시하지 않지만, 스캐너 유닛(11)은 원고를 판독하는 기능을 갖는 스캐너와, 원고를 급지 및 반송하는 기능을 갖는 원고 급지기(original document feeder)을 포함한다.
프린터 유닛(12)은, 기록 용지를 반송하고, 제어 장치(10)로부터 수신한 화상 데이터를 전자 사진 방식으로 용지 상에 가시 화상(visible image)으로서 인쇄하고 가시 화상이 인쇄된 기록 용지를 배출한다. 도시하지 않지만, 프린터 유닛(12)은, 복수 종류의 기록 용지 카세트를 갖는 급지 유닛과, 화상 데이터를 기록 용지에 전사시키고 전사된 화상 데이터를 정착시키는 기능을 갖는 마킹 유닛과, 화상이 인쇄된 기록 용지를 각각 정렬 및 스테이플링(stapling)하고 처리된 기록 용지를 장치 밖으로 출력하는 기능을 갖는 배지 유닛을 포함한다.
전원 유닛(13)은 입력원으로서 교류 상용 전원(즉, AC 전원)을 사용하는 전원 회로이다. 더욱 구체적으로, 전원 유닛(13)은 제어 장치(10), 스캐너 유닛(11) 및 프린터 유닛(12)에, 직류 전압 및/또는 교류 전압을 공급하는 전압(113)을 생성한다. 또한, 전원 유닛(13)은 제어 장치(10)로부터의 공급 신호(116)에 따라 직류 전압의 전압 레벨을 변화시킨다.
조작 패널(14)은 스캐너 유닛(11)에 의해 판독된 원고에 기초하여 프린터 유닛(12)이 화상 형성을 수행하게 하기 위한 각종 설정을, 조작자(즉, 사용자)로부터의 지시에 응답하여 수행하는 데 사용된다. 예를 들어, 조작 패널(14)은 화상 형성해야 할 부수, 화상 형성을 위한 농도에 관한 정보, 및 원고를 판독하기 위한 스캐너 유닛의 판독 해상도(예를 들어, 300dpi, 600dpi, 등)의 선택을 입력하는 데 사용된다.
도 2는 도 1에 도시하는 제어 장치(10)의 구성을 도시하는 블록도이다.
도 2에서, 제어 장치(10)는 메인 컨트롤러(100)를 갖는다. 여기에서, 스캐너 유닛(11) 등으로부터 수신한 화상 데이터를 처리하는 화상 처리 블록, 및 메인 컨트롤러(100) 전체를 제어하기 위한 CPU(Central Processing Unit)(201)(도 3)가 메인 컨트롤러(100)에 내장된다.
또한, 메인 컨트롤러(100)는 외부 디바이스들을 각각 접속하기 위한 인터페이스를 구비한다. 여기서, 인터페이스는, DRAM 버스(115), 스캐너 인터페이스(110), 프린터 인터페이스(111), 및 조작 패널 인터페이스(114)를 포함한다. 더욱 구체적으로, DRAM 버스(115)는, DRAM(101)으로 데이터를 송신하고 DRAM(101)으로부터 데이터를 수신하는 데 사용되고, 스캐너 인터페이스(110)는 스캐너 유닛(11)으로부터의 화상 데이터를 수신하는 데 사용되며, 프린터 인터페이스(111)는 프린터 유닛(12)에 화상 데이터를 송신하는 데 사용된다. 또한, 조작 패널 인터페이스(114)는 입력된 지시를 조작 패널(14)로부터 수신하고, 조작 화면 관련 데이터, 메시지 등을 조작 패널(14)로 송신하는 데 사용된다.
범용 버스(112)는 메인 컨트롤러(100)에 의해 사용되는 시스템 프로그램이 저장되는 ROM(Read Only Memory), 모뎀(103) 등과 같은 각종 디바이스가 접속되는 버스이다.
DRAM(101)은, DRAM 버스(115)에 접속되고, 메인 컨트롤러(100)의 CPU(201)(도 3)에 의해, 화상 처리 블록의 작업 영역 및 화상 데이터 유지 메모리로서 사용된다. 또한, ROM(102)으로부터 전송된 각종 프로그램이 DRAM(101)에 저장되고, 메인 컨트롤러(100)의 CPU(201)(도 3)에 의해 제어가 수행된다. 또한, DRAM(101)은 절전 기능으로서, 데이터를 유지하면서 전력의 소비를 감소시킬 수 있는 셀프 리프레시 기능을 갖는다.
또한, DRAM(101)의 셀프 리프레시 동작이 설명될 것이다.
일반적으로 DRAM은, 내부에 제공된 저장 소자에 전하를 축적함으로써 정보를 유지하거나 저장하고, 각 저장 소자의 전하의 유무라는 2개의 상태에 기초하여 1bit에 대응하는 정보를 표현한다. 따라서, 저장 소자의 전하가 손실된다는 사실은 정보가 손실됨, 즉 데이터의 손실을 의미한다.
그러나, DRAM의 각 저장 소자는, 어떠한 전하 유지 동작도 하지 않고 그대로 방치하면 전하가 전류로서 누출되어, 미리 정해진 시간이 경과하면 관련 저장 소자의 전하가 손실된다. 그리하여, DRAM은 주기적으로 저장 소자의 전하를 보충해서 데이터가 손실되는 것을 방지하는 것이 필요하다. 그러한 동작은 리프레시 동작이라고 불린다.
기본적으로 DRAM의 저장 소자의 리프레시 동작은, DRAM의 동작 제어를 수행하는 메모리 컨트롤러(즉, 도 3에 도시된 DRAM 컨트롤러(208))에 의해 DRAM(즉, DRAM(101))에 대하여 주기적으로 수행된다. 리프레시 모드(즉, 제1 리프레시 모드)에서, DRAM(101)은 DRAM 컨트롤러(208)로부터 보내진 신호에 응답하여 상술된 리프레시 동작을 수행한다.
한편, DRAM 버스(115)를 비활성화 상태로 설정하는 것 같은 경우에는, DRAM 컨트롤러(208)로부터 DRAM(101)에 대해 리프레시 동작이 수행될 수 없다. 이러한 이유에 의하여, DRAM(101) 자신이 2차 전원을 사용함으로써 리프레시 동작을 수행한다. 이러한 동작을 셀프 리프레시 동작이라고 부른다. 셀프 리프레시 모드(즉, 제2 리프레시 모드)에서, DRAM(101)은 전술된 셀프 리프레시 동작을 수행한다.
또한, 각종 종류의 메모리를 DRAM(101)으로서 사용하는 것이가능하지만, 본 실시예에서는, DDR SDRAM(Double-Data-Rate SDRAM)을 DRAM(101)으로서 사용하는 것으로 상정한다. 여기서, DDR SDRAM은 메모리 버스 클록을 SDRAM의 2배로 증가시킴으로써, 고속의 메모리 전송을 달성하는 메모리 규격에 기초한 SDRAM이다.
또한, DRAM 버스(115)는 예를 들어, SSTL2(Stub Series Terminated Logic for 2.5V) 규격에 기초한다. 이 규격은 메모리 시스템의 전원 전압(예를 들어, 2.5V)의 중간 전압(예를 들어, 1.25V)을 각 신호선에 공급하기 위하여 제공되어 왔다. SSTL2 규격에 따르면, DRAM 버스(115)를 구성하는 각 신호선의 신호 레벨에 대하여, 1.25V와 같은 기준 전위(VREF)보다 0.35V 이상 높은 1.6V 이상의 레벨이 H(high) 레벨로서 간주된다. 한편, 기준 전위보다 0.35V 이상 낮은 0.90V 이하의 레벨이 L(low) 레벨로서 간주된다.
모뎀(103)은 PSTN 회선(즉, 공중망)에 접속하는 NCU(Network Control Unit)(104)와 접속된다. 모뎀(103)은 메인 컨트롤러(100)로부터 수신한 화상 데이터 등을 변조해서 그 변조된 화상 데이터를 NCU(104)에 전송함으로써, 화상 데이터를 PSTN 회선을 통하여 외부의 팩시밀리 머신 등에 송신할 수 있다. 또한, NCU(104)는 외부의 팩시밀리 머신으로부터 PSTN 회선을 통해서 송신된 팩시밀리 데이터를 수신할 수 있다.
네트워크 I/F(인터페이스)(105)는 LAN(Local Area Network)을 통하여, 외부 장치인 도시하지 않은 호스트 컴퓨터로부터 (화상 처리 장치(1)에 의해 처리되는 화상 데이터에 관한 정보를 포함하는) 인쇄 데이터 등을 수신한다.
제어 장치 전원(107)은 전원 유닛(13)으로부터의 전압을 수신하고, 제어 장치(10)에 제공되는 메인 컨트롤러(100) 등의 회로들에 대한 개별적인 구동 전압을, 수신된 전압을 변환하여 생성하고, 생성된 구동 전압들을 개별적인 회로에 공급한다.
VT 전원(즉, 종단 전원)(106)은 제어 장치 전원(107)으로부터 전압을 수신하여, DRAM 버스(115)의 개별적인 데이터 신호선(즉, 후술되는 도 4에 도시되는 신호선들(310 내지 321))에 종단 저항을 통하여 인가되는 전압들(즉, 기준 전압들)을 생성하는 기준 전압 공급 유닛이다. 더욱 자세하게는, VT 전원(106)에서는, 메인 컨트롤러(100)로부터의 VT 전원 차단 신호를 신호선(117)을 통해서 수신하고, 수신된 VT 전원 차단 신호에 응답하여 전원 온 제어 및 전원 오프 제어를 수행한다. 여기에서, 전원 온 제어에서는, DRAM(DDR SDRAM)(101)의 인터페이스인 SSTL2 규격에 따른 중간 전위의 전압(예를 들어, 1.25V의 전압)이 출력된다. 또한, 전원 오프 제어에서는, 고임피던스 상태의 전압이 출력된다.
VT 전원(106)에서는, 레귤레이터와 같은 전압 안정화 유닛을 전원과 DRAM 버스(115)의 사이에 삽입하고, VT 전원 차단 신호에 의해 응답하여 레귤레이터의 출력을 절환한다. 대안적으로, VT 전원(106)에서는, VT 전원의 출력과 DRAM 버스(115)의 사이에 반도체 스위치를 삽입하여, VT 전원 차단 신호에 응답하여 반도체 스위치의 온/오프 제어를 수행할 수 있다.
도 3은, 도 2에 도시된 메인 컨트롤러(100)의 내부 회로를 설명하는 블록도이다.
도 3에서, CPU(201)는 메인 컨트롤러(100) 전체를 제어한다. 또한, CPU(201)는, 메인 컨트롤러(100)에 제공되는 복수의 회로 사이에서 데이터 및 제어 신호의 송수신에 사용되는 시스템 버스(220)에 접속된다.
DMAC(Direct Memory Access Controller)(A)(202)는 화상 처리 블록(A)(205)으로부터 입력된 화상 데이터를 DRAM(101)에 DMA(Direct Memory Access) 전송하는 데 사용되는 제어 회로이다.
또한, 화상 처리 블록(A)(205)은, 스캐너 인터페이스(110)로부터 입력된 화상 데이터에 대하여 화상 처리를 수행하는 회로 블록이다. 예를 들어, 화상 처리 블록(A)(205)은, 화상 데이터에 쉐이딩 보정을 행하는 기능을 갖는다. 더욱 구체적으로, 쉐이딩 보정에서는, 원고를 판독하여 얻어진 화상 데이터의 주주사 방향(즉, 원고의 반송 방향에 직교하는 방향)의 1 라인 분의 데이터에 대하여, 주주사 방향의 각 위치에서 미리 정해진 휘도 보정이 수행된다.
DMAC(B)(203)은 DRAM(101)에 저장된 화상 데이터의 시스템 버스(220)를 통한 화상 처리 블록(B)(206)으로의 DMA 전송에 사용되는 제어 회로이다. 예를 들어, 화상 처리 블록(B)(206)은 입력된 화상 데이터에 대하여 미리 정해진 평활화 처리를 수행함과 동시에, 처리된 화상 데이터를 프린터 인터페이스(ll1)에 송신하는 기능을 갖는 회로 블록이다.
DMAC(C)(204)는 시스템 버스(220)를 통해서 DRAM(101)에 저장된 화상 데이터를 화상 처리 블록(C)(207)에 DMA 전송하는 데 사용되는 제어 회로이다. 예를 들어, 화상 처리 블록(C)(207)은 입력된 화상 데이터에 대하여 화상 데이터 형식 변환 처리(예를 들어, 비트맵 형식의 데이터를 JPEG(Joint Photographic Experts Group) 형식의 데이터로 변환), 변배 처리, 화상 회전 처리 등을 수행하는 기능을 갖는 회로 블록이다.
DRAM 컨트롤러(208)는, DRAM 버스(115)를 통해서 DRAM(101)과 DRAM 컨트롤러(208) 사이에서 각종 데이터가 송수신되도록 DRAM(101)의 동작을 제어한다. 또한, DRAM 컨트롤러(208)는, CPU(201), DMAC(A)(202), DMAC(B)(203) 및 DMAC(C)(204)로부터의 DRAM(101)에 대한 액세스 요구를 조정하고, 또한 DRAM(101)에 대한 액세스를 제어하는 컨트롤러이다.
액세스 조정 회로(209)는 액세스 요구가 CPU(201), DMAC(A)(202), DMAC(B)(203) 및 DMAC(C)(204)로부터 동시에 DRAM(101)에 전송되는 경우에, 액세스 요구 중 어느 것을 우선시해야 할 지를 판정한다. 또한, 액세스 조정 회로(209)는, 액세스에 대한 우선 순위가 주어진 DMAC로부터 DRAM(101)에 데이터가 전송되도록 제어를 수행하는 회로이다.
액세스 제어 회로(210)는, 액세스 조정 회로(209)에 의해 선택되고, DRAM(101)과의 데이터 전송을 수행하는 DMAC로부터의 DRAM 버스(115)의 사용 요청 신호에 기초하여, DRAM(101)에 액세스하는 각종 제어 신호를 생성한다. 또한, 액세스 제어 회로(210)는, 후술하는 절전 제어 회로(213)로부터 신호선(221)을 통해서 수신되는 신호에 응답하여, DRAM(101)이 셀프 리프레시 상태(즉, 셀프 리프레시 모드)로 이행시키도록 제어를 수행한다.
셀렉터 회로(211)는 절전 제어 회로(213)로부터 신호선(222)을 통해서 수신하는 DRAM 버스 선택 신호에 응답하여, SSTL2 I/F 버퍼(212)에 출력하는 신호를 절환한다. 셀렉터 회로(211)는, 절전 제어 회로(213)로부터의 DRAM 버스 선택 신호가 수신되지 않는 통상 동작 시는, 액세스 제어 회로(210)로부터의 데이터를 SSTL2 I/F 버퍼(212)에 출력시킨다. 또한, 절전 제어 회로(213)로부터 DRAM 버스 선택 신호를 수신하면, 셀렉터 회로(211)는 DRAM 버스(115)의 출력 신호에 대하여, LOW 레벨로 레벨이 절환된 신호를 SSTL2 I/F 버퍼(212)에 출력한다.
SSTL2 I/F 버퍼(212)는, DRAM 버스(115)를 구성하는 데이터 신호선 각각에 대하여 각각의 버퍼 회로가 제공되는 복수의 버퍼 회로를 갖는다.
여기서, DRAM 버스(115)를 구성하는 복수의 데이터 신호선은 도 4에 도시한 바와 같은 하기의 신호선을 포함한다.
· CK(Clock)선(310)
· /CK(Clock)선(311)
· /CS(Chip Select)선(312)
· /RAS(Row Address Strobe)선(313)
· /CAS(Column Address Strobe)선(314)
· /WE(Write Enable)선(315)
· BA(Bank Address)선(316)
· A(Address)선(317)
· DM(Data Mask)선(318)
· CKE(Clock Enable)선(319)
· DQ(Data)선(320)
· DQS(Data Strobe)선(321)
또한, DRAM 버스(115)를 구성하는 신호선들은 전술된 신호선 이외의 데이터선을 포함할 수 있다.
여기서, DRAM 컨트롤러(208)와 DRAM(101) 사이의 접속 구성이 도 4를 참조하여 설명될 것이다. 또한, 그러한 접속은 DRAM 버스(115)를 통하여 성립된다.
즉, 도 4는 DRAM 컨트롤러(208)와 DRAM(101) 사이의 DRAM 버스(115)를 통한 접속 구성을 도시하는 블록도이다.
도 4에서, 저항기(301)가 도시된다. 여기서, 저항기(301)는 DRAM 버스(115)를 구성하는 신호선들(310 내지 321)에 직렬로 접속된다.
또한, DRAM 버스(115)의 각 신호선(310 내지 321)의 전압을 VT 전원(106)을 이용하여 종단 전압으로 풀업하기 위한 종단 저항용의 저항기(302)가 제공된다. 도 4에 도시된 바와 같이, VT 전원(106)으로부터의 전원 전압은, 저항기(302)를 통해서 각 신호선(310 내지 321)에 공급된다.
이하, 도 3에 도시된 회로 구성의 설명으로 복귀한다.
SSTL2 I/F 버퍼(212)는 도 4에 도시된 DRAM 버스(115)의 신호선(310 내지 319) 각각에 대한 출력 버퍼 회로로서 작용하며, DQ 신호선(320) 및 DQS선(321) 각각에 대하여 양방향 버퍼 회로로서 작용한다.
DLL(Delay Lock Loop) 제어 회로(214)는 액세스 제어 회로(210)로부터 출력되는 클록에 기초하여, DRAM 버스(115)의 클록 신호 공급선(310 및 311)을 통하여 DRAM(101)에 각각 출력되는 클록 신호들(CK, /CK)를 생성한다. 더욱 자세하게는, DLL 제어 회로(214)는 셀렉터 회로(211)로부터 출력되는 데이터 출력과의 위상 조정을 수행하고, 클록 신호 CK와, 클록 신호 CK를 반전시켜 얻어지는 클록 신호 /CK를 생성하고, 이들은 모두 DRAM(101)에 출력된다.
또한, DLL 제어 회로(214)는 절전 제어 회로(213)로부터 출력된 DLL 대기 신호(223)에 기초한 대기 상태로 이행함으로써, 클록 신호 CK와 클록 신호 /CK를 DRAM 버스(115)로 출력하는 것을 정지시킨다.
DLL 제어 회로(214)는, 절전 제어 회로(213)로부터 출력되는 DLL 대기 신호(223)가 차단되면 대기 상태로부터 복귀한다. 그러나, 그러한 경우에, DLL 대기 신호(223)의 차단으로부터 클록 신호 CK 및 클록 신호 /CK의 DRAM 버스(115)에의 출력이 재개할 때까지 미리 정해진 시간을 필요로 한다. 여기서, 미리 정해진 시간은 클록의 위상 제어의 완료로부터 DRAM클록이 DRAM 액세스가능한 위상으로 복귀할 때까지와 동등한 시간이며, DLL 제어 회로의 구성 및 제어 방법에 따라 상이하다.
다음에, 절전 제어 회로(213)는 CPU(201)로부터 시스템 버스(220)를 통하여 절전 제어 요청 신호를 수신할 경우에, DRAM 컨트롤러(208)의 절전 제어를 수행한다.
여기서, 절전 제어 회로(213)가 CPU(201)로부터 절전 제어 요청 신호를 수신하는 경우는, 메인 컨트롤러(100)의 CPU(201)가 화상 처리 장치(1)를 미리 정해진 절전 상태로 이행시키는 조건이 성립된다고 판정하는 경우와 동등하다.
예를 들어, 하기의 경우 (1) 내지 (3) 중, 적어도 어느 하나에서, 절전 제어 회로(213)는, 화상 처리 장치(1)를 절전 상태로 이행시킨다. 즉, 절전 제어 회로(213)는, DRAM(101)을 셀프 리프레시 상태로 이행시키고, 또한 DRAM 버스(115)의 신호 레벨을 전환하고, 이로써 VT 전원(106)에 대한 전원 오프 제어를 행한다.
경우 (1): 네트워크 I/F (105)가 LAN을 통해서 외부 장치인 호스트 컴퓨터로부터 화상 처리 장치(1)에 의해 화상 형성 처리해야 할 화상 데이터를 포함하는 인쇄 데이터를 미리 정해진 시간 동안 수신하지 않는다고 판정된다.
경우 (2): NCU(104)가 PSTN 회선을 통해서 외부 장치인 팩시밀리 머신으로부터 화상 처리 장치(1)에 의해 화상 형성 처리해야 할 화상 데이터를 포함하는 인쇄 데이터를 수신하지 않는다고 판정된다.
경우 (3): 조작 패널(14)이 조작자의 입력을 미리 정해진 시간 동안 수용하지 않는다고 판정된다.
절전 제어 회로(213)는 2개의 카운터 회로(즉, 카운터(1) 및 카운터(2))와, 각 카운터 회로용의 카운트값을 각각 설정하기 위한 2개의 레지스터 회로(즉, 카운터(1) 설정 레지스터 및 카운터(2) 설정 레지스터)를 포함한다. 이 회로들은, 화상 처리 장치(1)를 절전 상태로부터 복귀시킬 경우에, DLL 대기 신호(223)의 해제 후에, 신호선(117) 상의 VT 전원 차단 신호와 신호선(222) 상의 DRAM 버스 선택 신호를 해제하는 개시 타이밍을 설정하는 데 사용된다.
이하, 도 5 및 도 6을 참조하여, DRAM 컨트롤러(208)에 의해 수행되는 절전 제어에 있어서의 동작이 설명될 것이다.
도 5는 DRAM 컨트롤러(208)에 의해 수행되는 절전 제어에 있어서의 동작을 설명하는 흐름도이다. 여기서, 흐름도에 기술된 처리는, ROM(102)에 저장된 (또는 ROM(102)로부터 전송되어 DRAM(101)에 저장된) 프로그램에 기초하여, CPU(201)이 실행하는 절전 제어에 대응한다.
단계 S401에서, CPU(201)가 화상 처리 장치(1)를 미리 정해진 절전 상태로 이행시키는 조건이 성립된다고 판정할 경우(단계 S401의 예), 흐름은 단계 S402로 진행하여 절전 제어 회로(213)에 절전 제어 요청 신호를 출력한다.
절전 제어 요청 신호를 수신한 절전 제어 회로(213)의 동작(즉, 제어)에 기초하여, DRAM(101)은 셀프 리프레시 모드로 이행하고, 이로써 메모리 버스선을 통하여 종단부(terminal)에 종단 전원으로부터 공급되는 전력이 차단된다. 또한, 절전 제어 회로(213)의 구체적인 동작은 도 6 및 도 7을 참조하여 후술될 것이다.
또한, 단계 S401에서, CPU(201)가 화상 처리 장치(1)를 미리 정해진 절전 상태로 이행시키는 조건이 성립된다고 판정할 경우는, 예를 들어, 상기 판정 경우들 (1) 내지 (3) 중 적어도 하나가 수행되는 경우에 대응한다고 상정된다.
다음에, 단계 S403에서, CPU(201)는 절전 상태로부터 화상 처리 장치(1)를 복귀시키는 조건이 성립된다고 판정될 때까지(즉, 단계 S403에서 예가 얻어질 때까지), 절전 상태를 유지한다. 단계 S403에서, CPU(201)가 화상 처리 장치(1)를 절전 상태로부터 복귀시키는 조건이 성립된다고 판정하는 경우(단계 S403에서 예), 흐름은 단계 S404로 진행하여, 절전 제어 회로(213)에 절전 제어 해제 신호를 출력한다.
절전 제어 해제 신호를 수신한 절전 제어 회로(213)의 동작에 의해, 종단 전원으로부터 메모리 버스선의 종단부에 공급된 전원의 차단이 해제되어, DRAM(101) 은 통상의 모드로 이행한다. 절전 제어 회로(213)의 동작에 대해서는, 도 6을 참조해서 후술한다.
또한, 단계 S403에서, CPU(201)이 화상 처리 장치(1)를 절전 상태로부터 복귀시키는 조건이 성립했다고 판정할 경우는, 예를 들어, 하기의 경우 (4) 내지 (6) 중, 적어도 어느 하나를 도시하지 않은 차단 제어 유닛으로부터의 차단 신호로서 판단한 경우와 대응한다고 상정한다.
경우 (4): 네트워크 I/F(105)가 LAN을 통해서 외부 장치인 호스트 컴퓨터로부터 화상 처리 장치(1)가 화상 형성 처리해야 할 화상 데이터를 포함하는 인쇄 데이터를 수신한다.
경우 (5): NCU(104)가 PSTN 회선을 통해서 외부 장치인 팩시밀리 머신으로부터 화상 처리 장치(1)가 화상 형성 처리해야 할 화상 데이터를 포함하는 인쇄 데이터를 수신한다.
경우 (6): 조작 패널(14)이 조작자의 입력을 수용하는 경우.
또한, CPU(201)는, 절전 제어 회로(213)에 의한 절전 제어가 수행되는 동안 DRAM(101)에 액세스하지 않는 것으로 상정한다. 그리고, 단계 S404에서, 절전 제어 회로(213)의 절전 제어가 해제된 후, CPU(201)는 DRAM(101)에 액세스할 수 있다.
다음에, DRAM 컨트롤러(208)의 절전 제어 시 절전 제어 회로(213)에 의해 수행되는 동작이 도 6에 도시된 타이밍차트를 참조하여 설명될 것이다.
즉, 도 6은 DRAM 컨트롤러(208)의 절전 제어 시 절전 제어 회로(213)에 의해 수행되는 동작을 설명하기 위한 타이밍차트이다.
도 6은 절전 제어 회로(213)의 입출력 신호, VT 전원(106)의 출력 상태, 및 DRAM 버스(115)의 신호선(310 내지 319) 상에 공급되는 출력 신호를 도시한다. 또한, 도 6에 도시되는 절전 제어 회로(213)의 입출력 신호의 레벨은, 절전 제어 회로(213)의 회로 구성에 따라서 변경되는 것으로 상정된다. 또한, 도 6은 각각의 시각들 TO 내지 T11을 도시한다.
시각 TO에서, 절전 제어 회로(213)가 CPU(201)로부터 절전 제어 요청 신호(즉, 단계 S402에서 송신된 신호)을 수신하면, 절전 제어 회로(213)는 시각 T1에서, 액세스 제어 회로(210)에 DRAM(101)이 셀프 리프레시 상태로 이행하도록 이행 제어를 행한다. 또한, 절전 제어 회로(213)는, DRAM(101)의 셀프 리프레시 상태로의 이행 제어를, 셀프 리프레시 이행 요청을 통지함으로써 행한다.
여기서, 셀프 리프레시 이행 요청을 수신한 액세스 제어 회로(210)는, DRAM 버스(115)에 셀프 리프레시 커맨드를 출력한 후, CKE선(319) 상의 신호의 레벨을 HlGH로부터 LOW로 설정한다. 그리하여, DRAM(101)의 셀프 리프레시 상태로의 이행이 수행된다. 그 후, DRAM(101)의 셀프 리프레시 상태로의 이행이 완료하면, 액세스 제어 회로(210)는 이행 완료 신호를 사용하여 절전 제어 회로(213)에 DRAM(101)의 셀프 리프레시 상태로의 이행 완료를 통지한다.
시각 T2에서, 절전 제어 회로(213)가 DRAM(101)의 액세스 제어 회로(210)로부터 셀프 리프레시 상태로의 이행 완료를 검지하면, 절전 제어 회로(213)는 그 후 시각 T3에서, 셀렉터 회로(211)에 DRAM 버스 선택 신호를 출력한다.
DRAM 버스 선택 신호를 수신한 셀렉터 회로(211)는 DRAM 버스(115)의 출력 신호선(312 내지 319)으로의 출력 신호들을 액세스 제어 회로(210)로부터의 출력 신호들로부터 레벨이 LOW로 고정된 신호들(즉, DRAM 버스(115)의 출력 신호선들(310 내지 319)의 기준 전압보다 전압치가 낮은 로우 레벨의 신호들)로 절환한다(신호 상태 고정).
절전 제어 회로(213)는 시각 T4에서, DLL 제어 회로(214)로 DLL 대기 신호(223)를 출력하여 DLL 제어 회로(214)를 대기 상태로 이행시키고, 이로써 DRAM 버스(115)로 클록 신호 CK 및 클록 신호 /CK를 출력하는 것을 정지시킨다. 여기서, 이 때까지 송신된 CK선(310) 및 /CK선(311) 상의 신호들의 레벨은 LOW로 고정된다.
또한, 액세스 제어 회로(210)로부터의 DRAM 클록 생성 회로(도시되지 않음)에 출력되어야 할 클록이, DRAM 버스(115)로의 클록 신호 CK 및 클록 신호 /CK의 출력을 정지시키기 위해서, 정지될 수 있다. 이러한 경우에, DRAM 클록 생성 회로의 전력 소비를 더 감소시키는 것이 가능하다.
시각 T5에서, 절전 제어 회로(213)는, VT 전원(106)에 신호선(117)을 통하여 VT 전원 차단 신호를 출력하고, 이로써 VT 전원(106)으로부터 DRAM 버스(115)에의 기준 전압의 공급을 정지시킨다. 또한, 도 6에 도시된 타이밍차트에서 DLL 대기 신호(223)가 시각 T4에서 출력된 후에 신호선(117) 상의 VT 전원 차단 신호가 시각 T5에서 출력된다. 그러나, 이 신호들은 동시에 출력될 수 있다.
시각 T5에서 신호선(117) 상의 VT 전원 차단 신호가 출력되면, VT 전원(106)의 출력 전압은 1.25V로부터 OV로 이행한다. 이러한 경우에, VT 전원(106)이 접속되는 배선의 부하 용량(즉, 기판 상의 패턴, 캐패시터 등의 용량)에 따라, 이행 시간이 상이하다. 도 6에 도시된 타이밍차트에서는, 이행 시간은 약 몇 백 마이크로초(μsec)이고, 출력 전압은 다른 신호들과 비교하여 완만하게 이행한다.
다음에, 시각 T6에서, 절전 제어 회로(213)가 CPU(201)로부터 시스템 버스(200)를 통해서 절전 제어 복귀 신호를 수신하면, 시각 T7에서, 절전 제어 회로(213)는 DRAM 클록 생성 회로에 대한 DLL 대기 신호(223)를 해제한다. DLL 대기 신호(223)가 해제되면, DLL 제어 회로(214)의 대기 상태가 해제된다. 다음에, 시각 T8에서, 절전 제어 회로(213)는 VT 전원(106)에 대한 신호선(117) 상의 VT 전원 차단 신호를 해제한다. 그리하여, VT 전원(106)으로부터 DRAM 버스(115)로의 기준 전압의 공급이 개시된다.
여기서, DLL 제어 회로(214)의 대기 상태의 해제로부터 클록의 위상 제어의 완료까지, 미리 정해진 시간(예를 들어, 500μsec)이 걸린다. 또한, VT 전원(106)이 신호선(117) 상의 VT 전원 차단 신호의 해제를 수신하는 것으로부터, VT 전원(106)이 DRAM(101)의 종단 전압으로서 충분한 출력 전압을 출력하기까지도, 미리 정해진 시간(예를 들어, 300μsec)이 걸린다.
도 6에 도시된 타이밍차트에서, 시각 T7에서 DLL 대기 신호(223)의 해제로부터 200μsec가 경과한 후, 신호선(117) 상의 VT 전원 차단 신호가 시각 T8에서 해제된다. 그리하여, DLL 대기 신호(223)의 클록 위상 제어가 완료되기 전에 기준 전압의 출력이 VT 전원(106)에 의해 개시될 수 있다. 만약 DLL 대기 신호(223)의 클록 위상 제어가 완료된 후에 기준 전압의 출력이 VT 전원(106)에 의해 개시되면, 해제 제어들 둘 다를 완료하는 데 800μsec가 걸리고, 이로써 해제 시간은 300μsec만큼 단축될 수 있다. 그리하여, CPU(201)는 절전 제어 회로(213)에서 VT 전원 차단 신호를 해제하는 개시 타이밍에 대하여 200μsec에 대응하는 카운트값을 카운터 설정 레지스터(즉, 카운터(1) 설정 레지스터)에 미리 설정하고, 또한 DRAM 버스 선택 신호를 해제의 개시 타이밍에 대하여 카운터 설정 레지스터(즉, 카운터(2) 설정 레지스터)에 300μsec에 대응하는 카운트값을 미리 설정하는 것으로 상정된다.
절전 제어 회로(213)는 시각 T8로부터 300μsec가 경과한 후인 시각 T9에서, 셀렉터 회로(211)에 의해 출력되는 DRAM 버스 선택 신호를 해제하고, CKE선(319) 상의 신호가 아닌, DRAM 버스(115)에 출력되는 출력 신호들을 액세스 제어 회로(210)로부터의 출력 신호로 절환한다.
DRAM 버스 선택 신호의 해제를 수용한 셀렉터 회로(211)는, DRAM 버스(115)의 출력 신호선(312 내지 319)에 출력되는 출력 신호를, 레벨이 LOW로 고정된 신호로부터, 액세스 제어 회로(210)로부터의 출력 신호로 절환한다(신호 상태 해제). 또한, 클록의 위상 제어가 완료되었으므로, CK선(310) 및 /CK선(311)에 발진된 신호가 출력된다.
다음에, 시각 T10에서, 절전 제어 회로(213)는, 셀프 리프레시 이행 요청 신호를 해제하여, 액세스 제어 회로(210)에 셀프 리프레시 상태로부터의 복귀 제어를 수행할 것을 요청한다.
셀프 리프레시 이행 요청 신호의 해제를 수용한 액세스 제어 회로(210)는, DRAM 버스(115)에 대하여, CKE선(319) 상의 신호 레벨을 LOW로부터 HlGH로 설정함으로써, DRAM(101)의 셀프 리프레시 상태로의 이행이 수행된다.
그 후, 액세스 제어 회로(210)는 절전 제어 회로(213)에, 셀프 리프레시 상태로부터의 복귀 완료를 셀프 리프레시 이행 완료 신호를 이용하여 통지한다.
액세스 제어 회로(210)로부터 셀프 리프레시 상태로부터의 복귀의 완료가 통지되면, 절전 제어 회로(213)는 시각 T11에서 절전 제어를 완료하고, 절전 제어의 완료를 CPU(201)에 통지한다.
또한, 도 6에서는, CPU(201)가 절전 제어 요청 신호를 출력할 때에, DRAM(101)의 모든 메모리 뱅크가 아이들 상태이다. 그러나, 이러한 경우에 DRAM(101)은 셀프 리프레시 상태 이외의 상태일 수 있다고 상정한다.
또한, 시각 T1 후에 DRAM(101)이 아이들 상태 이외의 상태이면, 예를 들어, DRAM(101)이 액세스되고 있으면, 액세스 제어 회로(210)는 DRAM(101)이 아이들 상태로 들어간 후에, 셀프 리프레시 커맨드(즉, 셀프 리프레시 이행 요청 신호)를 출력한다.
다음에, 도 7에 도시된 흐름도를 참조하여, 절전 제어 회로(213)가 수행하는 동작이 설명될 것이다.
단계 S701에서, 절전 제어 회로(213)가 CPU(201)로부터 절전 제어 요청 신호를 수신하면(단계 S701에서 예), 그 후 절전 제어 회로(213)는 액세스 제어 회로(210)에 DRAM(101)이 셀프 리프레시 상태로 이행하도록 제어를 수행할 것을 요청한다(단계 S702).
단계 S703에서, 절전 제어 회로(213)는 액세스 제어 회로(210)로부터 DRAM(101)의 셀프 리프레시 상태로의 이행 완료를 검지하면 (단계 S703에서 예), 그 후 절전 제어 회로(213)는 셀렉터 회로(211)에 신호선(222)을 통하여 DRAM 버스 선택 신호를 출력한다(단계 S704).
그 후, 단계 S705에서, 절전 제어 회로(213)는 DLL 대기 신호(223)를 DRAM 클록 생성 회로에 출력한다.
단계 S706에서, 절전 제어 회로(213)는, VT 전원(106)에 신호선(117)을 통하여 VT 전원 차단 신호를 출력한다.
단계 S707에서 절전 제어 회로(213)는, CPU(201)로부터 절전 제어 복귀 요청을 수신할 때까지 대기한다(단계 S707에서 아니오). 그 후, CPU(201)로부터 절전 제어 복귀 요청을 수신하면 (단계 S707에서 예), 절전 제어 회로(213)는 DLL 대기 신호(223)를 출력한다(단계 S708).
단계 S709에서, 절전 제어 회로(213)는 VT 전원 차단 해제의 개시를 위해 타이밍 카운터(즉, 카운터(1))의 카운트를 개시한다. 만약 카운트값이 카운터(1) 설정 레지스터의 설정치에 도달하면(단계 S710에서 예), 절전 제어 회로(213)는 카운터(1)의 카운트를 완료하고, 신호선(117) 상의 VT 전원 차단 신호의 출력을 해제한다(단계 S711).
단계 S712에서 절전 제어 회로(213)는, DRAM 버스 선택 신호의 해제의 개시를 위해 타이밍 카운터(즉, 카운터(2))의 카운트를 개시한다. 카운트값이 카운터(2) 설정 레지스터의 설정치에 도달하면(단계 S713에서 예), 절전 제어 회로(213)는 카운터(2)의 카운트를 완료하고, 신호선(222) 상의 DRAM 버스 선택 신호를 해제한다(단계 S714).
다음에, 단계 S715에서, 절전 제어 회로(213)는 DRAM(101)이 셀프 리프레시 상태로부터 복귀하도록 액세스 제어 회로(210)가 제어를 수행하도록 요청한다.
단계 S716에서, 액세스 제어 회로(210)로부터 DRAM(101)의 셀프 리프레시 상태로부터의 해제 완료를 검지하면(단계 S716에서 예), 절전 제어 회로(213)는 절전 제어를 종료한다.
다음에, 본 발명의 효과를 나타내기 위해서, 도 4에 도시된 저항기들(301 및 302)에서의 소비 전력의 변화를, 도 6에 도시된 타이밍차트를 참조하여 설명한다.
또한, 전력 소비의 수치는, DRAM 버스(115) 상의 신호수, 버스 폭 및 저항기(301 및 302)의 저항에 따라서 변화한다. 또한, 전력 소비는, VT 전원(106)의 온 및 오프 각각의 상태에서, DRAM 버스(115)의 각 신호 레벨의 상태(즉, HlGH 레벨 신호의 수와 LOW 레벨 신호의 수)에 따라서 변화한다.
도 6에서, DRAM(101)이 아이들 상태로부터 셀프 리프레시 상태로 이행할 때까지(즉, 시각 T1 후에 CKE선(319) 상의 레벨이 LOW 레벨로 절환될 때까지), 저항기들(즉, 종단부들)(301 및 302)에서 약 430mW의 전력이 소비된다.
DRAM(101)의 셀프 리프레시 상태에서, 본 발명의 DRAM 버스(115) 상의 출력 신호들을 모두 LOW 레벨로 설정한 후, VT 전원(106)을 턴 오프하면, 저항기들(301 및 302)에서의 전력 소비(즉, 종단부 전력 소비)는 0mW가 된다.
여기서, 본 발명을 적용하지 않는 것이 상정된다. 이러한 경우에, DRAM(101)이 아이들 상태에 여전히 있는 동안 VT 전원(106)이 턴 오프하였을 경우, 저항기들(즉, 종단부들)(301 및 302)에서 약 230mW의 전력이 소비된다.
그로 인해, 본 발명을 적용하지 않고, VT 전원(106)을 턴 오프할 뿐이라면 충분한 전력 소비의 감소는 기대할 수 없다.
또한, VT 전원(106) 자체도 전력을 소비한다. VT 전원(106)이 오프일 때 전력 소비는 0mW가 되지만, VT 전원(106)이 온일 때는 DRAM 버스(115)의 각 신호 레벨의 상태들에 따라서 소비 전력은 변화한다.
도 4에 도시하는 회로 구성에서, VT 전원(106)의 레귤레이터에 의해 소비되는 전력은 아이들 상태에서 약 100mW이다. 또한, VT 전원(106)을 차단하기 위해서 VT 전원(106)의 레귤레이터의 구성을 증가시키면, VT 전원(106)의 온 시에 소비되는 전력이 증가한다.
VT 전원(106)의 회로 구성을 본 발명에서와 같이 작게 함으로써, 화상 처리 장치(1)의 전력 소비를 감소시키는 것이 가능하다.
또한, 본 실시예에서는 전력 소비 제어가 절전 제어 회로(213)의 하드웨어에 의해 수행된다. 그러나, 절전 제어 회로(213)의 동작은 CPU(201)의 제어하에서 소프트웨어에 의해 제어될 수 있다.
이상, 설명한 바와 같이, DRAM(101)이 셀프 리프레시 상태로 이행할 경우에 전력을 더욱 절약하기 위해서, VT 전원의 오프 제어를 수행할 경우에, DRAM 컨트롤러(208)는 DRAM 버스(115)의 출력 신호의 레벨을 LOW 레벨로 전환하고 그 후 관련 레벨을 고정한다. 다음에, DRAM 컨트롤러(208)가 DRAM 버스(115)의 출력 신호 레벨을 LOW 레벨에 고정한 후에, VT 전원이 턴 오프된다. 그리하여, DRAM(101)이 셀프 리프레시 상태로 이행하는 것에 관련된 CKE 신호에 관하여 전류가 흐르는 것을 방지하는 것이 가능하고, 그리하여 CKE 신호의 LOW 레벨 상태를 유지하는 것이 가능하다. 즉, DRAM(101)이 셀프 리프레시 상태(즉, 절전 상태)로 이행할 경우에, 종단 회로를 통해서 HlGH 레벨 신호로부터 LOW 레벨 신호로 전류가 흐르기(즉, 전류가 HIGH 레벨 신호에서 LOW 레벨 신호로 전환됨) 때문에, 종단부에서 불필요한 전력 소비가 발생하는 것을 방지할 수 있다.
또한, VT 전원의 차단 유닛(즉, VT 전원(106))은 하나의 레귤레이터와 하나의 반도체 스위치로 구성될 수 있고, 이로써 소규모 회로 구성에 의해 전력 소비가 감소될 수 있다. 달리 말하면, 절전 상태로 이행하지 않는 통상의 동작 시에 있어서도 VT 전원 차단 유닛에서의 전력 소비를 감소시킬 수 있고, 이로써 전력을 더욱 절약할 수 있다.
또한, 상술한 각종 신호선의 구성은 본 실시예에 한정되지 않는다. 즉, 용도나 목적에 따라, 각종 구성이나 내용이 사용될 수 있는 것은 물론이다.
본 발명의 실시예는 위와 같이 설명된다. 또한, 본 발명은, 예를 들어, 시스템, 장치, 방법, 프로그램, 저장 매체 등으로서 실행될 수 있다. 더욱 구체적으로, 본 발명은 복수의 디바이스 또는 하나의 디바이스만을 포함하는 장치로 구성되는 시스템에 적용될 수 있다.
또한, 본 실시예에서는, 본 발명에 따른 데이터 저장 장치의 일례로서 화상 처리 장치를 설명하였다. 그러나, 전술된 DRAM과 같이 절전 기능에 의해 절전 상태로 이행가능한 데이터 저장 유닛을 갖는 장치이면 어떤 장치에서도, 본 발명은 적용가능하다. 예를 들어, 본 발명에 따른 데이터 저장 장치는 퍼스널 컴퓨터에 적용가능하다.
(다른 실시예)
본 발명의 양태들은 전술된 실시예의 기능을 수행하기 위해 메모리 장치에 기록된 프로그램을 판독하여 실행하는 시스템 또는 장치의 컴퓨터 또는 (CPU 또는 MPU와 같은 디바이스)에 의해서 그리고 예를 들면, 전술된 실시예의 기능을 실행하기 위해 메모리 디바이스에 기록된 프로그램을 판독하여 실행함으로써 시스템 또는 장치의 컴퓨터에 의해 단계들이 수행되는 방법에 의해서 또한 실현될 수 있다. 이러한 목적을 위하여, 예를 들어 네트워크를 통하여 또는 메모리 디바이스로서 기능하는 각종 유형의 기록 매체(예를 들어, 컴퓨터 판독가능 매체)로부터 프로그램이 컴퓨터에 제공된다. 이러한 경우에, 프로그램이 저장되는 시스템 또는 장치, 및 기록 매체는 본 발명의 범위 내에 있는 것으로서 포함된다.
본 발명이 예시적인 실시예를 참조하여 기술되었지만, 본 발명이 기술된 예시적인 실시예에 한정되지 않는다는 것이 이해되어야 한다. 이하의 청구항들의 범위는 모든 그러한 수정 및 동등한 구조와 기능을 포괄하도록 최광의의 해석을 따라야 한다.
10: 제어 장치
11: 스캐너 유닛
12: 프린터 유닛
13: 전원 유닛
14: 조작 패널
100: 메인 컨트롤러

Claims (18)

  1. 데이터를 저장하는 데이터 저장 수단을 포함하는 데이터 저장 장치이며,
    복수의 신호선을 포함하는 버스를 통하여, 상기 데이터 저장 수단에 대해 데이터를 송수신하도록 상기 데이터 저장 수단의 동작을 제어하는 동작 제어 수단;
    상기 데이터 저장 장치를 절전 상태로 이행시키는 조건의 성립 여부를 판정하는 판정 수단;
    상기 복수의 신호선에 기준 전압을 공급하는 기준 전압 공급 수단; 및
    상기 데이터 저장 장치를 상기 절전 상태로 이행시키는 조건이 성립된다고 상기 판정 수단에 의해 판정된 경우에, 상기 동작 제어 수단에 의해 상기 복수의 신호선에 출력되는 신호의 상태를 특정한 신호 상태로 고정시키고, 상기 기준 전압 공급 수단에 의한 상기 기준 전압의 공급을 정지하도록 제어하는 전력 제어 수단
    을 포함하는 것을 특징으로 하는, 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 전력 제어 수단은, 상기 동작 제어 수단에 의해 상기 복수의 신호선에 출력되는 신호의 상태를 상기 특정한 신호 상태로 고정시킨 후에, 상기 기준 전압 공급 수단에 의한 상기 기준 전압의 공급을 정지하도록 제어하는, 데이터 저장 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 판정 수단은, 상기 데이터 저장 장치를 상기 절전 상태로부터 복귀시키는 조건의 성립 여부를 판정하고,
    상기 데이터 저장 장치를 상기 절전 상태로부터 복귀시키는 조건이 성립된다고 상기 판정 수단에 의해 판정된 경우에, 상기 전력 제어 수단은, 상기 기준 전압 공급 수단이 상기 기준 전압의 공급을 재개하고, 상기 동작 제어 수단에 의해 상기 복수의 신호선에 출력되는 신호들의 상태들의 고정을 해제하도록 제어하는, 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 전력 제어 수단은, 상기 기준 전압 공급 수단에 의한 상기 기준 전압의 공급을 재개한 후에, 상기 동작 제어 수단에 의해 상기 복수의 신호선에 출력되는 신호의 상태의 고정을 해제하도록 제어하는, 데이터 저장 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 특정한 신호 상태는, 상기 동작 제어 수단이 상기 복수의 신호선의 상기 기준 전압보다 전압치가 낮은 저레벨 신호를 출력하는 상태인, 데이터 저장 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 기준 전압 공급 수단은, 상기 데이터 저장 장치의 종단 저항을 통해서 상기 복수의 신호선에 상기 기준 전압을 공급하는, 데이터 저장 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 데이터 저장 수단은 상기 데이터를 유지하기 위한 리프레시 동작을 수행하는 DRAM(Dynamic Random Access Memory)이며,
    상기 데이터 저장 장치는, 상기 버스를 통해서 상기 DRAM이 리프레시 동작을 수행하게 하는 신호를 송신하는 송신 수단을 포함하는, 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 DRAM은, 상기 버스를 통해서 입력되고 리프레시 동작을 수행하게 하는 신호에 기초하여 리프레시 동작을 수행하는 제1 리프레시 모드와, 리프레시 동작을 수행하게 하는 신호를 사용하지 않고 리프레시 동작을 수행하는 제2 리프레시 모드 중 어느 하나의 모드에서 리프레시 동작을 수행하는, 데이터 저장 장치.
  9. 제1항 또는 제2항에 있어서,
    상기 데이터 저장 장치를 상기 절전 상태로 이행시키는 조건이 성립된다고 상기 판정 수단에 의해 판정되는 경우에,
    상기 동작 제어 수단은, 클록 공급 신호선을 통해서 상기 데이터 저장 수단에 공급되는 클록 신호를 차단하도록 제어하는, 데이터 저장 장치.
  10. 데이터를 저장하는 데이터 저장 수단, 복수의 신호선을 포함하는 버스를 통하여 상기 데이터 저장 수단에 대해 데이터를 송수신하도록 상기 데이터 저장 수단의 동작을 제어하는 동작 제어 수단, 및 상기 복수의 신호선에 기준 전압을 공급하는 기준 전압 공급 수단을 포함하는 데이터 저장 장치의 제어 방법이며,
    상기 데이터 저장 장치를 절전 상태로 이행시키는 조건의 성립 여부를 판정하는 판정 단계;
    상기 데이터 저장 장치를 상기 절전 상태로 이행시키는 조건이 성립된다고 상기 판정 단계에서 판정되는 경우, 전력 제어 수단이 상기 동작 제어 수단에 의해 상기 복수의 신호선에 출력되는 신호의 상태를 특정한 신호 상태로 고정시키게 하는 신호 상태 고정 단계; 및
    상기 데이터 저장 장치를 상기 절전 상태로 이행시키는 조건이 성립된다고 상기 판정 단계에서 판정되는 경우에, 상기 전력 제어 수단이 상기 기준 전압 공급 수단에 의한 상기 기준 전압의 공급을 정지시키게 하는 정지 단계를 포함하는, 데이터 저장 장치의 제어 방법.
  11. 제10항에 있어서,
    상기 신호 상태 고정 단계에서 상기 동작 제어 수단에 의해 상기 복수의 신호선에 출력되는 신호의 상태가 상기 특정한 신호 상태로 고정된 후에, 상기 정지 단계에서 상기 기준 전압 공급 수단에 의한 상기 기준 전압의 공급이 정지되는, 데이터 저장 장치의 제어 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 판정 단계에서, 상기 데이터 저장 장치를 상기 절전 상태로부터 복귀시키는 조건의 성립 여부를 판정하고,
    상기 제어 방법은, 상기 데이터 저장 장치를 상기 절전 상태로부터 복귀시키는 조건이 성립된다고 상기 판정 단계에서 판정될 경우에, 상기 기준 전압 공급 수단이 상기 기준 전압을 공급하는 것을 재개하는 재개 단계를 더 포함하는, 데이터 저장 장치의 제어 방법.
  13. 제12항에 있어서,
    상기 기준 전압 공급 수단에 의한 상기 기준 전압의 공급이 상기 재개 단계에서 재개된 후에, 상기 동작 제어 수단에 의해 상기 복수의 신호선에 출력되는 상기 신호의 상태의 고정을 해제하도록 제어하는 신호 상태 해제 단계를 더 포함하는, 데이터 저장 장치의 제어 방법.
  14. 제10항 또는 제11항에 있어서,
    상기 특정한 신호 상태는, 상기 동작 제어 수단이 상기 복수의 신호선의 상기 기준 전압보다 전압치가 낮은 저레벨 신호를 출력하는 상태인, 데이터 저장 장치의 제어 방법.
  15. 제10항 또는 제11항에 있어서,
    상기 기준 전압 공급 수단은, 상기 데이터 저장 장치의 종단 저항을 통해서 상기 복수의 신호선에 상기 기준 전압을 공급하는, 데이터 저장 장치의 제어 방법.
  16. 제10항 또는 제11항에 있어서,
    상기 데이터 저장 수단은 상기 데이터를 유지하기 위한 리프레시 동작을 수행하는 DRAM이고,
    상기 데이터 저장 장치는, 상기 버스를 통해서 상기 DRAM이 리프레시 동작을 수행하게 하기 위한 신호를 송신하는 송신 수단을 포함하는, 데이터 저장 장치의 제어 방법.
  17. 제16항에 있어서,
    상기 DRAM은 상기 버스를 통해서 입력되고 리프레시 동작을 수행하게 하는 신호에 기초하여 리프레시 동작을 수행하는 제1 리프레시 모드와, 리프레시 동작을 수행하게 하는 신호를 이용하지 않고 리프레시 동작을 수행하는 제2 리프레시 모드 중 어느 하나의 모드에서 리프레시 동작을 수행하는, 데이터 저장 장치의 제어 방법.
  18. 제10항 또는 제11항에 있어서,
    상기 판정 단계에서, 상기 데이터 저장 장치를 상기 절전 상태로 이행시키는 조건이 성립된다고 판정되는 경우에, 클록 공급 신호선을 통하여 상기 데이터 저장 수단에 공급되는 클록 신호를 차단하도록 제어하는 클록 신호 차단 단계를 더 포함하는, 데이터 저장 장치의 제어 방법.
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