JP2010218142A - データ記憶装置、及びデータ記憶装置の制御方法 - Google Patents

Abstract

【課題】データ記憶装置において、電力消費の低下を実現すること。
【解決手段】ＤＲＡＭコントローラ２０８の省電力制御回路２１３は、ＤＲＡＭ１０１がリフレッシュモードに移行させるべき条件が成立したと判定した場合、ＤＲＡＭコントローラ２０８がＤＲＡＭバス１１５を構成する各データ信号線へ出力する信号の状態をＬｏｗレベルに固定するとともに、ＴＶ電源１０６によるＤＲＡＭバス１１５を構成する各データ信号線への基準電圧の供給を停止するように制御する構成を特徴とする。
【選択図】図３

Description

本発明は、データ記憶装置、及びデータ記憶装置の制御方法に関する。

データを記憶するデータ記憶手段であるメモリ（例えば、ＤＲＡＭ）を含むシステムにおいて、システムの消費する消費電力の低減方法として、メモリの省電力機能の使用が従来から行われている。
メモリの省電力機能とは、パワーダウン状態やセルフリフレッシュ状態といった省電力状態にメモリを移行させる機能である。

この省電力機能を更に有効にするために、特許文献１は、ＤＤＲ ＳＤＲＡＭを省電力状態に移行後、さらにＤＤＲ ＳＤＲＡＭの終端電源を遮断する遮断制御手段を備えている。
ＤＤＲ ＳＤＲＡＭの終端回路としては、ＪＥＤＥＣ規格のＳＳＴＬ２（Stub Series terminated Logic for 2.5V）インタフェースが知られている。
ＳＳＴＬ２準拠の終端回路では、メモリシステムの電源電圧（例えば、２．５Ｖ）の中間電圧（例えば、１．２５Ｖ）が、終端抵抗を介して各信号線に供給されている。そのため、ＤＤＲ ＳＤＲＡＭを省電力状態に移行しても、中間電圧を供給する電源から複数の信号線に対して電流が流れうる状態となるので、それに応じた電力の消費が、終端回路において発生してしまう。

また、ＤＤＲ ＳＤＲＡＭのパワーダウンモードへの移行は、ＤＤＲ ＳＤＲＡＭの全バンクがアイドル状態となった後に、インタフェースのＣＫＥ信号をＬＯＷレベルに遷移させることで実行される。アイドル状態のままでＣＫＥ信号のみ信号レベルを切替えて省電力状態へと移行した場合、インタフェースには、ＨＩＧＨとＬＯＷのそれぞれの信号レベルが存在することになる。このまま終端電源を遮断すると、終端回路を通じてＨＩＧＨからＬＯＷのレベルの信号へと電流が流れ、それに応じた電力の消費が発生してしまうことになる。

特許文献１では、このような問題点を解決するために、終端電源の遮断手段を２つ備え、ＨＩＧＨとＬＯＷのそれぞれを独立した遮断手段により制御することで、終端電源を遮断することによる電流の流れを抑制し、終端回路における電力の消費を抑えている。

特開２００６−３３１３０５号公報

しかし、特許文献１に記載の方法では、終端電源の遮断手段を２つ備えることから、これらの遮断手段において電力が消費されつづけるため、省電力状態に移行しない通常の動作時において電力消費が増加してしまう。

本発明は、上記の問題点を解決するためになされたものである。本発明の目的は、データ記憶装置において、電力消費の低下を実現する仕組を提供することである。

本発明は、データを記憶するためのデータ記憶手段を備えるデータ記憶装置であって、複数の信号線を含むバスを介して、前記データ記憶手段との間でデータの送受信を行うよう前記データ記憶手段の動作を制御する動作制御手段と、前記データ記憶装置を省電力状態に移行させるべき条件が成立したかどうかを判定する判定手段と、前記複数の信号線に基準電圧を供給する基準電圧供給手段と、前記データ記憶装置を前記省電力状態に移行させるべき条件が成立したと前記判定手段が判定した場合、前記動作制御手段が前記複数の信号線へ出力する信号の状態を特定の信号状態に固定するとともに、前記基準電圧供給手段による前記基準電圧の供給を停止するように制御する電力制御手段とを有することを特徴とする。

本発明によれば、通常の動作時における電力消費が少ない、より簡単な回路構成で、データ記憶手段の省電力状態への移行時における電力消費を抑制することができる。

本発明のデータ記憶装置を適用可能な画像処理装置のブロック図である。 制御装置１０の構成を示すブロック図である。 メインコントローラ１００の内部回路を説明するブロック図である。 ＤＲＡＭコントローラ２０８とＤＲＡＭ１０１との接続構成を示す図である。 ＤＲＡＭコントローラ２０８の省電力制御動作を示すフローチャートである。 省電力制御回路２１３が実行する動作を説明するタイミングチャートである。 省電力制御回路２１３が実行する動作を説明するフローチャートである。

〔第１実施形態〕
以下、本発明を実施するための最良の形態について図面を用いて説明する。
図１は、本発明の一実施形態を示すデータ記憶装置を適用可能な画像処理装置の構成を示すブロック図である。
図１において、１は、本発明のデータ記憶装置を適用可能な画像処理装置である。１０は制御装置であり、画像処理装置１全体の制御を行う。制御装置１０は、スキャナ部１１や、外部装置であるホストコンピュータ、ＰＳＴＮ回線（公衆回線）を介して接続されたファクシミリ装置等から受信した画像データに基づいて、画像処理等を実行し、プリンタ部１２を解して例えば用紙上に画像を形成する。

スキャナ部１１は、原稿を画像データとして読み取り、その読み取った画像を制御装置１０に送信する。スキャナ部１１は、図示しないが、原稿を読取るための機能を持つスキャナユニットと、原稿用紙を搬送するための機能を持つ原稿給紙ユニットとで構成される。
プリンタ部１２は、記録紙を搬送し、制御装置１０から受信した画像データを電子写真方式等で用紙に可視画像として印字して装置外に排紙する。プリンタ部１２は、図示しないが、複数種類の記録紙カセットを持つ給紙ユニットと、画像データを記録紙に転写、定着させる機能を持つマーキングユニットと、印字された記録紙をソート、ステイプルして機外へ出力する機能を持つ排紙ユニットとで構成される。

１３は電源部であり、交流商用電源（ＡＣ電源）を入力とする電源回路である。電源部１３は、制御装置１０、スキャナ部１１、プリンタ部１２に、直流電圧や交流電圧を供給する電圧１１３を生成する。また、電源部１３は、制御装置１０からの供給信号１１６に応じて、直流電圧の電圧を変化させる。
１４は操作パネルであり、スキャナ部１１にて読取った原稿をプリンタ部１２にて画像形成させるための各種の設定を、操作者（ユーザ）からの指示に基づいて行うためのものである。例えば、操作パネル１４は、タッチパネル方式にて画像形成すべき部数や、画像形成する際の濃度に関する情報や、原稿を読取るためのスキャナユニットの読取解像度（例えば３００ｄｐｉや６００ｄｐｉ）の選択を入力するために用いられる。

図２は、図１に示した制御装置１０の構成を示すブロック図である。
図２において、１００はメインコントローラである。メインコントローラ１００は、その回路内にスキャナ部１１等から受信した画像データを処理する画像処理ブロックや、メインコントローラ全体を制御するためのＣＰＵ２０１（図３）を内蔵している。

また、メインコントローラ１００は、外部のデバイスを接続するためのインタフェースを備える。このインタフェースには、ＤＲＡＭバス１１５、スキャナインタフェース１１０、プリンタインタフェース１１１、操作パネルインタフェース１１４等が含まれる。ＤＲＡＭバス１１５は、ＤＲＡＭ１０１とのデータの送受信を行うためのものである。スキャナインタフェース１１０は、スキャナ部１１からの画像データを受信するためのものである。プリンタインタフェース１１１は、プリンタ部１２に画像データを送信するためのものである。操作パネルインタフェース１１４は、操作パネル１４を介して入力された指示を操作パネル１４から受信したり、操作パネル１４に操作画面やメッセージ等を送信するためのものである。

１１２は汎用バス１１２であり、メインコントローラ１００が使用するシステムプログラムが格納されるＲＯＭ１０２、モデム１０３等のデバイスが接続される。
ＤＲＡＭ１０１は、ＤＲＡＭバス１１５に接続され、メインコントローラ１００のＣＰＵ２０１（図３）により、画像処理ブロックのワークエリアや、画像データの保持メモリとして使用される。また、ＤＲＡＭ１０１には、ＲＯＭ１０２から転送されたプログラムが格納され、メインコントローラ１００のＣＰＵ２０１（図３）の制御が行われる。また、ＤＲＡＭ１０１は、省電力機能として、データを保持しながら電力の消費を低減可能なセルフリフレッシュ機能を備える。

ここで、ＤＲＡＭ１０１のセルフリフレッシュ動作について説明する。
一般的にＤＲＡＭ(Dynamic Randam Access Memory)は、内部にある記憶素子に電荷を蓄えることで情報を保持する。そして、ＤＲＡＭは、各記憶素子における電荷の有無という２つの状態で１ｂｉｔ分の情報を表現する。従って、記憶素子の電荷が失われることは情報が失われる、つまりデータの損失を意味することとなる。
しかし、ＤＲＡＭを構成する各記憶素子は、何らの電荷保持動作をすることなく放置しておくと電荷が電流として漏れ出てしまい、所定時間が経過すると電荷がなくなってしまうという特徴がある。そのため、ＤＲＡＭは、定期的に電荷を再補充してデータの損失を防ぐという作業が必要となり、その作業をリフレッシュ動作という。

なお、基本的にＤＲＡＭの記憶素子のリフレッシュ動作は、ＤＲＡＭの動作制御を行うメモリコントローラ（図３に示すＤＲＡＭコントローラ２０８）がＤＲＡＭ（ＤＲＡＭ１０１）に対して定期的に実行する。ＤＲＡＭ１０１は、リフレッシュモード（第１のリフレッシュモード）の際、ＤＲＡＭコントローラ２０８からの信号に基づいて上記リフレッシュ動作を行う。

その一方で、ＤＲＡＭバス１１５を非活性状態とするような場合は、ＤＲＡＭコントローラ２０８からＤＲＡＭ１０１に対してリフレッシュ動作をさせることができなくなることから、２次電源を用いてＤＲＡＭ１０１自身がリフレッシュ動作を実行する。この動作をセルフリフレッシュ動作という。ＤＲＡＭ１０１は、セルフリフレッシュモード（第２のリフレッシュモード）の際に、上記セルフリフレッシュ動作を行う。

なお、ＤＲＡＭ１０１としては、種々のものを用いることが可能であるが、本実施形態では、ＤＤＲ ＳＤＲＡＭ（Double Data Rate SDRAM）を用いるものとする。ＤＤＲ ＳＤＲＡＭとは、メモリバスクロックをＳＤＲＡＭの２倍に高めることで、高速なメモリ転送を実現するメモリ規格である、
また、ＤＲＡＭバス１１５は、例えばＳＳＴＬ２（Stub Series terminated Logic for 2.5V）準拠である。これは、メモリシステムの電源電圧（例えば、２．５Ｖ）の中間電圧（例えば、１．２５Ｖ）を各信号線に供給するものである。ＳＳＴＬ２規格では、ＤＲＡＭバス１１５を構成する各信号線の信号レベルは、１．２５ボルトのような基準電位（ＶＲＥＦ）に対して０．３５Ｖ以上高い１．６ボルト以上のレベルがＨレベルとみなされる。また、かかる基準電位に対して０．３５Ｖ以下のレベルすなわち０．９０ボルト以下のレベルがＬレベルとみなされる。

１０３はモデムであり、ＰＳＴＮ回線（公衆回線）に接続するＮＣＵ（ネットワークコントロールユニット）１０４と接続されている。モデム１０３は、メインコントローラ１００から受信した画像データ等を変調してＮＣＵ１０４へ送信することで、画像データをＰＳＴＮ回線経由で外部のファクシミリ装置等に送信することができる。また、ＮＣＵ１０４は、外部のファクシミリ装置からＰＳＴＮ回線を経由して送信されるファクシミリデータを受信することができる。

１０５はネットワークインタフェースであり、ＬＡＮ（Local Area Network）を介して、外部装置である不図示のホストコンピュータからプリントデータ（画像処理装置１にて処理する画像データに関する情報を含む）等を受信する。
１０７は制御装置電源であり、電源部１３からの電圧を受けて、メインコントローラ１００等の制御装置１０内部の回路に対して、それぞれの駆動電圧に変換して供給する電圧を生成する。

１０６はＶＴ電源（ターミネーション電源）である。ＶＴ電源１０６は、制御装置電源１０７からの電圧を受けて、ＤＲＡＭバス１１５の各データ信号線（後述する図４に示す３１０〜３２１）に終端抵抗を介して印加される電圧（基準電圧）を生成する基準電圧供給部である。ＶＴ電源１０６では、メインコントローラ１００からのＶＴ電源遮断信号を信号線１１７を介して受信して、電源オン制御・電源オフ制御を行う。電源オン制御では、ＤＲＡＭ１０１（ＤＤＲ ＳＤＲＡＭ）のインタフェースであるＳＳＴＬ２に準拠した中間電位の電圧（例えば、１．２５Ｖの電圧）が出力され、電源オフ制御では、ハイインピーダンス状態の出力となる。

ＶＴ電源１０６の構成としては、レギュレータのような電圧安定化手段を電源とＤＲＡＭバス１１５の間に挿入して構成され、ＶＴ電源遮断信号によりレギュレータの出力を切り替える構成とする。或いは、ＶＴ電源１０６の構成としては、ＶＴ電源の出力とＤＲＡＭバス１１５の間に半導体スイッチを挿入して、ＶＴ電源遮断信号によりこの半導体スイッチをオン・オフ制御させる構成としてもよい。

図３は、図２に示したメインコントローラ１００の内部回路を説明するブロック図である。
図３において、２０１はＣＰＵであり、メインコントローラ１００全体を制御する。ＣＰＵ２０１は、メインコントローラ１００内部の複数の回路間でデータ及び制御信号の送受信を行うためのシステムバス２２０に接続されている。
２０２はＤＭＡＣ（Ａ）であり、画像処理ブロック（Ａ）２０５から入力された画像データをＤＲＡＭ１０１へＤＭＡ（Direct Memory Access）転送するための制御回路である。
画像処理ブロック（Ａ）２０５は、スキャナインタフェース１１０から入力される画像データを画像処理する回路ブロックである。画像処理ブロック（Ａ）２０５は、例えば、画像データにシェーディング補正（原稿を読み取った画像データの主走査方向（原稿の搬送方向に直交する方向）の１ライン分のデータに対して、主走査方向の各位置に所定の輝度補正を施す）をする機能を有する。

２０３はＤＭＡＣ（Ｂ）であり、システムバス２２０を介してＤＲＡＭ１０１に記憶された画像データを画像処理ブロック（Ｂ）にＤＭＡ転送するための制御回路である。画像処理ブロック（Ｂ）８０５は、例えば、入力された画像データに対して所定のスムージング処理を施しつつ、処理した画像データをプリンタインタフェース１１１に送信する機能を有する回路ブロックである。

２０４はＤＭＡＣ（Ｃ）であり、システムバス２２０を介してＤＲＡＭ１０１に記憶されたデータを画像処理ブロック（Ｃ）にＤＭＡ転送するための制御回路である。画像処理ブロック（Ｃ）２０７は、例えば、入力された画像データに対して画像データ形式の変換（例えばビットマップ形式のデータをＪＰＥＧ形式のデータに変換）や変倍、回転処理等を行う機能を有する回路ブロックである。

２０８はＤＲＡＭコントローラであり、ＤＲＡＭバス１１５を介してＤＲＡＭ１０１との間でデータの送受信を行うようＤＲＡＭ１０１の動作を制御する。ＤＲＡＭコントローラ２０８は、ＣＰＵ２０１、ＤＭＡＣ（Ａ）２０２、ＤＭＡＣ（Ｂ）２０３及びＤＭＡＣ（Ｃ）２０４からのＤＲＡＭ１０１に対するアクセス要求を調停するとともに、ＤＲＡＭ１０１に対するアクセスを制御するコントローラである。

２０９はアクセス調停回路であり、ＣＰＵ２０１、ＤＭＡＣ（Ａ）２０２、ＤＭＡＣ（Ｂ）２０３及びＤＭＡＣ（Ｃ）２０４から同時にＤＲＡＭ１０１へのアクセス要求があった場合に、いずれのＤＭＡＣからのアクセスを優先するべきかを判定する。そして、アクセス調停回路２０９は、アクセスの優先されたＤＭＡＣからＤＲＡＭ１０１へのデータの転送がなされるよう制御する回路である。

２１０はアクセス制御回路である。アクセス制御回路２１０は、アクセス調停回路２０９が選択したＤＲＡＭ１０１とのデータ転送を行うＤＭＡＣからのＤＲＡＭバス１１５の使用要求信号に基づいて、ＤＲＡＭ１０１へアクセスする各種の制御信号を生成する。また、アクセス制御回路２１０は、信号線２２１を介して受信する後述する省電力制御回路２１３からの信号により、ＤＲＡＭ１０１をセルフリフレッシュ状態（セルフリフレッシュモード）に移行させる。

２１１はセレクタ回路であり、信号線２２２を介して受信する省電力制御回路２１３からのＤＲＡＭバスセレクト信号に基づいて、ＳＳＴＬ２インタフェースバッファ２１２へ出力する信号を切り替える。セレクタ回路２１１は、省電力制御回路２１３からのＤＲＡＭバスセレクト信号がない通常動作時は、アクセス制御回路２１０から出力されるデータをＳＳＴＬ２インタフェースバッファ２１２へ出力させる。そして、省電力制御回路２１３からＤＲＡＭバスセレクト信号を受けると、ＤＲＡＭバス１１５の出力信号に対し、ＬＯＷレベルに切替えた信号をＳＳＴＬ２インタフェースバッファ２１２に出力する。

ＳＳＴＬ２インタフェースバッファ２１２は、ＤＲＡＭバス１１５を構成する複数のデータ信号線の各々に対して設けられる複数のバッファ回路を有する。
ＤＲＡＭバス１１５を構成する複数のデータ信号線には、図４に示すように次の信号線がある。

・ＣＫ（Clock）線３１０
・／ＣＫ（Clock）線３１１
・／ＣＳ（Chip Select）線３１２
・／ＲＡＳ（Row Address Strobe）線３１３
・／ＣＡＳ（Column Address Strobe）線３１４
・／ＷＥ（Write Enable）線３１５
・ＢＡ（Bank Address）線３１６
・Ａ（Address）線３１７
・ＤＭ（Data Mask）線３１８
・ＣＫＥ（Clock Enable）線３１９
・ＤＱ（Data）線３２０
・ＤＱＳ（Data Strobe）線３２１
なお、ＤＲＡＭバス１１５を構成する信号線には、上記以外のデータ線があってもよい。

ここで、図４を用いて、ＤＲＡＭバス１１５を介して接続される、ＤＲＡＭコントローラ２０８とＤＲＡＭ１０１との接続構成について説明する。
図４は、ＤＲＡＭバス１１５を介して接続される、ＤＲＡＭコントローラ２０８とＤＲＡＭ１０１との接続構成を説明する図である。
図４において、３０１は抵抗器である。図４に示すように、ＤＲＡＭバス１１５の信号線３１０〜３２１には、抵抗器３０１が直列に接続される。

３０２は、ＤＲＡＭバス１１５の各信号線３１０〜３２１をＶＴ電源１０６によりターミネーション電圧にプルアップするための終端抵抗用の抵抗器である。図４に示すように、ＶＴ電源１０６からの電源電圧は、抵抗器３０２を介して各信号線３１０〜３２１に供給される。

以下、図３の説明に戻る。
ＳＳＴＬ２インタフェースバッファ２１２は、図４に示す、ＤＲＡＭバス１１５の信号線３１０〜３１９に対しては出力のバッファ回路であり、ＤＱ信号線３２０、ＤＱＳ信号線３２１に対しては双方向のバッファ回路である。
２１４はＤＬＬ制御回路であり、アクセス制御回路２１０から出力されるクロックに基づいて、ＤＲＡＭバス１１５のクロック供給信号線３１０，３１１を介してＤＲＡＭ１０１に出力するクロック信号（ＣＫ、／ＣＫ）を生成する。ＤＬＬ制御回路２１４では、セレクタ回路２１１から出力されるデータとの位相調整が行われ、ＤＲＡＭ１０１に出力するクロック信号ＣＫと、クロック信号ＣＫを反転させたクロック信号／ＣＫが生成される。

また、ＤＬＬ制御回路２１４は、省電力制御回路２１３から出力されるＤＬＬスタンバイ信号２２３に基づいてスタンバイ状態へと移行することで、クロック信号ＣＫ及びクロック信号／ＣＫのＤＲＡＭバス１１５への出力を停止する。
ＤＬＬ制御回路２１４は、省電力制御回路２１３から出力されるＤＬＬスタンバイ信号２２３が遮断されるとスタンバイ状態から復帰するが、ＤＬＬスタンバイ制御信号２２３が遮断されてからクロック信号ＣＫ及びクロック信号／ＣＫのＤＲＡＭバス１１５への出力が再開するまでに所定の時間を要する。ここで、所定の時間とは、クロックの位相制御が完了しＤＲＡＭクロックがＤＲＡＭアクセスの可能な位相に復帰するまでの時間であり、ＤＬＬ制御回路の構成、及び制御方法により異なる。

次に、２１３は省電力制御回路である。省電力制御回路２１３は、ＣＰＵ２０１から、システムバス２２０を介した省電力制御要求信号を受信する場合に、ＤＲＡＭコントローラ２０８の省電力制御を実行する。
ここで、省電力制御回路２１３がＣＰＵ２０１から省電力制御要求信号を受信する場合とは、メインコントローラ１００のＣＰＵ２０１が画像処理装置１を所定の省電力状態へ移行させるべき条件が成立したと判定した場合である。

例えば、次の（１）〜（３）のうち、少なくともいずれか一つを判断した場合に、省電力制御回路２１３は、画像処理装置１を省電力状態へ移行させる。即ち、省電力制御回路２１３は、ＤＲＡＭ１０１をセルフリフレッシュ状態に移行させると共に、ＤＲＡＭバス１１５の信号レベルを切替え、ＶＴ電源１０６の電源オフ制御を行う。

（１）ネットワークインタフェース１０５がＬＡＮを介して外部装置であるホストコンピュータから画像処理装置１が画像形成すべき画像データを含むプリントデータを所定時間受信しないと判断した場合。
（２）ＮＣＵ１０４がＰＳＴＮ回線を介して外部装置であるファクシミリ装置から画像処理装置１が画像形成すべき画像データを含むプリントデータを所定時間受信しないと判断した場合。
（３）操作パネル１４が操作者による入力を所定時間受け付けないと判断した場合。

省電力回路２１３は、２つのカウンタ回路（カウンタ１及びカウンタ２）と、各カウンタ回路用のカウント値を設定するための２つのレジスタ回路（カウンタ１設定用レジスタ、カウンタ２設定用レジスタ）を備える。これらは、画像処理装置１を省電力状態から復帰させる際に、ＤＬＬスタンバイ制御信号２２３の解除後に、ＶＴ電源遮断信号１１７とＤＲＡＭバスセレクト信号２２２とを解除する開始タイミングを設定するために使用される。

以下、図５、図６を用いて、ＤＲＡＭコントローラ２０８の省電力制御における動作について説明する。
図５は、ＤＲＡＭコントローラ２０８の省電力制御における動作を説明するフローチャートである。なお、このフローチャートの処理は、ＲＯＭ１０２に格納された（又はＲＯＭ１０２からＤＲＡＭ１０１に転送し格納された）プログラムに基づいて、ＣＰＵ２０１が実行する省電力制御を示す。

ＣＰＵ２０１は、ステップＳ４０１において、画像処理装置１を所定の省電力状態へ移行させるべき条件が成立したと判定した場合（Ｓ４０１でＹｅｓの場合）に、ステップＳ４０２において、省電力制御回路２１３に省電力制御要求信号を出力する。
この省電力制御要求信号を受信した省電力制御回路２１３の動作（制御）により、ＤＲＡＭ１０１はセルフリフレッシュモードへ移行し、メモリバスラインの終端部への終端電源が遮断される。なお、省電力制御回路２１３の動作については、図６，図７を用いて後述する。
なお、上記ステップＳ４０１において、ＣＰＵ２０１が省電力状態へ移行させるべき条件が成立したと判定した場合とは、例えば、上述の（１）〜（３）のうち、少なくともいずれか一つを判断した場合とする。

次に、ステップＳ４０３において、ＣＰＵ２０１は、省電力状態から復帰させるべき条件が成立したと判定するまで（Ｓ４０３でＹｅｓとなるまで）、省電力状態を保持する。
そして、上記ステップＳ４０３において、ＣＰＵ２０１が省電力状態から復帰させるべき条件が成立したと判断した場合（Ｓ４０３でＹｅｓの場合）、ステップＳ４０４において、省電力制御回路２１３に省電力制御解除信号を出力する。

この省電力制御解除信号を受信した省電力制御回路２１３の動作により、メモリバスラインの終端部への終端電源の遮断が解除され、ＤＲＡＭ１０１は通常モードへ移行する。なお、省電力制御回路２１３の動作については、図６を用いて後述する。
なお、上記ステップＳ４０３において、ＣＰＵ２０１が省電力状態から復帰
させるべき条件が成立したと判定した場合とは、例えば、次の（４）〜（６）のうち、少なくともいずれか一つを不図示の割り込み制御部からの割り込み信号として判断した場合とする。

（４）ネットワークインタフェース１０５がＬＡＮを介して外部装置であるホストコンピュータ８０８から画像処理装置１が画像形成すべき画像データを含むプリントデータを受信した場合。
（５）ＮＣＵ１０４がＰＳＴＮ回線を介して外部装置であるファクシミリ装置から画像処理装置１が画像形成すべき画像データを含むプリントデータを受信した場合。
（６）操作パネル１４が操作者による入力を受け付けた場合。
なお、ＣＰＵ２０１は、省電力制御回路２１３が省電力制御中は、ＤＲＡＭ１０１へのアクセスを行わないものとする。そして、上記ステップＳ４０４にて、省電力制御回路２１３の省電力制御が解除された後、ＣＰＵ２０１は、ＤＲＡＭ１０１へのアクセスが可能となる。

次に、図６のタイミングチャートを用いて、ＤＲＡＭコントローラ２０８の省電力制御における、省電力制御回路２１３が実行する動作について説明する。
図６は、ＤＲＡＭコントローラ２０８の省電力制御において省電力制御回路２１３が実行する動作を説明するタイミングチャートである。
図６には、省電力制御回路２１３の入出力信号、ＶＴ電源１０６の出力状態、ＤＲＡＭバス１１５における出力信号３１０〜３１９を示す。なお、図６に示す省電力制御回路２１３の入出力信号のレベルは、回路構成に依存するものであり、回路構成に応じて変更されるものとする。なお、図６中、Ｔ０〜Ｔ１１は時を示す。

Ｔ０において、省電力制御回路２１３がＣＰＵ２０１から省電力制御要求信号（図５のＳ４０２の信号）を受けると、Ｔ１において、省電力制御回路２１３は、アクセス制御回路２１０にＤＲＡＭ１０１のセルフリフレッシュ状態への移行制御を行う。なお、省電力制御回路２１３は、ＤＲＡＭ１０１のセルフリフレッシュ状態への移行制御は、セルフリフレッシュ移行要求信号で通知することにより行う。

ここで、セルフリフレッシュ移行要求を受けたアクセス制御回路２１０は、ＤＲＡＭバス１１５に対し、セルフリフレッシュコマンドを出力後、ＣＫＥ信号３１９をＨＩＧＨからＬＯＷに信号レベルを設定する。これにより、ＤＲＡＭ１０１のセルフリフレッシュ状態への移行が実行される。そして、ＤＲＡＭ１０１のセルフリフレッシュ状態への移行が完了すると、アクセス制御回路２１０は、省電力制御回路２１３に、セルフリフレッシュ状態への移行完了信号で通知する。

Ｔ２において、省電力制御回路２１３は、アクセス制御回路２１０からセルフリフレッシュ状態への移行完了を検知すると、Ｔ３において、セレクタ回路２１１にＤＲＡＭバスセレクト信号を出力する。
ＤＲＡＭバスセレクト信号を受けたセレクタ回路２１１は、ＤＲＡＭバス１１５の出力信号線３１２〜３１９への出力信号を、アクセス制御回路２１０からの出力信号から、ＬＯＷレベル（ＤＲＡＭバス１１５の出力信号線３１０〜３１９の基準電圧より電圧値の低いローレベル信号）に固定された信号に切り替える（信号状態固定）。

Ｔ４において、省電力制御回路２１３はＤＬＬ制御回路２１４に対し、ＤＬＬスタンバイ制御信号２２３を出力して、ＤＬＬ制御回路２１４をスタンバイ状態へと移行させ、クロック信号ＣＫ及びクロック信号／ＣＫのＤＲＡＭバス１１５への出力を停止させる。ここまで発信しているＣＫ３１０、／ＣＫ３１１もＬＯＷレベルに固定される。
なお、クロック信号ＣＫ及びクロック信号／ＣＫのＤＲＡＭバス１１５への出力を停止させるために、アクセス制御回路２１０からＤＲＡＭクロック生成回路２１４に出力されるクロックを停止させるようにしても良い。その場合、ＤＲＡＭクロック生成回路２１４の消費電力を更に低減させることができる。

Ｔ５において、省電力制御回路２１３は、ＶＴ電源１０６に対してＶＴ電源遮断信号１１７を出力し、ＶＴ電源１０６からＤＲＡＭバス１１５への基準電圧の供給を停止させる。なお、図６のタイミングチャートでは、ＤＬＬスタンバイ制御信号２２３をＴ４において出力された後に、ＶＴ電源遮断信号１１７がＴ５において出力されるものとしたが、同時に行っても良い。
Ｔ５でＶＴ電源遮断信号１１７が出力されると、ＶＴ電源１０６が出力する電圧は１．２５Ｖから０Ｖへと遷移するが、ＶＴ電源１０６が接続される配線の負荷容量（基板上のパターンやコンデンサ等の容量）により、遷移する時間が異なる。図６のタイミングチャートでは、遷移する時間を数百μｓｅｃ程度とし、他の信号よりもなだらかに遷移している。

次に、Ｔ６において、省電力制御回路２１３がＣＰＵ２０１からシステムバス２２０を介して省電力制御復帰信号を受信すると、Ｔ７において、省電力制御回路２１３はＤＲＡＭクロック生成回路２１４に対するＤＬＬスタンバイ制御信号２２３を解除する。ＤＬＬスタンバイ制御信号２２３の解除により、ＤＬＬ制御回路２１４はスタンバイ状態が解除される。つづいてＴ８において、省電力制御回路２１３はＶＴ電源１０６に対するＶＴ電源遮断信号１１７を解除し、ＶＴ電源１０６からＤＲＡＭバス１１５への基準電圧の供給を開始させる。
ここで、ＤＬＬ制御回路１１４のスタンバイ状態が解除されてクロックの位相制御が完了するまで、所定の時間（例えば、５００μｓｅｃ）を要する。また、ＶＴ電源１０６がＶＴ電源遮断信号１１７の解除を受信して、ＶＴ電源１０６がＤＲＡＭ１０１の終端電圧として十分な出力電圧を出力するまでにも、所定の時間（例えば、３００μｓｅｃ）を要する。

図６のタイミングチャートでは、Ｔ７でＤＬＬスタンバイ制御信号２２３が解除されてから２００μｓｅｃ後に、Ｔ８のＶＴ電源遮断信号１１７を解除する。それにより、ＤＬＬスタンバイ制御信号２２３のクロック位相制御完了前に、ＶＴ電源１０６による基準電圧の出力を開始できる。ＤＬＬスタンバイ制御信号２２３のクロック位相制御完了後に、ＶＴ電源１０６による基準電圧の出力を開始した場合、両方の復帰制御を完了させるのに８００μｓｅｃを要するため、復帰時間を３００μｓｅｃ短縮することができる。そのために、ＣＰＵ２０１は予め、省電力制御回路２１３内部のＶＴ電源遮断解除の開始タイミング用のカウンタ設定レジスタ（カウンタ１用設定レジスタ）に２００μｓｅｃ分のカウント値を設定しておくものとする。また、ＤＲＡＭバスセレクト解除の開始タイミング用のカウンタ設定レジスタ（カウンタ２用設定レジスタ）に３００μｓｅｃ分のカウント値を設定しておく。

Ｔ８から３００μｓｅｃ後のＴ９において、省電力制御回路２１３は、セレクタ回路２１１が出力するＤＲＡＭバスセレクト信号を解除し、ＣＫＥ信号３１９以外のＤＲＡＭバス１１５への出力信号を、アクセス制御回路２１０からの出力信号に切り替える。
ＤＲＡＭバスセレクト信号の解除を受けたセレクタ回路２１１は、ＤＲＡＭバス１１５の出力信号線３１２〜３１９への出力信号を、ＬＯＷレベルに固定された信号から、アクセス制御回路２１０からの出力信号に切り替える（信号状態解除）。また、クロックの位相制御完了により、ＣＫ３１０、／ＣＫ３１１にも発振した信号が出力される。

次に、Ｔ１０において、省電力制御回路２１３は、セルフリフレッシュ移行要求信号を解除することにより、アクセス制御回路２１０にセルフリフレッシュ状態からの復帰制御を要求する。
セルフリフレッシュ移行要求信号の解除を受けたアクセス制御回路２１０は、ＤＲＡＭバス１１５に対し、ＣＫＥ信号３１９をＬＯＷからＨＩＧＨに信号レベルを設定することにより、ＤＲＡＭ１０１のセルフリフレッシュ状態への移行が実行される。
そして、アクセス制御回路２１０は、省電力制御回路２１３に、セルフリフレッシュ状態からの復帰完了をセルフリフレッシュ移行完了信号で通知する。

Ｔ１１において、省電力制御回路２１３は、アクセス制御回路２１０からセルフリフレッシュ状態からの復帰の完了が通知されると、省電力制御を完了し、ＣＰＵ２０１に通知する。
なお、図６では、ＣＰＵ２０１が省電力制御要求信号を出す際に、ＤＲＡＭ１０１の全バンクがアイドル状態となっているが、ＤＲＡＭ１０１はセルフリフレッシュ状態以外の状態なら良いものとする。
また、Ｔ１後もＤＲＡＭ１０１にアクセス中である等、ＤＲＡＭ１０１がアイドル状態以外である場合には、アクセス制御回路２１０は、ＤＲＡＭ１０１がアイドル状態になった後に、セルフリフレッシュコマンド（セルフリフレッシュ移行要求信号）を出力するものとする。

次に、図７のフローチャートを用いて、省電力制御回路２１３が実行する動作について説明する。
ステップＳ７０１において、省電力制御回路２１３がＣＰＵ２０１から省電力制御要求信号を受けると（Ｓ７０１でＹｅｓ）、省電力制御回路２１３はアクセス制御回路２１０にＤＲＡＭ１０１のセルフリフレッシュ状態への移行要求を行う（Ｓ７０２）。
ステップＳ７０３において、省電力制御回路２１３はアクセス制御回路２１０からＤＲＡＭ１０１のセルフリフレッシュ状態への移行完了を検知すると（Ｓ７０３でＹｅｓ）、セレクタ回路２１１にＤＲＡＭバスセレクト信号２２２を出力する（Ｓ７０４）。
省電力制御回路２１３は、ステップＳ７０５においてＤＲＡＭクロック生成回路２１４に対し、ＤＬＬスタンバイ要求信号２２３を出力する。
ステップＳ７０６において、省電力制御回路２１３は、ＶＴ電源１０６に対してＶＴ電源遮断信号１１７を出力する。

ステップＳ７０７において省電力制御回路２１３は、ＣＰＵ２０１から省電力制御復帰要求を受信するまで待機し（Ｓ７０７でＮｏ）、ＣＰＵ２０１から省電力制御復帰要求を受信すると（Ｓ７０７でＹｅｓ）、ＤＬＬスタンバイ制御信号２２３を出力する（Ｓ７０８）。
ステップＳ７０９において、省電力制御回路２１３は、ＶＴ電源遮断解除の開始タイミング用カウンタ（カウンタ１）のカウントを開始する。省電力制御回路２１３は、カウント値がカウンタ１設定用レジスタの設定値になる（Ｓ７１０でＹｅｓ）とカウンタ１のカウントを完了し、ＶＴ電源遮断信号１１７の出力を解除する（Ｓ７１１）。

ステップＳ７１２において省電力制御回路２１３は、ＤＲＡＭバスセレクト解除の開始タイミング用カウンタ（カウンタ２）のカウントを開始する。省電力制御回路２１３は、カウント値がカウンタ２設定用レジスタの設定値になる（Ｓ７１３でＹｅｓ）とカウンタ２のカウントを完了し、ＤＲＡＭバスセレクト２２２を解除する（Ｓ７１４）。
次に、ステップＳ７１５において、省電力制御回路２１３は、アクセス制御回路２１０からＤＲＡＭ１０１のセルフリフレッシュ状態からの解除要求を行う。
ステップＳ７１６において、アクセス制御回路２１０からＤＲＡＭ１０１のセルフリフレッシュ状態からの解除完了を検知すると（Ｓ７１６でＹｅｓ）、省電力制御回路２１３は省電力制御を終了する。

次に、本発明の効果を示すため、図４の抵抗器３０１，３０２における消費電力の変化を、図６のタイミングチャートを用いて説明する。
なお、消費電力の数値は、ＤＲＡＭバス１１５の信号数やバス幅、抵抗器３０１，３０２の抵抗値に応じて変化する。また、消費電力は、ＶＴ電源１０６がオン、オフのそれぞれの状態で、ＤＲＡＭバス１１５を構成する各信号レベルの状態（ＨＩＧＨレベルとＬＯＷレベルのそれぞれの信号本数）に応じて変化する。

図６において、ＤＲＡＭ１０１がアイドル状態からセルフリフレッシュ状態となるまで（Ｔ１の後のＣＫＥ信号３１９がＬＯＷレベルに切り替わるまで）、抵抗器３０１，３０２（終端部）において約４３０ｍＷの電力が消費される。
ＤＲＡＭ１０１がセルフリフレッシュ状態で、本発明にあるＤＲＡＭバス１１５の出力信号を全てＬＯＷレベルにした後、ＶＴ電源１０６をオフにすることで、抵抗器３０１、３０２における消費電力（終端部消費電力）は０ｍＷとなる。

ここで、本発明を適用せず、従来のように、ＤＲＡＭ１０１がアイドル状態のままＶＴ電源１０６をオフにした場合、抵抗器３０１，３０２（終端部）において約２３０ｍＷを消費してしまう。
そのため、本発明を適用せず、ＶＴ電源１０６をオフのみでは十分な消費電力の低減は期待できない。
また、ＶＴ電源１０６自体も電力を消費する。ＶＴ電源１０６がオフ時は０ｍＷとなるが、オン時はＤＲＡＭバス１１５を構成する各信号レベルの状態に応じて消費する電力は変化する。

図４に示す回路構成では、ＶＴ電源１０６のレギュレータの消費する電力がアイドル状態で約１００ｍＷとなる。なお、ＶＴ電源１０６を遮断するために、ＶＴ電源１０６のレギュレータの構成を増やすと、ＶＴ電源１０６がオン時に消費する電力も増大する。
画像処理装置１の消費電力の低減は、ＶＴ電源１０６を本発明における回路構成のような小規模な構成にすることにより可能となる。
なお、本実施例では、省電力制御を、省電力制御回路２１３のハードウェアで行う構成について示したが、省電力制御回路２１３の動作をＣＰＵ２０１によるソフトウェアで制御させても良いものとする。

以上、説明したように、ＤＲＡＭ１０１をセルフリフレッシュ状態に移行する際、更なる省電力を実現するために、ＶＴ電源のオフ制御を行うにあたり、ＤＲＡＭコントローラ２０８は、ＤＲＡＭバス１１５の出力信号をＬＯＷレベルへと切り替え固定する。そして、ＤＲＡＭコントローラ２０８は、ＤＲＡＭバス１１５の出力信号をＬＯＷレベルへと固定した後に、ＶＴ電源をオフとする。これにより、ＤＲＡＭ１０１のセルフリフレッシュ状態の移行に関係するＣＫＥ信号に対し、電流が回り込むことを防ぎ、ＣＫＥ信号のＬＯＷレベル状態を保持できる。即ち、ＤＲＡＭ１０１がセルフリフレッシュ状態（省電力状態）に移行した際に、終端回路を通じてＨＩＧＨからＬＯＷのレベルの信号へと電流が流れる（回り込む）ことにより、終端部において不要な電力消費が発生してしまうことを防止することができる。

また、ＶＴ電源の遮断手段（ＶＴ電源１０６）を一つのレギュレータ及び半導体スイッチで構成でき、小規模の回路構成で省電力の低下を実現できる。即ち、省電力状態に移行しない通常の動作時においてＶＴ電源の遮断手段での電力消費を低減することもでき、さらなる省電力を実現することができる。
なお、上述した各種信号線の構成等はこれに限定されるものではなく、用途や目的に応じて、様々な構成や内容で構成されることは言うまでもない。

以上、一実施形態について示したが、本発明は、例えば、システム、装置、方法、プログラム若しくは記憶媒体等としての実施態様をとることが可能である。具体的には、複数の機器から構成されるシステムに適用しても良いし、また、一つの機器からなる装置に適用しても良い。
なお、上記実施形態では、本発明のデータ記憶装置の一例として画像処理装置を示したが、ＤＲＡＭのように省電力機能により省電力状態に移行可能なデータ記憶手段を有する装置であればどのような装置でも、本発明は適用可能である。例えば、パーソナルコンピュータにも本発明のデータ記憶装置は適用可能である。

以上示したように、本実施形態では、省電力状態への移行時に、インタフェースの信号レベルを遷移したのち、終端電源を遮断する構成を特徴とする。これにより、データ記憶装置において、通常の動作への影響も少ない、より簡単な回路構成で、省電力状態への移行時における電力の消費を抑制することができる。
なお、本実施形態における図５，図６に示す機能が外部からインストールされるプログラムによって、ホストコンピュータにより遂行されていてもよい。そして、その場合、CD-ROMやフラッシュメモリやＦＤ等の記憶媒体により、あるいはネットワークを介して外部の記憶媒体から、プログラムを含む情報群を出力装置に供給される場合でも本発明は適用されるものである。

以上のように、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体（コンピュータ読み取り可能な記録媒体）を、システムあるいは装置に供給する。そして、そのシステムあるいは装置のコンピュータ（又はCPUやMPU）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、本発明の目的が達成されることは言うまでもない。

また、本発明は、複数の機器から構成されるシステムに適用しても、１つの機器からなる装置に適用してもよい。また、本発明は、システムあるいは装置にプログラムを供給することによって達成される場合にも適応できることは言うまでもない。この場合、本発明を達成するためのソフトウェアによって表されるプログラムを格納した記憶媒体を該システムあるいは装置に読み出すことによって、そのシステムあるいは装置が、本発明の効果を享受することが可能となる。

本発明は上記実施形態に限定されるものではなく、本発明の趣旨に基づき種々の変形（各実施形態の有機的な組合せを含む）が可能であり、それらを本発明の範囲から除外するものではない。
本発明の様々な例と実施形態を示して説明したが、当業者であれば、本発明の趣旨と範囲は、本明細書内の特定の説明に限定されるのではない。
なお、上述した各実施形態及びその変形例を組み合わせた構成も全て本発明に含まれるものである。

１ 画像処理装置
１０１ ＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ）
１０６ ＶＴ電源
１１５ ＤＲＡＭバス
２１３ 省電力制御回路

Claims (11)

1. データを記憶するためのデータ記憶手段を備えるデータ記憶装置であって、
   複数の信号線を含むバスを介して、前記データ記憶手段との間でデータの送受信を行うよう前記データ記憶手段の動作を制御する動作制御手段と、
   前記データ記憶装置を省電力状態に移行させるべき条件が成立したかどうかを判定する判定手段と、
   前記複数の信号線に基準電圧を供給する基準電圧供給手段と、
   前記データ記憶装置を前記省電力状態に移行させるべき条件が成立したと前記判定手段が判定した場合、前記動作制御手段が前記複数の信号線へ出力する信号の状態を特定の信号状態に固定するとともに、前記基準電圧供給手段による前記基準電圧の供給を停止するように制御する電力制御手段と、
   を有することを特徴とするデータ記憶装置。
2. 前記電力制御手段は、前記動作制御手段が前記複数の信号線へ出力する信号の状態を前記特定の信号状態に固定した後に、前記基準電圧供給手段による前記基準電圧の供給を停止するように制御することを特徴とする請求項１に記載のデータ記憶装置。
3. 前記判定手段は、前記データ記憶装置を前記省電力状態から復帰させるべき条件が成立したかどうかを判定し、
   前記電力制御手段は、前記データ記憶装置を前記省電力状態から復帰させるべき条件が成立したと判定した場合、前記基準電圧供給手段による前記基準電圧の供給を再開させるとともに、前記動作制御手段が前記複数の信号線へ出力する信号の状態の固定を解除させるように制御することを特徴とする請求項１又は２に記載のデータ記憶装置。
4. 前記電力制御手段は、前記基準電圧供給手段による前記基準電圧の供給を再開させた後に、前記動作制御手段が前記複数の信号線へ出力する信号の状態の固定を解除させるように制御することを特徴とする請求項３に記載のデータ記憶装置。
5. 前記特定の信号状態は、前記動作制御手段が前記複数の信号線の前記基準電圧より電圧値の低いローレベル信号を出力する状態であることを特徴とする請求項１乃至４のいずれか１項に記載のデータ記憶装置。
6. 前記基準電圧供給手段は、前記データ記憶装置の終端抵抗を介して前記複数の信号線に前記基準電圧を供給することを特徴とする請求項１乃至５のいずれか１項に記載のデータ記憶装置。
7. 前記データ記憶手段はデータを保持するためのリフレッシュ動作を実行するＤＲＡＭであり、
   前記データ記憶装置は、前記バスを介して前記ＤＲＡＭに前記リフレッシュ動作を実行させるための信号を送信する送信手段を有することを特徴とする請求項１乃至６のいずれか１項に記載のデータ記憶装置。
8. 前記ＤＲＡＭは、前記バスを介して入力される前記リフレッシュ動作を実行させるための信号に基づいて前記リフレッシュ動作を実行する第１のリフレッシュモードと、前記リフレッシュ動作を実行させるための信号を用いることなく前記リフレッシュ動作を実行する第２のリフレッシュモードのいずれか一方にて前記リフレッシュ動作を実行することを特徴とする請求項７に記載のデータ記憶装置。
9. 前記動作制御手段は、前記データ記憶装置を前記省電力状態に移行させるべき条件が成立したと前記判定手段が判定した場合、クロック供給信号線を介して前記データ記憶手段へ供給されるクロック信号を遮断するよう制御することを特徴とする請求項１乃至８のいずれか１項に記載のデータ記憶装置。
10. データを記憶するためのデータ記憶手段と、複数の信号線を含むバスを介して前記データ記憶手段との間でデータの送受信を行うよう前記データ記憶手段の動作を制御する動作制御手段と、前記複数の信号線に基準電圧を供給する基準電圧供給手段とを有するデータ記憶装置の制御方法であって、
    前記データ記憶装置を省電力状態に移行させるべき条件が成立したかどうかを判定する判定ステップと、
    前記データ記憶装置を前記省電力状態に移行させるべき条件が成立したと前記判定ステップにて判定された場合、電力制御手段が、前記動作制御手段が前記複数の信号線へ出力する信号の状態を特定の信号状態に固定させる信号状態固定ステップと、
    前記データ記憶装置を前記省電力状態に移行させるべき条件が成立したと前記判定ステップにて判定された場合、前記電力制御手段が、前記基準電圧供給手段による前記基準電圧の供給を停止させる停止ステップと、
    を有することを特徴とするデータ記憶装置の制御方法。
11. 前記停止ステップは、前記信号状態固定ステップにて前記動作制御手段が前記複数の信号線へ出力する信号の状態を前記特定の信号状態に固定させた後に、前記基準電圧供給手段による前記基準電圧の供給を停止させることを特徴とする請求項１０に記載のデータ記憶装置の制御方法。

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