KR101169511B1 - 휜 웨이퍼의 하이브리드화 보정 - Google Patents

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Abstract

비평면 웨이퍼 상에 수행되는 평탄화 방법은, 제거 가능한 물질을 통하여 확장되는 전기 전도성 기둥들을 형성하는 단계와, 여기서 상기 포스트들 각각은 각 포스트의 상부가 상기 웨이퍼의 최대 편차점(a point of maximum deviation)을 정의하는 평면 위에 위치되게끔하는 소정 길이를 가지며; 상기 물질과 상기 기둥들을 동시에 매끄럽게 함으로써 실질적으로 평면인 표면을 형성하는 단계와, 상기 물질을 제거하는 단계를 포함한다. 장치는 위에 접촉부(contact)들을 갖는 비평면 웨이퍼와, 상기 웨이퍼는 상기 웨이퍼 상의 적어도 하나의 접촉부의 높이보다 큰, 평면으로부터의 편차를 가지며; 그리고 상기 웨이퍼의 표면으로부터 확장되어 나오는 한 세트의 전기적으로 전도성의 포스트들을 포함한다. 상기 포스트들의 말단 단부는 공동으로(collectively) 실질적인 편평한 면의 특징을 나타낸다.
반도체 웨이퍼, 비 평면 웨이퍼, 볼록형 웨이퍼, 오목형 웨이퍼, 평탄화,

Description

휜 웨이퍼의 하이브리드화 보정{BOWED WAFER HYBRIDIZATION COMPENSATION}
본 발명은 웨이퍼 공정에 관한 것이며, 보다 상세하게는 전기적 접속(connection)을 위한 웨이퍼 공정에 관한 것이다.
반도체 웨이퍼는 일반적으로 매우 매끈한 표면(즉, 1nm 이하의 편차)을 갖도록 고도의 연마 처리(polish)가 된다. 그러나, 그것이 반드시 그 웨이퍼의 범위에 걸처 균일하게 편평한 것은 아니다. 이는 세라믹이나 다른 재료들로 된 웨이퍼의 경우에도 마찬가지이다. "웨이퍼 휨(bow)"이라고 불리는 편평도 변형(flatness variation)은 웨이퍼 제조 공정 자체 또는 웨이퍼 공정(예를 들면, 금속이나 유전체를 웨이퍼 위로 침전시키는 것을 통해)의 결과일 수 있으며, 오목 및/또는 볼록 면에서 25μm 정도일 수 있다. 만일 연마된 면이 오목하다면, 그 웨이퍼는 종종 "오목형(dished)"으로 칭해진다. 반면에, 만일 연마된 면이 볼록하다면 그 웨이퍼는 "볼록형(bowed)"으로 칭해진다. 그러나 개개의 웨이퍼는 두 가지 타입(type)의 비평면성(non-planarity)(즉, 일부는 볼록형인 반면에 다른 일부는 오목형)을 동시에 가질 수 있다는 점에 주의해야 한다.
간결성을 위하여, 본 명세서에서는 예를 들면 반도체 또는 세라믹으로 된, 비편평(non-flat) 웨이퍼를 지칭하는데 있어, 이것이 정식으로 오목형 또는 볼록형 이라 지칭될 수 있는 지에 상관없이, 용어 "오목형", "볼록형" 그리고 "비평면(non-planar)형"으로 혼용하여 사용하기로 한다. 도 1은, 종래의 비평면 웨이퍼(100)를 간략한 형태로 도시한다. 도시된 것처럼, 웨이퍼(100)의 두께는 500μm에서 750μm 사이이며, 웨이퍼(100)는 평면으로부터 25μm 떨어진 가장자리에서 최대 편차(deviation) "δ"를 가진다. 결과적으로, 도 1의 예에서 양 면에 걸쳐 최고점에서 최저점까지의 편차는 40μm이다. 대부분의 경우, 칩들을 형성하고 이를 다른 칩들과 상호 접속(interconnect)하는 일반적인 공정에서 이 정도의 휨(bow)은 통상적인 접속부(connection)의 크기에 비해 충분히 작으므로 무시될 수 있다. 그러나 개별 접촉부(contact)의 피치(pitch) 및/또는 높이가 25μm 이하인 경우, 이러한 편차는, 휨(bow)을 수용 가능한 수준으로 줄이기 위하여(만약 이러한 것이 가능하다면) 추가적인 고비용의 연마 처리 작업을 수행하지 않는한, 웨이퍼를 사용하기에 부적합하게 만들 수 있다. 더욱이, 같은 형태의 접속부들이 사용되더라도 칩에 다른 칩이 적층된다면, 휨은 50μm정도가 되게 된다.(즉, 양 칩 및/또는 양 면 각각에 대해 최대 편차 25μm가 계산됨)
따라서, 일면이 휘고 그 휨보다 높이가 낮은 접촉부(contact)들을 가졌거나, 피치에 휨(이러한 휨은 상기 웨이퍼들로의 접속을 불가능하게 할 수 있다.)을 가진 개별 웨이퍼들을 사용하기 위한 방법이 필요하다.
전술한 문제를 극복하기 위하여, 각각 20μm까지 휘어진 웨이퍼들을, 그 휘어진 성질에도 불구하고, 작은 피치 및/또는 높이의 접촉부들과 함께 사용하기에 적합하게 만들고, 또한 적층에 적합하게 만드는 방법을 창안하였다.
본 발명의 일 양태는 비평면 웨이퍼에 대해 수행되는 평탄화 방법에 관계한다. 상기 방법은 제거 가능한 물질을 통하여 확장되는(extending) 전기 전도성 포스트들을 형성하는 단계와, 여기서 상기 포스트들 각각은 각 포스트의 상부가 상기 웨이퍼의 최대 편차점(a point of maximum deviation)을 정의하는 평면 위에 위치하게끔 고정길이를 가지며; 실질적으로 평면인 표면을 형성하도록 상기 물질과 상기 포스트들을 동시에 매끄럽게 하는 단계와; 그리고 상기 물질을 제거하는 단계를 포함한다.
본 발명의 다른 일 양태는 장치에 관계한다. 상기 장치는 접촉부(contact)들을 갖는 비평면 웨이퍼를 포함한다. 상기 웨이퍼는 편차량이 상기 웨이퍼 상의 적어도 하나의 접촉부의 높이보다 큰, 평면(planar)으로부터의 편차를 갖는다. 한 세트의 전기 전도성 포스트들이 상기 웨이퍼의 표면으로부터 확장되어있다. 상기 포스트들의 말단 단부(distal end)들은 집합적으로(collectively) 실질적인 평면(flat plane)을 정의한다.
본 명세서에 기재된 기법들의 사용을 통해, 휜(bowed) 웨이퍼들은 비록 그 접촉부의 높이 또는 밀도가 웨이퍼 휨(bow)에 비해 적다하더라도, 비아(via) 밀도(densities), 피치(pitch) 및 배치(placement)를 허용하며, 상기 휜 웨이퍼들(칩(chip), 다이(die) 또는 웨이퍼 규모(scale)) 내에 작고 깊은 비아들을 형성하는 것과 상기 휜 웨이퍼들을 위한 전기적 접촉부를 형성하는 것을 수반하는 다양한 기법들과 함께 사용될 수 있다.
본 명세서에서 서술된 장점과 특징들은 대표적인 실시예들로부터 거둘 수 있는 여러 가지 장점과 특징들 중 일부이며, 단지 본 발명의 이해를 돕기 위해 제시된 것이다. 이것들은 특허청구범위에 의해 정의된 발명에 대한 제한이나 특허청구범위의 균등물에 대한 제한으로 간주되는 것이 아님이 이해되어야 한다. 예를 들면, 이러한 장점들 중 몇몇은 단일 실시예에서 동시에 제시될 수 없다는 점에서 상호 모순된다. 마찬가지로, 몇몇 장점들은 본 발명의 일 양태에는 적용될 수 있으나, 다른 양태들에는 적용될 수 없다. 따라서 이러한 특징과 장점에 대한 요약이 균등론을 판단하는데 있어 방향을 결정하는 것으로 생각되어서는 아니된다. 본 발명의 부가적인 특징과 장점들이 다음의 상세한 설명, 도면 및 특허청구범위로부터 분명해질 것이다.
도 1은, 종래의 비편평(non-flat) 웨이퍼를 간략한 형태로 도시한다;
도 2 내지 6은 "오목형"으로 간주되는 휜 웨이퍼에 대한 본 발명의 해결 방법의 사용을 간략한 형태로 도시한다.
도 7은 도 6의 웨이퍼에 한 세트의 칩들을 연결한 후의, 상기 웨이퍼를 간략한 형태로 도시한다.
도 8 내지 도 15는 "볼록형"으로 간주되는 휜 웨이퍼(100)에 대한 본 발명의 해결 방법을 간략한 형태로 도시한다.
도 16은, 도 15의 웨이퍼에 상기 공정으로 형성된 평탄화(planarizing) 포스트(post)들을 사용하여 한 세트의 칩들을 연결한 후의 상기 웨이퍼를 간략한 형태 로 도시한다.
도 17은, 본 발명의 방법에 따라 평탄화되어, 서로에 결합된 한 쌍의 오목형 웨이퍼를 간략한 형태로 도시한다.
도 18은, 이 문서에서 서술된 해결 방법에 따라 평탄화되고, 서로 결합된 한 쌍의 볼록형 웨이퍼를 간략한 형태로 도시한다.
주목할 사항으로, 모든 도면들은 표현을 간략하게 하기 위해 과장되게 왜곡 되었으며, 실제 척도와는 다르게 도시되었다.
본 명세서에서 참조로 통합된 미국 특허 출원 11/329,481, 11/329,506, 11/329,539, 11/329,540, 11/329,556, 11/329,557, 11/329,558, 11/329,574, 11/329,575, 11/329,576, 11/329,873, 11/329,874, 11/329,875, 11/329,883, 11/329,885, 11/329,886, 11/329,887, 11/329,952, 11/329,953, 11/329,955, 11/330,011 및 11/422,551은 반도체 웨이퍼 내부에 작고 깊은 비아를 형성하고, 반도체 웨이퍼를 위한 전기적 접촉부를 형성하는 다양한 기법들을 설명한다. 상기 기법들은 이전에는 달성할 수 없었던 비아 밀도(densities), 피치(pitch) 및 배치(placement)를 허용하며, 칩, 다이(die) 또는 웨이퍼 규모(scale)에서 수행될 수 있다. 어떤 경우들에서는, 접촉부의 높이나 밀도가 웨이퍼 휨에 비해 상대적으로 적더라도 상기 출원들에서 설명된 기술들을 웨이퍼에 대해 수행하는 것이 바람직하다. 유익하게도, 우리는 그렇게 하기 위한 방법을 개발하였다. 도 2 내지 도 6은 오목형으로 간주되는 휜 웨이퍼(100)에 대한 본 발명의 방법의 사용을 간략한 형태 로 서술한다. 그 공정(process)은 다음과 같다:
첫 번째로, 도 2에 도시된 것과 같이, 물질(200)이 웨이퍼(100)의 오목한 면 (202)에 그 면의 최대 편차 δ 와 동일(점선(204)로 표시됨)하거나 혹은 전형적으로는 그 편차보다 더 큰 두께로 도포된다.
특정 실시예에 따라, 상기 물질(200)은 유동성(flowable) 물질 또는 실질적인 고체(solid) 물질일 수 있다. 일반적으로, 공정 단계들의 수를 줄이기 위하여, 상기 물질은, 패턴될 수 있게끔 포토레지스트(photoresist) 또는 감광성 유전체(photosensitive dielectric)가 될 것이다. 대안적으로, 기계 가공이 가능하거나(machine-able) 성형 가능한(moldable) 물질이 사용될 수 있다. 실질적인 고체 물질의 경우, 예시적인 적절한 물질은 E. I. 뒤퐁드느무르앤컴퍼니(E. I. Pont de Numours & Co.)를 통해 상용화된 리스톤(Riston)® 건조(dry) 필름 계열(line)의 포토레지스트를 포함한다. 특히 리스톤® 플레이트마스터(PlateMaster), 에치마스터(EtchMaster) 및 텐트마스터(TentMaster) 계열의 포토레지스트가 적절하며, 각각의 두께는 약 38μm, 33μm 및 30μm인데, 이 두께는 문제가 되는 편차를 다루는데 충분한 것 이상이다.
디바이스 내장 웨이퍼(device bearing wafer)의 경우에, 패턴될 수 있는 물질(200)을 사용하는 것은 웨이퍼(100) 상의 접촉부 또는 디바이스 패드들의 위치에 개구부(opening)들을 정합시켜 생성하는 것을 용이하게 한다. 게다가, 실질적인 고체 물질(200)이 사용되면, 상기 웨이퍼는 채워지지 않은 비아 또는 상기 웨이퍼 내부로 확장되는(extending into) 피쳐들을 구비할 수 있으며, 그러한 비아들이 상기 물질(200)에 의해 채워지게될 위험은 거의 또는 전혀 없다. 사실, 만약 필요하다면, 상기 물질이, 차후의 단계들에 의해 상기 비아들이 채워지는 것을 방지해 줄 수 있다.
도 3은, 웨이퍼에, 개구부들(300-1, 300-2, 300-3, 300-4, 300-5, 300-6, 300-7, 300-8, 300-9 및 300-10)을 미리 형성된 접속점들 위에 형성하기 위하여 상기 물질이 패턴된 후의 웨이퍼(100)를 간략한 형태로 도시한다.
그 후, 상기 개구부들은 임의의 적절한 공정(예를 들면 금속의 경우, 증착(depostion), 도금(plating)(전해(electro) 또는 무전해(electroless))공정 또는 이것들의 어떠한 조합)을 사용하여 전기 전도성 물질(일반적으로 금속)로 채워진다.
도 4는 개구부들(300-1, 300-2, 300-3, 300-4, 300-5, 300-6, 300-7, 300-8, 300-9 및 300-10)이 각각 전기 전도성 물질(402)로 채워진 후의 도 3의 웨이퍼(100)를 간략한 형태로 도시한다.
다음으로, 웨이퍼(100)의 표면(400)은 가능한한 작은 편차(최대 편차는 접촉부 높이보다 적고, 일반적으로 ±0㎛ 부터 약 10㎛ 까지임)가 되게 할 종래의 연마 처리 또는 다른 매끈한 마감 방법(smooth finishing method)을 사용하여, 매끈하게(smooth) 연마 처리된다. 그러나 포스트(post) 및 관통(penetration) 접속(connection)이 사용되는 일부 실시예들의 기법은, 접속부들이 제공하는 고유의(inherent) 유연성(flexibility)으로 인하여 더 큰 편차를 허용 할 수 있다.
도 5는 연마 처리 작업이 완료된 후의 웨이퍼(100)를 간략한 형태로 도시한 다.
다음으로, 도 6에서 도시된 바와 같이, 선택된 물질(200)에 적합한 공정을 사용하여 상기 물질(200)이 제거된 후, 일련의 높여진(elevated) 전도성 “포스트들”(600, 602, 604 606, 608, 610, 612, 614, 616 및 618)이 남겨질 것이며, 비록 상기 포스트들(600, 602, 604 606, 608, 610, 612, 614, 616 및 618)의 높이가 서로 다르다 하더라도, 그 상부 표면들은 실질적으로 편평할 것이다(즉, 연마 처리 또는 매끈한 마감 처리 방법의 최대 편차 범위 이내일 것이다.). 결과적으로, 앞서 언급된 종래 기술의 문제를 겪지 않고, 상기 웨이퍼(100) 위의 접속점들이 연결되거나 다른 칩, 다이 또는 웨이퍼가 적층될 수 있다.
도 7은 상기 공정을 사용하여 형성된 평탄화(planarizing) 포스트들(600, 602, 604 606, 608, 610, 612, 614, 616 및 618)을 사용하여, 한 세트의 칩들(702, 704, 706 및 708)이 연결된 후의 도 6의 웨이퍼(100)를 간략한 형태로 도시한다.
그림 8은, “볼록형”으로 간주되는 웨이퍼(800)를 간략한 형태로 도시한다.
도 9 내지 도 15는 도 8의 볼록형 웨이퍼(800)에 대한 본 발명의 해결 방법의 사용을 간략한 형태로 도시한다. 공정은 다음과 같다:
우선, 도 9에 도시된 바와 같이, 도 2와 관련하여 설명된 것과 같은 물질(200)이 웨이퍼(800)에 도포된다. 단, 이 경우에 상기 물질은 웨이퍼(100)의 볼록한 면(802)에 도포된다.
도 10에서 도시된 바와 같이, 상기 물질(200)은 적어도 그 면의 최대 편차 δ와 동일(점선(1002)으로 표시됨)하거나 혹은 전형적으로는 그 편차보다 큰 두께 로 다시 도포된다.
도 11은 웨이퍼 내에 개구부들(1100-1, 1100-2, 1100-3, 1100-4, 1100-5, 1100-6, 1100-7, 1100-8, 1100-9 및 1100-10)을 미리 형성된 접속점들 위에 형성하기 위하여 상기 물질이 패턴된 후의 웨이퍼(800)를 간략한 형태로 도시한다.
그 후, 전술한 바와 같이, 상기 개구부들은 임의의 적절한 공정(예를 들면 금속의 경우, 증착, 도금(전해 또는 무전해)공정 또는 이것들의 어떠한 조합)을 사용하여 전기 전도성 물질(일반적으로 금속)로 채워진다.
도 12는 개구부들이 채워진 후의 도 11의 웨이퍼(800)를 간략한 형태로 도시한다.
다음으로, 도 13에 도시되는 것과 같이, 웨이퍼(800)는 상기 웨이퍼를 실질적으로 편평(상업적으로 생성가능한 "완전한 편평도"로부터 0㎛ 내지 약 10㎛ 범위의 편차를 갖는 편평도)하게 만들 종래의 연마 처리 또는 다른 매끈한 마감 방법을 사용하여, 매끈하게 연마 처리될 것이다(이 경우에는, 아래로 점선(1300)에 의해 표시된 곳까지 연마 처리됨) .
도 14는 연마 처리 작업이 완료된 후의 웨이퍼(800)를 간략한 형태로 도시한다.
다음으로, 도 15에서 도시되는 바와 같이, 선택된 물질(200)에 대한 적절한 공정을 사용하여 상기 물질(200)이 제거된 후, 일련의 높여진 전기 전도성 "포스트들"(1500, 1502, 1504 1506, 1508, 1510, 1512, 1514, 1516 및 1518)이 남겨질 것이다. 비록 포스트들(1500, 1502, 1504 1506, 1508, 1510, 1512, 1514, 1516 및 1518)의 높이가 서로 다를 수 있다 하더라도, 그것들의 상부 표면은 실질적으로는 편평할 것이다(연마 처리 또는 매끈한 마감 처리 방법의 최대 편차 이내일 것이다). 결과적으로, 이제 위에서 언급한 종래 기술의 문제를 겪지 않고, 웨이퍼(800) 위의 접속점들이 접속되거나 다른 칩, 다이 또는 웨이퍼가 적층될 수 있다.
도 16은 상기 공정을 통해 형성된 평탄화 포스트들(1500, 1502, 1504 1506, 1508, 1510, 1512, 1514, 1516 및 1518)을 사용하여 한 세트의 칩들(1602, 1604 및 1606)이 접속된 후의 도 15의 웨이퍼(800)를 간략한 형태로 도시한다.
그러므로, 이제 위에서 서술된 기법들이, 최대의 휨 편차를 갖는 한 쌍의 웨이퍼를, 그 웨이퍼의 형태가 오목형인지 또는 볼록형인지와 상관없이, 웨이퍼 단위로 쉽게 연결할 수 있게 해준다는 점이 이해될 것이다.
도 17은 본 발명에 기재된 기법에 따라 평탄화된(planarized) 한 쌍의 오목형 웨이퍼(1700 및 1702) 및 그 웨이퍼들이 서로 결합된 것을 간략한 형태로 도시한다.
도 18은 여기에서 서술된 해결 방법에 따라 평탄화된 볼록형 웨이퍼 한 쌍 (1700 및 1702)과 그 웨이퍼들이 서로 결합된 것을 간략한 형태로 도시한다.
물론, 동일한 해결 방법이 같은 방식으로 오목형 웨이퍼를 볼록형 웨이퍼에 연결하거나, 볼록형 웨이퍼를 오목형 웨이퍼에 연결하는데에 사용될 수 있다.
본 명세서의 기재(도면을 포함한)는 단지 일부 예시적인 실시예들을 대표하는 것으로 이해되어야 한다. 독자의 편이를 위하여, 본 명세서의 기재는 모든 가능한 실시예들 중 대표적인 예, 본 발명의 원리를 교시하는 예에 초점을 맞추었다. 본 명세서의 기재는 모든 가능한 변경사항들을 완전히 열거하려 시도하지 않았다. 본 발명의 구체적인 부분들에 대해서는 대안적인 실시예들이 제시되지 않을 수 있으며, 더 나아가 본 발명의 일부분에 해당하는 설명되지 않은 대안적인 실시예들이 가능하며, 그러한 대안적인 실시예들에 대해서는 비록 본 명세서에 기재되어 있지 않다고 하더라도 본 발명에서 이를 부정하는 것으로 해석해서는 아니 된다. 당업자는 설명되지 않은 실시예들의 다수가 본 발명과 동일한 원리를 가지며 균등물에 해당한다는 것을 이해할 것이다.

Claims (16)

  1. 웨이퍼에 대해 수행되는 평탄화(planarizing) 방법에 있어서,
    상기 웨이퍼는 비평면 표면(non-planar surface)을 가지는 상기 웨이퍼의 일면에 배치된 복수의 미리 형성된 전기적 접촉부들을 가지며,
    상기 비평면 표면은 평면(planarity)으로부터 편차(deviation)를 가지며,
    상기 방법은,
    상기 비평면 표면을 가지는 상기 웨이퍼의 상기 일면에 제거가능한 물질을 도포하는 단계 - 상기 제거가능한 물질은 상기 평면으로부터의 편차보다 큰 두께를 가짐 - 와;
    상기 제거가능한 물질 내에 복수의 개구부(opening)들을 형성하는 단계 - 상기 복수의 개구부들은 상기 제거가능한 물질을 통하여 상기 미리 형성된 전기적 접촉부들까지 아래로 확장됨 - 와;
    상기 복수의 개구부들을 전기적으로 전도성인 물질로 채우는 단계와;
    평면인 표면을 형성하기 위해 상기 제거가능한 물질 및 상기 전기적으로 전도성인 물질을 부분적으로 제거하는 단계와;
    상기 전기적으로 전도성인 물질을 노출시키고 동일평면에 있는 말단 단부(distal end)들을 가지는 복수의 포스트들을 형성하기 위하여 상기 제거가능한 물질을 제거하는 단계
    를 포함하는 웨이퍼에 대해 수행되는 평탄화 방법.
  2. 제1 항에 있어서,
    상기 비평면 표면을 가지는 상기 웨이퍼의 상기 일면에 제거가능한 물질을 도포하는 단계는, 유동성의 제거가능한 물질을 도포하는 것을 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  3. 제1 항에 있어서,
    상기 비평면 표면을 가지는 상기 웨이퍼의 상기 일면에 제거가능한 물질을 도포하는 단계는, 고체의 제거가능한 물질을 도포하는 것을 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  4. 제1 항에 있어서,
    제2 웨이퍼 또는 칩과, 상기 비평면 표면을 가지는 상기 웨이퍼와의 사이에 적어도 하나의 전기적 접속부를 형성하기 위하여, 전기적으로 전도성인 상기 복수의 포스트들 중 적어도 하나를 사용하여 상기 비평면 표면을 가지는 상기 웨이퍼 위에 상기 제2 웨이퍼 또는 상기 칩을 적층하는 단계를 더 포함하는 웨이퍼에 대해 수행되는 평탄화 방법.
  5. 제4 항에 있어서,
    상기 비평면 표면을 가지는 상기 웨이퍼 위에 상기 제2 웨이퍼 또는 상기 칩을 적층하는 단계는, 상기 복수의 포스트들 중 적어도 하나를 연성 금속(malleable metal) 내부로 관통시킴으로써 포스트 및 관통 접속부(post-and-penetration connection)를 형성하는 것을 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  6. 제1 항에 있어서,
    상기 복수의 포스트들 중 적어도 일부는, 상기 비평면 표면의 평면으로부터의 편차를 보상하기 위하여 서로 다른 높이를 가지는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  7. 제1 항에 있어서,
    상기 평면인 표면을 형성하기 위해 상기 제거가능한 물질 및 상기 전기적으로 전도성인 물질을 부분적으로 제거하는 단계는, 상기 제거가능한 물질 및 상기 전기적으로 전도성인 물질을 연마하는 것을 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  8. 제1 항에 있어서,
    상기 평면인 표면을 형성하기 위해 상기 제거가능한 물질 및 상기 전기적으로 전도성인 물질을 부분적으로 제거하는 단계는, 상기 제거가능한 물질의 일부분 및 상기 전기적으로 전도성인 물질의 일부분을 제거하는 것을 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  9. 제1 항에 있어서,
    상기 제거가능한 물질을 도포하는 단계는, 상기 제거가능한 물질을 상기 웨이퍼의 상기 비평면 표면에 바로 도포하는 것을 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  10. 제1 항에 있어서,
    상기 비평면 웨이퍼는 비평면 반도체 또는 세라믹 기판인 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  11. 제1 항에 있어서,
    상기 복수의 포스트들은 금속을 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  12. 제1 항에 있어서,
    전기적으로 전도성인 상기 복수의 포스트들 중 적어도 하나는 상기 비평면 표면의 평면으로부터의 상기 편차보다 큰 길이를 가지며, 상기 길이는 포스트의 말단 단부에서부터 포스트에 인접한 상기 비평면 표면 부분까지 측정된 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  13. 제1 항에 있어서,
    상기 비평면 표면은 볼록형(bowed) 부분 또는 오목형(dished) 부분 중 적어도 하나를 포함하는 것인 웨이퍼에 대해 수행되는 평탄화 방법.
  14. 제1항 내지 제13항 중 어느 한 항의 방법을 사용하여 형성된 디바이스에 있어서,
    비평면 표면을 가진 웨이퍼 - 상기 비평면 표면은 평면으로부터의 편차를 가짐 - 와;
    동일평면에 있는 말단 단부들을 가지는 복수의 포스트들
    을 포함하며,
    상기 복수의 포스트들 중 적어도 일부는 상기 비평면 표면의 평면으로부터의 상기 편차를 보상하기 위하여 서로 다른 길이를 가지는 것인 디바이스.
  15. 제14 항에 있어서,
    상기 복수의 포스트들 중 적어도 하나를 사용하여 상기 비평면 표면을 가지는 상기 웨이퍼에 연결된 제2 칩 또는 웨이퍼를 더 포함하는 것인 디바이스.
  16. 삭제
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