JP2008004845A - 半導体チップ、半導体装置および半導体チップの製造方法 - Google Patents

半導体チップ、半導体装置および半導体チップの製造方法 Download PDF

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Abstract

【課題】半導体チップの厚みが極薄となっても、半導体チップの強度低下を防ぐことができ、複雑な生産工程を必要としない半導体装置、およびその製造方法を提供する。
【解決手段】Ｓｉ基板２の一方の面を回路形成面とするＩＣチップ１において、上記回路形成面に窪み領域６を有し、該窪み領域内に回路形成領域が設けられている。
【選択図】図１

Description

本発明は、半導体装置に関するものであり、特に、半導体チップの抗折強度低下を防ぐ構造を有する半導体チップ、および半導体装置に関する。具体的には、半導体素子の大容量化、多機能化に対応すべく半導体チップの積層モジュールや、ＩＣカード等でＩＣチップ厚みの極薄化が要求されるデバイス等の半導体装置、および半導体装置の製造方法に関する。
従来から、半導体装置の製造において、デバイス（ＩＣ）を形成するウエハ基板の大口径化、加工精度の向上によるデバイスの微細化を図ることで、製造コストの低減、製造時間の短縮等の効率良い半導体装置の製造が行われている。ウエハ基板上に形成されたデバイスは分割されＩＣチップとして電化製品等に組み込まれることになる。
なかでも素子の大容量化や、多機能が要求されるＩＣは、数種のＩＣチップを積層した積層モジュールで構成され、携帯電話等に組み込まれている。積層モジュールやＩＣカード等は、組み込まれる筐体の大きさが小さいことからＩＣチップ厚みの極薄化が要求される。
ＩＣチップ厚みの極薄化の際、チップの抗折強度低下によるチップの割れ、欠けを防ぎ歩留り低下を抑える必要がある。従来から、この抗折強度低下を防ぐ方法としては、チップの割れ、欠けの原因となるウエハ研削により形成される傷、歪、変質層の除去や、チップ角の面取りを行う方法が良く知られている（特許文献１〜５参照）。
しかしながら、上記技術では、ウエハ研削等の外部要因によるチップの割れ、欠けを防ぐことはできるが、ＩＣチップ厚みが５０μｍ以下と極薄となった場合、ＩＣチップ基材自身の強度低下によるＩＣチップの割れ、欠けを防ぐことは困難である。
極薄化に伴うチップ基材自身の強度低下を防ぐ方法としては、図９に示すように、チップ裏面の中央部に窪みを設けるとともに、半導体チップの外周の厚さをそのままにしてその部分を半導体チップの強度を補う部分として機能させる方法が特許文献６に開示されている。
特開２０００−９１２７４号公報（公開日：２０００年３月３１日） 特開２０００−１２４１７６号公報（公開日：２０００年４月２８日） 特開２００３−１７３９８７号公報（公開日：２００３年６月２０日） 特開２０００−３４０５３０号公報（公開日：２０００年１２月８日） 特開２００４−２２８２１８号公報（公開日：２００４年８月１２日） 特開平６−３０２７２７号公報（公開日：１９９４年１０月２８日）
ところが、上記特許文献６に記載の従来技術では、ＩＣチップ裏面への窪み加工において、ウエハ状態で窪み加工する場合では、ウエハ上の各ＩＣチップ表面に形成されているＩＣ領域と、ＩＣチップ裏面の窪み加工部分との位置合わせが必要となるが、ウエハ表裏間での精度良い位置合わせは非常に困難である。また、ＩＣチップ状態で窪み加工する場合では、各ＩＣチップ毎に加工することになるので、非常に生産効率が悪くなる。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体チップの厚みが極薄となっても、半導体チップの強度低下を防ぐことができ、さらに、複雑な生産工程を必要としない半導体チップ、およびその製造方法を提供することにある。
本発明の半導体チップは、上記課題を解決するために、半導体基板の一方の面を回路形成面とする半導体チップにおいて、上記回路形成面に窪み領域を有し、該窪み領域内に回路形成領域が設けられていることを特徴としている。
これにより、半導体チップの回路形成面に窪み領域を設けることにより、窪み領域外は相対的に凸形状となる。この相対的凸形状を有するため、半導体チップの厚みが極薄となっても、半導体チップの強度の低下を防ぐことができ、さらに、回路形成面に窪み領域を有することにより、半導体チップに窪みを設けるための製造プロセスを簡略化することができる。
具体的には、半導体チップの回路形成面と同じ面に窪みを設けることから、回路形成領域に形成される回路部分と窪み領域との位置合わせを行うにあたって、例えば、ウエハ状態で、上記窪みをウエハの裏面に設ける場合のように、ウエハ表裏での位置合わせを行う必要が無い。
このため、一般的に使用されている製造プロセスにて、上記窪みを半導体チップに設けることができる。従って、生産効率を落とすこと無く、半導体チップに窪みを設けることができる。このため、半導体チップの歩留り安定、向上を図ることができる。
上記半導体チップにおいては、さらに、上記窪み領域の側壁は勾配を有することが好ましい。
これにより、半導体チップ上に回路パターン形成や、イオン注入のマスク材としてレジストを塗布する際、窪み側壁が、上記半導体チップ表面に対して垂直に形成されている場合と比較してレジストの流動性が良く、レジスト膜厚の均一性を向上させることができる。
レジストをウエハ上に均一に塗るためには、レジストをウエハ上に滴下後、ウエハを回転させレジストをウエハ周辺部まで塗り広げる方法が一般的である。
このとき、窪み側壁に勾配を設けることにより、レジストの流動性をあげることができ、窪み側壁でのレジストの乱流発生を抑制することができる。このため、レジスト膜厚の均一性を向上させることができる。
上記半導体チップにおいては、さらに、上記窪み領域の底面部に電気信号の入出力端子部が形成されていることが好ましい。
これにより、例えば、ワイヤーボンディングにより実装基板と電気的に接続を行う際、Ａｕワイヤーのループ高さを窪み段差分低減することができる。このため、半導体チップを樹脂等でモールドする際、樹脂厚を薄くすることができ、半導体チップのパッケージの高さを抑えることができる。
上記半導体チップにおいては、さらに、上記窪み領域の側壁部に電気信号の入出力端子部が形成されていてもよく、または、上記回路形成面における上記窪み領域外に電気信号の入出力端子部が形成されていてもよい。
これにより、半導体チップの面積を抑えることができ、シリコンウエーハ上のチップ採り数を増やすことができる。
また、上記半導体チップと実装基板とが電気的に接続されることにより半導体装置が構成されることが好ましい。
これにより、上記窪みを有した半導体チップを実装基板と電気的に接続することにより、半導体装置として機能させることができる。
上記半導体装置においては、さらに、実装基板上に半導体チップが複数積層された半導体装置であって、少なくとも最下層の半導体チップが上記半導体チップであることが好ましい。
これにより、半導体チップが積層された積層モジュールとして、半導体装置を形成することができ、さらに、これにより、上層に積層するチップを実装基板と電気的に接続する際、衝撃によるチップの割れ、欠けを低減することができる。
また、半導体基板の一方の面を回路形成面とする半導体チップの製造方法において、上記半導体基板の一方の面に窪み領域を形成した後、該窪み領域内に回路を形成することが好ましい。
これにより、半導体チップに窪みを設けるための製造プロセスを簡略化することができる製造方法を提供することができる。具体的には、半導体チップの回路形成面と同じ面に窪みを設けることから、例えば、ウエハ状態で、上記窪みをウエハの裏面に設ける場合のように、ウエハ表裏の位置合わせを行う必要が無いため、一般的に使用されている製造プロセスにて、上記窪みを半導体チップに設けることができる。従って、生産効率を落とすこと無く、半導体チップに窪みを設けるための製造方法を提供することができる。このため、半導体チップの歩留り安定、向上を図ることができる。
さらに、半導体チップを積層することにより積層モジュールに適用する場合、この窪みの中に半導体チップを積層することにより、積層モジュール自身の高さを低く抑えることができる。従って、極薄の半導体装置の製造方法を提供することができる。
また、半導体基板の一方の面を回路形成面とする半導体チップの製造方法において、上記半導体基板の一方の面に回路を形成する過程、または回路を形成した後において、該回路の周辺に補強部を形成することが好ましい。
また、補強部は、フォトリソグラフィーや、印刷法などの一般的に半導体プロセスにて使用されている工程にて、形成が可能である。
このため、上記エッチングにより、半導体チップ自体を除去することにより窪みを作成する方法と、補強部を形成することにより半導体チップの窪みを作成する方法とは、半導体装置の使用用途や、製造コストなどを考慮することにより選択することができる。
従って、より最適なプロセスにて半導体チップの窪みを作成することが可能である。
本発明に係る半導体チップは、以上のように、回路形成面に窪みを有しているので、半導体チップの厚みが極薄となっても、半導体チップの強度低下を防ぐことができ、さらに、複雑な生産工程を必要としない半導体チップ、およびその製造方法を提供することができるという効果を奏する。
〔実施の形態１〕
本発明の一実施の形態について、図１ないし図５に基づいて説明すると以下の通りである。先ずは、本実施の形態にかかる半導体チップの構成を図１を参照して説明する。
本実施の形態のＩＣチップ１は、図１に示すように、ＩＣチップ１の基材としてＳｉ基板２を用いている。Ｓｉ基板２の回路形成面の中央部表面は、ＩＣを形成するための領域であるＩＣ形成領域４であり、ＩＣ形成領域４の外側はＩＣチップ周辺部３である。
ＩＣ形成領域４の表面は、ＩＣチップ周辺部３の表面より窪み深さＨの分だけ窪んでいる。すなわち、ＩＣチップ１の回路形成領域であるＩＣ形成領域４には、窪み深さＨだけＩＣチップ周辺部３よりも表面が窪んだ領域である窪み領域６が形成されている。
これにより、ＩＣチップ周辺部３の厚みがＩＣ形成領域４の厚みよりも厚いため、ＩＣチップ１の強度の低下を防ぐことができる。
さらに、ＩＣチップ１のＩＣ形成領域４と窪み領域６とが同一の面に形成されているため、ＩＣ形成領域と窪み領域とをチップの裏表に形成する従来技術に比べ、ＩＣ形成領域４および窪み領域６を形成する際の位置合わせが容易となる。
次に、ＩＣチップ１のＩＣ形成領域４である中央部表面をエッチングなどにより除去し、窪み領域６を形成する方法について説明する。
Ｓｉ基板２上にエッチングのマスク材として図示しない酸化膜を１μｍ形成し、Ｓｉ基板２の中央部であるＩＣ形成領域４上の上記酸化膜を除去し、Ｓｉ基板２をエッチングすることにより、ＩＣ形成領域４の表面が除去されＳｉ基板２に窪み領域６が形成される。
この時、エッチング方法としては、ドライエッチングによる異方性エッチングを行うことが好ましい。エッチング量の調節を行うことが容易であり、これにより、所望の窪み深さＨを形成することができる。そして、得られた窪み領域６に公知の半導体プロセス技術を用いてＩＣ集積回路などを形成することができる。
次に、窪み領域６に、ＩＣ集積回路を形成する際、積層した層間膜（ＳｉＯ）を平坦化する方法としては、一般的にＣＭＰ（Chemical Mechanical Polishing:化学的機械研磨）法が用いられる。また、ＣＭＰ法に用いられるＣＭＰスラリー（化学的機械的研磨剤）と
しては、セリア（ＣｅＯ２）を好適に使用することができる。但し、本発明においては、スラリーの種類は特に限定されない。
本実施の形態では、ＩＣチップ１の中央部である窪み領域６と、ＩＣチップ周辺部３との段差が大きいため、ＩＣチップ周辺部３に最もＣＭＰ研磨パッドの圧力がかかる。
このため、先ず、セリアスラリーの添加剤（カルボキシル基）の濃度を約５％と高めて、ＣＭＰを行う。これにより、チップ中央部の窪み領域６の層間膜を残した状態で、ＩＣチップ周辺部３上の層間膜が除去され、ＩＣチップ周辺部３の基板表面を露出させることができる。
次に、セリアスラリーの添加剤の濃度を約１％未満とし、ＳｉＯとＳｉとの選択比を高めた状態でＣＭＰを行う。これにより、ＩＣチップ周辺部３の基板表面は研磨されずに、ＩＣチップ１の中央部である窪み領域６の層間膜の平坦化を行うことができる。
次に、窪み領域６の側壁である窪み側壁７に勾配を形成したＩＣチップ１の断面形状を図２に示す。
このように、窪み側壁７に勾配を形成することで、例えば、ＩＣチップ１上にレジスト膜をフォトリソグラフィーなどにより形成する場合、レジスト膜厚の均一性を向上させることができる。
この窪み側壁７に勾配を形成する方法について、図３（ａ）ないし（ｅ）を用い説明する。図３（ａ）ないし（ｅ）は、窪み領域６とＩＣチップ周辺部３との境界部分を拡大した図である。
図３（ａ）に示すように、＜１００＞Ｓｉ基板２上に、酸化膜１１を形成する。本実施の形態では、酸化膜１１をＳｉ基板２上に１μｍ形成する。
Ｓｉ基板２の中央部であるＩＣ形成領域４には、フォトリソグラフィーなどにより、酸化膜１１の開口パターンを形成する。この開口パターンは、ＩＣ形成領域４に、一定間隔で（１１０）面に平行または垂直方向にストライプ状に形成される。
次に、図３（ｂ）に示すように、酸化膜１１をマスクとしてＳｉ基板２をエッチングすることにより、Ｓｉ基板２に溝１２を形成する。この溝１２は、その溝側壁が基板面に対して垂直な溝となる。
この時、エッチング方法としては、ドライエッチングによる異方性エッチングを行うことが好ましい。ドライエッチングによる異方性エッチングを行うことで、エッチング量を調節することが容易となり、任意の深さの溝１２を形成することができる。
次に、ＫＯＨ等のアルカリ溶液にてＳｉ基板２に対し異方性エッチングを行う。これにより、図３（ｂ）に示すような垂直溝の形状は、上記エッチングを受けて、＜１１１＞面で形成される菱形に形成される。すなわち、溝の長手軸に対する垂直断面が菱形となる菱形溝に形成される。前述の酸化膜１１開口パターンの短辺方向の寸法は、形成した菱形溝が隣接する溝と重なるように設定される。
ここで、菱形溝の短対角線長Ａは次式により得られる。
Ａ＝Ｄ/tanθ＋Ｗ
Ｄ：ドライエッチングによる異方性エッチングで形成したＳｉ溝の深さ
Ｗ：ドライエッチングによる異方性エッチングで形成したＳｉ溝の幅
θ：＜１１１＞面の角度 ５４.７°
例えば、ＩＣ形成領域４とＩＣチップ周辺部３との段差、すなわち、窪み深さＨを１０μｍ形成しようとする場合は、酸化膜１１開口パターンは、長辺をＩＣ形成領域４相当とし、短辺７μｍを間隔７μｍで形成すればよい。このような開口パターンを公知の半導体技術を用いて酸化膜１１に形成後、ドライエッチングによる異方性エッチングで深さ１０μｍの溝１２を形成する。
この溝１２をさらにＫＯＨによる異方性エッチングによって菱形溝に形成すると、該菱形溝同士が重なり合うことで、チップ中央部の菱形溝の上半分に位置したＳｉ基板２はＳｉ基板２上の酸化膜１１共々除去され、菱形溝の下半分に位置したＳｉ基板２が鋸の刃状に形成される。これにより、図３（ｃ）に示すように、ＩＣ形成領域４には、鋸の刃状の溝１３が形成される。
次に、図３（ｄ）に示すように、窪みの底面が平坦になるまで、ＫＯＨによりエッチングを行う。
この後、マスク材の酸化膜１１を除去し、Ｓｉ基板２全面をドライエッチングによる異方性エッチングを行う。これにより、図３（ｄ）に示す窪み側壁のオーバーハング部分が除去される。この除去される窪み側壁のオーバーハング部分は図３（ｂ）に示す溝１２の深さの１／２である。
このように、窪み側壁のオーバーハング部分が除去されることにより、図３（ｅ）に示すような窪み領域６の側壁に勾配をもった窪み側壁７が形成される。
また、ＩＣ形成領域４であるこの得られた窪み領域６に、ＩＣ集積回路などを形成する方法としては、公知の半導体プロセス技術を用いることができる。
次に、Ｓｉ基板２と、実装基板２１とを電気的に接続する方法について説明する。
図４（ａ）に示すように、実装基板２１上に、接合材料としてのダイボンド材２５を介して、窪み領域６が形成されたＳｉ基板２が形成されている。さらに、窪み領域６には電気信号の入出力端子であるＩＣ端子部２０が形成されており、ＩＣ端子部２０と、実装基板２１上に形成されている実装基板端子部２２とは、一般的にワイヤーボンドと呼ばれるＡｕボール２４およびＡｕワイヤー２３を介して、電気的に接続されている。
ＩＣ形成領域４の窪み領域６の底面部にワイヤーボンディグを行うことで、ＩＣチップ周辺部３にワイヤーボンディグを行った場合と比較し、Ａｕワイヤー２３のループ高さを少なくとも窪み深さＨの段差分低減することができる。さらに、ＩＣ端子部２０と実装基板端子部との距離を離すことができるため、Ａｕワイヤー２３の曲率を小さくすることができ、Ａｕワイヤー２３のループ高さを窪み深さＨ以上に低減できる。
これにより、樹脂等でモールドする際、樹脂厚を薄くすることができるため、ＩＣチップ１のパッケージの高さを抑えることができる。
また、図４（ｂ）に示すように、ＩＣ端子部２０およびＡｕボール２４を窪み側壁７に設けることも可能であり、また、図４（ｃ）に示すように、ＩＣ端子部２０およびＡｕボール２４をＩＣチップ周辺部３に設けてもよい。これにより、ＩＣチップ面積の縮小が図れ、ウエハ上のチップ採り数を増やすことができる。
ＩＣチップ周辺部３にＩＣ端子部２０を設ける方法としては、印刷技術、またはフォトリソグラフィー等によりパターン形成を行うことができる。
また、ＩＣ端子部２０と実装基板端子部２２とを電気的に接続する方法としては上記ワイヤーボンディング以外にフリップチップボンディングでも可能である。
次に、図１および図２における窪み領域６を設けることにより、ＩＣチップ１の強度が増すことについて、図５を用い説明する。
図５に示すのは、図１および図２における窪み領域６と、ＩＣチップ１の強度との関係を表すグラフであり、ＩＣチップ１の３点曲げにより約５０μｍ厚のＩＣチップ１の抗折強度を測定したものである。
図５より、図１および図２におけるＩＣチップ１の中央部に窪み領域６を設けることで、ＩＣチップ１の強度が増し、さらに、窪み領域６とＩＣチップ周辺部３の段差が大きい程、ＩＣチップ１の強度が増すことが分かる。
〔実施の形態２〕
次に、第２の実施の形態として、ＩＣチップ周辺部３に補強部１６を形成することにより、ＩＣチップ１表面の中央部に窪み領域６を設ける方法について説明する。図６に示すのは、Ｓｉ基板２のＩＣチップ周辺部３に補強部１６を形成することによりＩＣチップ１が断面凹形状に形成されたＩＣチップ１の断面図である。
Ｓｉ基板２の中央部表面であるＩＣ形成領域４にＩＣ集積回路を形成する。この時ＩＣ集積回路の形成方法としては、公知の半導体プロセス技術を用いることができる。
このＩＣ集積回路形成中にＩＣチップ周辺部３に補強部１６を形成することで、ＩＣ形成領域４に窪みを形成することができる。
例えば、ＩＣチップ１上に成膜した酸化膜やＣＶＤ膜等の非金属膜、およびＡｌ等の金属膜のパターン形成などを用いることにより、非金属膜や金属膜の補強部１６を形成することが可能である。
なお、プロセスの複雑化を避けるためには、補強部１６はＩＣ形成工程の後工程で形成することが望ましい。
次に、ＩＣ集積回路形成後にＳｉ基板２に補強部１６を形成し、ＩＣ形成領域４に窪みを形成する方法について図７（ａ）〜（ｃ）を用いて説明する。
図７（ａ）に示すように、Ｓｉ基板２に接着性を備えている樹脂シート１７を貼り付ける。樹脂シート１７には光硬化性接着材としてアクリル系樹脂が含まれている。
次に、図７（ｂ）に示すように、フォトリソグラフィーにて露光を行う。フォトマスク１８を透過した光１９により、樹脂シート１７が感光する。この樹脂シート１７の感光したエリアが硬化し、補強部１６が形成される。
次に、図７（ｃ）に示すように、現像を行うことにより、樹脂シート１７の硬化したエリアである補強部１６以外の部分は除去される。
このように、ＩＣチップ周辺部３に補強部１６が形成されたＩＣチップ１を作成することができる。
なお、樹脂シート１７をＳｉ基板２に貼り付ける以外にも、溶液状の樹脂をＳｉ基板２に塗布し、この後、印刷技術や、フォトリソグラフィー等でパターン形成することにより、補強部１６をＩＣチップ周辺部３に形成することもできる。
また、補強部１６の材質としては、セラミック、ガラス、Ｓｉまたは４２アロイ等の金属等を用いることができる。これらの材質から構成される補強部１６をＩＣチップ周辺部３に貼り付けることにより、ＩＣチップ１表面の中央部に窪み領域６を設けてもよい。
また、本実施の形態におけるＩＣチップ１を積層することにより、積層モジュールを構成することも可能である。
その際、窪み領域６が形成されたＩＣチップ１をそれぞれ積層することも可能であるが、例えば、図８に示すように、窪み領域６が形成されたＩＣチップ１上に、窪み領域６が形成されていないＩＣチップ２６を積層することも可能である。
すなわち、少なくとも最下層にＩＣチップ１を適用することにより、上層に積層するＩＣチップ２６にワイヤーボンディングを行う際の衝撃により、下層のＩＣチップ１の割れ、欠けを低減することができ、ＩＣチップ１及びＩＣチップ２６の厚みが極薄となっても積層モジュールの強度低下を防ぐことができる。
また、ＩＣチップ１の中央部の窪み領域６と、ＩＣチップ周辺部３との段差が、ＩＣチップ１の窪み領域６上に積層されたＩＣチップ２６の高さより低ければ、積層モジュール内でのＩＣチップ１の厚みは、実質的に窪み領域６の厚みとなり、積層モジュール全体の高さを低く抑えることができる。
この積層モジュールを樹脂でモールドすることで電化製品等に組み込まれることが可能なＩＣチップが完成する。
以上説明してきたように、本実施の形態の半導体装置を、ＩＣチップ１の厚みが５０μｍ以下と極薄である半導体装置の積層モジュールに用いることにより、ＩＣチップ１の強度低下を防ぐことができる。
なお、今回開示された実施の形態はすべての点で例示であって限定的なものではない。
本実施の形態の発明は、特許請求の範囲に示した範囲で種々の変更が可能である。また、上記限定を組み合わせることにより、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
本発明によれば、ＩＣチップの積層モジュールや、ＩＣカードなどで、ＩＣチップ厚みが極薄化が要求されるデバイスに利用することができるだけでなく、各種半導体チップおよび半導体装置の製造分野に広く利用することができる。
本発明における半導体チップの断面図である。 本発明における窪み側壁に勾配を有する半導体チップの断面図である。 図３（ａ）〜（ｅ）は、本発明における半導体チップの製造方法の一例を示す断面図である。 図４（ａ）〜（ｃ）は、本発明における半導体装置の電気信号の入出力端子形成例を示す断面図である。 本発明における半導体装置の窪み領域厚と非窪み領域厚の比に対するＩＣチップ強度を示すグラフである。 本発明における半導体装置の他の実施の形態により形成されたの半導体装置の断面図である。 図７（ａ）〜（ｃ）は、本発明における半導体装置製造方法の他の実施の形態を示す断面図である。 本発明におけるＩＣチップを積層した積層モジュールの断面図である。 従来技術の半導体装置の断面図である。
符号の説明
１ ＩＣチップ（半導体チップ）
２ Ｓｉ基板（ＩＣチップ基材）
３ ＩＣチップ周辺部
４ ＩＣ形成領域（回路形成領域）
６ 窪み領域（窪み）
７ 窪み側壁
１１ 酸化膜
１２ 溝
１３ 菱形溝
１６ 補強部
１７ 樹脂シート
１８ フォトマスク
１９ 光
２０ ＩＣ端子部（電気信号の入出力端子）
２１ 実装基板
２２ 実装基板端子部
２３ Ａｕワイヤー
２４ Ａｕボール
２５ ダイボンド材
２６ ＩＣチップ
１００ ＩＣチップ
Ｈ 窪み深さ

Claims (9)

  1. 半導体基板の一方の面を回路形成面とする半導体チップにおいて、
    上記回路形成面に窪み領域を有し、該窪み領域内に回路形成領域が設けられていることを特徴とする半導体チップ。
  2. 上記窪み領域の側壁は勾配を有することを特徴とする請求項１に記載の半導体チップ。
  3. 上記窪み領域の底面部に電気信号の入出力端子部が形成されていることを特徴とする請求項１に記載の半導体チップ。
  4. 上記窪み領域の側壁部に電気信号の入出力端子部が形成されていることを特徴とする請求項１に記載の半導体チップ。
  5. 上記回路形成面における上記窪み領域外に電気信号の入出力端子部が形成されていることを特徴とする請求項１に記載の半導体チップ。
  6. 請求項１ないし５の何れかに記載の半導体チップと実装基板とが電気的に接続されることにより構成されることを特徴とする半導体装置。
  7. 実装基板上に半導体チップが複数積層された半導体装置であって、
    少なくとも最下層の半導体チップが上記請求項１ないし５の何れかに記載の半導体チップであることを特徴とする半導体装置。
  8. 半導体基板の一方の面を回路形成面とする半導体チップの製造方法において、
    上記半導体基板の一部を除去し、該半導体基板の一方の面に窪み領域を形成した後、該窪み領域内に回路を形成することを特徴とする半導体チップの製造方法。
  9. 半導体基板の一方の面を回路形成面とする半導体チップの製造方法において、
    上記半導体基板の一方の面に回路を形成する過程、または回路を形成した後において、該回路の周辺に補強部を形成することを特徴とする半導体チップの製造方法。
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