KR101138599B1 - 실장 구조체 - Google Patents

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고소 마쓰노
히데노리 미야카와
시게아키 사카타니
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파나소닉 주식회사
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Abstract

플럭스의 확산을 억제하여, 언더필에 의한 회로 기판과 전자 부품 사이의 접속 강도를 확보하고, 랜드와 단자 사이의 안정된 전기적 접속을 실현할 수 있는 실장 구조체를 제공한다. 실장 구조체는 평판 형상의 전자 부품과 회로 기판으로 구성되고, 상기 전자 부품의 아랫면에 설치된 복수의 랜드와, 상기 복수의 랜드에 대응하여 상기 회로 기판의 실장면에 설치된 복수의 단자가, 각각 땜납에 의해 접합되어 있다. 또한 상기 회로 기판은, 상기 복수의 단자의 적어도 1개의 근방에, 상기 땜납으로부터 분리한 플럭스를 수용하는 수단을 구비하고 있다.

Description

실장 구조체{MOUNTING STRUCTURE}
본 발명은, 회로 기판의 실장면에 반도체 소자 등의 전자 부품이 부착된 실장 구조체에 관한 것으로, 더 상세하게는, 땜납에 의한 접합부를 보강하기 위해서, 회로 기판과 전자 부품의 빈틈에 언더필(underfill)이 충전된 실장 구조체에 관한 것이다.
근래에, 전자기기의 다기능화, 소형화 및 경량화가 진행되고 있다. 그 중에서도, 휴대전화, 디지털 카메라를 대표로 하는 모바일 용도의 전자기기는, 사람이 몸에 지니고 다니기 때문에, 소형화/경량화/박형화의 요구가 강하다. 이러한 요구에 대응하는 실장 기술로서, 반도체 소자 등의 주요한 전자 부품을 다층의 회로 기판상에 실장한 실장 구조체(이하, '전자 모듈'이라고도 한다)가 개발되고 있다.
대표적인 실장 구조체로서, 반도체 패키지의 하나인 LGA(랜드ㆍ그리드ㆍ어레이) 패키지를 다층의 회로 기판상에 실장한 것을 들 수 있다. LGA 패키지는, 반도체 칩을 고정한 인터보더 기판의 아랫면에 랜드로 불리는 평면 전극을 매트릭스 형상으로 배치한 것이다.
도 11에, 평판 형상의 LGA 패키지가 회로 기판의 실장면에 부착된 종래의 실 장 구조체(MSp)의 외관을 도시한다. 또한 도 12에, 도 11의 ⅩⅡ-ⅩⅡ선을 따라서 절단한 종래의 실장 구조체(MSp)의 단면의 일부를 도시한다. 회로 기판(1p)과 LGA 패키지(2)의 빈틈에는, 땜납에 의한 접속을 보강하기 위해 언더필이 충전되는데, 도 11 및 도 12는, 언더필이 충전되기 전의 상태를 도시하고 있다.
LGA 패키지(2)의 아래쪽의 면에는 랜드(21)가 매트릭스 형상으로 형성되어 있다. 또한 회로 기판(1p)의 실장면(Sm)에는, LGA 패키지(2)의 랜드(21)에 대응한 매트릭스 형상의 단자(11)와, 그 단자(11)에 접속된 배선 패턴(도시하지 않음)이 형성되어 있다. 도시하지 않지만, 회로 기판(1p)의 내부에는, 스루홀을 포함한 입체적인 다층의 배선이 형성되어 있다.
다음에, 종래의 실장 구조체(MSp)의 제조 공정에 대하여 간단하게 설명한다. 먼저 회로 기판(1p)의 단자(11)상에, 스크린 인쇄 등에 의해 플럭스를 포함한 땜납 페이스트를 도포한다. 다음에, 랜드(21)가 형성된 면을 아래로 하여, LGA 패키지(2)를 회로 기판(1p)상에 얹어 놓는다.
이 상태에서는, 각각 소정의 피치로 설치된 회로 기판(1p)의 단자(11)와 LGA 패키지(2)의 랜드(21)가, 땜납 페이스트를 사이에 두고 대향하는 상태에서 위치 결정되고 있다. 그 후 리플로우 오븐에 의해 땜납 페이스트를 가열하여, 단자(11)와 랜드(21)를 땜납(3)으로 접합한다.
다음에, 이렇게 해서 접속된 회로 기판(1p)과 LGA 패키지(2)의 빈틈에 언더필을 충전한다. 도 11에 도시한 바와 같이, 언더필(4)의 용액을 회로 기판(1p)과 LGA 패키지(2)의 경계에 적하하면, 모세관 현상에 의해서 언더필(4)이 회로 기 판(1p)과 LGA 패키지(2)의 사이에 침투하여, 땜납 접합부(3)를 제외한 빈틈에 충전된다.
그 후, 언더필(4)을 가열 경화하여, 회로 기판(1p)과 LGA 패키지(2)의 땜납에 의한 접속을 보강한다. 이렇게 해서 실장 구조체(MSp)가 완성된다.
상술한 종래의 실장 구조체(MSp)에 있어서, LGA 패키지(2)와 회로 기판(1p)의 빈틈에 언더필(4)을 충전할 때에, 땜납 접합부(3)로부터 스며 나온 플럭스의 잔사에 의해서 언더필(4)의 침투가 방해되고, 회로 기판(1p)과 LGA 패키지(2)의 사이의 접속 강도를 충분히 확보할 수 없는 경우가 있다.
즉, 회로 기판(1p)과 LGA 패키지(2)의 사이의 간격(스탠드 오프)이 100㎛ 정도로 극히 작기 때문에, 리플로우 처리시에, 땜납 페이스트로부터 스며 나온 액상의 플럭스가 모세관 현상에 의해서 단자(11) 근방의 빈틈으로 확산하여, 인접한 단자(11) 사이에 채워지는 경우가 있다. 회로 기판(1p)의 실장면(Sm)상에 확대된 플럭스는, 용매가 증발하는 것에 의해 고형분이 플럭스 잔사로서 남는다. 이렇게 해서 회로 기판(1p)과 LGA 패키지(2)의 빈틈에 남은 플럭스 잔사에 의해, 언더필(4)에 의한 회로 기판(1p)과 LGA 패키지(2)의 접속이 방해된다.
이하에서는, 도 13을 참조하여, 실장 구조체(MSp)의 리플로우 처리시의 플럭스(5) 상태에 대하여 구체적으로 설명한다. 도 13의 (A)～(E)는, 도 12와 마찬가지로 실장 구조체(MSp)의 단면의 부분 확대도이고, 각각 리플로우 처리에 의한 납땜 공정의 진행에 대응한 상태를 도시하고 있다.
플럭스 내의 용매는 최종적으로 증발하여, 회로 기판(1p) 상에는 플럭스 잔 사만이 남는다. 통상적으로, 용매로는 알코올류가 이용되지만, 그 함유량은 수%이기 때문에, 용매의 증발전과 증발후에 플럭스의 형상은 거의 변화하지 않는다. 이후, 액체 상태를 플럭스(5), 용매가 증발한 고체 상태를 플럭스 잔사(5d)로 표시하여 구별한다.
땜납의 용융 온도까지 온도가 상승되면, 도 13의 (A)에 도시한 바와 같이, 온도 상승에 따라 땜납 접합부(3)로부터 분리한 플럭스(5)가 스며 나온다. 스며 나온 플럭스(5)의 양이 적은 경우는, 땜납 접합부(3)의 표면으로 전달되어 회로 기판 (1p)상의 단자(11)에 도달하지만, 회로 기판(1p)에는 도달하지 않는다.
땜납 접합부(3)로부터 스며 나온 플럭스(5)의 양이 많은 경우에는, 도 13의 (B)에 도시한 바와 같이, 플럭스(5)는 회로 기판(1p)에 도달하고, 단자(11)의 주위로 확산한다.
서로 인접한 땜납 접합부(3)로부터 스며 나온 플럭스(5)는, 마침내 회로 기판(1p)상에서 연결되어, 도 13의 (C)에 도시한 바와 같이 회로 기판(1p)의 표면을 부분적으로 덮어, 일종의 피막 상태가 된다.
땜납 접합부(3)로부터 플럭스(5)가 더 스며 나오면, 도 13의 (D)에 도시한 바와 같이, 피막은 그 면적이 넓어지면서 두께가 증가한다. 그리고 서로 인접한 땜납 접합부(3)의 사이에서 부풀어 오른다.
피막은 두께가 계속 증가하여, 이윽고 도 13의 (E)에 도시한 바와 같이, 국부적으로 LGA 패키지(2)와 회로 기판(1p)의 사이에 가득 찬다.
리플로우 처리가 완료한 시점에서는, 땜납 접합부(3)의 주위에, 플럭스(5)가 도 13A～도 13E의 어느 하나에 도시한 상태로 남아 있다. 이후, 도 13의 (A)～(E)의 각각의 플럭스 상태를, 도면의 오른쪽에 도시한 바와 같이, FR1, FR2, FR3, FR4, 및 FR5로 구별하여 표시한다.
상술한 바와 같이, 언더필(4)의 충전 전의 실장 구조체(MSp)의 내부에는, FR 1～FR5의 어느 하나의 상태의 플럭스 잔사(5d)가 존재하고 있다. 이하에, 플럭스 잔사(5d) 상태 FR1～FR5의 각각에 대하여, 언더필(4)에 의한 실장 구조체(MSp)의 보강 효과를 간단하게 설명한다.
FR1의 경우(도 13의 (A) 참조), 플럭스 잔사(5d)는 단자(11)에서 머무르고, 회로 기판(1p)에 도달하지 않기 때문에, 언더필(4)에 의해서 회로 기판(1p)과 LGA 패키지(2)가 완전하게 접착된다. 언더필(4)이 더 경화한 후에는, 땜납 접합부(3)의 표면에 밀착하여 땜납 접합부(3)의 형상을 유지한다. 이 경우, 언더필(4)에 의한 실장 구조체(MSp)의 보강 효과는 제일 크다.
FR2의 경우(도 13의 (B) 참조), 플럭스 잔사(5d)는 단자(11)로부터 회로 기판(1p)상에 흘러 나와 있지만, 서로 인접한 땜납 접합부(3)(단자(11))의 사이에는 플럭스 잔사(5d)가 존재하지 않는 영역이 존재한다. 이 경우, 언더필(4)은, 회로 기판(1p)과는 부분적으로 밖에 접착할 수 없지만, LGA 패키지(2)와는 완전하게 접착할 수 있고, 또한 땜납 접합부(3)의 형상 유지 기능도 실현된다. 따라서, FR2의 경우, FR1의 경우에 비해서는 떨어지지만, 회로 기판(1p)과 LGA 패키지(2)는 비교적 강고하게 접착된다. 따라서, 언더필(4)에 의한 실장 구조체(MSp)의 보강 효과는, FR1의 경우 다음으로 크다.
FR3의 경우(도 13의 (C) 참조), 회로 기판(1p)의 표면은 피막상태의 플럭스 잔사(5d)에 의해서 덮인다. 따라서, 언더필(4)은 LGA 패키지(2)에는 접착할 수 있지만, 회로 기판(1p)과는 접착할 수 없다. 언더필(4)에 의한 땜납 접합부(3)의 형상 유지 기능 자체는 유효하다. 그러나, 언더필(4)이 회로 기판(1p)에 접착되어 있지 않기 때문에, 언더필(4)에 의한 실장 구조체(MSp)의 보강 효과는, FR2의 경우의 다음이지만, 유효하다고는 말하기 어렵다.
FR4의 경우(도 13의 (D) 참조), FR3의 경우와 동일하지만, 언더필(4)에 의한 땜납 접합부(3)의 형상 유지 기능도 실현할 수 없다. 따라서, 언더필(4)에 의한 실장 구조체(MSp)의 보강 효과는 FR3의 경우보다 떨어진다.
FR5의 경우(도 13의 (E) 참조), 회로 기판(1p)과 LGA 패키지(2)의 사이의 빈틈은, 플럭스 잔사(5d)에 의해서 완전히 채워져 있으므로, 언더필(4)은 진입할 수 없다. 즉, 회로 기판(1p) 및 LGA 패키지(2)는 언더필(4)에 의해서 접착되는 경우는 없다. 따라서, 언더필(4)에 의한 실장 구조체(MSp)의 보강 효과는 없다.
도 14에, 플럭스 잔사(5d)가 FR1～FR5의 어느 하나인 상태에서 언더필(4)이 침투하고, 경화된 실장 구조체(MSp)의 일례를 나타낸다. 동일 도면은, 도 11에 도시한 실장 구조체(MSp)로부터 LGA 패키지(2)를 떼어내어, 화살표 A방향에서 본 상태를 나타내고 있다. 일부의 단자(11)에서는 배선이 인출되어 있지만, 도 14에서는, 보기 쉽게 하는 것을 고려하여 배선을 생략하고 있다.
본 예에서는, 플럭스 잔사(5d)는, 회로 기판(1p)의 실장면(Sm)상의 3개 영역 (R1,R2,R3)에 확산하고 있다. 플럭스 확산 영역 R1은 10개의 땜납 접합부(3)(단자 (11))의 주위로 확산하고, 플럭스 확산 영역 R2 및 R3은 각각 3개의 땜납 접합부 (3)(단자(11))의 주위로 확산하고 있다.
도 15에, 도 14에 도시한, 언더필(4)이 충전 경화가 끝난 실장 구조체(MSp)를 XV-XV선을 따라서 절단한 단면을 도시한다. 도 15에 있어서, 좌단에 도시한 플럭스 확산 영역 R1으로부터 벗어난 영역은, 플럭스 잔사(5d)가 FR1 상태에 있는 영역, 즉 단자(11) 위를 제외하고 플럭스 잔사(5d)가 존재하지 않는 영역이다. 따라서, 회로 기판(1p) 및 LGA 패키지(2)는 언더필(4)에 의해서 접착되고, 또한 땜납 접합부(3)는 언더필(4)에 의해서 형상이 유지되고 있다. 이러한 영역을 플럭스 잔사 영역 P(FR1)라고 한다.
플럭스 확산 영역 R1의 단부에 위치하는 땜납 접합부(3)의 주위에는, FR2 상태의 플럭스 잔사(5d)가 확산한다. 즉, 플럭스 잔사(5d)의 부분적인 피막이 형성된다. 언더필(4)은 회로 기판(1p)에 부분적으로 접착하고, LGA 패키지(2)에는 완전하게 접착하며, 또한 땜납 접합부(3)의 형상을 유지하고 있다. 이러한 영역을 플럭스 잔사 영역 P(FR2)라고 한다.
플럭스 확산 영역 R1의 단부에 위치하는 땜납 접합부(3)와 인접하는 땜납 접합부(3)의 사이에는, FR3 상태의 플럭스 잔사(5d)가 확산한다. 즉, 회로 기판(1p)은 플럭스 잔사(5d)의 비교적 얇은 피막에 의해서 완전하게 덮여 있다. 언더필(4)은 LGA 패키지(2)와는 완전하게 접착하지만, 회로 기판(1p)과 접착할 수 없다. 언더필(4)은 땜납 접합부(3)의 형상을 유지한다. 이러한 영역을 플럭스 잔사 영역 P (FR3)라고 한다.
플럭스 확산 영역 R1의 중심부에 위치하는 땜납 접합부(3)와 인접하는 땜납 접합부(3)의 사이에는, FR4 상태의 플럭스 잔사(5d)가 확산한다. 즉, 회로 기판 (1p)은 플럭스 잔사(5d)의 비교적 두꺼운 피막에 의해서 덮여 있다. 언더필(4)은 LGA 패키지(2)와는 완전하게 접착하고 있지만, 회로 기판(1p)과 접착되어 있지 않다. 언더필(4)은, 부분적으로 밖에 땜납 접합부(3)의 형상을 유지할 수 없다. 이러한 영역을 플럭스 잔사 영역 P(FR4)라고 한다.
플럭스 확산 영역 R1의 중심부에 위치하는 인접하는 땜납 접합부(3)의 사이에는, FR5 상태의 플럭스 잔사(5d)가 확산한다. 즉, 회로 기판(1p)과 LGA 패키지 (2)의 사이의 공간은 플럭스 잔사(5d)에 의해서 채워져 있다. 따라서, 언더필(4)은 회로 기판(1p) 및 LGA 패키지(2)와 접착할 수 없고, 또한 땜납 접합부(3)의 형상을 유지할 수도 없다. 이러한 영역을 플럭스 잔사 영역 P(FR5)라고 한다.
회로 기판(1p) 상에, 영역 P(FR5)와 같이 플럭스 잔사로 막혀진 개소가 점재하면, 언더필(4)이 모세관 현상에 의해서 침투할 때, 플럭스 잔사로 막혀진 개소를 피하도록 하여 복수의 방향으로 진행한다. 그 결과, 도 14의 예에서는 도시되어 있지 않지만, 장소에 따라서는 공기를 빈틈에 가두어 기포를 생성한다. 갇힌 공기(기포)는 언더필(4)의 가열 경화시에 팽창하고, 언더필(4)을 더 배제하여, 결과적으로 언더필(4)과 회로 기판(1p)이나 LGA 패키지(2)의 접촉 면적을 좁히게 되어, 충분한 접속 강도를 확보할 수 없게 된다.
상술한 바와 같이, 땜납으로부터 분리된 플럭스 잔사(5d)가 회로 기판(1p)의 단자(11) 사이에 존재하는 경우, 플럭스 잔사(5d)에 의해서 언더필(4)의 충전이 방 해되고, 회로 기판(1p)과 LGA 패키지(2) 사이의 충분한 접속 강도를 확보할 수 없게 된다. 또한 언더필(4)에 의한 땜납 접합부(3)의 형상 유지 기능도 충분히 발휘할 수 없게 된다.
상술한 문제점을 해결하는 방법으로서, 리플로우 처리에 의한 납땜 공정이 종료한 후에, 실장 구조체(MSp)를 세정하여 플럭스 잔사를 제거하는 것이 고려된다. 그러나, 플럭스 잔사의 세정은 제조 공정을 복잡하게 하고, 또한 플럭스 잔사의 세정으로 발생하는 물질은 환경오염의 원인이 된다. 그 때문에, 플럭스 잔사를 세정하지 않고 납땜을 행하는 것이 바람직하다.
플럭스 잔사를 세정하지 않은 채로, 회로 기판과 패키지의 사이에 언더필을 충전하고, 게다가 충분한 접속 강도를 확보하는 수단으로서, 회로 기판을 관통하는 통기구멍을 형성하는 것이 제안되어 있다(일본 특허공개공보 2006-294835호 참조).
그러나, 땜납으로부터 분리된 플럭스는 액체이고, 플럭스원(땜납 접합부)으로부터 통기구멍까지의 사이를 액상의 플럭스가 이동한다. 즉 회로 기판상을 플럭스가 확산하고, 통과한 흔적으로 플럭스 잔사가 남는다.
또한 플럭스 잔사의 잔류를 억제하기 위해서는, 통기구멍의 수를 많게 하고, 통기구멍의 지름을 더 크게 할 필요가 있다. 그러나, 액상 플럭스의 배출을 촉진할 수 있다고 해도, 언더필의 충전 공정에 있어서, 통기구멍으로부터 언더필이 외부로 배출되게 된다. 그 결과, 회로 기판과 전자 부품의 접속 강도를 보강하는 데에 충분한 양의 언더필을 확보할 수 없게 될 우려가 있다.
따라서 본 발명은, 회로 기판과 전자 부품의 사이의 언더필에 의한 접속 강도를 확보하고, 나아가서는 랜드와 단자 사이의 안정된 전기적 접속을 실현할 수 있는 실장 구조체를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 관한 실장 구조체는,
회로 기판의 실장면에 평판 형상의 전자 부품이 장착된 실장 구조체로서,
상기 전자 부품의 아랫면에 설치된 복수의 랜드와, 상기 복수의 랜드에 대응하여 상기 회로 기판의 실장면에 설치된 복수의 단자가, 각각 땜납에 의해 접합되고,
또한 상기 회로 기판에는, 상기 복수의 단자의 적어도 1개의 근방에, 상기 땜납으로부터 분리된 플럭스를 수용하는 플럭스 수용수단이 설치되어 있다.
본 발명에 관한 실장 구조체는, 리플로우 처리시에, 땜납으로부터 스며 나온 플럭스가 회로 기판의 실장면 위를 확산하는 것을 억제할 수 있다. 결과적으로, 회로 기판과 전자 부품의 사이의 언더필에 의한 충분한 접속 강도를 확보할 수 있다.
본 발명의 실시형태에 관한 실장 구조체의 각각에 대하여 상술하기 전에, 본 발명에 관한 실장 구조체의 특징에 대하여 설명한다. 본 발명의 실장 구조체는, 회로 기판을 제외하고 상술한 종래의 실장 구조체와 동일한 구성을 가지고 있다. 본 발명의 회로 기판에는, 종래의 회로 기판이 갖지 않는, 리플로우 처리시에 땜납으로부터 분리되는 플럭스를 수납하는 수단이 설치되어 있다.
동일 수단에 의해, 회로 기판의 실장면과 전자 부품의 아랫면과의 빈틈에 플럭스가 확산되는 것이 억제된다. 그 결과, 회로 기판의 실장면, 및 LGA 패키지의 아랫면에 대한 언더필의 접촉 면적을 확보할 수 있다. 이에 따라, 회로 기판과 전자 부품의 사이의 접속 강도를 보강한다고 하는 언더필의 기능이 충분히 발휘된다.
이하에서는, 도면을 참조하여, 실시형태의 각각에 대하여 상술한다. 도면중에서, 종래의 실장 구조체와 동일한 기능을 가진 부재에는 동일한 부호를 부여하여 설명을 생략한다.
(실시형태 1)
도 1, 도 2 및 도 3을 참조하여, 본 발명의 실시형태 1에 관한 실장 구조체에 대하여 설명한다. 실시형태 1에 관한 실장 구조체(MSa)는, 종래의 실장 구조체(MSp)와 마찬가지로(도 11 참조), 회로 기판(1a)의 실장면에 LGA 패키지(2)가 부착되어 있다. 도 1에, 실시형태 1에 관한 실장 구조체(MSa)의 LGA 패키지(2)를 떼어낸 상태를 도시한다. 또한 도 2에, 도 1의 Ⅱ-Ⅱ선을 따라서 절단한 실장 구조체(MSa)의 주요부 단면을 도시한다.
일부의 단자(11)로부터는 전기접속용의 배선이 인출되어 있지만, 도 1～도 3에서는, 보기쉽게 하기 위하여 배선을 생략하고 있다. 또한, 회로 기판(1a)의 내부에는, 스루홀을 포함한 입체적인 배선이 형성되어 있지만, 본 발명과는 직접적인 관계가 없기 때문에, 생략하고 있다.
매트릭스 형상으로 형성된 LGA 패키지(2)의 랜드(21)와, 마찬가지로 매트릭스 형상으로 형성된 회로 기판(1a)의 단자(11)는 땜납으로 접합되어, 땜납 접합부(3)를 형성하고 있다. 통상, 랜드의 지름은 0.3～0.6㎜, 랜드의 피치는 0.5～1㎜이다. 랜드(21)는, 예를 들면 W/Ni/Au의 적층 구조를 이루고 있으며, 패키지의 표면으로부터 순서대로, 약 10㎛ 두께의 W와 약 5㎛두께의 Ni가 적층되고, 그 표면이 약 0.6㎛두께의 Au도금으로 덮여 있다. 단자(11)은, Cu 또는 Cu에 주석, 아연, 니켈 또는 금의 도금을 실시한 것으로, 그 두께는 20～70㎛이다. 또한 땜납은 Sn을 포함한다.
도 1에 도시한 바와 같이, 회로 기판(1a)의 실장면(Sm)에는, 리플로우 처리시에 땜납 접합부(3)로부터 스며 나오고 있는 플럭스(5)를 수용하는 링형상의 홈 (12)이, 단자(11)의 주위에 형성되어 있다. 도 2에 도시한 바와 같이, 땜납 접합부 (3)의 표면으로 전달되어 단자(11)에 도달한 플럭스(5)는, 홈(12)내로 흘러들어 수용되기 때문에, 회로 기판(1a)의 실장면(Sm)상에 확산하는 것이 저지된다. 그 결과, 상술한 도 13B～도 13E에서 설명한 FR2～FR5 상태의 플럭스 잔사의 발생을 방지할 수 있다.
링형상의 홈(12)의 깊이(D1)와 폭(W1)(도 2 참조)은, 플럭스(5)의 양에 따라서 조정할 필요가 있다. 즉 링형상의 홈(12)의 용적은, 1개의 땜납 접합부(3)로부터 분리되는 플럭스(5)를 수용하고, 또한 실장면 위에 플럭스(5)가 확산하지 않을 정도의 크기로 할 필요가 있다. 폭(W1)을 너무 넓게 하면, 언더필(4)과 회로 기판 (1a)의 접촉 면적이 작아지기 때문에 바람직하지 않다. 또한 링형상 홈(12)의 깊이 (D1)을 너무 깊게 하면, 회로 기판(1a)의 기계적인 강도가 약해지기 때문에 바람직하지 않다. 통상의 사양의 LGA 패키지(2)를 회로 기판(1a)에 실장하는 경우, 링형상 홈(12)의 깊이(D1)는 5～50㎛, 폭(W1)은 50～500㎛인 것이 바람직하다.
다음으로, 실장 구조체(MSa)의 제조 방법에 대하여 설명한다. 제일 먼저 회로 기판(1a)의 제조 방법에 대하여 설명한다. 상술한 바와 같이 실장 구조체의 회로 기판에는, 일반적으로, 입체적인 배선이 내부에 형성된 다층의 회로 기판이 이용된다. 다층의 회로 기판은, 프리프레그나 동박 등을 겹쳐 쌓은 후, 드릴이나 레이저의 가공으로 비어(via)나 스루홀(through hole)을 형성하고, 레지스트로 표면을 보호함으로써 작성된다. 그러나, 회로 기판의 내부 구조는, 본 발명과는 직접적으로는 관계가 없다. 따라서 설명을 알기 쉽게 하기 위해서, 여기서는, 단층의 절연층을 가진 회로 기판을 작성하는 경우를 예로 들어 설명한다.
에폭시 수지 등의 내열성, 유전특성, 절연특성 및 가공성이 뛰어난 열경화성의 수지를 보강재인 유리 섬유에 함침시켜 프리프레그를 작성한다.
다음에, 프리프레그의 한쪽의 면에 동박을 붙인 후, 프레스기로 프리프레그의 양면을 끼운 상태로 가압 및 가열하고, 수지를 경화시킴과 동시에, 동박을 수지에 고정한다.
다음에, 포토리소그래피 및 에칭에 의해, 수지기재의 표면에 붙여진 동박을 가공하고, 단자(11)를 포함한 배선 패턴을 형성한다.
다음에, 수지 기재(基材)의 소정의 개소에 레이저광을 조사하여, 소정 깊이의 링형상의 홈을 형성한다. 이렇게 해서 배선 패턴 및 링형상 홈(12)이 형성된 회 로 기판(1a)이 완성된다.
다음에, 이렇게 해서 작성된 회로 기판(1a)의 단자(11)상에, 스크린 인쇄에 의해서 땜납 페이스트를 도포하고, 그 위에 LGA 패키지(2)를, 랜드(21)가 단자(11)에 대향하는 상태로 더 얹어 놓는다.
이렇게 해서, 회로 기판(1a)에 LGA 패키지(2)가 일시 고정된 실장 구조체 (MSa)를, 리플로우 처리함으로써, 회로 기판(1a)의 단자(11)와 LGA 패키지(2)의 랜드(21)가 땜납에 의해서 접합된다.
다음에, 회로 기판(1a)과 LGA 패키지(2)의 빈틈에 언더필(4)을 충전한다. 상술한 도 11에서 설명한 것과 마찬가지로, 언더필(4)의 용액을, 회로 기판(1a)과 LGA 패키지(2)의 경계에 적하한다. 통상적으로, 언더필(4)의 점도는 10Paㆍs 이하이다. 도포시에 언더필(4)을 섭씨 수십도까지 가열해도 좋다.
액상의 언더필(4)은, 모세관 현상에 의해서 회로 기판(1a)과 LGA 패키지(2)의 사이에 침투하여 확산된다. 이 때, 플럭스 잔사(5d)는 단자(11)의 주위에 형성된 링형상 홈(12)에 수용되어 있기 때문에, 언더필(4)의 침투가 방해되지 않는다. 회로 기판(1a)과 LGA 패키지(2)의 사이에 침투한 언더필(4)은, 그 후 가열되어 경화하고, 회로 기판(1a)과 LGA 패키지(2)를 기계적으로 접속하고, 또한 땜납 접합부 (3)의 형상을 유지하도록 기능한다. 이렇게 해서 실장 구조체(MSa)가 완성된다.
도 3에, 본 실시형태의 실장 구조체(MSa)의 변형예를 도시한다. 도 3은, 도 2의 회로 기판(1a)을 회로 기판(1b)으로 바꿔 놓은 것이다. 회로 기판(1b)에서는, 플럭스(5)를 수용하는 수단으로서 단자(11)를 둘러싸도록 링형상의 벽(13)이 설치 되어 있다. 링형상 벽(13)은 장방형의 단면을 갖도록 형성되어 있다.
링형상 벽(13)의 기능은 링형상 홈(12)의 그것과 다르지 않다. 즉, 땜납 페이스트의 가열시에, 땜납 접합부(3)로부터 분리된 플럭스(5)를 링형상 벽(13)으로 둘러싸인 부분에 수용하고, 플럭스(5)가 인접한 단자(11)의 사이에 확산하는 것을 방지한다. 링형상 벽(13)의 높이(H1)나 단자(11)와의 사이의 간격(S1)은, 링형상 홈(12)과 마찬가지로, 수용하는 플럭스의 양에 따라서 적절히 설정된다.
회로 기판(1b)의 실장면(Sm)에 벽(13)을 형성하는 방법에 대하여 간단하게 설명한다. 통상, 회로 기판(1b)의 배선 패턴은, 회로 기판(1b)의 실장면(Sm)에 붙인 동박에 포토리소그래피 처리 및 에칭 처리를 실시하는 것에 의해 형성된다. 이 때, 동박의 일부를 남기는 것에 의해, 벽(13)을 아울러 형성할 수 있다.
(실시형태 2)
도 4 및 도 5를 참조하여, 본 발명의 실시형태 2에 관한 실장 구조체에 대하여 설명한다. 도 4에, 도 1과 마찬가지로 본 실시형태에 관한 실장 구조체(MSc)의 LGA 패키지(2)를 떼어낸 상태를 도시한다. 또한 도 5에, 도 4의 V-V선을 따라서 절단한 실장 구조체(MSc)의 주요부 단면을 도시한다.
실시형태 1에서는, 플럭스 잔사(5d)를 수용하는 수단으로서, 회로 기판(1a)의 단자(11)의 주위에 형성한 링형상 홈, 혹은 회로 기판(1b)의 단자(11)의 주위에 형성한 링형상 벽(13)으로 둘러싸인 공간을 이용하고 있다.
이에 대해 본 실시형태에서는, 플럭스(5)를 수용하는 수단으로서, 서로 인접한 2개의 링형상 홈이 1개의 장방형의 홈으로 연결된 연결홈(14)을 이용하고 있다. 연결홈(14)에 있어서, 링형상 홈(12)에 상당하는 2개의 링형상 홈부(14-1)가 연결 홈부(14-2)에 의해서 접속되고 있다.
링형상 홈(12)(도 1 참조)에 다 수용할 수 없을 정도의 대량의 플럭스라도, 링형상 홈부(14-1)를 통해 연결 홈부(14-2)로 유도되어, 연결홈(14)의 전체에 수용할 수 있다. 즉, 링형상 홈부(14-1)의 용량이 링형상 홈(12)의 용량과 동일하면, 연결홈(14)의 용량은 링형상 홈(12)에 비해 연결 홈부(14-2)의 1/2만큼 크게 할 수 있다. 바꾸어 말하면, 연결 홈부(14-2)의 1/2만큼 링형상 홈부(14-1)의 용량을 작게 하고, 연결홈(14)으로서는 링형상 홈(12)과 동일한 용량으로 할 수 있다.
링형상 홈부(14-1)로부터 흘러 넘친 플럭스(5)를 이 장방형상의 연결 홈부 (14-2)에 수용함으로써, 플럭스(5)의 확산을 방지하는 효과가 높아진다. 예를 들면, 플럭스 잔사(5)의 양이 많고, 상술한 도 15에 도시한 바와 같이, 플럭스 잔사 영역 P(FR2) 및 플럭스 잔사 영역 P(FR3)가 발생해 버리는 경우라 하더라도, 플럭스(5)를 연결 홈부(14-2) 내에 가두는 것에 의해서, 이들 영역의 발생을 보다 효과적으로 방지할 수 있다.
도 6A에, 도 4의 Ⅵ-Ⅵ선을 따라서 절단한 연결 홈부(14-2)의 짧은 방향의 단면을 도시한다. 연결 홈부(14-2)는 홈벽이 회로 기판(1c)의 실장면(Sm)에 대해 대체로 직각으로 형성되어 있다. 그러나, 연결 홈부(14-2)의 홈벽은, 도 6B에 도시한 바와 같이 회로 기판(1c)의 실장면(Sm)에 대해 둔각이 되도록 형성해도 좋다.
연결홈(14)의 방향은, 특별히 한정되지 않는다. 다만, 언더필(4)의 충전을 고려하면, 연결홈(14)은, 그 장방 방향이 언더필(4)의 침투 방향으로 평행하게 되 도록 배치되는 것이 바람직하다. 이 이유에 대하여 간단하게 설명한다.
리플로우 처리 후의 실장 구조체(MSc)의 단부에 도포된 언더필(4)은, 모세관 현상에 의해서 회로 기판(1c)과 LGA 패키지(2)의 사이를 방사형상으로 침투하려고 한다(도 11 참조). 그 때, 언더필(4)은, 회로 기판(1c)상에 설치된 연결홈(14)을 우회하여 침투해야 한다. 특히, 연결 홈부(14-2)가 언더필(4)의 침투 방향에 대해 직교하는 방향으로 배치되어 있는 경우, 언더필(4)의 침투에 대해서 장해로서 작용한다.
그 결과, 회로 기판(1c)의 중앙부와 주변부에서 언더필(4)의 침투 속도에 차이가 발생하여, 다른 방향으로부터 침투하는 언더필(4)에 의해서 침투 방향의 선단부에 공기가 갇히는 경우가 있다. 공기가 갇힌 영역에서는 언더필(4)에 의한 보강 효과를 발휘할 수 없다. 따라서, 연결홈(14)을 형성하는 경우에는, 회로 기판(1) 상의 언더필(4)의 침투 속도가 장소에 따라서 크게 다르지 않도록 고려할 필요가 있다.
회로 기판(1c)의 작성에 대해서는, 실시형태 1의 회로 기판(1a)의 작성과 동일한 방법으로 작성할 수 있으므로, 설명을 생략한다.
도 7A 및 도 7B를 참조하여, 연결홈(14)의 변형예에 대하여 설명한다. 도 7A에 도시한 변형예에서는, 링형상 벽(13)(도 3 참조)에 상당하는 2개의 링형상 벽부 (15-1)가 2개의 연결벽부(15-2)로 접속되어 연결벽(15)이 구성되어 있다. 이들 벽으로 둘러싸인 공간에 플럭스(5)가 수용된다.
도 7B에 도시한 예에서는, 연결홈(14)으로부터 2개의 링형상 홈부(14-1)가 제거되고 있다. 즉, 연결 홈부(14-2)에 상당하는 사각형 홈(16)이 서로 인접한 2개의 단자(11)를 접속하도록 형성되어 있다. 사각형 홈(16)의 형상이 단순하기 때문에 제조가 용이하다. 땜납 접합부(3)로부터 분리되는 플럭스의 양이 적은 경우에는, 이러한 홈으로도, 플럭스(5)를 수용하는 수단으로서 충분한 효과를 발휘한다. 연결벽(15) 및 사각형 홈(16)의 용적은, 거기에 수용되는 플럭스(5)의 양에 따라서 적절히 설정된다.
(실시형태 3)
도 8 및 도 9를 참조하여, 본 발명의 실시형태 3에 관한 실장 구조체에 대하여 설명한다. 도 8에, 본 실시형태에 관한 실장 구조체(MSd)의 일부를 사각형상으로 잘라낸 부분의 평면도를 도시한다. 도 8에 도시한 실장 구조체(MSd)는, 도 1의 그것과 마찬가지로 LGA 패키지가 제거되어 있다. 또한 도 9에, 도 8의 IX-IX선을 따라서 절단한 실장 구조체(MSd)의 단면을 도시한다.
도 1에 도시한 실장 구조체(MSa)와 마찬가지로, LGA 패키지의 아랫면에는 매트릭스 형상으로 랜드(21)가 형성되고, 또한 회로 기판(1d)의 실장면(Sm)에도 매트릭스 형상으로 단자(11)가 형성되어 있다. 그러나 실장 구조체(MSa)와 달리, 회로 기판(1d)에 설치된 2개의 단자(11)의 사이는 배선(17a)과 접속되고, 또한 한쪽의 단자(11)에서는 배선(17b)이 연장하고 있다. 또한 단자(11), 배선(17a 및 17b)을, 간격을 두고 둘러싸도록 더미 전극(dummy electrode)(18)이 설치되어 있다. 더미 전극(18)의 표면은 솔더 레지스트막(19)으로 더 덮여 있다.
더미 전극(18)은, 회로 기판(1d)의 실장면(Sm) 중에서 단자(11), 배선(17a 및 17b)를 제외한 영역을 동박으로 덮은 것이며, 회로 기판(1d)의 강도 향상 및 고주파 특성의 개선을 목적으로 해서 설치되어 있다. 고주파 특성의 개선을 목적으로 하는 경우는, 더미 전극(18)은 접지된다. 배선(17a 및 17b)이 없는 경우에는, 더미 전극(18)은, 도 3에 도시한 링형상 벽(13)과 마찬가지로, 단자(11)를 둘러싸도록 형성된다.
솔더 레지스트막(19)은, 단자(11)를 납땜할 때에, 단자(11) 이외의 장소에 땜납이 흐르지 않도록, 동박의 표면을 수지로 덮은 것이다. 솔더 레지스트막(19)의 두께는, 통상 20～30㎛이다.
실시형태 1의 실장 구조체(MSa)에서는, 땜납으로부터 분리된 플럭스(5)를 수용하는 수단을 링형상의 홈이나 벽으로 구성하고 있었다. 이에 대해, 본 실시형태의 실장 구조체(MSd)에서는, 플럭스를 수용하는 수단을, 단자(11)를 둘러싸도록 배치된 더미 전극(18)(및 솔더 레지스트막(19))으로 구성하고 있다.
즉 본 실시형태의 실장 구조체(MSd)는, 회로 기판의 강도 향상 및 고주파 특성의 개선을 목적으로 해서 설치된 더미 전극(18)(및 솔더 레지스트막(19))을, 플럭스를 수용하는 수단과 겸용하고 있다. 리플로우 처리시에 땜납 접합부(3)로부터 분리된 플럭스(5)는, 더미 전극(18) 및 솔더 레지스트막(19)에 의해서 형성된 홈내로 흘러들어 수용되기 때문에, 플럭스가 회로 기판(1d)의 실장면(Sm)상에 확산하는 것을 저지할 수 있다.
솔더 레지스트막(19)은, 플럭스를 수용하는 수단으로서 필요불가결한 것은 아니지만, 더미 전극(18)의 표면을 일정한 두께로 덮는 것에 의해 홈의 용적이 증 가한다. 그 의미에 있어서, 솔더 레지스트막(19)은 플럭스 수용수단의 일부를 구성하고 있다.
또한 솔더 레지스트막(19)으로 덮인 회로 기판(1d)의 실장면(Sm)중에서, 배선(17a)과 더미 전극(18), 및 배선(17b)과 더미 전극(18)으로 낀 부분에도 플럭스를 수용할 수 있다. 이 부분은 솔더 레지스트막(19)에 의해 홈의 깊이가 약간 얕아지지만, 수용하는 플럭스의 양이 적으면 문제는 없다. 배선(17b)과 더미 전극(18)에 의해 형성되는 홈은, 한쪽(도 8에서는 오른쪽 단)이 개방되고 있기 때문에, 여기로부터 플럭스가 외부로 누출될 우려가 있다. 그것을 피하고 싶은 경우에는, 그 부분의 솔더 레지스트막(19)을 두껍게 하는 등의 대책이 필요하다.
회로 기판(1d)의 실장면(Sm)으로부터 솔더 레지스트막(19)의 표면까지의 높이(H2), 및 단자(11)와 솔더 레지스트막(19)의 사이의 간격(S2)은, 실시형태 1의 링형상 홈(12)과 마찬가지로, 수용하는 플럭스(5)의 양에 따라서 적절히 설정된다.
다음에, 회로 기판(1d)의 작성 방법에 대해서, 도 10을 참조하여 설명한다. 제일 먼저 배선 패턴을 형성한다. 도 10의 (A)에 도시한 바와 같이, 이형 필름(30)의 한쪽의 면에 동박을 접착한 후, 포토리소그래피 공정 및 에칭 공정을 거쳐, 단자(11)나 더미 전극(18)을 포함한 배선 패턴을 형성한다. 이형 필름(30)으로서는, 예를 들면, 폴리에틸렌테레프탈레이트나 폴리페닐렌설파이드의 필름을 이용할 수 있다.
다음에, 도 10의 (B)에 도시한 바와 같이, 미리 작성한 회로기재(31)의 실장면(Sm)에, 이형 필름(30)상에 형성된 배선 패턴(단자(11), 더미 전극(18))을 위치 결정한 후 접착한다. 그 후, 이형 필름(30)을 배선 패턴으로부터 박리한다. 회로 기재(31)의 내부에는, 스루홀을 포함한 입체적인 배선이 형성되어 있지만, 도면에서는 생략하고 있다.
다음에, 도 10의 (C)에 도시한 바와 같이, 배선 패턴(단자(11), 더미 전극 (18))이 형성된 회로 기재(31)의 실장면(Sm)에, 스크린 인쇄로 솔더 레지스트를 도포하고, 일정한 두께의 솔더 레지스트막(19)을 형성한다.
다음에, 도 10의 (D)에 도시한 바와 같이, 포토리소그래피 공정 및 에칭 공정을 거쳐, 단자(11)상에 형성된 솔더 레지스트막(19)을 제거한다.
이렇게 해서 작성된 회로 기판(1d)에, 실시형태 1에서 설명한 바와 동일한 방법으로, LGA 패키지(2)를 납땜하여, 실장 구조체(MSd)를 완성시킨다.
이와 같이 본 실시형태의 실장 구조체(MSd)는, 회로 기판의 강도 향상 및 고주파 특성의 개선을 목적으로 해서 설치된 더미 전극(18)(및 솔더 레지스트막(19))을, 플럭스를 수용하는 수단으로서 겸용하고 있으며, 회로 기판(1d)을 작성할 때에 새로운 공정을 부가할 필요가 없기 때문에, 실장 구조체(MSd)의 제조 비용을 억제하는 관점으로부터, 그 장점은 크다.
이상 설명한 바와 같이, 본 발명에 관한 실장 구조체는, 리플로우 처리시에 땜납으로부터 분리하는 플럭스를 수용하는 수단으로서, 회로 기판의 실장면에 홈이나 벽을 형성한 것으로, 기존의 실장 구조체에 간단한 구성을 부가하거나, 혹은 기존의 실장 구조체의 형상을 약간 변경하는 것만으로, 플럭스가 회로 기판의 실장면 위를 확산하는 것을 방지할 수 있다. 그 결과, 언더필에 의한 회로 기판과 전자 부 품의 충분한 접속 강도를 확보하고, 또한 언더필에 의한 땜납 접합부의 형상 유지 기능을 실현한다.
상술한 각 실시형태에서는, 전자 부품으로서 LGA 패키지를 이용하는 경우에 대하여 설명했지만, 본 발명은 이에 한정되지 않고, BGA(볼ㆍ그리드ㆍ어레이)나 CSP(칩ㆍ사이즈ㆍ패키지) 등의 다른 패키지를 이용한 전자 부품에도 적용되는 것은 물론이다.
본 발명은, 회로 기판상에 LGA, BGA, CSP등의 표면 실장형의 전자 부품이 실장된 실장 구조체에 널리 적용할 수 있다.
도 1은, 본 발명의 실시형태 1에 관한 실장 구조체로부터 전자 부품을 제거한 상태를 도시한 평면도이다.
도 2는, 도 1의 Ⅱ-Ⅱ선을 따라서 절단한 실시형태 1에 관한 실장 구조체의 주요부 단면도이다.
도 3은, 실시형태 1의 변형예에 관한 실장 구조체의 주요부 단면도이다.
도 4는, 본 발명의 실시형태 2에 관한 실장 구조체로부터 전자 부품을 제거한 상태를 도시한 평면도이다.
도 5는, 도 4의 V-V선을 따라서 절단한 실시형태 2에 관한 실장 구조체의 주요부 단면도이다.
도 6A는, 도 4의 Ⅵ-Ⅵ선을 따라서 절단한 실시형태 2에 관한 실장 구조체의 주요부 단면도이다.
도 6B는, 실시형태 2의 변형예에 관한 실장 구조체의 주요부 단면도이다.
도 7A는, 실시형태 2의 변형예에 관한 실장 구조체의 연결벽을 도시한 평면도이다.
도 7B는, 실시형태 2의 변형예에 관한 실장 구조체의 사각형 홈을 도시한 평면도이다.
도 8은, 본 발명의 실시형태 3에 관한 실장 구조체로부터 전자 부품을 제거한 상태를 도시한 주요부 평면도이다.
도 9는, 도 8의 Ⅸ-Ⅸ선으로 절단한 실시형태 3에 관한 실장 구조체의 주요 부 단면도이다.
도 10은, 실시형태 3에 관한 실장 구조체에 이용하는 회로 기판의 작성 공정을 도시한 주요부 단면도이다.
도 11은, 종래의 실장 구조체의 외관을 도시한 사시도이다.
도 12는, 도 11의 XⅡ-XⅡ선을 따라서 절단한 종래의 실장 구조체의 주요부 단면도이다.
도 13은, 도 12에 도시한 종래의 실장 구조체에 있어서의, 플럭스 잔사 상태의 설명도이다.
도 14는, 도 11의 종래의 실장 구조체로부터 전자 부품을 제거한 상태를 도시한 평면도이다.
도 15는, 도 14의 XV-XV선을 따라서 절단한 종래의 실장 구조체의 주요부 단면도이다.

Claims (16)

  1. 아랫면에 복수의 랜드가 설치된 평판 형상의 전자 부품과,
    실장면에 상기 복수의 랜드에 대응하는 복수의 단자가 설치된 회로 기판을 구비하고,
    상기 복수의 랜드와 상기 복수의 단자가, 각각 땜납에 의해 접합된 전자 모듈로서,
    상기 회로 기판은, 상기 땜납으로부터 분리된 플럭스를 수용하는 플럭스 수용수단을 더 구비하고,
    상기 플럭스 수용수단은, 상기 복수의 단자 중 1개 또는 복수개를 둘러싸도록 배치된 더미 전극이며, 상기 더미 전극은, 상기 단자 및 상기 랜드를 제외한 상기 회로 기판의 영역 전체에 마련되어 있는 전자 모듈.
  2. 제 1 항에 있어서, 상기 단자와 상기 더미 전극이 동일 공정으로 형성되는 전자 모듈.
  3. 제 1 항에 있어서, 상기 더미 전극의 표면이, 솔더 레지스트막으로 덮여 있는 전자 모듈.
  4. 제 1 항에 있어서, 상기 전자 부품의 아랫면과 상기 회로 기판의 실장면은, 그 사이에 충전된 언더필로 접속되어 있는 전자 모듈.
  5. 제 4 항에 있어서, 상기 땜납은, 그 측면 형상에 따라 경화된 상기 언더필에 의해서 고정되어 있는 전자 모듈.
  6. 평판 형상의 전자 부품으로 전자 모듈을 구성하고, 또한 실장면에, 상기 평판 형상의 전자 부품의 아랫면에 설치된 복수의 랜드의 각각에 대응하는 복수의 단자가 설치된 회로 기판으로서,
    상기 복수의 랜드와 복수의 단자와의 접합에 이용되는 땜납으로부터 분리된 플럭스를 수용하는 플럭스 수용수단을 구비하고,
    상기 플럭스 수용수단은, 상기 복수의 단자 중 1개 또는 복수개를 둘러싸도록 배치된 더미 전극이며, 상기 더미 전극은, 상기 단자 및 상기 랜드를 제외한 상기 회로 기판의 영역 전체에 마련되어 있는 회로 기판.
  7. 제 6 항에 있어서, 상기 단자와 상기 더미 전극이 동일 공정으로 형성되는 회로 기판.
  8. 제 6 항에 있어서, 상기 더미 전극의 표면이, 솔더 레지스트막으로 덮여 있는 회로 기판.
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