JP2011238662A - 電子装置、配線基板、電子装置の製造方法 - Google Patents

電子装置、配線基板、電子装置の製造方法 Download PDF

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Abstract

【課題】電子部品が配線基板に表面実装される構成において、電子部品の電極と配線基板のランドとの接続信頼性を向上できる電子装置、配線基板、電子装置の製造方法を提供する。
【解決手段】一面にランドが形成された配線基板と、ランドに対応して、外部接続用の電極が形成された電子部品と、ランドと電極とを接続するはんだ接続部と、を備え、電子部品が配線基板に表面実装されてなる電子装置であって、配線基板は、一端がランドに開口し、他端が一面の裏面に開口するとともに、壁面に壁面導体部が形成された貫通孔を有し、ランドは、貫通孔の一端が開口され、壁面導体部と接続された孔ありランドを含み、孔ありランドと電極とを接続するはんだ接続部は、貫通孔内に配置されて壁面導体部に接続された孔内はんだ接続部と、一体的に形成されている。
【選択図】図４

Description

本発明は、電子部品が配線基板に表面実装されてなる電子装置、該電子装置を構成する配線基板、及び上記した電子装置の製造方法に関するものである。
従来、例えば特許文献１に示されるように、配線基板（プリント基板）のランド（実装用パッド）と、電子部品（ＢＧＡパッケージなどの表面実装デバイス）の電極とが、はんだ接続部（半田ボール及びクリーム半田）を介して接続されてなる電子装置（表面実装デバイスの実装構造体）が知られている。
特開２００９−２１８４３５号公報
表面実装構造の電子装置の場合、フローはんだ付けを必要としないので、電子部品の実装密度を向上することができる。しかしながら、挿入実装構造に比べてはんだとの接続面積が小さく、特に電極数が増加して電極間隔（ピッチ）が狭くなるほど接続面積が小さくなるため、接続信頼性の向上が課題としてある。
特許文献１では、実装用パッドに凹型バイアホール（以下、単にビアホールと示す）、すなわち一端のみが開口する未貫通の孔、が設けられている。これによれば、ビアホール内に半田ボールの一部及びクリーム半田を入り込ませてはんだとの接続面積を増やし、接続信頼性を向上することができる。
ところで、特許文献１では、ビアホールを覆うように、スクリーン印刷によってクリーム半田を実装用パッドに塗布し、その後、クリーム半田に半田ボールが接するように電子部品を位置決め載置し、リフロー処理により、半田ボール及びクリーム半田を溶融させて、電子部品を配線基板に表面実装する。
この製造過程において、クリーム半田の印刷時、ビアホール内に空気が残る。特許文献１では、ビアホールの中心位置を、実装用パッドの中心からビアホールの直径寸法以上離れた位置とすることで、電子部品を載置する際に半田ボールによってビアホールが閉塞されないようにし、これにより、リフロー時に空気が抜けやすくなるようにしている。
しかしながら、ビアホールを実装用パッドの端によせて設けたとしても、製造ばらつき、組み付けばらつき等による電子部品と配線基板との相対的な位置ズレにより、半田ボールがビアホールを閉塞する恐れがある。また、空気が抜けきる前に溶融した半田ボールがビアホールを閉塞する恐れもある。すなわち、空気が完全に抜け切らず、ボイドが生じる恐れがある（空気が残った状態で、半田ボールが特許文献１の図４（ｄ）の状態となる）。このようにボイドを生じると、接続信頼性が低下してしまう。
なお、ビアホールは未貫通の孔である。したがって、スクリーン印刷によりクリーム半田を塗布する際に、孔がクリーム半田によって蓋をされ、孔内に多量の空気が残存することとなる（特許文献１の図４（ｂ）参照）。また、空気の逃げ道は電子部品側しかないため、接続面積を稼ぐべく孔が深いほど、半田を通過する空気の距離が長くなる。これによっても、リフロー後の状態でボイドを生じやすい。
本発明は上記問題点に鑑み、電子部品が配線基板に表面実装される構成において、電子部品の電極と配線基板のランドとの接続信頼性を向上できる電子装置、配線基板、電子装置の製造方法を提供することを目的とする。
上記目的を達成する為に請求項１に記載の発明は、
一面にランドが形成された配線基板と、
ランドに対応して、外部接続用の電極が形成された電子部品と、
ランドと電極とを接続するはんだ接続部と、を備え、
電子部品が配線基板に表面実装されてなる電子装置であって、
配線基板は、一端がランドに開口し、他端が一面の裏面に開口するとともに、壁面に壁面導体部が形成された貫通孔を有し、
ランドは、貫通孔の一端が開口され、壁面導体部と接続された孔ありランドを含み、
孔ありランドと電極とを接続するはんだ接続部は、貫通孔内に配置されて壁面導体部に接続された孔内はんだ接続部と、一体的に形成されていることを特徴とする。
本発明によれば、孔ありランドが壁面導体部に接続され、壁面導体部がランドの一部として機能するようになっている。また、孔ありランド上に配置され、孔ありランドと電極とを接続するはんだ接続部が、孔内はんだ接続部と一体的に形成されている。このように、はんだとランド（孔ありランド）との接続面積が、貫通孔の形成されていない孔なしランドに比べて大きい。
また、孔ありランドには、配線基板を貫通するとともに一端がランドに開口する貫通孔が形成されており、貫通孔内の空気を配線基板の裏面側から抜くことができる。したがって、スクリーン印刷により、孔ありランド上にはんだペーストを塗布する際に、配線基板の裏面から空気を逃がしつつ貫通孔における所定の深さまではんだペーストを充填することができる。また、リフローにより溶融したはんだを、毛細管現象により壁面導体部を濡れ広がらせて貫通孔内に充填する際にも、配線基板の裏面から空気を逃がすことができる。
このように、本発明によれば、はんだとの接続面積を増やしつつ、はんだ内に空気が残るのを抑制することができる。したがって、電子部品が配線基板に表面実装される構成において、電子部品の電極と配線基板のランド（孔ありランド）との接続信頼性を向上することができる。
上記した発明は、請求項２に記載のように、配線基板との対向面に、最外周に位置し、環状に配置された複数の電極からなる環状部と、該環状部の内周よりも内側に配置された複数の電極からなる内周部を有する構成の電子部品、より具体的には、請求項３に記載のように、対向面に配置された複数の電極が、格子状に配列された構成の電子部品、所謂グリッドアレイ型（エリアアレイ型ともいう）パッケージに好適である。
このように、配線基板との対向面に複数の電極が配置された構成では、体格の抑制によって、はんだとの接続面積が減少する傾向があるが、上記発明によれば、はんだとの接続面積を増やして、接続信頼性を向上することができる。
請求項４に記載のように、孔ありランドに対応する電極が、電子部品に構成された回路と電気的に接続された構成とすると良い。すなわち、電気的な機能を提供する電極とすると良い。
これによれば、電子部品の回路が、電極、はんだ接続部、ランドを介して、壁面導体部に電気的に接続される。したがって、接続信頼性を向上しつつ、壁面導体部を利用して、配線基板の裏面及び内層の少なくとも一方に設けられた導体パターンと電気的に接続することができる。
請求項５に記載の発明は、対向面に配置された複数の電極に対応する複数のランドとして、孔ありランドとともに、貫通孔のない孔なしランドを含むことが好ましい。
これによれば、配線基板における配線の自由度を向上することができる。
また、孔内はんだ接続部は、孔ありランド上に塗布したはんだが、リフロー時に貫通孔内へ流れ込むことで形成される。したがって、孔ありランド上に位置するはんだ量は、リフロー後においてリフロー前よりも減少する。ここで、全てのランドが孔ありランドの場合、はんだ接続部の長さ、すなわち電子部品と配線基板との対向距離、をＬ１とする。
これに対し、孔なしランドの場合、リフロー時において貫通孔内へのはんだの流れ込みがないため、リフロー前後で孔なしランド上に位置するはんだ量は、殆ど変化しない。このため、ランド上に塗布されるはんだペーストの厚みを一定とすると、孔なしランド上のはんだ接続部の長さは、上記長さＬ１よりも長いＬ２となる。
本発明によれば、孔なしランドを含むため、孔なしランドのはんだ接続部が支柱的役割を果たし、全てのランドが孔ありランドの場合に比べて、はんだ接続部の長さを長くすることができる。このため、はんだ接続部での応力緩和機能を高めることができる。
また、孔なしランドの場合、孔なしランド上に位置するはんだ量は、リフロー前後で殆ど変化せず、はんだ接続部は、所定長さＬ２を有し、中央が膨らんだ略太鼓形状（はんだ接続部の側面が凸形状）となる。また、電子部品と配線基板との対向距離は、孔なしランド上に位置するはんだ接続部の長さＬ２となる。
一方、孔ありランド上に位置するはんだ量は、リフロー後においてリフロー前よりも減少する。孔なしランド単独の場合は、上記したように、はんだ接続部が、所定長さＬ２（＞Ｌ１）を有することとなり、その形状は、中央が膨らんだ略太鼓形状となる。しかしながら、本発明では、孔なしランド上に位置するはんだ接続部により、電子部品と配線基板との対向距離が決定されるため、孔ありランド上に位置するはんだ接続部も長さＬ２となる。このため、はんだ接続部の形状は、中央がくびれた略鼓形状（はんだ接続部の側面が凹形状）となる。したがって、孔ありランドのはんだ接続部において、電極やランドとの接合部にクラックが生じにくくすることができる。
請求項６に記載のように、孔なしランドのほうが、孔ありランドよりも多い構成とすると良い。
上記したように、孔なしランド上に位置するはんだ量はリフロー前後で殆ど変化せず、孔なしランドのはんだ接続部は、配線基板上に電子部品を支持する支柱的役割を果たす。したがって、孔なしランドを多くすると、複数点で電子部品を配線基板上に支持することができるため、電子部品と配線基板との対向距離を長くして、配線基板上に電子部品を安定的に支持することができる。
請求項７に記載のように、内周部の電極に対応するランドのほうが、環状部の電極に対応するランドよりも、孔ありランドを多く含む構成とすることが好ましい。
環状部の電極に対応するランドも、複数のランドが環状に配置されている。この環状のランドについては、該ランドと同一層において環状のランドよりも外側に再配線しやすいが、内周部の電極に対応するランドについては、環状部の電極に対応するランドに比べて、ランドと同一層において再配線しにくい。
これに対し、本発明では、環状部に対応するランドよりも、内周部の電極に対応するランドに多くの孔ありランドを採用するため、電子装置の体格の増大を抑制しつつ、配線基板においてランドから再配線しやすくすることができる。
請求項８に記載のように、はんだ接続部を介して接続された孔ありランド及び電極において、配線基板の一面に投影した電極の投影部位の中心と、孔ありランドの中心と、孔ありランドにおける貫通孔の開口部位の中心とが、互いに一致すると良い。
これによれば、はんだ接続部の形状がほぼ均等となるため、はんだ接続部に応力が作用した際に局所的に応力が集中するのを抑制することができる。これにより、接続信頼性を向上することができる。また、各中心を一致させるため、体格を小型化することができる。
請求項９に記載のように、電子部品の対向面は矩形状をなし、対向面四隅の電極に対応するランドの少なくとも１つが、孔ありランドとされた構成とすると良い。
使用環境下において、はんだ接続部には、電子部品と配線基板との線膨張係数差に基づく応力が作用し、この応力は、例えば格子状に配列された複数のはんだ接続部の最外周部、特に四隅で大きいことが知られている。特に自動車のエンジンルーム内など、高温環境下に電子装置が配置されると、上記応力も大きくなる。したがって、四隅におけるはんだ接続部にクラックが生じやすい。そして、クラックが生じると、クラックの生じたはんだ接続部よりも内側のはんだ接続部に作用する応力が増すこととなるため、より内側のはんだ接続部でクラックが生じやすくなる。すなわち、クラックの進行が早まってしまう。
このため、従来は、四隅に位置する電極及びランドを、電気的な接続機能を提供しないダミー電極及びダミーランドとしたり、四隅に電極及びランドを設けないようにしている。すなわち、四隅の部分が電気的にはデッドスペースとなっている。
これに対し、本発明では、四隅の電極に対応するランドの少なくとも１つが、孔ありランドとなっており、孔なしランドに比べて接続信頼性が高まっている。これにより、孔ありランドを採用した四隅部分については、電気的な接続領域として活用することができる。
請求項１０に記載のように、はんだ接続部を介して接続された孔ありランド及び電極において、はんだ接続部との接続面積（接触面積）は、孔ありランドのほうが電極よりも小さい構成とすると良い。
電子部品と配線基板との線膨張係数差に基づく応力がはんだ接続部に作用した場合、ランド及び電極のうち、はんだ接続部との接続面積が小さい側の界面にクラックが発生しやすい。本発明では、接続面積の小さい孔ありランド側にクラックが生じることとなる。しかしながら、孔ありランドには、貫通孔が開口しており、はんだ接続部は孔内はんだ接続部と一体化されている。このため、クラックが孔内に延びる分、ランドからはんだ接続部が完全に剥離するまでの距離を、孔なしランドよりも長くすることができる。したがって、接続信頼性を向上することができる。
この際、請求項１１に記載のように、はんだ接続部を介して接続された孔ありランド及び電極において、配線基板の一面に投影した電極の投影部位内に、孔ありランドにおける貫通孔の開口部位が位置する構成とすると良い。
これによれば、請求項１０に記載の効果に加えて、配線基板の体格を小型化することができる。
次に、請求項１２に記載のように、電子部品の両端部それぞれにおいて、配線基板との対向面、該対向面の裏面、及び対向面と裏面とを繋ぐ側面に電極が一体的に形成された電子部品にも適用することができる。このような電子部品としては、コンデンサ、ダイオード、抵抗などのチップ部品がある。
また、請求項１３に記載のように、配線基板との対向面における周辺領域に電極が配置された、リード端子を有さないペリフェラル型の電子部品にも適用することができる。このような電子部品としては、ＱＦＮなどがある。
また、請求項１４に記載のように、電極としてパッケージから突出したリード端子を有する周辺端子型（ペリフェラルリード型とも言う）の電子部品にも適用することができる。このような電子部品としては、ＱＦＰなどがある。
請求項１３又は請求項１４に記載の発明においては、請求項１５に記載のように、孔ありランドに対応する電極が、電子部品に構成された回路と電気的に接続された構成とすると良い。すなわち、電気的な機能を提供する電極とすると良い。
これによれば、電子部品の回路が、電極、はんだ接続部、ランドを介して、壁面導体部に電気的に接続される。したがって、接続信頼性を向上しつつ、壁面導体部を利用して、配線基板の裏面及び内層の少なくとも一方に設けられた導体パターンと電気的に接続することができる。
請求項１６に記載のように、孔ありランドにおいて、配線基板の一面に投影した電極の投影部位とは異なる位置に、孔ありランドにおける貫通孔の開口部位が位置する構成としても良い。
これによれば、リフロー時にはんだ中の溶剤などが気化してなるガスや、例えばスクリーン印刷時にはんだ中に巻き込まれた空気を、はんだから外へ逃がしやすくすることができる。
一方、請求項１７に記載のように、はんだ接続部を介して接続された孔ありランド及び電極において、配線基板の一面に投影した電極の投影部位内に、孔ありランドにおける貫通孔の開口部位が位置する構成としても良い。
これによれば、配線基板の体格を小型化することができる。また、電極の側面に対して形成されるフィレットを大きくすることもできる。
請求項１８に記載のように、配線基板は、偶数個の孔ありランドを有し、
偶数個の孔ありランドが、配線基板の一面に投影した電子部品の投影部位の中心を通り、一面に沿いつつ互いに直交する２軸それぞれに対して線対称となり、且つ、上記２軸に対して貫通孔の開口部位も線対称となるように配置されることが好ましい。
リフロー時において、孔ありランド上に位置するはんだ（溶融はんだ）は、その一部が毛細管現象によって貫通孔内に流れ込み、これにともなって溶融はんだが流動する。このため、溶融はんだの流動に電子部品が引っ張られ、電子部品に位置ずれが生じることも考えられる。このように電子部品にずれが生じると、はんだ接続部との接続面積にばらつきが生じ、接続信頼性が低下する箇所（はんだ接続部との接続面積が小さい箇所）も生じ得る。
これに対し、本発明の孔ありランドの配置（貫通孔位置含む）によれば、溶融はんだの流動によって電子部品にずれが生じること自体を抑制することができる。したがって、接続信頼性を向上することができる。
なお、請求項１２に記載の発明においては、請求項１９に記載のように、
電子部品の対向面は矩形状をなし、
電子部品の両端部それぞれの電極に対応するランドが孔ありランドであり、
孔ありランドは、配線基板の一面に投影した電子部品の投影部位において、投影部位の中心を通り、且つ、矩形状投影部位の互いに対向する２辺をそれぞれ等分する同一の仮想直線上に、貫通孔の開口部位の中心がそれぞれ位置するように配置された構成としても良い。
これによれば、流れ込みによって電子部品にずれが生じたとしても、ずれの方向は主として上記仮想直線に沿う方向となる。したがって、回転方向にずれるような配置に比べて、電極の投影部位が孔ありランドから外れにくいので、はんだとの接続面積を確保して、接続信頼性を向上することができる。
次に、請求項２０に記載の発明は、
一面に表面実装用のランドが形成された配線基板であって、
一端がランドに開口し、他端が一面の裏面に開口するとともに、壁面に壁面導体部が形成された貫通孔を有し、
ランドは、貫通孔の一端が開口され、壁面導体部と接続された孔ありランドを含むことを特徴とする。
この発明の作用効果は、請求項１に記載の発明の作用効果と同じであるので、その記載を省略する。
次に、請求項２１に記載の発明は、
電子部品の電極と、配線基板の一面に形成されたランドとをはんだ付けして、配線基板に電子部品が表面実装された電子装置を製造する電子装置の製造方法であって、
一端がランドに開口し、他端が一面の裏面に開口するとともに、壁面に壁面導体部が形成された貫通孔を有し、ランドとして、貫通孔の一端が開口され、壁面導体部と接続された孔ありランドを含む配線基板を準備するとともに、孔ありランドに対応する転写部位が孔ありランドよりも大きいスクリーンを用いて、ペースト状のはんだを配線基板の一面上に塗布する印刷工程と、
印刷工程後、電子部品を配線基板の一面上に位置決め載置し、リフロー熱を与えることで、はんだにて、電極と孔ありランドとを接続するはんだ接続部を形成するとともに、はんだの一部を貫通孔内に流し込んで、はんだ接続部と一体的に孔内はんだ接続部を形成するリフロー工程と、を備えることを特徴とする。
本発明によれば、孔ありランドに対応する転写部位が、孔ありランドよりも大きいスクリーンを用いるため、ペースト状のはんだを、孔ありランドだけでなく、その周辺にも塗布することができる。したがって、リフロー工程において、孔ありランド上だけでなく、孔ありランドの周辺上に位置するはんだを用いて、はんだ接続部と孔内はんだ接続部を形成することができる。これにより、はんだ接続部と孔内はんだ接続部を一体的に形成しつつ、はんだ接続部のはんだ不足を防ぐことができる。また、孔内はんだ接続部の長さを長くすることができる。すなわち、接続信頼性を向上することができる。
請求項２２に記載のように、配線基板が、ランドとして、孔ありランドとともに、貫通孔のない孔なしランドを含む場合には、
印刷工程において、孔なしランドに対応する転写部位が孔なしランドと一致する形状及び大きさのスクリーンを用いて、ペースト状のはんだを配線基板の一面上に塗布すると良い。
これによれば、孔なしランド側でのはんだ量が過多となり、隣接するはんだ接続部で短絡が生じるのを抑制することができる。
第１実施形態に係る電子装置を構成する電子部品を、電極形成面側から見た平面図である。 第１実施形態に係る電子装置を構成する配線基板を、ランド形成面から見た平面図である。 第１実施形態に係る電子装置の概略構成を示す断面図である。 図３の破線ＩＶで囲まれた部分を拡大した図である。 図３に示す電子装置の製造方法を説明するための断面図であり、（ａ）は印刷工程終了後の状態、（ｂ）電子部品を位置決め載置したリフロー前の状態を示している。 第２実施形態に係る電子装置を構成する配線基板を、ランド形成面から見た平面図である。 第３実施形態に係る電子装置において、孔ありランド周辺を拡大した断面図である。 第４実施形態に係る電子装置において、孔ありランド周辺を拡大した断面図である。 第５実施形態に係る電子装置において、孔ありランド周辺を拡大した断面図である。 第６実施形態に係る電子装置において、孔ありランド周辺を拡大した断面図である。 第７実施形態に係る電子装置において、電子部品に対する孔ありランドの位置関係を示す平面図である。 変形例を示す平面図である。 第８実施形態に係る電子装置において、電子部品に対する孔ありランドの位置関係を示す平面図である。 第９実施形態に係る電子装置の製造方法を説明するための断面図である。 スクリーン印刷後の配線基板を示す平面図である。 その他変形例を示す断面図である。
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下に示す各実施形態において、共通乃至関連する要素には同一の符号を付与するものとする。
（第１実施形態）
図３は、第１実施形態に係る電子装置の概略構成を示す断面図であり、図１及び図２のＩＩＩ−ＩＩＩ線に沿う断面に対応している。図１及び図３では、ソルダレジストなどの保護層から露出する電極部分のみを、電極２１として示している。同様に、図２及び図３では、ソルダレジストなどの保護層から露出するランド部分のみを、ランド３１として示している。また、図４では、図３の破線ＩＶで囲まれた部分の拡大断面図を示すとともに、該断面に対応する配線基板３０の平面図を、紙面上側に併せて示している。
図３に示すように、電子装置１０は、電子部品２０、配線基板３０、はんだ接続部４０、及び孔内はんだ接続部４１を備え、電子部品２０の電極２１と、配線基板３０のランド３１とが、はんだ接続部４０を介して接続された表面実装構造の電子装置である。
電子部品２０は所謂ＩＣパッケージであり、図３に示すように、ベアチップ状態のＩＣチップ２２が、再配線基板２３のチップ搭載面上に固定され、再配線基板２３におけるチップ搭載面の裏面側に、外部接続用の複数の電極２１が形成された構成となっている。この再配線基板２３の裏面が、電子部品２０における配線基板３０との対向面２０ａに相当する。
ＩＣチップ２２は、シリコンなどの半導体基板に、トランジスタ、ダイオード、抵抗、コンデンサなどの素子が集積され、論理回路、記憶回路、Ａ／Ｄ変換回路、増幅回路、或いはこれらの混合回路等の回路（大規模集積回路）が構成され、チップ化されたものである。本実施形態では、平面略矩形状のＩＣチップ２２が、再配線基板２３のチップ搭載面に接着固定されている。
再配線基板２３は、所謂インターポーザであり、樹脂やセラミックスを主原料とする絶縁基材に、銅などの導電材料からなる配線を多層に配置して構成されている。再配線基板２３のチップ搭載面には複数のランド（図示略）が形成されており、これらランドは、ＩＣチップ２２の電極パッドと電気的に接続されている。
本実施形態では、複数のランドが、平面略矩形状の再配線基板２３のチップ搭載面におけるチップ搭載領域を囲む周辺領域に、平面略矩形状のＩＣチップ２２の各辺に沿って配列されている。そして、ワイヤ２４を介してＩＣチップ２２の電極パッドと電気的に接続されている。
一方、再配線基板２３の裏面（電子部品２０の対向面２０ａ）には、複数の電極２１が格子状（マトリクス状）に形成されている。この電極２１は、再配線基板２３に形成された配線（図示略）を介して、チップ搭載面に形成されたランドと電気的に接続されている。すなわち、複数の電極２１全てが、ＩＣチップ２２に構成された回路と電気的に接続された、電気的な接続機能を提供する電極となっている。
また、本実施形態では、全ての電極２１が、円形の外形輪郭で同一径となっている。また、図１に示すように、複数の電極２１が、電子部品２０における平面矩形状（正方形）の対向面２０ａの外形輪郭に沿って配列されて、矩形環状部が構成されている。
この矩形環状部は３重構造となっており、最外周の矩形環状部を第１矩形環状部とし、内周に向けて、第２矩形環状部、第３矩形環状部とすると、最外周の第１矩形環状部を構成する電極２１は、行方向及び列方向に１０×１０の配置となっている。第１矩形環状部の内周側に隣接する第２矩形環状部を構成する電極２１は、行方向及び列方向に８×８の配置となっている。３重の矩形環状部のうち、最内周の第３矩形環状部を構成する電極２１は、行方向及び列方向に６×６の配置となっている。
さらに、位置決め用の１つの電極２１が、第３矩形環状部の内周側に隣接して、第３矩形環状部の矩形角部に配置されている。このように配置された電極２１において、第１矩形環状部が特許請求の範囲に記載の環状部に相当し、それ以外の第２矩形環状部、第３矩形環状部、及び位置決め用の１つの電極２１が内周部に相当する。
また、図１では省略するが、各電極２１上には、電子部品２０単体の状態で、はんだバンプが配置される。本実施形態では、はんだバンプとして、錫（Ｓｎ）−銀（Ａｇ）組成のはんだ材を用いて球状（ボール状）に形成されたはんだボールを採用しており、全てのはんだバンプを同一形状及び同一の大きさとしている。
このように、電子部品２０は、グリッドアレイ型パッケージ（エリアアレイ型パッケージとも言う）となっている。このようなグリッドアレイ型の電子部品２０は、例えば、携帯電話などの携帯情報端末機器やメモリモジュール、ＣＰＵモジュールなどの電子装置に用いられる。
なお、ＩＣチップ２２及びワイヤ２４は、再配線基板２３のチップ搭載面側に形成された封止樹脂２５によって封止されている。なお、封止樹脂２５の構成材料としては、フェノール系硬化剤やシリコーンゴム及びフィラーが添加されたエポキシ系の樹脂などの周知の材料を採用することができる。
次に、配線基板３０は、樹脂やセラミックスを主原料とする絶縁基材に、銅などの導電材料からなる配線を配置して構成されている。本実施形態では、エポキシ樹脂を主材とする基材に銅からなる配線が多層に配置されて、多層構造の配線基板３０が構成されている。そして、図２及び図３に示すように、配線基板３０（基材）の一面３０ａ（以下、電子部品搭載面３０ａと示す）には、配線の一部として複数のランド３１が、電極２１に対応して形成されている。なお、ランド３１は、対応する電極２１に対して少なくとも一部が対向するように形成されている。また、図２に示す破線で囲まれた領域内は、配線基板３０に投影した電子部品２０の投影部位２０ｂ（電子部品２０の搭載領域）を示している。
ランド３１は、表面実装用のランドであり、このランド３１と対応する電極２１とが、はんだ接続部４０によって電気的且つ機械的に接続されている。また、複数のランド３１として、孔ありランド３１ａと孔なしランド３１ｂを有している。
配線基板３０には、電子部品搭載面３０ａからその裏面３０ｂに貫通する貫通孔３２が形成されており、貫通孔３２は、電子部品搭載面３０ａから延びて、孔ありランド３１ａに開口している。すなわち、貫通孔３２は、一端が孔ありランド３１ａに開口し、他端が配線基板３０における電子部品搭載面３０ａの裏面に開口している。このため、孔ありランド３１ａは、環状となっている。
本実施形態では、図４に示すように、電子装置１０において、孔ありランド３１ａにおける貫通孔３２の開口部位の少なくとも一部が、配線基板３０の電子部品搭載面３０ａに投影した対応する電極の投影部位内に位置するように設けられている。このため、孔ありランド３１ａの外形輪郭が、電極２１に対向する円形部分と、貫通孔３２を取り囲む円環状部分とを、一部が重なるように一体化してなる瓢箪様となっている。そして、孔ありランド３１ａが、対応する電極２１よりも大きくなっている。
貫通孔３２の壁面全域には、壁面導体部３３が形成されている。壁面導体部３３は、メッキ法などを用いて、はんだに対して濡れ性の良い金属層を壁面に形成してなるものである。この壁面導体部３３は、電子部品搭載面３０ａ上に位置する孔ありランド３１ａと接続（連結）されている。
また、配線基板３０の裏面３０ｂにおける貫通孔周囲には、配線の一部としてランド３４が形成されており、上記した壁面導体部３３は、このランド３４にも接続（連結）されている。
一方、孔なしランド３１ｂは、孔ありランド３１ａのように貫通孔３２が開口されておらず、図４に示すように、電子装置１０において、配線基板３０の電子部品搭載面３０ａに投影した対応する電極２１の投影部位と略一致して設けられている。すなわち、孔なしランド３１ｂの外形輪郭が、電極２１に対応する円形状となっている。また、孔なしランド３１ｂには、壁面導体部３３が接続されていないため、図２に示すように、該ランド３１ｂと同一層に形成された導体パターン３５に接続されて再配線されている。
本実施形態では、図２に示すように、計８５個のランド３１のうち、２６個が孔ありランド３１ａ、残りの５９個が孔なしランド３１ｂとなっている。また、上記した第１矩形環状部を構成する電極２１に対応するランド３１、すなわち最外周のランド３１のうち、２個が孔ありランド３１ａとなっており、第２矩形環状部を構成する電極２１に対応するランド３１のうち３個が孔ありランド３１ａとなっている。また、第３矩形環状部を構成する電極２１に対応するランド３１全てと位置決め用の１つの電極２１に対応するランド３１が、孔ありランド３１ａとなっている。
はんだ接続部４０は、互いに対向配置された、電子部品２０の電極２１と配線基板３０のランド３１（３１ａ，３１ｂ）との間に介在され、電極２１及びランド３１のそれぞれと接合して、電極２１とランド３１とを、電気的且つ機械的に接続するものである。本実施形態では、はんだ接続部４０が、錫（Ｓｎ）−銀（Ａｇ）組成となっている。
また、図４に示すように、孔ありランド３１ａと対応する電極２１とを接続するはんだ接続部４０は、中央がくびれた略鼓形状（はんだ接続部の側面が凹形状）となっている。一方、孔なしランド３１ｂと対応する電極２１とを接続するはんだ接続部４０は、中央が膨らんだ略太鼓形状（はんだ接続部の側面が凸形状）となっている。
孔内はんだ接続部４１は、貫通孔３２内に配置されて、壁面導体部３３と接合している。また、孔ありランド３１ａ上に位置するはんだ接続部４０と連結されており、孔ありランド３１ａに開口する側の端部から、貫通孔３２を所定深さまで充填している（埋めている）。なお、はんだ接続部４０と連結とは、はんだ接続部４０と同一のはんだ材を用いて一体化（一体的に形成）された状態である。本実施形態では、孔内はんだ接続部４１も、Ｓｎ−Ａｇ組成となっており、貫通孔３２のほぼ全長を充填している。しかしながら、上記所定長さとは、貫通孔３２の全長に限定されるものではない。例えば貫通孔３２の途中まで孔内はんだ接続部４１が形成された構成としても良い。
次に、上記した電子装置１０の製造方法の一例について説明する。先ず、図５（ａ）に示すように配線基板３０を準備する。この配線基板３０は、周知の配線基板製造技術により形成することができる。そして、準備した配線基板３０に対して、スクリーン印刷により、はんだペースト４２をランド３１上に塗布する。このはんだペースト４２は、Ｓｎ−Ａｇ組成のものである。
本実施形態では、スクリーンにおける転写部位（開口部位）の形状及び大きさを各ランド３１の外形輪郭に一致させることで、図５（ａ）に示すように、ランド３１と略一致するようにはんだペースト４２を塗布する。このとき、各ランド３１上に塗布するはんだペースト４２の厚みを略均一とする。
孔ありランド３１については、貫通孔３２の開口部位上にもはんだペースト４２を塗布する。ことのき、貫通孔３２は配線基板３０の裏面３０ｂ側にも開口しているため、所定圧力で印刷すると、貫通孔３２内の空気を裏面３０ｂ側に押しのけながら、はんだペースト４２を、所定深さまで充填することができる。
次に、電子部品２０を配線基板３０に位置決め載置する。このとき、予め、電子部品２０の各電極２１に対し、はんだボール４３を固定しておく。そして、図５（ｂ）に示すように、お互いに対応する電極２１とランド３１が対向し、はんだボール４３がはんだペースト４２と接触するように、電子部品２０を配線基板３０の電子部品搭載面３０ａ上に位置決め載置する。
次いで、電子部品２０が搭載された配線基板３０をリフロー炉（図示せず）に搬送し、これらに加熱処理を施す。この加熱処理では、はんだボール４３及びはんだペースト４２のはんだ粒子が溶融される。
孔なしランド３１ｂ上に位置するはんだペースト４２及びはんだボール４３は、貫通孔３２への流れこみがないため、該ランド３１ｂ上に留まる。そして、電極２１や孔なしランド３１ｂと金属結合を形成し、冷却固化を経て、はんだ接続部４０となる。このように、電極２１と孔なしランド３１ｂとが、はんだ接続部４０を介して、電気的且つ機械的に接続される。
このとき、溶融状態のはんだ（はんだボール４３及びはんだペースト４２）は、電子部品２０の重さを受けるため、孔なしランド３１ｂのはんだ接続部４０は、図４に示すように、中央が膨らんだ略太鼓形状（はんだ接続部の側面が凸形状）となる。また、孔なしランド３１ｂ上のはんだ量は、上記したように、リフロー前後で殆ど変化せず、孔なしランド３１ｂ上のはんだ接続部４０の長さは、Ｌ２となる。
一方、孔ありランド３１ａ上に位置するはんだ４２，４３は、溶融状態となると、その一部が、毛細管現象により、貫通孔３２内に流れ込み（引き込まれ）、壁面導体部３３の表面を濡れ広がるとともに、毛細管現象によって貫通孔３２内に留まる。このとき、溶融状態のはんだに押され、貫通孔３２内の空気を配線基板３０の裏面３０ｂ側から外へ逃がすことができるため、貫通孔３２内に溶融はんだを充填しやすい。
そして、孔ありランド３１ａ上に残った溶融はんだは、電極２１や孔ありランド３１ａと金属結合を形成し、冷却固化を経て、はんだ接続部４０となる。このように、電極２１と孔ありランド３１ａとが、はんだ接続部４０を介して、電気的且つ機械的に接続される。一方、貫通孔３２内に流れ込んだ溶融はんだは、壁面導体部３３と金属結合を形成し、冷却固化を経て、孔内はんだ接続部４１となる。また、孔内はんだ接続部４１は、はんだ接続部４０とも金属結合により一体化される。
はんだペースト４２を塗布した状態では、孔なしランド３１ｂ及び孔ありランド３１ａで塗布厚さが等しいものの、孔ありランド３１ａ上のはんだは、一部がリフロー時に貫通孔３２内に流れ込むため、孔ありランド３１ａ上のはんだ量が減少する。したがって、全てのランド３１が孔ありランド３１ａだと、はんだ接続部４０の長さは、上記長さＬ２よりも短い長さＬ１となる。しかしながら、リフロー前後ではんだ量が殆ど変化しない孔なしランド３１ｂを含むため、孔なしランド３１ｂのはんだ接続部４０が支柱的役割を果たし、電極２１とランド３１との対向距離が、孔なしランド３１ｂのはんだ接続部４０の長さＬ２にて保持されることとなる。
このため、孔ありランド３１ａのはんだ接続部４０も長さＬ２となる。そして、はんだ量が減少した孔ありランド３１ａ上のはんだは、金属材料からなる電極２１及び孔ありランド３１ａ表面を濡れて引っ張られ、図４に示すように、中央がくびれた略鼓形状（はんだ接続部の側面が凹形状）のはんだ接続部４０となる。以上の工程を経ることで、電子装置１０が形成される。
次に、上記構成の電子装置１０の特徴部分の効果について説明する。
先ず、本実施形態の主たる特徴部分について説明する。本実施形態では、配線基板３０が、ランド３１として、貫通孔３２の一端が開口され、壁面導体部３３と接続された孔ありランド３１ａを有している。すなわち、壁面導体部３３が、孔ありランド３１ａとともに、ランド３１の一部として機能するようになっている。また、孔ありランド３１ａ上に配置され、孔ありランド３１ａと電極２１とを接続するはんだ接続部４０が、孔内はんだ接続部４１と一体的に形成されている。これにより、ランド３１とはんだとの接続面積は、孔ありランド３１ａのほうが、貫通孔３２の形成されていない孔なしランド３１ｂに比べて大きいものとなっている。
また、孔ありランド３１ａに開口する貫通孔３２は、配線基板３０の裏面３０ｂにも開口するため、貫通孔３２内の空気を、配線基板３０の電子部品搭載面３０ａ及び裏面３０ｂのいずれからも抜くことができる。したがって、スクリーン印刷により、孔ありランド３１ａ上にはんだペースト４２を塗布する際に、配線基板３０の裏面３０ｂから空気を逃がしつつ貫通孔３２における所定の深さまではんだペースト４２を充填することができる。
また、リフローにより溶融したはんだを、毛細管現象により壁面導体部３３を濡れ広がらせて貫通孔３２内に充填する際にも、配線基板３０の裏面３０ｂから空気を逃がすことができる。
このように、本実施形態に係る電子装置１０及び配線基板３０によれば、はんだとの接続面積を増やしつつ、はんだ内に空気が残るのを抑制することができる。したがって、電子部品２０が配線基板３０に表面実装される構成において、電子部品２０の電極２１と配線基板３０のランド３１（孔ありランド３１ａ）との接続信頼性を向上することができる。
特に本実施形態では、グリッドアレイ型の電子部品２０を採用している。このように、電子部品２０における配線基板３０との対向面２０ａに複数の電極２１が配置された構成では、体格の抑制によって、はんだとの接続面積が減少する傾向があるが、本実施形態によれば、はんだとの接続面積を増やして、接続信頼性を向上することができる。このため、配線基板３０との対向面２０ａに複数の電極２１が配置された構成の電子部品２０、具体的には、グリッドアレイ型の電子部品２０に好適である。
次に、本実施形態の従たる特徴部分について説明する。本実施形態では、全ての電極２１が、電子部品２０に構成された回路と電気的に接続されている例を示した。すなわち、孔ありランド３１ａに対応する電極２１が、電子部品２０に構成された回路と電気的に接続された例を示した。
このように、電子部品２０の回路と接続された電極２１を、孔ありランド３１ａと電気的に接続すると、上記電極２１を、壁面導体部３３を介して、例えば配線基板３０の裏面３０ｂに形成されたランド３４に電気的に接続することができる。すなわち、壁面導体部３３を電気的な配線部として活用することができる。なお、本実施形態では、壁面導体部３３が配線基板３０の裏面３０ｂに配置されたランド３４と電気的に接続される例を示した。しかしながら、壁面導体部３３を介して孔ありランド３１ａが電気的に接続される導体パターンとしては、上記ランド３４に限定されるものではない。例えば配線基板３０の内層に位置するランドに電気的に接続されても良いし、内層のランドと裏面３０ｂのランド３４の両方に電気的に接続されても良い。
また、本実施形態では、ランド３１として、孔ありランド３１ａとともに、孔なしランド３１ｂを含む例を示した。このように、両ランド３１ａ，３１ｂを有すると、いずれか一方のみを有する構成に比べて、配線基板３０における配線の自由度を向上することができる。特に、配線基板３０との対向面２０ａに複数の電極２１が配置された電子部品２０において、電極２１の間隔（ピッチ）が狭いもの、所謂ファインピッチに有効である。
また、電子部品２０の電極２１と配線基板３０のランド３１との対向距離を、孔なしランド３１ｂのはんだ接続部４０の長さＬ２によって決定することができる。この長さＬ２は、全てのランド３１が孔ありランド３１ａのときの、はんだ接続部４０の長さＬ１よりも長い。したがって、孔なしランド３１ｂを含むことで、孔なしランド３１ｂのはんだ接続部４０が支柱的役割を果たし、全てのランド３１が孔ありランド３１ａの場合に比べて、はんだ接続部４０の長さを長くすることができる。このため、はんだ接続部４０での応力緩和機能を高めることができる。
また、電子部品２０の電極２１と配線基板３０のランド３１との対向距離が、孔なしランド３１ｂのはんだ接続部４０の長さＬ２にて決定されるため、リフローによってランド３１上のはんだが減少する孔ありランド３１ａのはんだ接続部４０も長さがＬ２となる。これにより、孔ありランド３１ａのはんだ接続部４０の形状は、中央がくびれた略鼓形状となる。したがって、孔ありランド３１ａのはんだ接続部４０において、電極２１や孔ありランド３１ａとの接合部にクラックが生じにくくすることができる。
また、本実施形態では、第１矩形環状部を構成する電極２１に対応するランド３１、すなわち最外周のランド３１のうち、２個が孔ありランド３１ａとなっており、第２矩形環状部を構成する電極２１に対応するランド３１のうち３個が孔ありランド３１ａとなっている。また、第３矩形環状部を構成する電極２１に対応するランド３１全てと位置決め用の１つの電極２１に対応するランド３１が、孔ありランド３１ａとなっている例を示した。すなわち、内周部の電極２１に対応するランド３１のほうが、環状部（第１矩形環状部）の電極２１に対応するランド３１よりも、孔ありランド３１ａを多く含む例を示した。
内周部の電極２１に対応するランド３１については、環状部の電極２１に対応するランド３１に比べて、ランド３１と同一層において再配線しにくい。これに対し、上記構成を採用すると、電子装置１０の体格の増大を抑制しつつ、配線基板３０においてランド３１から再配線しやすくすることができる。
また、本実施形態では、孔なしランド３１ｂのほうが、孔ありランド３１ａよりも多い例を示した。上記したように、孔なしランド３１ｂ上に位置するはんだ量はリフロー前後で殆ど変化せず、これにより孔なしランド３１ｂのはんだ接続部４０は、配線基板３０上に電子部品２０を支持する支柱的役割を果たす。したがって、孔なしランド３１ｂを多くすると、複数点で電子部品２０を配線基板３０上に支持することができるため、電子部品２０と配線基板３０との対向距離を長くしつつ、配線基板３０上に電子部品２０を安定的に支持することができる。
なお、本実施形態で示した、電子部品２０の構成は一例に過ぎない。例えば電極２１の配置は上記例に限定されるものではない。例えば電極２１が矩形環状に配列されるのではなく、環状領域内の隙間も埋められた構成としても良い。また、電極２１の数も限定されるものではない。
配線基板３０についても、上記例に限定されるものではない。例えばランド３１として孔ありランド３１ａのみを有する構成としても良い。また、孔ありランド３１ａと孔なしランド３１ｂを有する構成において、孔ありランド３１ａの数、配置はいずれも上記例に限定されるものではない。孔ありランド３１ａと孔なしランド３１ｂの数についても、孔ありランド３１ａが多い構成とすることもできる。
また、電極２１やランド３１の形状も上記例に限定されるものではない。例えば外形輪郭が矩形状のランド３１（孔ありランド３１ａ）を採用することもできる。
また、電子部品２０として、はんだボール４３が搭載され、配線基板３０としてはんだペースト４２が塗布される例を示したが、これについても限定されるものではない。ランド３１上にはんだが配置され、リフロー時に該はんだが溶融して、一部が貫通孔３２内に流れ込むような構成のものであれば良い。
また、電極２１の全てが、電子部品２０の回路と電気的に接続される例を示した。しかしながら、一部の電極２１として、電子部品２０の回路と電気的に接続されないダミー電極を採用しても良い。このダミー電極に対応するランド３１を孔ありランド３１ａとすると、機械的な接続信頼性を向上することができる。
（第２実施形態）
本実施形態における電子装置１０では、電子部品２０の矩形状をなす対向面２０ａ四隅の電極２１に対応するランド３１の少なくとも１つが、孔ありランド３１ａとなっている点を特徴とする。
このような電子装置１０を構成する配線基板３０を図６に例示する。図６は、第１実施形態に示した図２に対応している。図６に示す配線基板３０では、四隅の電極２１に対応するランド３１（４つのランド３１）すべてが、孔ありランド３１ａとなっている。
使用環境下において、はんだ接続部４０には、電子部品２０と配線基板３０との線膨張係数差に基づく応力が作用し、この応力は、例えば格子状に配列された電極２１のうちの最外周の電極２１に対応するはんだ接続部４０、特に四隅で大きいことが知られている。特に自動車のエンジンルーム内など、高温環境下に電子装置１０が配置されると、上記応力も大きくなる。したがって、四隅におけるはんだ接続部４０にクラックが生じやすい。そして、クラックが生じると、クラックの生じたはんだ接続部４０よりも内側のはんだ接続部４０に作用する応力が増すこととなるため、より内側のはんだ接続部４０でクラックが生じやすくなる。すなわち、クラックの進行が早まってしまう。
このため、従来は、四隅に位置する電極２１及びランド３１を、電気的な接続機能を提供しないダミー電極及びダミーランドとしたり、四隅に電極２１及びランド３１を設けないようにしている。すなわち、四隅の部分を電気的にデッドスペースとしていた。
これに対し、本実施形態では、四隅の電極２１に対応するランド３１の少なくとも１つを、孔ありランド３１ａとする。孔ありランド３１ａは、第１実施形態で示したように、孔なしランド３１ｂに比べて接続信頼性が高いため、孔ありランド３１ａを採用した四隅部分について、クラックの発生を抑制することができる。このように、孔ありランド３１ａを採用することで、四隅部分を、電気的な接続領域として活用することができる。
（第３実施形態）
本実施形態における電子装置１０では、はんだ接続部４０を介して接続された孔ありランド３１ａ及び電極２１において、はんだ接続部４０との接続面積（接触面積）は、孔ありランド３１ａのほうが電極２１よりも小さい点を特徴とする。
図７は、このような電子装置１０の一例を示す、孔ありランド３１ａの周辺を拡大した断面図であり、第１実施形態に示した図４に対応している。図７には、断面に対応する配線基板３０の平面図を、紙面上側に併せて示している。
図７に示す例では、ソルダレジスト３６により、ソルダレジスト３６から露出された部位である孔ありランド３１ａの大きさが調整されている。所謂オーバーレジスト構造となっている。そして、配線基板３０の電子部品搭載面３０ａに電極２１を投影した投影部位２１ａ（二点鎖線）に対して、孔ありランド３１ａの方が小さくなっている。これにより、はんだ接続部４０との接続面積（接触面積）は、孔ありランド３１ａのほうが電極２１よりも小さくなるようになっている。
電子部品２０と配線基板３０との線膨張係数差に基づく応力がはんだ接続部４０に作用した場合、ランド３１及び電極２１のうち、はんだ接続部４０との接続面積が小さい側が耐久力が弱く、界面にクラックが発生しやすい。
このため、本実施形態においては、接続面積の小さい孔ありランド３１ａ側にクラックが生じることとなる。しかしながら、孔ありランド３１ａには、貫通孔３２が開口しており、はんだ接続部４０は孔内はんだ接続部４１と一体的に形成されている。したがって、図７に示すようにクラック４４が貫通孔３２内に延びる分、孔ありランド３１ａからはんだ接続部４０が完全に剥離するまでの距離を、同じ接続面積の孔なしランド３１ｂよりも長くすることができる。これにより、接続信頼性を向上することができる。
さらに、本実施形態では、図７に示すように、配線基板３０の電子部品搭載面３０ａに投影した電極２１の投影部位２１ａ内に、孔ありランド３１における貫通孔３２の開口部位が位置している。したがって、上記した効果に加え、貫通孔３２の開口部位が電極２１の投影部位２１ａの外に位置する構成に比べて、配線基板３０の体格を小型化することができる。
なお、本実施形態では、オーバーレジストにより、孔ありランド３１ａの大きさを小さくする例を示したが、ソルダレジスト３６にて被覆されないノーマルレジスト構造において、孔ありランド３１ａ自体の大きさを小さくしても良い。
（第４実施形態）
本実施形態における電子装置１０では、はんだ接続部４０を介して接続された孔ありランド３１ａ及び電極２１において、配線基板３０の電子部品搭載面３０ａに投影した電極２１の投影部位２１ａの中心と、孔ありランド３１ａの中心と、孔ありランド３１ａにおける貫通孔３２の開口部位の中心とが、互いに一致する点を特徴とする。
図８は、このような電子装置１０の一例を示す、孔ありランド３１ａの周辺を拡大した断面図であり、第１実施形態に示した図４に対応している。図８には、断面に対応する配線基板３０の平面図を、紙面上側に併せて示している。
図８に示す例では、孔ありランド３１ａの外形輪郭を、対応する電極２１の投影部位２１ａと一致するようにしている。
このような構成とすると、貫通孔３２の軸周りにおいて、はんだ接続部４０の形状がほぼ均等となるため、はんだ接続部４０に応力が作用した際に局所的に応力が集中するのを抑制することができる。これにより、接続信頼性を向上することができる。
また、各中心を一致させるため、電子装置１０の体格をより小型化することができる。
なお、上記例では孔ありランド３１ａの外形輪郭が、対応する電極２１の投影部位２１ａと一致する例を示した。しかしながら、孔ありランド３１ａの外形が電極２１（投影部位２１ａ）とは異なる場合にも適用することができる。例えば、円形輪郭を有する電極２１の投影部位２１ａの中心と、矩形輪郭を有する孔ありランド３１ａの中心と、孔ありランド３１ａにおける貫通孔３２の開口部位の中心とが、互いに一致するようにしても良い。
また、図８に示す例では、孔内はんだ接続部４１が、貫通孔３２の途中まで形成されているが、第１実施形態などで示したように、貫通孔３２の全長を充填する孔内はんだ接続部４１を採用しても良い。
（第５実施形態）
上記した各実施形態では、電子部品２０として、配線基板３０との対向面２０ａに、最外周に位置し、環状に配置された複数の電極２１からなる環状部（第１矩形環状部が相当）と、該環状部の内周よりも内側に配置された複数の電極２１からなる内周部を有する構成の電子部品２０、より具体的には、複数の電極２１が格子状に配列されたグリッドアレイ型パッケージの例を示した。別の言い方をすれば、電子部品２０の対向面２０ａと配線基板３０の電子部品搭載面３０ａとの対向領域内に、はんだ接続部４０が位置する構成の例を示した。
しかしながら、孔ありランド３１ａについては、上記構成の電子部品２０に限定されるものではなく、表面実装構造の電子部品２０であれば適用することができる。
本実施形態では、図９に示すように、略直方体形状の電子部品２０の長手方向両端部それぞれにおいて、配線基板３０との対向面２０ａ、該対向面２０ａの裏面、及び対向面２０ａと裏面とを繋ぐ側面に電極２１が一体的に形成されている。このような電子部品２０としては、コンデンサ、ダイオード、抵抗などのチップ部品がある。
また、配線基板３０には、電子部品２０の２つの電極２１それぞれに対応してランド３１が形成されている。このランド３１は、対応する電極２１に対して少なくとも一部が対向するように形成されている。本実施形態では、２つのランド３１がいずれも孔ありランド３１となっている。図９では、便宜上、電極２１及び孔ありランド３１ａの一方のみを示している。
そして、それぞれの孔ありランド３１ａにおいて、配線基板３０の電子部品搭載面３０ａに投影した電極２１の投影部位２１ａとは異なる位置に、貫通孔３２の開口部位が位置している。
はんだ接続部４０は、電極２１における対向面２０ａ側の部位のほぼ全域と接触するとともに、電極２１における側面側の部位にも接触してフィレット４０ａを形成している。また、はんだ接続部４０は、孔ありランド３１ａにも接触するとともに、壁面導体部３３に接続された孔内はんだ接続部４１と一体化されている。
このような電子装置１０の製造方法は、第１実施形態に示した製造方法において、電子部品２０にはんだボール４３を載置するのを除けば、同じ方法を用いて形成することができる。すなわち、スクリーン印刷により、ランド３１（孔ありランド３１ａ）上にはんだペースト４２を塗布した後、電極２１の対向面２０ａ側の部位がはんだペースト４２に接触するように、電子部品２０を配線基板３０に位置決め載置する。そして、リフローを行うことにより、孔ありランド３１ａ上の溶融はんだの一部を貫通孔３２内に流し込み、はんだ接続部４０及び孔内はんだ接続部４１を一体的に形成することで、電子装置１０を得ることができる。
本実施形態に示すような両端部に電極２１を有する電子部品２０を用いても、壁面導体部３３が、孔ありランド３１ａとともに、ランド３１の一部として機能するため、ランド３１とはんだとの接続面積を、孔なしランド３１ｂに比べて大きくすることができる。
また、孔ありランド３１ａに開口する貫通孔３２は、配線基板３０の裏面３０ｂにも開口するため、貫通孔３２内の空気を、配線基板３０の電子部品搭載面３０ａ及び裏面３０ｂのいずれからも抜くことができる。したがって、スクリーン印刷により、孔ありランド３１ａ上にはんだペースト４２を塗布する際に、配線基板３０の裏面３０ｂから空気を逃がしつつ貫通孔３２における所定の深さまではんだペースト４２を充填することができる。さらには、リフローにより溶融したはんだを、毛細管現象により壁面導体部３３を濡れ広がらせて貫通孔３２内に充填する際にも、配線基板３０の裏面３０ｂから空気を逃がすことができる。
このように、はんだとの接続面積を増やしつつ、はんだ内に空気が残るのを抑制することができる。したがって、電子部品２０の電極２１と配線基板３０のランド３１（孔ありランド３１ａ）との接続信頼性を向上することができる。
また、本実施形態では、配線基板３０の電子部品搭載面３０ａに投影した電極２１の投影部位２１ａとは異なる位置に、孔ありランド３１ａにおける貫通孔３２の開口部位が位置する。すなわち、貫通孔３２の開口部位の直上に電極２１が位置していない。このため、リフロー時に、はんだペースト４２中の溶剤などが気化してなるガスや、例えばスクリーン印刷時にはんだペースト４２中に巻き込まれた空気を、はんだから外へ逃がしやすい。
なお、本実施形態では、両端部に電極２１がそれぞれ形成された電子部品２０の例を示した。しかしながら、上記電子部品２０以外にも、例えば配線基板３０との対向面２０ａにおける周辺領域に電極２１が配置された、リード端子を有さないペリフェラル型の電子部品２０にも適用することができる。このような電子部品２０としては、ＱＦＮなどがある。また、電極２１としてパッケージから突出したリード端子を有する周辺端子型（ペリフェラルリード型とも言う）の電子部品２０にも適用することができる。このような電子部品２０としては、ＱＦＰなどがある。
なお。ＱＦＮなどのペリフェラル型電子部品２０や、ＱＦＰなどの周辺端子型電子部品２０のように、両端部のみに電極２１を有する電子部品２０（図９参照）よりも電極２１が多い構成では、孔ありランド３１ａに対応する電極２１が、電子部品２０に構成された回路と電気的に接続された構成とすると良い。これによれば、上記電極２１を、壁面導体部３３を介して、配線基板３０の裏面３０ｂに形成されたランド３４や、配線基板３０の内層に配置されたランド（導体パターン）に電気的に接続することができる。すなわち、壁面導体部３３を電気的な配線部として活用することができる。
（第６実施形態）
第５実施形態に示した構成の電子装置１０に対し、本実施形態では、図１０に示すように、配線基板３０の電子部品搭載面３０ａに投影した電極２１の投影部位２１ａ内に、孔ありランド３１ａにおける貫通孔３２の開口部位が位置している。
このような構成とすると、孔ありランド３１ａの大部分を電極２１の直下に配置できるので、配線基板３０の体格を小型化することができる。また、貫通孔３２は電極２１の直下にあるため、貫通孔３２部分でのはんだの落ち込みなどを考慮せずに、電極２１の側面部位に対して形成されるフィレット４０ａを大きく（フィレット４０ａの高さをより高く）することもできる。すなわち、電極２１とはんだ接続部４０との接続面積を増やすことができる。
（第７実施形態）
本実施形態では、図１１に示すように、配線基板３０が偶数個の孔ありランド３１ａを有し、偶数個の孔ありランド３１ａが、配線基板３０の電子部品搭載面３０ａに投影した電子部品２０の投影部位２０ｂの中心Ｃ１を通り、電子部品搭載面３０ａに沿いつつ互いに直交する２軸Ａ１，Ａ２それぞれに対して線対称の配置となっている。さらに、上記２軸Ａ１，Ａ２に対して貫通孔３２の開口部位も線対称の配置となっている点を特徴とする。
図１１に示す電子部品２０は、第５実施形態で示したように、長手方向両端部それぞれに、配線基板３０との対向面２０ａ、該対向面２０ａの裏面、及び対向面２０ａと裏面とを繋ぐ側面に一体的に形成された電極２１を有するチップ部品である。そして、２つの電極２１に対するランド３１が、いずれも孔ありランド３１ａとなっている。
図１１に示すように、配線基板３０の電子部品搭載面３０ａに投影した電子部品２０の投影部位２０ｂは、長方形となっている。この長方形における対向する２辺をそれぞれ等分する軸Ａ１と、残りの対向する２辺をそれぞれ等分する軸Ａ２との交点が投影部位２０ｂの中心Ｃ１となっている。
上記軸Ａ２に対し、２つの孔ありランド３１ａ同士が線対称となっている。また、孔ありランド３１ａは、それぞれ軸Ａ１に対して線対称となっている。さらには、２つの貫通孔３２の開口部位同士も、軸Ａ２に対して線対称となっている。また、貫通孔３２の開口部位は、それぞれ軸Ａ１に対して線対称となっている。
リフロー時において、孔ありランド３１ａ上に位置するはんだは溶融し、その一部が毛細管現象によって貫通孔３２内に流れ込む。これにともない、孔ありランド３１ａ上に位置する溶融はんだが流動する。このため、溶融はんだの流動に電子部品２０が引っ張られ、電子部品２０に位置ずれが生じることも考えられる。このように電子部品２０にずれが生じると、はんだ接続部４０との接続面積にばらつきが生じ、接続信頼性が低下する箇所（はんだ接続部４０との接続面積が小さい箇所）も生じ得る。
これに対し、上記した線対称配置によれば、溶融はんだの流動によって電子部品２０にずれが生じること自体を抑制することができる。したがって、接続信頼性を向上することができる。
なお、図１１では、電子部品２０として２つの電極２１を有するチップ部品の例を示した。しかしながら、チップ部品以外にも適用することができる。例えば、第１実施形態に示したグリッドアレイ型の電子部品２０にも適用することができる。図１２では、グリッドアレイ型の電子部品２０が実装される配線基板３０が、ランド３１として４つの孔ありランド３１ａを有し、軸Ａ１，Ａ２それぞれに対して線対称となっている。また、４つの貫通孔３２の開口部位も、軸Ａ１，Ａ２それぞれに対して線対称となっている。なお、図１２では、孔なしランド３１ｂについては図示を省略している。
（第８実施形態）
本実施形態では、第５実施形態で示した、両端部に電極２１をそれぞれ有する電子部品２０について電子部品２０の位置ずれを抑制する構成を示す。
具体的には、図１３に示すように、２つの電極２１に対応するランド３１がいずれも孔ありランド３１ａである。そして、孔ありランド３１ａは、配線基板３０の電子部品搭載面３０ａに投影した電子部品２０の矩形状の投影部位２０ｂにおいて、投影部位２０ｂの中心を通り、且つ、互いに対向する２辺をそれぞれ等分する同一の仮想直線上に、貫通孔３２の開口部位の中心がそれぞれ位置するように配置されている点を特徴とする。
図１３に示す例では、配線基板３０の電子部品搭載面３０ａに投影した電子部品２０の投影部位２０ｂは、長方形となっている。この長方形における対向する２辺をそれぞれ等分する軸Ａ１と、残りの対向する２辺をそれぞれ等分する軸Ａ２との交点が投影部位２０ｂの中心Ｃ１となっている。そして、軸Ａ１が上記した仮想直線に相当し、軸Ａ１上に、２つの貫通孔３２の開口部位の中心がそれぞれ位置している。
このような貫通孔３２の配置とすると、溶融はんだが貫通孔３２内に流れ込み、これにともない、孔ありランド３１ａ上に位置する溶融はんだが流動して電子部品２０に位置ずれが生じたとしても、ずれの方向は主として軸Ａ１に沿う方向となる。したがって、中心Ｃ１周りの回転方向にずれるような貫通孔３２の配置に比べて、電極２１の投影部位が孔ありランド３１ａから外れにくい。したがって、はんだとの接続面積を確保して、接続信頼性を向上することができる。
（第９実施形態）
本実施形態では、電子部品２０を製造する際のスクリーン印刷に特徴がある。具体的には、図１４に示すように、印刷工程において、孔ありランド３１ａに対応する転写部位５１ａが孔ありランド３１ａよりも大きいスクリーン５０を用いて、はんだペースト４２を配線基板３０の電子部品搭載面３０ａ上に塗布することを特徴とする。
そして、印刷工程後、電子部品２０を配線基板３０の電子部品搭載面３０ａ上に位置決め載置し、リフロー熱を与えることで、はんだにて、電極２１と孔ありランド３１ａとを接続するはんだ接続部４０を形成するとともに、はんだの一部を貫通孔３２内に流し込んで、はんだ接続部４０と一体的に孔内はんだ接続部４１を形成する。
このように本実施形態の製造方法によれば、孔ありランド３１ａに対応する転写部位５１ａが、孔ありランド３１ａよりも大きいスクリーン５０を用いるため、はんだペースト４２を、孔ありランド３１ａだけでなく、その周辺、図１４及び図１５に示す例では周辺のソルダレジスト３６上、にも塗布することができる。
したがって、リフロー工程において、孔ありランド３１ａ上だけでなく、孔ありランド３１ａの周辺上（ソルダレジスト３６上）に位置するはんだを用いて、はんだ接続部４０と孔内はんだ接続部４１を形成することができる。これにより、はんだ接続部４０と孔内はんだ接続部４１を一体的に形成しつつ、はんだ接続部４０のはんだ不足を防ぐことができる。また、孔内はんだ接続部４１の長さを長くすることができる。すなわち、接続信頼性を向上することができる。
また、図１４に示す例では、印刷工程において、孔なしランド３１ｂに対応する転写部位５１ｂが孔なしランド３１ｂと一致する形状及び大きさのスクリーン５０を用いて、はんだペースト４２を配線基板３０の電子部品搭載面３０ａ上に塗布する。したがって、孔なしランド３１ｂ側でのはんだ量が過多となり、隣接するはんだ接続部４０で短絡が生じるのを抑制することができる。
なお、図１４及び図１５においては、オーバーレジスト構造となっており、孔ありランド３１ａの周辺として、ソルダレジスト３６上にもはんだペースト４２を塗布する例を示した。しかしながら、ノーマルレジスト構造の場合には、孔ありランド３１ａの周辺として、配線基板３０を構成する絶縁基材上にはんだペースト４２を塗布すればよい。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
上記した実施形態では、配線基板３０の電子部品搭載面３０ａに配置されるランドとして、電子部品２０の電極２１に対応するランド３１（孔ありランド３１ａ及び孔なしランド３１ｂ）のみを示した。しかしながら、ランド３１とは別のランド、例えば図１６に示すように、配線基板３０に、孔ありランド３１ａに開口する貫通孔３２とは別の貫通孔（スルーホール）３７が形成され、該貫通孔３７が開口するランド３８を有する構成においても上記各実施形態を適用することができる。ランド３８は、ランド３１同様、配線基板３０の電子部品搭載面３０ａに配置されている。貫通孔３７の壁面には壁面導体部３７ａが形成されており、この壁面導体部３７ａは、ランド３８と接続（連結）されている。また、図１６に示す例では、配線基板３０の裏面３０ｂにおける貫通孔周囲にランド３９が配置されており、壁面導体部３７ａはランド３９とも接続（連結）されている。このような貫通孔３７、ランド３８、壁面導体部３７ａ、ランド３９は所謂めっきスルーホール（貫通ビアとも言われる）として知られている。
このように、電子部品搭載面３０ａに、孔ありランド３１ａとは別に貫通孔３７が開口するランド３８を有する場合には、図１６に示すように、貫通孔３７内にはんだが充填されてなる孔内はんだ接続部４５を有することが好ましい。孔内はんだ接続部４５は、所定の深さにわたって、壁面導体部３７ａに接合しており、孔内はんだ接続部４５によって壁面導体部３７ａが補強されている。したがって、温度変化によって配線基板３０が膨張や収縮しても、壁面導体部３７ａが破断し、ひいてはランド３８とランド３９との電気的に接続されない状態となるのを抑制することができる。
なお、孔内はんだ接続部４５は、上記実施形態で示したように、ランド３１上などにはんだペースト４２を塗布する際に、ランド３８上にもはんだペースト４２を塗布し、リフロー時にランド３８上の溶融はんだを毛細管現象によって貫通孔３７内に流しこむことで形成することができる。したがって、第９実施形態に示すように、ランド３８上だけでなく、ランド３８の周辺にもはんだペースト４２を塗布することで、孔内はんだ接続部４５の接続長を稼ぐこともできる。
なお、図１６では、壁面導体部３７ａがランド３８とランド３９を電気的に接続する例を示したが、壁面導体部３７ａが、配線基板３０の内層に配置されたランド（導体パターン）とランド３８とを電気的に接続する構成に、孔内はんだ接続部４５を適用しても良い。
１０・・・電子装置
２０・・・電子部品
２１・・・電極
２１ａ・・・投影部位
３０・・・配線基板
３１・・・ランド
３１ａ・・・孔ありランド
３１ｂ・・・孔なしランド
３２・・・貫通孔
３３・・・壁面導体部
４０・・・はんだ接続部
４１・・・孔内はんだ接続部
４２・・・はんだペースト
４３・・・はんだボール

Claims (22)

  1. 一面にランドが形成された配線基板と、
    前記ランドに対応して、外部接続用の電極が形成された電子部品と、
    前記ランドと前記電極とを接続するはんだ接続部と、を備え、
    前記電子部品が前記配線基板に表面実装されてなる電子装置であって、
    前記配線基板は、一端が前記ランドに開口し、他端が前記一面の裏面に開口するとともに、壁面に壁面導体部が形成された貫通孔を有し、
    前記ランドは、前記貫通孔の一端が開口され、前記壁面導体部と接続された孔ありランドを含み、
    前記孔ありランドと前記電極とを接続するはんだ接続部は、前記貫通孔内に配置されて前記壁面導体部に接続された孔内はんだ接続部と、一体的に形成されていることを特徴とする電子装置。
  2. 前記電子部品は、前記配線基板との対向面に、最外周に位置し、環状に配置された複数の前記電極からなる環状部と、該環状部の内周よりも内側に配置された複数の前記電極からなる内周部を有することを特徴とする請求項１に記載の電子装置。
  3. 前記対向面に配置された複数の電極は格子状に配列されていることを特徴とする請求項２に記載の電子装置。
  4. 前記孔ありランドに対応する電極は、前記電子部品に構成された回路と電気的に接続されていることを特徴とする請求項２又は請求項３に記載の電子装置。
  5. 前記対向面に配置された複数の電極に対応する複数の前記ランドとして、前記孔ありランドとともに、前記貫通孔のない孔なしランドを含むことを特徴とする請求項２〜４いずれか１項に記載の電子装置。
  6. 前記孔なしランドのほうが、前記孔ありランドよりも多いことを特徴とする請求項５に記載の電子装置。
  7. 前記内周部の電極に対応する前記ランドのほうが、前記環状部の電極に対応する前記ランドよりも、前記孔ありランドを多く含むことを特徴とする請求項５又は請求項６に記載の電子装置。
  8. 前記はんだ接続部を介して接続された前記孔ありランド及び前記電極において、前記配線基板の一面に投影した前記電極の投影部位の中心と、前記孔ありランドの中心と、前記孔ありランドにおける貫通孔の開口部位の中心とが、互いに一致していることを特徴とする請求項２〜７いずれか１項に記載の電子装置。
  9. 前記電子部品の対向面は矩形状をなし、
    前記対向面四隅の電極に対応する前記ランドの少なくとも１つが、前記孔ありランドとされていることを特徴とする請求項４に記載の電子装置。
  10. 前記はんだ接続部を介して接続された前記孔ありランド及び前記電極において、前記はんだ接続部との接続面積は、前記孔ありランドのほうが前記電極よりも小さいことを特徴とする請求項２〜９いずれか１項に記載の電子装置。
  11. 前記はんだ接続部を介して接続された前記孔ありランド及び前記電極において、前記配線基板の一面に投影した前記電極の投影部位内に、前記孔ありランドにおける貫通孔の開口部位が位置していることを特徴とする請求項１０に記載の電子装置。
  12. 前記電極は、前記電子部品の両端部それぞれにおいて、前記配線基板との対向面、該対向面の裏面、及び対向面と裏面とを繋ぐ側面に一体的に形成されていることを特徴とする請求項１に記載の電子装置。
  13. 前記電子部品は、前記配線基板との対向面における周辺領域に前記電極が配置された、リード端子を有さないペリフェラル型の電子部品であることを特徴とする請求項１に記載の電子装置。
  14. 前記電子部品は、前記電極としてパッケージから突出したリード端子を有する周辺端子型の電子部品であることを特徴とする請求項１に記載の電子装置。
  15. 前記電極は、前記電子部品に構成された回路と電気的に接続されていることを特徴とする請求項１３又は請求項１４に記載の電子装置。
  16. 前記孔ありランドにおいて、前記配線基板の一面に投影した前記電極の投影部位とは異なる位置に、前記孔ありランドにおける貫通孔の開口部位が位置していることを特徴とする請求項１２〜１５いずれか１項に記載の電子装置。
  17. 前記はんだ接続部を介して接続された前記孔ありランド及び前記電極において、前記配線基板の一面に投影した前記電極の投影部位内に、前記孔ありランドにおける貫通孔の開口部位が位置していることを特徴とする請求項１２〜１５いずれか１項に記載の電子装置。
  18. 前記配線基板は、偶数個の前記孔ありランドを有し、
    偶数個の前記孔ありランドは、前記配線基板の一面に投影した前記電子部品の投影部位の中心を通り、前記一面に沿いつつ互いに直交する２軸それぞれに対して線対称となり、且つ、前記２軸に対して前記貫通孔の開口部位も線対称となるように配置されていることを特徴とする請求項１〜１７いずれか１項に記載の電子装置。
  19. 前記電子部品の対向面は矩形状をなし、
    前記電子部品の両端部それぞれの電極に対応するランドが前記孔ありランドであり、
    前記孔ありランドは、前記配線基板の一面に投影した前記電子部品の投影部位において、該投影部位の中心を通り、且つ、互いに対向する２辺をそれぞれ等分する同一の仮想直線上に、前記貫通孔の開口部位の中心がそれぞれ位置するように配置されていることを特徴とする請求項１２に記載の電子装置。
  20. 一面に表面実装用のランドが形成された配線基板であって、
    一端が前記ランドに開口し、他端が前記一面の裏面に開口するとともに、壁面に壁面導体部が形成された貫通孔を有し、
    前記ランドは、前記貫通孔の一端が開口され、前記壁面導体部と接続された孔ありランドを含むことを特徴とする配線基板。
  21. 電子部品の電極と、配線基板の一面に形成されたランドとをはんだ付けして、前記配線基板に前記電子部品が表面実装された電子装置を製造する電子装置の製造方法であって、
    一端が前記ランドに開口し、他端が前記一面の裏面に開口するとともに、壁面に壁面導体部が形成された貫通孔を有し、前記ランドとして、前記貫通孔の一端が開口され、前記壁面導体部と接続された孔ありランドを含む配線基板を準備するとともに、前記孔ありランドに対応する転写部位が前記孔ありランドよりも大きいスクリーンを用いて、ペースト状のはんだを前記配線基板の一面上に塗布する印刷工程と、
    前記印刷工程後、前記電子部品を前記配線基板の一面上に位置決め載置し、リフロー熱を与えることで、前記はんだにて、前記電極と前記孔ありランドとを接続するはんだ接続部を形成するとともに、前記はんだの一部を前記貫通孔内に流し込んで、前記はんだ接続部と一体的に孔内はんだ接続部を形成するリフロー工程と、を備えることを特徴とする電子装置の製造方法。
  22. 前記配線基板は、前記ランドとして、前記孔ありランドとともに、前記貫通孔のない孔なしランドを含み、
    前記印刷工程において、前記孔なしランドに対応する転写部位が前記孔なしランドと一致する形状及び大きさのスクリーンを用いて、前記ペースト状のはんだを前記配線基板の一面上に塗布することを特徴とする請求項２１に記載の電子装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013894B2 (en) 2012-09-14 2015-04-21 Fujitsu Component Limited Printed circuit board and method for manufacturing the same
JP2017022149A (ja) * 2015-07-07 2017-01-26 日立オートモティブシステムズ株式会社 配線基板
CN118250897A (zh) * 2024-05-29 2024-06-25 苏州元脑智能科技有限公司 一种焊盘阵列、印刷线路板及其制造方法、板卡、服务器及芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112640A (ja) * 1992-09-30 1994-04-22 Sony Corp 回路基板
JPH11111771A (ja) * 1997-10-07 1999-04-23 Matsushita Electric Ind Co Ltd 配線基板の接続方法、キャリア基板および配線基板
JP2008288356A (ja) * 2007-05-17 2008-11-27 Fdk Corp プリント基板およびモジュール構造体
JP2009283561A (ja) * 2008-05-20 2009-12-03 Panasonic Electric Works Co Ltd 電子装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2916086B2 (ja) * 1994-10-28 1999-07-05 株式会社日立製作所 電子部品の実装方法
US20050173152A1 (en) * 2004-02-10 2005-08-11 Post Scott E. Circuit board surface mount package
JP5078683B2 (ja) * 2008-03-11 2012-11-21 パナソニック株式会社 プリント基板、及び表面実装デバイスの実装構造体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112640A (ja) * 1992-09-30 1994-04-22 Sony Corp 回路基板
JPH11111771A (ja) * 1997-10-07 1999-04-23 Matsushita Electric Ind Co Ltd 配線基板の接続方法、キャリア基板および配線基板
JP2008288356A (ja) * 2007-05-17 2008-11-27 Fdk Corp プリント基板およびモジュール構造体
JP2009283561A (ja) * 2008-05-20 2009-12-03 Panasonic Electric Works Co Ltd 電子装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9013894B2 (en) 2012-09-14 2015-04-21 Fujitsu Component Limited Printed circuit board and method for manufacturing the same
US9398691B2 (en) 2012-09-14 2016-07-19 Fujitsu Component Limited Printed circuit board
JP2017022149A (ja) * 2015-07-07 2017-01-26 日立オートモティブシステムズ株式会社 配線基板
CN118250897A (zh) * 2024-05-29 2024-06-25 苏州元脑智能科技有限公司 一种焊盘阵列、印刷线路板及其制造方法、板卡、服务器及芯片

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