KR101071607B1 - 표시장치, 표시 장치의 제조 방법 - Google Patents

표시장치, 표시 장치의 제조 방법 Download PDF

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Abstract

ITO 막을 사용하지 않는 유기 EL 표시 장치를 제공한다.
반도체 기판 (10) 의 이면에 불순물 영역으로 이루어지는 공통 전극 (11) 을 형성한 후, 바닥이 있는 구멍 (20) 을 행렬 형상으로 배치하고, 각 구멍 (20) 내에 유기 발광층 (40) 을 형성하여, 그들의 표면에, 화소 전극 (43) 을 각각 배치한다. 공통 전극 (11) 과 화소 전극 (43) 간에 전압을 인가하면 유기 발광층 (40) 은 발광하고, 발광광은 공통 전극 (11) 을 투과하여 외부로 방출된다. 접속 트랜지스터 (115) 도 형성하여, 원하는 화소 (110) 만이 발광되도록 하면, 표시 장치 (102) 가 얻어진다.
유기 EL 표시 장치

Description

표시장치, 표시 장치의 제조 방법{DISPLAY, AND METHOD FOR FABRICATING SAME}
본 발명은 유기 EL 장치의 기술에 관한 것으로, 특히 ITO (Indium-tin oxide) 를 사용하지 않는 유기 EL 장치에 관한 것이다.
헤드 마운트 디스플레이용이나 프로젝터에 유기 EL 표시 장치를 사용하는 경우, 소형 또는 고화질의 유기 EL 표시 장치를 제조할 필요가 있다. 소형으로 고화질의 유기 EL을 제조하기 위해서는, 발광 소자부를 미세하게 제작할 필요가 있다.
그러나, 이러한 미세한 발광 소자를, 종래와 같이 유리 기판상에 ITO 등의 투명 전극을 형성하는 방법으로 실현하는 것은 곤란하다. 이것은, 통상, ITO막은 스퍼터로 막형성되기 때문에 요철이나 결함이 발생하거나, 또한, 스플래시 (splash) 등에 의해 ITO막에 요철의 결함이 발생하는 경우가 있기 때문이다. 소형의 유기 EL을 실현하기 위해 ITO막을 얇게 하면, 이러한 결함으로 단락을 일으키기 쉽다.
또한, 스퍼터로 제조된 ITO막은, 이방 (異方) 성장하기 때문에 치밀한 조직이 아니다. 이로 인해, 패터닝시에 사용되는 에칭액이 ITO막으로 들어가는 경우가 있어, ITO막 상에 형성되는 유기층에 데미지를 주는 경우가 있다. 이로 인해, ITO를 사용하는 경우, 소형의 유기 EL 장치를 제작하는 것은 어렵다.
또한, ITO막은 저항을 낮게 하기 위해 200℃ 이상에서 어닐링이 필요해 진다.
특허문헌 1:일본 공개특허공보 제2001-76884호
특허문헌 2:일본 공개특허공보 제2002-237383호
발명의 개시
발명이 해결하고자 하는 과제
본 발명은, 유리 기판 대신에, Si 웨이퍼를 사용하여 소형 또한 고화질의 유기 EL 표시 장치를 제작하는 것을 목적으로 한다.
또한, 본 발명은, ITO를 사용하지 않고 미세한 발광 소자를 갖는 유기 EL 표시 장치를 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
상기 과제를 해결하기 위해, 청구항 1 기재의 발명은, 반도체 기판과, 상기 반도체 기판에 형성된 복수의 접속 트랜지스터와, 상기 반도체 기판에 형성된 복수의 구멍과, 각각의 상기 구멍내에 각각 배치되고, 전류가 흐르면 발광하는 유기 발광층과, 각각의 상기 유기 발광층의 표면에 각각 배치된 화소 전극을 가지며, 각각의 상기 접속 트랜지스터는, 제 1, 제 2 주단자와, 상기 제 1, 제 2 주단자 간의 도통을 제어하는 제어 단자를 각각 갖고, 각각의 상기 유기 발광층상의 화소 전극은 서로 전기적으로 분리되며, 각각의 상기 화소 전극은, 서로 다른 상기 접속 트랜지스터의 상기 제 1 주단자에 접속되는 표시 장치이다.
청구항 2 기재의 발명은, 각각의 상기 구멍은 바닥이 있게 형성되어, 저면에 공통 전극이 노출되고, 상기 유기 발광층의 저면은 상기 공통 전극에 접촉되는 청구항 1 기재의 표시 장치이다.
청구항 3 기재의 발명은, 상기 공통 전극은, 상기 반도체 기판의 내부에 형성된 불순물 영역인 청구항 2 기재의 표시 장치이다.
청구항 4 기재의 발명은, 상기 반도체 기판의 저면과 각각의 상기 구멍의 저면 간의 두께가 500nm 이하로 되고, 상기 유기 발광층의 발광광은, 상기 구멍 저면의 상기 반도체 기판을 투과하여 외부로 방사되는 청구항 3 기재의 표시 장치이다.
청구항 5 기재의 발명은, 상기 불순물 영역의 도전형은, 상기 반도체 기판과는 반대의 도전형인 청구항 3 또는 청구항 4 의 어느 한 항 기재의 표시 장치이다.
청구항 6 기재의 발명은, 반도체 기판과, 상기 반도체 기판에 형성된 복수의 구멍과, 각각의 상기 구멍의 저면에 각각 위치하는 공통 전극과, 각각의 상기 구멍내에 각각 배치된 유기 발광층과, 각각의 상기 유기 발광층의 표면에 배치되고, 서로 전기적으로 분리된 화소 전극을 가지며, 상기 공통 전극과 상기 화소 전극 간에 전압이 인가되고, 상기 유기 발광층에 전류가 흐르면 상기 유기 발광층이 발광하도록 구성된 표시 장치로서, 상기 공통 전극은, 상기 반도체 기판내에 형성된 불순물 영역으로 이루어지는 표시 장치이다.
청구항 7 기재의 발명은, 상기 반도체 기판내에는 복수의 접속 트랜지스터가 형성되고, 각각의 상기 접속 트랜지스터는, 제 1, 제 2 주단자와, 상기 제 1, 제 2 주단자 간의 도통을 제어하는 제어 단자를 각각 가지며, 각각의 상기 화소 전극은, 서로 다른 상기 접속 트랜지스터의 상기 제 1 주단자에 접속되는 청구항 6 기재의 표시 장치이다.
청구항 8 기재의 발명은, 상기 반도체 기판의 저면과 각각의 상기 구멍의 저면 간의 두께가 200nm 이상 500nm 이하로 되고, 상기 유기 발광층의 발광광은, 상기 구멍 저면의 상기 반도체 기판을 투과하여 외부로 방사되는 청구항 6 또는 청구항 7 의 어느 한 항 기재의 표시 장치이다.
청구항 9 기재의 발명은, 상기 반도체 기판에는, 상기 접속 트랜지스터와는 상이한 트랜지스터를 포함하는 복수의 전자 소자가 형성되고, 상기 전자 소자에 의해, 상기 반도체 기판에는, 각각의 상기 접속 트랜지스터의 상기 제어 단자에 접속된 도통 제어 회로와 상기 제 2 주단자에 접속된 전압 인가 회로가 형성되며, 상기 도통 제어 회로와 상기 전압 인가 회로에 의해 상기 복수의 접속 트랜지스터 중의 원하는 트랜지스터를 도통시켜, 도통된 상기 접속 트랜지스터의 상기 제 1 주단자에 접속된 상기 유기 발광층에 전류를 흘려, 상기 유기 발광층을 발광시키도록 구성되는 청구항 1 내지 청구항 8의 어느 한 항 기재의 표시 장치이다.
청구항 10 기재의 발명은, 제 1 도전형의 반도체 기판의 이면에 제 2 도전형의 불순물을 도입하고, 공통 전극을 형성하는 공정과, 상기 반도체 기판의 표면에 복수의 구멍을 형성하고, 각각의 상기 구멍내에 상기 공통 전극을 노출시키는 공정과, 상기 구멍내에 유기 발광층을 형성하는 공정과, 각각의 상기 유기 발광층 표면에 화소 전극을 형성하는 공정을 가지는 표시 장치의 제조 방법이다.
청구항 11 기재의 발명은, 상기 반도체 기판내에 제 2 도전형의 채널 영역을 형성하고, 상기 채널 영역내에 제 1 도전형으로 서로 분리된 제 1, 제 2 영역을 각각 형성하며, 접속 트랜지스터를 형성하는 공정을 가지고, 상기 제 1 영역을 상기 화소 전극에 접속하는 청구항 10 기재의 표시 장치의 제조 방법이다.
본 발명은 반도체 기판에 바닥이 있는 구멍을 형성하고, 그 구멍 내에 유기 발광층을 형성한다.
구멍 저면에는, 불순물 확산에 의해 저항률이 낮은 확산 영역이 배치된다. 그것을 공통 전극으로 한다. 그리고, 각 구멍 저면에 있는 공통 전극의 두께, 즉, 공통 전극이 반도체 기판을 구성하는 반도체 결정으로 구성되는 경우에는 그 부분의 반도체 결정의 두께를, 유기 발광층의 발광광이 투과할 수 있는 두께로 해두면, 발광광은 공통 전극을 투과하여, 외부로 방사된다.
따라서, 유기 발광층의 면 중, 공통 전극과는 반대측의 면에서 발광광을 방사할 필요가 없어지기 때문에, 공통 전극과는 반대측의 면에는 금속의 전극을 배치할 수 있다.
발명의 효과
본 발명에서는, 반도체 웨이퍼의 일부를 전극으로서 사용할 수 있기 때문에, ITO를 사용하지 않더라도, 미세한 발광 소자를 갖는 유기 EL 표시 장치를 제조할 수 있다.
또한, 본 발명에서는, LSI 제조에 요구되는 것 같은 고품질의 반도체 웨이퍼를 필요로 하지 않기 때문에, 지금까지 폐기 또는 재원료로서 리사이클되고 있는 LSI 규격에 맞지 않는, 예를 들어 규격 외의 Si 웨이퍼를 사용할 수 있다.
도면 간단한 설명
도 1은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (1).
도 2는 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (2).
도 3은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (3).
도 4는 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (4).
도 5는 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (5).
도 6은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (6).
도 7은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (7).
도 8은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (8).
도 9는 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (9).
도 10은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (10).
도 11은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (11).
도 12는 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (12).
도 13은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (13).
도 14는 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (14).
도 15는 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (15).
도 16은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (16).
도 17은 본 발명의 표시 장치의 제조 공정을 설명하기 위한 단면도 (17).
도 18은 본 발명의 표시 장치의 반도체 기판내에서의 배치를 설명하기 위한 평면도.
도 19는 본 발명의 표시 장치를 설명하기 위한 모식적인 평면도.
도 20은 본 발명의 표시 장치의 화소를 설명하기 위한 모식적인 평면도.
부호의 설명
10······반도체 기판
11······공통 전극
20······구멍
40······유기 발광층
43······화소 전극
102······표시 장치
115······접속 트랜지스터
발명을 실시하기 위한 최선의 형태
도 18의 부호 (101) 는 반도체 웨이퍼이며, 본 발명의 표시 장치 (102) 가 복수개 형성되어 있다.
각 표시 장치 (102) 는 행렬 형상에 배치되어 있고, 각 표시 장치 (102) 의 행과 행 간와 열과 열 간에는, 각각 스크라이브라인 (103x, 103y) 이 배치되어 있다. 스크라이브라인 (103x, 103y) 상의 반도체 웨이퍼 (101) 의 표면은 노출되고, 스크라이브라인 (103x, 103y) 의 부분을 절단하면, 각 표시 장치 (102) 가 각 각 분리되게 되어 있다.
도 19는, 1개의 표시 장치 (102) 의 구조를 설명하기 위한 모식적인 평면도이고, 보호막이나 후술하는 제 1, 제 2 층간 절연막 등은 생략하고 있다.
이 표시 장치 (102) 는, 최소 1 도트의 표시 단위에 상당하는 화소 (110) 를 복수개 갖고 있다. 각 화소 (11O) 는 행렬 형상으로 배치되어 있고, 각 화소 (110) 의 행과 행 간와 열과 열 간에는, 각각 주사선 (112) 과 데이터선 (111) 이 둘러싸여 있다.
도 20은, 화소 (110) 를 확대한 모식적인 평면도이고, 각 화소 (110) 는, 유기 발광층 (40) 과, 접속 트랜지스터 (115) 를 각각 갖고 있다.
접속 트랜지스터 (115) 는, 출력 단자 또는 입력 단자가 되는 제 1, 제 2 주단자와, 상기 제 1, 제 2 주단자 간의 도통을 제어하는 제어 단자를 갖고 있다.
여기에서 접속 트랜지스터 (115) 는 n채널 MOSFET이고, 제어 단자는 게이트 단자라고 불리고 있다. 이 게이트 단자는 데이터선 (111) 에 접속되어 있다.
유기 발광층 (40) 표면에는 화소 전극 (43) 이 배치되어 있다. 접속 트랜지스터 (115) 의 제 1 주단자는 드레인 단자이고, 화소 전극 (43) 은, 그 드레인 단자에 접속되어 있다.
또한, 제 2 주단자는 소스 단자이고, 그 소스 단자는 주사선 (112) 에 접속되어 있다.
데이터선 (111) 과 주사선 (112) 은 도통 제어 회로 (113) 와 전압 인가 회로 (114) 에 각각 접속되어 있다. 도통 제어 회로 (113) 와 전압 인가 회로 (114) 는 원하는 데이터선 (111) 과 주사선 (112) 에 각각 전압을 인가할 수 있도록 구성되어 있고, 특정한 데이터선 (111) 과 주사선 (112) 에 전압이 인가되면, 그 데이터선 (111) 과 주사선 (112) 의 양쪽에 접속된 화소 (110) 가 선택되어, 그 화소 (110) 의 접속 트랜지스터 (115) 만이 도통한다.
접속 트랜지스터 (115) 의 도통에 의해, 그 접속 트랜지스터 (115) 에 접속된 화소 전극 (43) 은 주사선 (112) 에 접속되고, 유기 발광층 (40) 에 전압이 인가된다. 이 전압에 의해 유기 발광층 (40) 에 전류가 흐르면 유기 발광층 (40) 이 발광하고, 선택된 화소 (110) 로부터 발광광이 방사된다.
이하, p형과 n형의 한쪽을 제 1 도전형으로 하고, 다른쪽을 제 2 도전형으로 하여 화소 (110) 의 구조와 제조 공정에 대해 설명한다.
도 1의 부호 (10) 는 규소 단결정으로 구성된 반도체 웨이퍼 (101) 의 일부로 이루어지는 제 1 도전형의 반도체 기판이다. 그 이면측에 제 2 도전형의 불순물을 주입하여, 확산하면, 도 2에 나타내는 바와 같이, 제 2 도전형의 확산층으로 이루어지는 공통 전극 (11) 이 형성된다. 제 1 도전형이 n형, 제 2 도전형이 p형인 경우, 제 2 도전형의 불순물로는 붕소를 사용할 수 있다. 여기에서, 제 2 도전형의 불순물은 반도체 기판 (10) 이면의 전면에 주입되어 있고, 따라서, 공통 전극 (11) 은, 반도체 기판 (10) 의 이면측의 전면에 형성되어 있다. 공통 전극 (11) 의 두께는 2000Å∼5000Å로 해둔다. 저항은 5∼10Ω/□ 정도가 바람직하다.
다음으로, 반도체 기판 (10) 의 공통 전극 (11) 이 형성된 면과는 반대측의 면에 대하여, 포토리소그래프 공정이나 에칭 공정이나 불순물 주입 공정이나 확산 공정 등을 반복 실시하고, n채널 MOSFET이나 p채널 MOSFET 외에, 필요에 따라, 저항 소자나 콘덴서 등의 전자 소자를 형성한다.
도 3의 부호 (115) 는, 확산 영역이 형성된 후의 상태의 접속 트랜지스터를 나타내고 있고, 제 2 도전형의 불순물 영역인 채널 영역 (31) 과, 그 채널 영역 (31) 의 내부에 배치된 제 1 도전형의 소스 영역 (32) 과 드레인 영역 (33) 을 갖고 있다.
이하, 도면에는 이 접속 트랜지스터 (115) 를 나타내고, 도통 제어 회로 (113) 나 전압 인가 회로 (114) 를 구성하는 전자 부품의 단면은 도시하지 않는다.
채널 영역 (31) 은, 1개의 표시 장치 (102) 가 형성되는 영역내에서 행렬 형상으로 배치되어 있고, 소스 영역 (32) 과 드레인 영역 (33) 은, 1개의 채널 영역 (31) 내에 1개씩 서로 이간하여 형성되고 있다.
그리고, 적어도 소스 영역 (32) 과 드레인 영역 (33) 으로 끼워진 부분의 채널 영역 (31) 의 표면을 노출시킨 상태에서, 도 4에 나타내는 바와 같이, 절연성 물질로 이루어지는 게이트 절연막 (13) 을 형성한다. 여기에서, 게이트 절연막 (13) 은 규소 산화막이고, 채널 영역 (31) 과 소스 영역 (32) 과 드레인 영역 (33) 과의 표면을 포함하는 반도체 기판 (10) 의 표면을 전부 노출시켜, 열산화 처리 등에 의해 형성하였지만, 산화막에 한정되는 것은 아니다.
다음으로, 도 5에 나타내는 바와 같이, 게이트 절연막 (13) 의 표면에, 폴리규소 등의 도전성 재료로 이루어지는 도전성 박막 (14) 을 형성한다.
다음으로, 도 6에 나타내는 바와 같이, 도전성 박막 (14) 을 패터닝하고, 적어도 후술하는 구멍 (20) 이나 개구 (16) 가 형성되는 부분은 제거한다. 한편, 소스 영역 (32) 과 드레인 영역 (33) 간의 위치의 부분은 남기고, 남은 부분에 의해 게이트 전극 (34) 을 구성시킨다.
다음으로, 도 7에 나타내는 바와 같이, 게이트 절연막 (13) 이나 게이트 전극 (34) 의 표면을 포함하는 반도체 기판 (10) 의 한 쪽의 표면에 절연 재료로 이루어지는 제 1 층간 절연막 (15) 을 형성하고, 포토리소그래프 공정과 에칭 공정에 의해, 제 1 층간 절연막 (15) 중, 적어도 소스 영역 (32) 상의 부분과 드레인 영역 (33) 상의 부분을 제거하여, 도 8에 나타내는 바와 같이, 소스 영역 (32) 과 드레인 영역 (33) 상에 개구 (16) 를 형성한다.
이 개구 (16) 의 저면에는, 소스 영역 (32) 또는 드레인 영역 (33) 의 표면이 노출되어 있고, 그 상태에서 스퍼터링법 등에 의해, 도 9에 나타내는 바와 같이, 층간 절연막 (15) 의 표면과 개구 (16) 의 내부에 금속막 (17) 을 형성한다. 개구 (16) 의 내부는 금속막 (17) 으로 충전된다. 금속막 (17) 중, 개구 (16) 의 내부의 부분 이외의 부분을 제거하면, 도 10에 나타내는 바와 같이, 하단이 소스 영역 (32) 또는 드레인 영역 (33) 에 접촉한 플러그 (18) 를 얻을 수 있다. 상이한 개구 (16) 의 내부에 위치하는 플러그 (18) 끼리는 분리되어 있고, 도 10의 상태에서는 각 플러그 (18) 끼리는 전기적으로 절연되어 있다.
다음으로, 포토리소그래프 공정과 에칭 공정에 의해, 접속 트랜지스터 (115) 간의 위치의 제 1 층간 절연막 (15) 과 게이트 절연막 (13) 과 반도체 기판 (10) 을 에칭하여, 도 11에 나타내는 바와 같이, 복수의 구멍 (20) 을 형성한다.
각 구멍 (20) 은, 채널 영역 (31) 이나 소스 영역 (32) 이나 드레인 영역 (33) 과는 접촉하지 않는 위치에 형성되어 있고, 제 1 층간 절연막 (15) 과 게이트 절연막 (13) 을 관통하고 있다. 각 구멍 (20) 의 상부측면에는, 게이트 절연막 (13) 과 제 1 층간 절연막 (15) 이 노출되어 있다.
각 구멍 (20) 은 반도체 기판 (10) 을 관통하지 않고, 각 구멍 (20) 은, 각 구멍 (20) 의 저면에 공통 전극 (11) 이 노출되는 깊이로 형성되어 있다. 각 구멍 (20) 의 저면은, 공통 전극 (11) 의 표면에 위치하는 경우 외에, 공통 전극 (11) 의 내부에 위치하고, 각 구멍 (20) 측면의 하단에 공통 전극 (11) 이 노출되어도 된다.
각 구멍 측면의 공통 전극 (11) 보다도 위에서, 반도체 기판 (10) 의 표면보다도 밑 부분에서는, 반도체 기판 (10) 의 제 1 도전형의 부분이 노출되어 있다. 또한, 각 구멍 (20) 은 일정 거리만큼 이간되고, 행렬 형상으로 배치되어 있다.
다음으로, 잉크젯법 등에 의해 각 구멍 (20) 내에 정공 수송성의 유기 박막 원료를 토출하고 가열하여 용제를 증발시키면, 도 12에 나타내는 바와 같이, 구멍 (20) 내에 정공 수송성의 제 1 유기 박막 (35) 이 형성된다.
여기에서 제 1 유기 박막 (35) 은 공통 전극 (11) 과 접촉하고 있지만, 제 1 유기 박막 (35) 과 공통 전극 (11) 간에 도전성을 갖는 버퍼층을 형성하고, 제 1 유기 박막 (35) 과 공통 전극 (11) 이 직접 접촉하지 않도록 해도 된다.
다음으로, 도 13에 나타내는 바와 같이, 제 1 유기 박막 (35) 의 표면에, 잉 크젯법에 의해, 유기 재료를 토출하고, 가열하여 발광성의 제 2 유기 박막 (36) 을 형성하며, 다음으로, 도 14에 나타내는 바와 같이, 제 2 유기 박막 (36) 표면에, 제 1, 제 2 유기 박막 (35 , 36) 의 형성 방법과 동일하게, 유기 재료를 토출하고, 가열하여 전자 수송성의 제 3 유기 박막 (37) 을 형성하면, 제 1∼제 3 유기 박막 (35∼37) 에 의해 각 구멍 (20) 내에 유기 발광층 (40) 이 형성된다. 상이한 구멍 (20) 내의 유기 발광층 (40) 은 서로 분리되어 있다. 유기 재료는, 구멍 (20) 의 외부로는 토출되지 않도록 한다.
여기에서 유기 발광층 (40) 은, 유기 발광층 (40) 의 표면의 높이가, 제 1 층간 절연막 (15) 의 표면의 높이와 대략 일치하는 두께로 형성되어 있다.
다음으로, 게이트 전극 (34) 상의 도시 생략의 위치에서 제 1 층간 절연막 (15) 에 개구를 형성하고, 개구의 저면에 게이트 전극 (34) 표면을 노출시킨다.
이 상태에서는, 제 1 층간 절연막 (15) 의 표면과, 유기 발광층 (40) 의 제 3 유기 박막 (37) 의 표면과, 플러그 (18) 의 상단도 노출되어 있고, 그 상태에서 도 15에 나타내는 바와 같이, 스퍼터링법 등에 의해 제 1 배선 박막 (22) 을 형성하면, 플러그 (18) 의 상단, 유기 발광층 (40) 의 표면, 및 게이트 전극 (34) 의 표면 등은 제 1 배선 박막 (22) 에 접촉한다. 이 제 1 배선 박막 (22) , 상기 서술한 금속막 (17), 및 후술하는 제 2 배선 박막에는 알루미늄 등의 금속의 박막을 사용할 수 있다.
다음으로, 제 1 배선 박막 (22) 을 패터닝하고, 도 16에 나타내는 바와 같이, 플러그 (18) 를 통해 소스 영역 (32) 에 접속된 소스 배선 (42) 과 마찬가지 로, 플러그 (18) 를 통해 드레인 영역 (33) 에 접속됨과 함께, 유기 발광층 (40) 표면을 덮는 화소 전극 (43) 과, 도시 하지 않은 위치에서 게이트 전극 (34) 에 접속된 게이트 배선을 형성한다.
소스 배선 (42) 은 주사선 (112) 에 접속되고, 게이트 배선은 데이터선 (111) 에 접속된다.
각 유기 발광층 (40) 상에는, 각각 화소 전극 (43) 이 배치되어 있고, 각 화소 전극 (43) 끼리는 분리되어, 전기적으로 절연되어 있다. 또한, 각 화소 전극 (43) 과 소스 배선 (42) 도 분리되어, 전기적으로 절연되어 있다.
도 16의 부호 (110) 는, 화소를 나타내고 있다. 이 화소 (110) 는, 1개의 접속 트랜지스터 (115) 와, 화소 전극 (43) 을 통해 그 접속 트랜지스터 (115) 의 드레인 영역 (33) (제 1 주단자) 에 접속된 1개의 유기 발광층 (40) 을 갖는 화소를 나타내고 있다.
제 1 배선 박막 (22) 의 패터닝시, 제 1 배선 박막 (22) 에 의해 주사선 (112) 도 형성하여, 소스 배선 (42) 과 접속해 놓는다.
다음으로, 소스 배선 (42) 이나 화소 전극 (43) 이나 제 1 층간 절연막 (15) 상에 제 2 층간 절연막을 형성한 후, 제 2 층간 절연막의 소정 위치에 개구를 형성하고, 그 개구 저면에 게이트 전극 (34) 의 일부, 또는 게이트 전극 (34) 에 접속된 제 1 배선 박막 (22) 의 일부를 노출시킨 상태에서 제 2 층간 절연막상에 제 2 배선 박막을 형성하고, 패터닝하여, 데이터선 (111) 을 형성하면, 도 17에 나타내는 바와 같이, 본 발명의 표시 장치 (102) 를 얻을 수 있다. 도 17의 부호 19 는 제 2 층간 절연막을 나타내고 있고, 데이터선 (111) 과 주사선 (112) 사이는, 제 2 층간 절연막 (19) 에 의해 절연되어 있다. 또한, 주사선 (112) 과 게이트 전극 (34) 사이는 제 1 층간 절연막 (15) 에 의해 절연되고 있다.
표시 장치 (102) 의 접속 트랜지스터 (115) 가 형성될 때, 화소 (110) 가 배치된 영역의 외측에, 접속 트랜지스터 (115) 와는 상이한 트랜지스터 (여기에서 n채널 MOSFET이나 p채널 MOSFET) 나 저항 소자나 다이오드 등의 전자 소자도 형성되어 있고, 그들의 전자 소자에 의해, 각 접속 트랜지스터 (115) 의 제어 단자에 접속된 도통 제어 회로 (113) 와, 제 2 주단자에 접속된 전압 인가 회로 (114) 가 형성되어 있다.
이 표시 장치 (102) 는, 반도체 기판 (10) 의 표면측에 제 1 배선 박막 (22) 이나 제 2 배선 박막의 일부에서 구성된 복수의 패드를 갖고 있고, 그들의 패드를 와이어 본딩 등에 의해 외부 회로에 접속하면, 도통 제어 회로 (113) 나 전압 인가 회로 (114) 는 외부 회로에 접속된다.
또한, 공통 전극 (11) 의 표면은 노출되어 있고, 전기적으로 접속되도록 표시 장치 (102) 를 리드프레임에 탑재하면, 리드프레임에 전압을 인가함으로써 공통 전극 (11) 에 전압을 인가할 수 있도록 구성되어 있다.
1개의 데이터선 (111) 에는, 1개의 표시 장치 (102) 내의 동일한 열에 배치된 모든 접속 트랜지스터 (115) 의 제어 단자가 접속되어 있고, 또한, 동일한 데이터선 (111) 에 접속된 모든 접속 트랜지스터 (115) 의 제 2 주단자는, 서로 상이한 주사선 (112) 에 접속되어 있다.
또한, 1개의 주사선 (112) 에는, 1개의 표시 장치 (102) 내의 동일한 행에 배치된 모든 접속 트랜지스터 (115) 의 제 2 주단자가 접속되어 있고, 또한, 동일한 주사선 (112) 에 접속된 모든 접속 트랜지스터 (115) 의 제어 단자는 서로 상이한 데이터선 (111) 에 접속되어 있다.
도통 제어 회로 (113) 와 전압 인가 회로 (114) 에 의해, 1개의 데이터선 (111) 과 1개의 주사선 (112) 을 선택하여 전압을 인가하면, 그 데이터선 (111) 과 주사선 (112) 에 접속된 1개의 접속 트랜지스터 (115) 만 도통된다.
제 1 도전형이 n형이고, 접속 트랜지스터 (115) 가 n채널 MOSFET인 경우, 1개의 데이터선 (111) 에 정전압을 인가하여, 상이한 데이터선 (111) 을 접지 전위에 접속해 놓는다. 또한, 1개의 주사선 (112) 을 접지 전위에 접속하고, 상이한 주사선 (112) 에는 정전압을 인가해 놓는다.
공통 전극 (11) 과 반도체 기판 (1O) 의 제 1 도전형의 부분 간에는 pn 접합이 형성되어 있기 때문에, 제 1 도전형이 n형이고, 공통 전극 (11) 이 p형인 경우, 공통 전극 (11) 에 정전압을 인가하여, 공통 전극 (11) 과 접촉한 반도체 기판 (10) 의 제 1 도전형의 부분에 공통 전극 (11) 과 동일하거나 그것보다도 높은 정전압을 인가하여 pn 접합을 역바이어스 시킨 상태에서, 선택한 접속 트랜지스터 (115) 를 도통시켜 화소 전극 (43) 을 데이터선 (111) 에 접속하면, 유기 발광층 (40) 의 표면과 이면 간에 전압이 인가된다.
유기 발광층 (40) 에 전압이 인가되면, 제 1, 제 3 유기 박막 (35, 37) 내를 정공과 전자가 각각 흘러, 제 2 유기 박막 (36) 내에서 결합하여 제 2 유기 박막 (36) 이 발광한다.
공통 전극 (11) 은 20Onm(200×1O-9 m) 이상 50Onm(500×10-9 m) 이하의 두께로 되어 있고, 반도체 기판 (10) 이 단결정 규소로 구성되어 있는 경우, 가시광의 투과율이 85% 이상이다.
따라서, 발광광은 제 1 유기 박막 (35) 이나 공통 전극 (11) 을 투과하여, 외부로 방사된다.
공통 전극 (11) 이 리드프레임에 실리는 경우, 화소 (110) 가 배치된 영역상의 리드프레임의 부분에 관통 구멍 등을 형성해 놓고, 발광광을 가리지 않도록 해둔다.
그리고, 화소 전극 (43) 이 형성된 측 면의 패드에 범프를 형성하고, 범프를 리지드 배선 기판이나 플렉시블 배선 기판 등에 접속함으로써, 표시 장치 (102) 를 배선 기판에 탑재하면, 공통 전극 (11) 표면을 노출시킬 수 있기 때문에, 발광광은 가려지지 않는다. 이 경우, 공통 전극 (11) 을 와이어 본딩 등에 의해 리지드 배선 기판이나 플렉시블 배선 기판에 접속함으로써, 공통 전극 (11) 도 외부 회로에 접속된다. 예를 들어, 공통 전극 (11) 의 발광광을 가리지 않은 부분에 금속 박막을 형성하고, 그 금속 박막을 전극으로 하여 와이어 본딩의 금속 세선을 접속할 수 있다.
상기 실시예는, 접속 트랜지스터 (115) 가 n채널 MOSFET인 경우이지만, p채널 트랜지스터나 양극성 트랜지스터 등, 상이한 스위치 소자를 사용할 수 있다.
또한, 상기 실시예에서는, n채널 MOSFET의 드레인 단자를 화소 전극 (43) 에 접속하고, 주사선 (112) 을 접지 전위로 하여 공통 전극 (11) 에 정전압을 인가하였지만, n채널 MOSFET의 소스 단자를 화소 전극에 접속하고, 공통 전극 (11) 을 접지 전위로 하여 주사선 (112) 에 정전압을 인가하여 유기 발광층에 전류를 흘려도 된다. 그 경우, 공통 전극에 접촉한 제 1 유기 박막 (35) 은 전자 수송성으로 되고, 화소 전극 (43) 에 접촉한 제 3 유기 박막 (37) 은 전자 수송성으로 된다.
상기 실시예에서는, 공통 전극 (11) 은 1 개이고, 각 유기 발광층 (40) 의 한 면은 전기적으로 동일한 전위로 되어 있지만, 반도체 기판 (10) 의 이면에 제 2 도전형의 불순물을 주입할 때, 패터닝한 규소 산화막 등을 마스크로 하여, 공통 전극 (11) 을 패터닝할 수도 있다. 예를 들어, 공통 전극 (11) 에 의해 평행한 복수의 배선을 형성시켜, 행렬 형상으로 배치된 유기 발광층 (40) 의 동일한 행, 또는 동일한 열의 유기 발광층 (40) 을 동일한 공통 전극 (11) 의 배선에 접속할 수도 있다.
또한, 상기 실시예는, 반도체 기판 (10) 은 규소 단결정으로 구성되어 있지만, 규소의 다결정 외, GaAs 등, 상이한 반도체의 단결정 또는 다결정으로 구성된 반도체 기판이어도 된다.
본 발명은, 각 화소 (11O) 가 동일한 단색의 광으로 발광하는 경우에 한정되지 않고, RGB 삼색의 R, G, 또는 B로 발광하며, 컬러 표시를 할 수 있는 것도 포함된다. 또한, 단색으로 발광하는 경우에도, 공통 전극 (11) 측에 컬러 필터를 배치하고, 컬러 표시를 하는 것도 포함된다.
또한, 반도체 기판 (10) 에 공통 전극 (11) 을 형성한 후, 그 공통 전극 (11) 의 표면을 연마하거나, 반도체 기판 (10) 의 이면을 연마하여, 반도체 기판 (10) 의 두께를 얇게 한 후, 공통 전극을 형성하여, 구멍 (20) 저면에 있는 반도체 기판 (10) 의 두께 (상기 실시예에서는 공통 전극 (11) 의 두께) 를 얇게 해도 된다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판에 형성된 복수의 접속 트랜지스터;
    상기 반도체 기판에 형성된 복수의 구멍;
    각각의 상기 구멍내에 각각 배치되어, 전류가 흐르면 발광하는 유기 발광층; 및
    각각의 상기 유기 발광층의 표면에 각각 배치된 화소 전극을 가지고,
    각각의 상기 접속 트랜지스터는, 제 1 주단자, 제 2 주단자, 및 상기 제 1 주단자와 상기 제 2 주단자 간의 도통을 제어하는 제어 단자를 각각 가지며,
    각각의 상기 유기 발광층 상의 화소 전극은 서로 전기적으로 분리되고,
    각각의 상기 화소 전극은, 서로 다른 상기 접속 트랜지스터의 상기 제 1 주단자에 접속되는, 표시 장치.
  2. 제 1 항에 있어서,
    각각의 상기 구멍은 바닥이 있게 형성되고, 저면에 공통 전극이 노출되며,
    상기 유기 발광층의 저면은 상기 공통 전극에 접촉되는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 공통 전극은, 상기 반도체 기판의 내부에 형성된 불순물 영역인, 표시 장치.
  4. 제 3 항에 있어서,
    상기 반도체 기판의 저면과 각각의 상기 구멍의 저면 간의 두께가 500nm 이하로 되고,
    상기 유기 발광층의 발광광은, 상기 구멍 저면의 상기 반도체 기판을 투과하여 외부로 방사되는, 표시 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 불순물 영역의 도전형은, 상기 반도체 기판과는 반대의 도전형인, 표시 장치.
  6. 반도체 기판;
    상기 반도체 기판에 형성된 복수의 구멍;
    각각의 상기 구멍의 저면에 각각 위치하는 공통 전극;
    각각의 상기 구멍내에 각각 배치된 유기 발광층; 및
    각각의 상기 유기 발광층의 표면에 배치되어, 서로 전기적으로 분리된 화소 전극을 가지고,
    상기 공통 전극과 상기 화소 전극 간에 전압이 인가되어, 상기 유기 발광층에 전류가 흐르면 상기 유기 발광층이 발광하도록 구성된 표시 장치로서,
    상기 공통 전극은, 상기 반도체 기판 내에 형성된 불순물 영역으로 이루어지는, 표시 장치.
  7. 제 6 항에 있어서,
    상기 반도체 기판 내에는 복수의 접속 트랜지스터가 형성되고,
    각각의 상기 접속 트랜지스터는, 제 1 주단자, 제 2 주단자, 및 상기 제 1 주단자와 상기 제 2 주단자 간의 도통을 제어하는 제어 단자를 각각 가지며,
    각각의 상기 화소 전극은, 서로 다른 상기 접속 트랜지스터의 상기 제 1 주단자에 접속되는, 표시 장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 반도체 기판의 저면과 각각의 상기 구멍의 저면 간의 두께가 200nm 이상 500nm 이하로 되고,
    상기 유기 발광층의 발광광은, 상기 구멍 저면의 상기 반도체 기판을 투과하여 외부로 방사되는, 표시 장치.
  9. 제 1 항 내지 제 4 항 또는 제 7 항 중 어느 한 항에 있어서,
    상기 반도체 기판에는, 상기 접속 트랜지스터와는 상이한 트랜지스터를 포함하는 복수의 전자 소자가 형성되고,
    상기 전자 소자에 의해, 상기 반도체 기판에는, 각각의 상기 접속 트랜지스터의 상기 제어 단자에 접속된 도통 제어 회로와 상기 제 2 주단자에 접속된 전압 인가 회로가 형성되며,
    상기 도통 제어 회로와 상기 전압 인가 회로에 의해 상기 복수의 접속 트랜지스터 중 원하는 트랜지스터를 도통시켜, 도통된 상기 접속 트랜지스터의 상기 제 1 주단자에 접속된 상기 유기 발광층에 전류를 흘려, 상기 유기 발광층을 발광시키도록 구성되는, 표시 장치.
  10. 제 1 도전형의 반도체 기판의 이면에 제 2 도전형의 불순물을 도입하여, 공통 전극을 형성하는 공정;
    상기 반도체 기판의 표면에 복수의 구멍을 형성하고, 각각의 상기 구멍 내에 상기 공통 전극을 노출시키는 공정;
    상기 구멍 내에 유기 발광층을 형성하는 공정; 및
    각각의 상기 유기 발광층 표면에 화소 전극을 형성하는 공정을 가지는, 표시 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 반도체 기판 내에 제 2 도전형의 채널 영역을 형성하고, 상기 채널 영역 내에, 제 1 도전형이고 서로 분리된 제 1 영역, 제 2 영역을 각각 형성하여, 접속 트랜지스터를 형성하는 공정을 가지고,
    상기 제 1 영역을 상기 화소 전극에 접속하는, 표시 장치의 제조 방법.
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