WO2005111972A1 - 表示装置、表示装置の製造方法 - Google Patents

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WO2005111972A1
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semiconductor substrate
display device
organic light
common electrode
emitting layer
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PCT/JP2005/008594
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Toshio Negishi
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Ulvac, Inc.
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    • H10K59/805—Electrodes
    • H10K59/8051—Anodes

Definitions

  • the present invention relates to an organic EL device technology, and more particularly, to an organic EL device that does not use ITO (Indium-tin oxide).
  • ITO Indium-tin oxide
  • ITO films formed by sputtering do not have a dense structure because they grow anisotropically. For this reason, the etchant used for notting may enter the ITO film, and may damage the organic layer formed on the ITO film. Therefore, when using ITO, it is difficult to manufacture a small organic EL device.
  • the ITO film needs to be annealed at 200 ° C. or higher in order to lower the resistance.
  • Patent Document 1 JP 2001-76884
  • Patent Document 2 JP-A-2002-237383
  • An object of the present invention is to produce a small and high-quality organic EL display device using a Si wafer instead of a glass substrate.
  • Another object of the present invention is to provide an organic EL display device having a fine light emitting element without using ITO. Means for solving the problem
  • the invention according to claim 1 includes a semiconductor substrate, a plurality of connection transistors formed in the semiconductor substrate, a plurality of holes formed in the semiconductor substrate, and a plurality of holes formed in each of the holes.
  • An organic light-emitting layer that is respectively disposed and emits light when a current flows; and a pixel electrode that is disposed on the surface of each of the organic light-emitting layers.
  • Each of the connection transistors has a first and a second main terminal. And a control terminal for controlling conduction between the first and second main terminals.Pixel electrodes on the respective organic light emitting layers are electrically separated from each other, and the respective pixel electrodes are different from each other.
  • a display device connected to the first main terminal of a connection transistor.
  • the invention according to claim 2 is the display device according to claim 1, wherein each of the holes is formed with a bottom, a common electrode is exposed on a bottom surface, and a bottom surface of the organic light emitting layer is in contact with the common electrode.
  • the invention according to claim 3 is the display device according to claim 2, wherein the common electrode is an impurity region formed inside the semiconductor substrate.
  • the invention according to claim 4 wherein the thickness force between the bottom surface of the semiconductor substrate and the bottom surface of each hole is set to OO nm or less, and the emission light of the organic light emitting layer transmits through the semiconductor substrate at the bottom surface of the hole. 4.
  • the invention according to claim 5 is the display device according to claim 3, wherein the conductivity type of the impurity region is a conductivity type opposite to that of the semiconductor substrate.
  • a display device configured so that the organic light-emitting layer emits light when flowing, wherein the common electrode is formed of an impurity region formed in the semiconductor substrate.
  • connection transistors are formed in the semiconductor substrate, and each of the connection transistors is provided between a first and second main terminal and the first and second main terminals.
  • control terminal for controlling conduction, wherein each of the pixel electrodes is connected to the first main terminal of a different one of the connection transistors.
  • a conduction control circuit connected to a terminal and a voltage application circuit connected to the second main terminal are formed, and the conduction control circuit and the voltage application circuit allow a desired transistor among the plurality of connection transistors to conduct.
  • a current is applied to the organic light emitting layer connected to the first main terminal of the conductive connection transistor to cause the organic light emitting layer to emit light.
  • a method for manufacturing a display device comprising: exposing the common electrode in each hole, forming an organic light emitting layer in the hole, and forming a pixel electrode on the surface of each organic light emitting layer.
  • a bottomed hole is formed in a semiconductor substrate, and an organic light emitting layer is formed in the hole.
  • a diffusion region having a low resistivity is arranged on the bottom surface of the hole by impurity diffusion. This is used as the common electrode.
  • the light emitted from the organic light emitting layer is transmitted through the thickness of the common electrode on the bottom of each hole, that is, when the common electrode is formed of a semiconductor crystal constituting the semiconductor substrate. If the thickness is as large as possible, the emitted light will pass through And is radiated to the outside.
  • an organic EL display device having a fine light emitting element can be manufactured without using ITO.
  • the present invention does not require a high-quality semiconductor wafer required for LSI fabrication, it is possible to use, for example, a non-standard Si wafer that does not conform to the LSI standard that has been discarded or recycled as a raw material. Can be used.
  • FIG. 1 is a cross-sectional view for explaining a manufacturing process of a display device of the present invention
  • FIG. 2 is a cross-sectional view for explaining a manufacturing process of the display device of the present invention
  • FIG. 3 is a cross-sectional view for explaining a manufacturing process of the display device of the present invention (3).
  • FIG. 4 is a cross-sectional view for explaining a manufacturing process of the display device of the present invention (4).
  • FIG. 5 is a cross-sectional view for explaining a manufacturing step of the display device of the present invention (5).
  • FIG. 6 is a sectional view for explaining the manufacturing process of the display device of the present invention (6).
  • FIG. 7 is a sectional view for explaining the manufacturing process of the display device of the present invention (7)
  • FIG. 8 is a cross-sectional view for explaining the manufacturing process of the display device of the present invention (8)
  • FIG. 9 is a cross-sectional view for explaining a manufacturing process of the display device of the present invention (9).
  • FIG. 10 is a sectional view for explaining the manufacturing process of the display device of the present invention (10).
  • FIG. 11 is a sectional view for explaining the manufacturing process of the display device of the present invention (11)
  • FIG. 12 is a cross-sectional view for explaining the manufacturing process of the display device of the present invention (12)
  • FIG. 13 is a sectional view for explaining the manufacturing process of the display device of the present invention (13).
  • FIG. 14 is a cross-sectional view for explaining the manufacturing process of the display device of the present invention (14).
  • FIG. 15 is a sectional view for explaining the manufacturing process of the display device of the present invention (15).
  • FIG. 16 is a cross-sectional view for explaining a manufacturing step of the display device of the present invention (16).
  • FIG. 17 is a sectional view for explaining the manufacturing process of the display device of the present invention (17).
  • FIG. 18 is a plan view illustrating an arrangement of a display device of the present invention in a semiconductor substrate.
  • FIG. 19 is a schematic plan view for explaining a display device of the present invention.
  • FIG. 20 is a schematic plan view illustrating a pixel of a display device of the present invention.
  • Reference numeral 101 in FIG. 18 denotes a semiconductor wafer, on which a plurality of display devices 102 of the present invention are formed.
  • the display devices 102 are arranged in a matrix, and scribe lines 103x and 103y are arranged between rows of the display devices 102 and between columns.
  • the surface of the semiconductor wafer 101 on the scribe lines 103x and 103y is exposed, and when the scribe lines 103x and 103y are cut, the display devices 102 are separated from each other.
  • FIG. 19 is a schematic plan view for explaining the structure of one display device 102, in which a protective film, first and second interlayer insulating films described later, and the like are omitted.
  • This display device 102 has a plurality of pixels 110 corresponding to a minimum display unit of one dot.
  • the pixels 110 are arranged in a matrix, and a scanning line 112 and a data line 111 are routed between rows of each pixel 110 and between columns.
  • FIG. 20 is an enlarged schematic plan view of the pixel 110.
  • Each pixel 110 has an organic EL layer 40 and a connection transistor 115.
  • connection transistor 115 has first and second main terminals serving as output terminals or input terminals, and a control terminal for controlling conduction between the first and second main terminals.
  • connection transistor 115 is an n-channel MOSFET, and the control terminal is the gate terminal. Called child. This gate terminal is connected to the data line 111!
  • a pixel electrode 43 is disposed on the surface of the organic EL layer 40.
  • the first main terminal of the control transistor 115 is a drain terminal, and the pixel electrode 43 is connected to the drain terminal.
  • the second main terminal is a source terminal, and the source terminal is connected to the scanning line 112. It has been.
  • the data line 111 and the scanning line 112 are connected to a conduction control circuit 113 and a voltage application circuit 114, respectively.
  • the continuity control circuit 113 and the voltage application circuit 114 are configured so that voltages can be applied to desired data lines 111 and scan lines 112, respectively, and when a voltage is applied to a specific data line 111 and scan line 112,
  • the pixel 110 connected to both the data line 111 and the scanning line 112 is selected, and only the connection transistor 115 of the pixel 110 conducts.
  • connection transistor 115 When the connection transistor 115 is turned on, the pixel electrode 43 connected to the connection transistor 115 is connected to the scanning line 112, and a voltage is applied to the organic EL layer 40. When a current flows through the organic EL layer 40 due to this voltage, the organic EL layer 40 emits light, and the selected pixels 110 emit light.
  • one of the p-type and the n-type is set to the first conductivity type and the other is set to the second conductivity type.
  • Reference numeral 10 in FIG. 1 denotes a semiconductor substrate of the first conductivity type which also has a partial force of a silicon wafer 101 made of silicon single crystal.
  • a common electrode 11 composed of a diffusion layer of the second conductivity type is formed as shown in FIG.
  • the impurities of the second conductivity type are implanted over the entire back surface of the semiconductor substrate 10, and therefore, the common electrode 11 is formed over the entire back surface side of the semiconductor substrate 10.
  • the thickness of the common electrode 11 is set to be 200 ⁇ to 500 ⁇ . It is desirable that the resistance be about 5 to 10 ⁇ / square.
  • a photolithography step, an etching step, an impurity implantation step, a diffusion step, and the like are repeatedly performed on a surface of the semiconductor substrate 10 opposite to the surface on which the common electrode 11 is formed, and an ⁇ -channel MOSFET is formed. And ⁇ -channel MOSFETs, as necessary, resistive elements and capacitors An electronic element such as a sensor is formed.
  • Reference numeral 115 in FIG. 3 denotes a connection transistor in a state after the diffusion region is formed, and includes a channel region 31 which is a second conductivity type impurity region, and a transistor disposed inside the channel region 31. And a source region 32 and a drain region 33 of the first conductivity type.
  • connection transistor 115 is shown in the drawings, and cross sections of electronic components forming the conduction control circuit 113 and the voltage application circuit 114 are not shown.
  • the channel regions 31 are arranged in a matrix in a region where one display device 102 is formed, and the source region 32 and the drain region 33 are arranged one by one in one channel region 31. Are provided at a distance from each other.
  • a gate insulating film 13 made of an insulating material is formed as shown in FIG. I do.
  • the gate insulating film 13 is a silicon oxide film, and is formed by exposing the entire surface of the semiconductor substrate 10 including the surfaces of the channel region 31, the source region 32, and the drain region 33, and by performing a thermal oxidation process or the like.
  • the present invention is not limited to the film.
  • a conductive thin film 14 made of a conductive material such as polysilicon is formed on the surface of the gate insulating film 13.
  • the conductive thin film 14 is patterned to remove at least portions where holes 20 and openings 16 described later are formed. On the other hand, a portion between the source region 32 and the drain region 33 is left, and the remaining portion forms the gate electrode 34.
  • a first interlayer insulating film 15 having an insulating material force is formed on one surface of the semiconductor substrate 10 including the surfaces of the gate insulating film 13 and the gate electrode 34, and the photolithography is performed. At least a portion on the source region 32 and a portion on the drain region 33 of the first interlayer insulating film 15 are removed by the Draft process and the etching process, and as shown in FIG. An opening 16 is formed on 33.
  • the surface of the source region 32 or the drain region 33 is exposed.
  • the surface of the interlayer insulating film 15 and the opening are formed by sputtering or the like as shown in FIG.
  • a metal film 17 is formed inside 16.
  • the inside of the opening 16 is filled with the metal film 17.
  • the plug 18 whose lower end is in contact with the source region 32 or the drain region 33 is obtained.
  • the plugs 18 located inside the different openings 16 are separated from each other.
  • the first interlayer insulating film 15, the gate insulating film 13, and the semiconductor substrate 10 at positions between the connection transistors 115 are etched by a photolithographic process and an etching process.
  • a plurality of holes 20 are formed.
  • Each hole 20 is formed at a position where it does not contact the channel region 31, the source region 32, and the drain region 33, and penetrates the first interlayer insulating film 15 and the gate insulating film 13.
  • Each hole 2 is formed at a position where it does not contact the channel region 31, the source region 32, and the drain region 33, and penetrates the first interlayer insulating film 15 and the gate insulating film 13.
  • the gate insulating film 13 and the first interlayer insulating film 15 are exposed from the upper side surface of the gate insulating film 13.
  • Each hole 20 does not penetrate the semiconductor substrate 10, and each hole 20 is formed on the bottom surface of each hole 20 to a depth where the common electrode 11 is exposed.
  • the bottom surface of each hole 20 may be located inside the common electrode 11, and the common electrode 11 may be exposed at the lower end of the side surface of each hole 20.
  • a portion of the first conductivity type of the semiconductor substrate 10 is exposed in a portion of the side surface of each hole above the common electrode 11 and below the surface of the semiconductor substrate 10. Further, the holes 20 are spaced apart by a fixed distance and are arranged in a matrix.
  • a hole transporting organic thin film raw material is discharged into each hole 20 by an ink-jet method or the like and heated to evaporate the solvent. As a result, as shown in FIG. The first organic thin film 35 is formed.
  • the first organic thin film 35 is in contact with the common electrode 11, but a buffer layer having conductivity is provided between the first organic thin film 35 and the common electrode 11, and the first organic thin film 35 and the common electrode 11 are connected.
  • the pole 11 does not come in direct contact.
  • an organic material is discharged onto the surface of the first organic thin film 35 by an inkjet method and heated to form a luminescent second organic thin film 36
  • an organic material is discharged onto the surface of the second organic thin film 36 in the same manner as in the method of forming the first and second organic thin films 35 and 36, and heated to form an electron transporting material.
  • the organic light emitting layer 40 is formed in each hole 20 by the first to third organic thin films 35 to 37.
  • the organic light emitting layers 40 in the different holes 20 are separated from each other.
  • the organic material is Is not discharged.
  • the organic light emitting layer 40 is formed to have a thickness such that the height of the surface of the organic light emitting layer 40 substantially matches the height of the surface of the first interlayer insulating film 40.
  • an opening is formed in the first interlayer insulating film 15 at a position (not shown) on the gate electrode 34, and the surface of the gate electrode 34 is exposed at the bottom of the opening.
  • the surface of the first interlayer insulating film 15, the surface of the third organic thin film 37 of the organic light emitting layer 40, and the upper end of the plug 18 are also exposed, and as shown in FIG.
  • the first wiring thin film 22 is formed by a sputtering method or the like, the upper end of the plug 18, the surface of the organic light emitting layer 40, the surface of the gate electrode 34, and the like come into contact with the first wiring thin film 22.
  • the first wiring thin film 22 the above-described metal film 17, and the second wiring thin film described later, a thin film of a metal such as aluminum can be used.
  • the first wiring thin film 22 is patterned and the source wiring 42 connected to the source region 32 via the plug 18 as shown in FIG.
  • a pixel electrode 43 connected to the drain region 33 and covering the surface of the organic light emitting layer 40, and a gate line connected to the gate electrode 34 at a position (not shown) are formed.
  • the source wiring 42 is connected to the scanning line 112, and the gate wiring is connected to the data line 111.
  • Pixel electrodes 43 are arranged on the respective organic light emitting layers 40, and the pixel electrodes 43 are separated from each other and are electrically insulated. Further, each pixel electrode 43 and the source wiring 42 are also separated and electrically insulated.
  • Reference numeral 110 in FIG. 16 indicates a pixel.
  • the pixel 110 has one connection transistor 115 and one organic light-emitting layer 40 connected to the drain region 33 (first main terminal) of the connection transistor 115 via the pixel electrode 43.
  • the pixel is shown.
  • the scanning line 112 is also formed by the first wiring thin film 22, and is connected to the source wiring 42.
  • connection transistor 115 of the display device 102 When the connection transistor 115 of the display device 102 is formed, a transistor different from the connection transistor 115 (here, an n-channel MOSFET or a p-channel MOSFET) or a resistance element is provided outside the region where the pixel 110 is arranged. And electronic elements such as a diode and the like.These electronic elements form a conduction control circuit 113 connected to the control terminal of each connection transistor 115 and a voltage application circuit 114 connected to the second main terminal. It has been done.
  • the display device 102 has a plurality of nods constituted by a part of the first wiring thin film 22 and a part of the second wiring thin film 19 on the front surface side of the semiconductor substrate 10, and these nods are connected by wire bonding.
  • the continuity control circuit 113 and the voltage application circuit 114 are connected to an external circuit by daging or the like, the continuity control circuit 113 and the voltage application circuit 114 are connected to the external circuit.
  • the surface of the common electrode 11 is exposed, and when the display device 102 is mounted on a lead frame so as to be electrically connected, a voltage is applied to the common electrode 11 by applying a voltage to the lead frame. Is configured to be applied.
  • connection transistors 115 arranged in the same column in one display device 102 are connected to one data line 111, and are connected to the same data line 111.
  • the second main terminals of all the connection transistors 115 are connected to different scanning lines 112.
  • connection transistors 115 arranged in the same row in one display device 102 are connected to one scanning line 112, and the same scanning line 112 is connected to one scanning line 112.
  • Control terminals of all connection transistors 115 connected to 112 are connected to different data lines 111.
  • connection transistor 115 When one data line 111 and one scanning line 112 are selected and applied with a voltage by the conduction control circuit 113 and the voltage applying circuit 114, the one connected to the data line 111 and the scanning line 112 Only the connection transistor 115 is turned on.
  • the first conductivity type is n-type and the connection transistor 115 is an n-channel MOSFET, a positive voltage is applied to one data line 111, and the other data line 111 is connected to the ground potential.
  • one scanning line 112 is connected to the ground potential, and a positive voltage is applied to the other scanning lines 112.
  • the common electrode 11 is below the thickness of 200nm (200 X 10- 9 m) or 500nm (500 X 10- 9 m) , when the semiconductor substrate 10 is made of a single crystal silicon, visible Light transmittance Power is more than 5%.
  • the emitted light passes through the first organic thin film 35 and the common electrode 11 and is emitted to the outside.
  • a through hole or the like is formed in a portion of the lead frame on a region where the pixels 110 are arranged, so as not to block emitted light.
  • a bump is formed on a pad on the surface on which the pixel electrode 43 is formed, and the bump is connected to a rigid wiring board, a flexible wiring board, or the like, so that the display device 102 is mounted on the wiring board. Then, since the surface of the common electrode 11 can be exposed, the emitted light is not blocked. In this case, by connecting the common electrode 11 to the rigid wiring board / flexible wiring board by wire bonding or the like, the common electrode 11 is also connected to the external circuit. For example, a metal thin film can be formed on a portion of the common electrode 11 that does not block the emitted light, and the metal thin film can be used as an electrode to connect a thin metal wire of wire bonding.
  • connection transistor 115 was an n-channel MOSFET
  • other switching elements such as a power p-channel transistor and a bipolar transistor, which were used when the connection transistor 115 was an n-channel MOSFET, can be used. Wear.
  • the drain terminal of the n-channel MOSFET is connected to the pixel electrode 43, the scanning line 112 is set to the ground potential, and a positive voltage is applied to the common electrode 11.
  • a current may flow through the organic light emitting layer by connecting to the pixel electrode, setting the common electrode 11 to the ground potential, and applying a positive voltage to the scanning line 112.
  • the first organic thin film 35 in contact with the common electrode has an electron transporting property
  • the third organic thin film 37 in contact with the pixel electrode 43 has an electron transporting property.
  • the number of the common electrode 11 is one, and one surface of each organic light emitting layer 40 is electrically set to the same electric potential.
  • impurities of the second conductivity type are implanted into the back surface of the semiconductor substrate 10.
  • the common electrode 11 can be patterned using the patterned silicon oxide film or the like as a mask.
  • the semiconductor substrate 10 is made of silicon single crystal, but in addition to silicon polycrystal, a semiconductor made of other semiconductor single crystal or polycrystal such as GaAs is used. It may be a substrate.
  • each pixel 110 emits light of the same single color, but also includes a case where each pixel 110 emits light of R, G, or B of three colors of RGB to perform color display. Also, in the case of emitting light in a single color, there is also a case where a color filter is arranged on the common electrode 11 side to perform color display.
  • the surface of the common electrode 11 is polished, or the back surface of the semiconductor substrate 10 is polished to reduce the thickness of the semiconductor substrate 10. May be formed to reduce the thickness of the semiconductor substrate 10 existing on the bottom surface of the hole 20 (the thickness of the common electrode 11 in the above embodiment).

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Abstract

　ＩＴＯ膜を使用しない有機ＥＬの表示装置を提供する。 　半導体基板１０の裏面に不純物領域から成る共通電極１１を形成した後、有底の孔２０を行列状に配置し、各孔２０内に有機発光層４０を形成し、それらの表面に、画素電極４３をそれぞれ配置する。共通電極４０と画素電極４３との間に電圧を印加すると有機発光層４０は発光し、発光光は共通電極４０を透過して外部に放出される。接続トランジスタ１１５も形成し、所望の画素１１０だけが発光するようにすると、表示装置１０２が得られる。

Description

明 細 書
表示装置、表示装置の製造方法
技術分野
[0001] 本発明は有機 EL装置の技術に関し、特に ITO (Indium-tin oxide)を使用しない有 機 EL装置に関する。
背景技術
[0002] ヘッドマウントディスプレイ用やプロジェクターに有機 EL表示装置を使用する場合、 小型かつ高画質の有機 EL表示装置を作成する必要がある。小型で高画質の有機 E Lを作成するためには、発光素子部を微細に作成する必要がある。
[0003] しかし、このような微細な発光素子を、従来のようにガラス基板上に ITOなどの透明 電極を形成する方法で実現することは困難である。これは、通常、 ITO膜はスパッタ で成膜されるため凹凸や欠陥が発生したり、また、スプラッシュ等により ITO膜に凸凹 の欠陥が発生する場合があるからである。小型の有機 ELを実現するため ITO膜を薄 くすると、このような欠陥で短絡を起こしやすい。
[0004] さらに、スパッタで作成された ITO膜は、異方成長するため密な組織ではな 、。この ため、ノターユング時に使用されるエッチング液が ITO膜に入り込む場合があり、 IT O膜の上に形成される有機層にダメージを与える場合がある。このため、 ITOを使用 する場合、小型の有機 EL装置を製作することは難しい。
[0005] さらに、 ITO膜は抵抗を低くするため 200°C以上でアニーリングが必要となる。
特許文献 1：特開 2001— 76884
特許文献 2：特開 2002— 237383
発明の開示
発明が解決しょうとする課題
[0006] 本発明は、ガラス基板に換え、 Siウェハーを使用して小型かつ高画質の有機 EL表 示装置を作成することを目的とする。
また、本発明は、 ITOを使用しないで微細な発光素子を有する有機 EL表示装置を 提供することを目的とする。 課題を解決するための手段
上記課題を解決するため、請求項 1記載の発明は、半導体基板と、前記半導体基 板に形成された複数の接続トランジスタと、前記半導体基板に形成された複数の孔と 、前記各孔内にそれぞれ配置され、電流が流れると発光する有機発光層と、前記各 有機発光層の表面にそれぞれ配置された画素電極と、を有し、前記各接続トランジ スタは、第 1、第 2の主端子と、前記第 1、第 2の主端子間の導通を制御する制御端子 とをそれぞれ有し、前記各有機発光層上の画素電極は互いに電気的に分離され、 前記各画素電極は、異なる前記接続トランジスタの前記第 1の主端子に接続された 表示装置である。
請求項 2記載の発明は、前記各孔は有底に形成され、底面に共通電極が露出され 、前記有機発光層の底面は前記共通電極に接触された請求項 1記載の表示装置で ある。
請求項 3記載の発明は、前記共通電極は、前記半導体基板の内部に形成された 不純物領域である請求項 2記載の表示装置である。
請求項 4記載の発明は、前記半導体基板の底面と前記各孔の底面との間の厚み 力 OOnm以下にされ、前記有機発光層の発光光は、前記孔底面の前記半導体基 板を透過して外部に放射される請求項 3記載の表示装置である。
請求項 5記載の発明は、前記不純物領域の導電型は、前記半導体基板とは反対 の導電型である請求項 3又は請求項 4のいずれ力 1項記載の表示装置である。
請求項 6記載の発明は、半導体基板と、前記半導体基板に形成された複数の孔と 、前記各孔の底面にそれぞれ位置する共通電極と、前記各孔内にそれぞれ配置さ れた有機発光層と、前記各有機発光層の表面に配置され、互いに電気的に分離さ れた画素電極とを有し、前記共通電極と前記画素電極の間に電圧が印加され、前記 有機発光層に電流が流れると前記有機発光層が発光するように構成された表示装 置であって、前記共通電極は、前記半導体基板内に形成された不純物領域から成 る表示装置である。
請求項 7記載の発明は、前記半導体基板内には複数の接続トランジスタが形成さ れ、前記各接続トランジスタは、第 1、第 2の主端子と、前記第 1、第 2の主端子間の 導通を制御する制御端子とをそれぞれ有し、前記各画素電極は、異なる前記接続ト ランジスタの前記第 1の主端子に接続された請求項 6記載の表示装置である。
請求項 8記載の発明は、前記半導体基板の底面と前記各孔の底面との間の厚み 力 200nm以上 500nm以下にされ、前記有機発光層の発光光は、前記孔底面の前 記半導体基板を透過して外部に放射される請求項 6又は請求項 7のいずれか 1項記 載の表示装置である。
請求項 9記載の発明は、前記半導体基板には、前記接続トランジスタとは異なるトラ ンジスタを含む複数の電子素子が形成され、前記電子素子により、前記半導体基板 には、前記各接続トランジスタの前記制御端子に接続された導通制御回路と前記第 2の主端子に接続された電圧印加回路が形成され、前記導通制御回路と前記電圧 印加回路によって前記複数の接続トランジスタのうちの所望のトランジスタを導通させ 、該導通された接続トランジスタの前記第 1の主端子に接続された前記有機発光層 に電流を流し、前記有機発光層を発光させるように構成された請求項 1乃至請求項 8 の！、ずれか 1項記載の表示装置である。
請求項 10記載の発明は、第 1導電型の半導体基板の裏面に第 2導電型の不純物 を導入し、共通電極を形成する工程と、前記半導体基板の表面に複数の孔を形成し 、前記各孔内に前記共通電極を露出させる工程と、前記孔内に有機発光層を形成 する工程と、前記各有機発光層表面に画素電極を形成する工程とを有する表示装 置の製造方法である。
請求項 11記載の発明は、前記半導体基板内に第 2導電型のチャネル領域を形成 し、前記チャネル領域内に第 1導電型で互いに分離された第 1、第 2の領域をそれぞ れ形成し、接続トランジスタを形成する工程を有し、前記第 1の領域を前記画素電極 に接続する請求項 10記載の表示装置の製造方法である。
本発明は半導体基板に有底の孔を形成し、該孔内に有機発光層を形成する。 孔底面には、不純物拡散によって抵抗率が低い拡散領域が配置される。それを共 通電極とする。そして、各孔底面に存する共通電極の厚み、即ち、共通電極が半導 体基板を構成する半導体結晶で構成される場合にはその部分の半導体結晶の厚み を、有機発光層の発光光が透過できる厚みにしておくと、発光光は共通電極を透過 し、外部に放射される。
従って、有機発光層の面のうち、共通電極とは反対側の面から発光光を放射する 必要が無くなるので、共通電極とは反対側の面には金属の電極を配置することがで きる。
発明の効果
[0009] 本発明では、半導体ゥヱハーの一部を電極として使用できるので、 ITOを使用しな くても、微細な発光素子を有する有機 EL表示装置を作成することができる。
また、本発明では、 LSI作成に要求されるような高品質の半導体ウェハーを必要と しないため、これまで廃棄もしくは再度原料としてリサイクルされていた LSI規格に合 わない、例えば規格外の Siウェハーを使用することができる。
図面の簡単な説明
[0010] [図 1]本発明の表示装置の製造工程を説明するための断面図 (1)
[図 2]本発明の表示装置の製造工程を説明するための断面図 (2)
[図 3]本発明の表示装置の製造工程を説明するための断面図 (3)
[図 4]本発明の表示装置の製造工程を説明するための断面図 (4)
[図 5]本発明の表示装置の製造工程を説明するための断面図 (5)
[図 6]本発明の表示装置の製造工程を説明するための断面図 (6)
[図 7]本発明の表示装置の製造工程を説明するための断面図 (7)
[図 8]本発明の表示装置の製造工程を説明するための断面図 (8)
[図 9]本発明の表示装置の製造工程を説明するための断面図 (9)
[図 10]本発明の表示装置の製造工程を説明するための断面図 (10)
[図 11]本発明の表示装置の製造工程を説明するための断面図 (11)
[図 12]本発明の表示装置の製造工程を説明するための断面図 (12)
[図 13]本発明の表示装置の製造工程を説明するための断面図 (13)
[図 14]本発明の表示装置の製造工程を説明するための断面図 (14)
[図 15]本発明の表示装置の製造工程を説明するための断面図 (15)
[図 16]本発明の表示装置の製造工程を説明するための断面図 (16)
[図 17]本発明の表示装置の製造工程を説明するための断面図 (17) [図 18]本発明の表示装置の半導体基板内での配置を説明するための平面図
[図 19]本発明の表示装置を説明するための模式的な平面図
[図 20]本発明の表示装置の画素を説明するための模式的な平面図
符号の説明
[0011] 10……半導体基板
11……共通電極
20……孔
40……有機発光層
43……画素電極
102……表示装置
115……接続トランジスタ
発明を実施するための最良の形態
[0012] 図 18の符号 101は半導体ウェハであり、本発明の表示装置 102が複数個形成され ている。
各表示装置 102は行列状に配置されており、各表示装置 102の行と行の間と列と 列の間には、それぞれスクライブライン 103x、 103yが配置されている。スクライブライ ン 103x、 103y上の半導体ウェハ 101の表面は露出され、スクライブライン 103x、 10 3yの部分を切断すると、各表示装置 102がそれぞれ分離されるようになっている。
[0013] 図 19は、 1個の表示装置 102の構造を説明するための模式的な平面図であり、保 護膜や後述する第 1、第 2の層間絶縁膜等は省略してある。
この表示装置 102は、最小の 1ドットの表示単位に相当する画素 110を複数個有し ている。各画素 110は行列状に配置されており、各画素 110の行と行の間と列と列の 間には、それぞれ走査線 112とデータ線 111とが引き回されて 、る。
[0014] 図 20は、画素 110を拡大した模式的な平面図であり、各画素 110は、有機 EL層 4 0と、接続トランジスタ 115とをそれぞれ有している。
接続トランジスタ 115は、出力端子又は入力端子となる第 1、第 2の主端子と、前記 第 1、第 2の主端子間の導通を制御する制御端子を有している。
ここでは接続トランジスタ 115は nチャネル MOSFETであり、制御端子はゲート端 子と呼ばれて 、る。このゲート端子はデータ線 111に接続されて!、る。
[0015] 有機 EL層 40表面には画素電極 43が配置されている。制御トランジスタ 115の第 1 の主端子はドレイン端子であり、画素電極 43は、そのドレイン端子に接続されている また、第 2の主端子はソース端子であり、該ソース端子は走査線 112に接続されて いる。
[0016] データ線 111と走査線 112は導通制御回路 113と電圧印加回路 114にそれぞれ 接続されて 、る。導通制御回路 113と電圧印加回路 114は所望のデータ線 111と走 查線 112にそれぞれ電圧を印加できるように構成されており、特定のデータ線 111と 走査線 112に電圧が印加されると、そのデータ線 111と走査線 112の両方に接続さ れた画素 110が選択され、その画素 110の接続トランジスタ 115だけが導通する。
[0017] 接続トランジスタ 115の導通により、その接続トランジスタ 115に接続された画素電 極 43は走査線 112に接続され、有機 EL層 40に電圧が印加される。この電圧によつ て有機 EL層 40に電流が流れると有機 EL層 40が発光し、選択された画素 110から 発光々が放射される。
[0018] 以下、 p型と n型の一方を第 1導電型とし、他方を第 2導電型として画素 110の構造 と製造工程につ 、て説明する。
[0019] 図 1の符号 10はシリコン単結晶で構成されたシリコンウェハ 101の一部力も成る第 1 導電型の半導体基板である。その裏面側に第 2導電型の不純物を注入し、拡散する と、図 2に示すように、第 2導電型の拡散層から成る共通電極 11が形成される。第 1 導電型が n型、第 2導電型が p型の場合、第 2導電型の不純物にはボロンを用いるこ とができる。ここでは、第 2導電型の不純物は半導体基板 10裏面の全面に注入され ており、従って、共通電極 11は、半導体基板 10の裏面側の全面に形成されている。 共通電極 11の厚みは 200θΑ〜500θΑにしておく。抵抗は 5〜10 Ω Ζ口程度が望 ましい。
[0020] 次に、半導体基板 10の共通電極 11が形成された面とは反対側の面に対して、フォ トリソグラフ工程やエッチング工程や不純物注入工程や拡散工程等を繰り返し行い、 ηチャネル MOSFETや ρチャネル MOSFETの他、必要に応じ、抵抗素子やコンデ ンサ等の電子素子を形成する。
[0021] 図 3の符号 115は、拡散領域が形成された後の状態の接続トランジスタを示してお り、第 2導電型の不純物領域であるチャネル領域 31と、該チャネル領域 31の内部に 配置された第 1導電型のソース領域 32とドレイン領域 33とを有している。
[0022] 以下、図面にはこの接続トランジスタ 115を表し、導通制御回路 113や電圧印加回 路 114を構成する電子部品の断面は図示しない。
[0023] チャネル領域 31は、 1個の表示装置 102が形成される領域内で行列状に配置され ており、ソース領域 32とドレイン領域 33は、 1個のチャネル領域 31内に 1個ずつ互い に離間して設けられている。
[0024] そして、少なくともソース領域 32とドレイン領域 33とで挟まれた部分のチャネル領域 31の表面を露出させた状態で、図 4に示すように、絶縁性物質力 成るゲート絶縁膜 13を形成する。ここでは、ゲート絶縁膜 13はシリコン酸ィ匕膜であり、チャネル領域 31 とソース領域 32とドレイン領域 33との表面を含む半導体基板 10の表面を全部露出さ せ、熱酸化処理などによって形成したが、酸ィ匕膜に限定される物ではない。
[0025] 次に、図 5に示すように、ゲート絶縁膜 13の表面に、ポリシリコン等の導電性材料か ら成る導電性薄膜 14を形成する。
次いで、図 6に示すように、導電性薄膜 14をパターユングし、少なくとも後述する孔 20や開口 16が形成される部分は除去する。他方、ソース領域 32とドレイン領域 33の 間の位置の部分は残し、残った部分によってゲート電極 34を構成させる。
[0026] 次に、図 7に示すように、ゲート絶縁膜 13やゲート電極 34の表面を含む半導体基 板 10の片側の表面に絶縁材料力も成る第 1の層間絶縁膜 15を形成し、フォトリソダラ フエ程とエッチング工程によって、第 1の層間絶縁膜 15のうち、少なくともソース領域 32上の部分とドレイン領域 33上の部分を除去し、図 8に示すように、ソース領域 32と 同レイン領域 33の上に開口 16を形成する。
[0027] この開口 16の底面には、ソース領域 32又はドレイン領域 33の表面が露出しており 、その状態でスパッタリング法等により、図 9に示すように、層間絶縁膜 15の表面と開 口 16の内部に金属膜 17を形成する。開口 16の内部は金属膜 17で充填される。金 属膜 17のうち、開口 16の内部の部分以外の部分を除去すると、図 10に示すように、 下端がソース領域 32又はドレイン領域 33に接触したプラグ 18が得られる。異なる開 口 16の内部に位置するプラグ 18同士は分離されており、図 10の状態では各プラグ
18同士は電気的に絶縁されている。
[0028] 次に、フォトリソグラフ工程とエッチング工程によって、接続トランジスタ 115の間の 位置の第 1の層間絶縁膜 15とゲート絶縁膜 13と半導体基板 10とをエッチングし、図
11に示すように、複数の孔 20を形成する。
[0029] 各孔 20は、チャネル領域 31やソース領域 32やドレイン領域 33とは接触しない位 置に形成されており、第 1の層間絶縁膜 15とゲート絶縁膜 13を貫通している。各孔 2
0の上部側面には、ゲート絶縁膜 13と第 1の層間絶縁膜 15が露出されている。
[0030] 各孔 20は半導体基板 10を貫通せず、各孔 20は、各孔 20の底面に共通電極 11が 露出される深さに形成されている。各孔 20の底面は、共通電極 11の表面に位置す る場合の他、共通電極 11の内部に位置し、各孔 20の側面の下端に共通電極 11が 露出してもよい。
各孔の側面の共通電極 11よりも上で、半導体基板 10の表面よりも下の部分では、 半導体基板 10の第 1導電型の部分が露出されている。また、各孔 20は一定距離だ け離間され、行列状に配置されている。
[0031] 次に、インクジェット法等により各孔 20内に正孔輸送性の有機薄膜原料を吐出し加 熱して溶剤を蒸発させると、図 12に示すように、孔 20内に正孔輸送性の第 1の有機 薄膜 35が形成される。
ここでは第 1の有機薄膜 35は共通電極 11と接触しているが、第 1の有機薄膜 35と 共通電極 11の間に導電性を有するバッファ層を設け、第 1の有機薄膜 35と共通電 極 11が直接接触しな 、ようにしてもよ!、。
[0032] 次に、図 13に示すように、第 1の有機薄膜 35の表面に、インクジェット法により、有 機材料を吐出し、加熱して発光性の第 2の有機薄膜 36を形成し、次いで、図 14に示 すように、第 2の有機薄膜 36表面に、第 1、第 2の有機薄膜 35、 36の形成方法と同 様に、有機材料を吐出し、加熱して電子輸送性の第 3の有機薄膜 37を形成すると、 第 1〜第 3の有機薄膜 35〜37によって各孔 20内に有機発光層 40が形成される。異 なる孔 20内の有機発光層 40は互いに分離されている。有機材料は、孔 20の外部に は吐出されないようにする。
ここでは有機発光層 40は、有機発光層 40の表面の高さが、第 1の層間絶縁膜 40 の表面の高さと略一致するような厚みに形成されて 、る。
[0033] 次に、ゲート電極 34上の不図示の位置で第 1の層間絶縁膜 15に開口を形成し、開 口の底面にゲート電極 34表面を露出させる。
この状態では、第 1の層間絶縁膜 15の表面と、有機発光層 40の第 3の有機薄膜 3 7の表面と、プラグ 18の上端も露出されており、その状態で図 15に示すように、スパ ッタリング法等によって第一配線薄膜 22を形成すると、プラグ 18の上端、有機発光 層 40の表面、及びゲート電極 34の表面等は第一配線薄膜 22に接触する。この第一 配線薄膜 22、前述の金属膜 17、及び後述する第二配線薄膜にはアルミニウム等の 金属の薄膜を用いることができる。
[0034] 次に、第一配線薄膜 22をパターユングし、図 16に示すように、プラグ 18を介してソ ース領域 32に接続されたソース配線 42と、同様に、プラグ 18を介してドレイン領域 3 3に接続されると共に、有機発光層 40表面を覆う画素電極 43と、不図示の位置でゲ ート電極 34に接続されたゲート配線とを形成する。
ソース配線 42は走査線 112に接続され、ゲート配線はデータ線 111に接続される。
[0035] 各有機発光層 40上には、それぞれ画素電極 43が配置されており、各画素電極 43 同士は分離され、電気的に絶縁されている。また、各画素電極 43とソース配線 42と も分離され、電気的に絶縁されている。
[0036] 図 16の符号 110は、画素を示している。この画素 110は、 1個の接続トランジスタ 1 15と、画素電極 43を介してその接続トランジスタ 115のドレイン領域 33(第 1の主端 子)に接続された 1個の有機発光層 40とを有する画素を示している。
第一配線薄膜 22のパターユングの際、第一配線薄膜 22によって走査線 112も形 成し、ソース配線 42と接続しておく。
[0037] 次に、ソース配線 42や画素電極 43や第 1の層間絶縁膜 15上に第 2の層間絶縁膜 を形成した後、第 2の層間絶縁膜の所定位置に開口を形成し、その開口底面にゲー ト電極 34の一部、又はゲート電極 34に接続された第一配線薄膜 22の一部を露出さ せた状態で第 2の層間絶縁膜上に第二配線薄膜を形成し、ノターユングし、データ 線 111を形成すると、図 17に示すように、本発明の表示装置 102が得られる。図 17 の符号 19は第 2の層間絶縁膜を示しており、データ線 111と走査線 112の間は、第 2の層間絶縁膜 19によって絶縁されている。また、走査線 112とゲート電極 35との間 は第 1の層間絶縁膜 15によって絶縁されている。
[0038] 表示装置 102の接続トランジスタ 115が形成されるときに、画素 110が配置された 領域の外側に、接続トランジスタ 115とは異なるトランジスタ (ここでは nチャネル MOS FETや pチャネル MOSFET)や抵抗素子やダイオード等の電子素子も形成されて おり、それらの電子素子によって、各接続トランジスタ 115の制御端子に接続された 導通制御回路 113と、第 2の主端子に接続された電圧印加回路 114が形成されてい る。
[0039] この表示装置 102は、半導体基板 10の表面側に第一配線薄膜 22や第二配線薄 膜 19の一部で構成された複数のノッドを有しており、それらのノッドをワイヤーボン デイング等によって外部回路に接続すると、導通制御回路 113や電圧印加回路 114 は外部回路に接続される。
[0040] また、共通電極 11の表面は露出されており、電気的に接続されるように表示装置 1 02をリードフレームに搭載すると、リードフレームに電圧を印加することで共通電極 1 1に電圧を印加できるように構成されて 、る。
[0041] 一本のデータ線 111には、 1個の表示装置 102内の同じ列に配置された全ての接 続トランジスタ 115の制御端子が接続されており、且つ、同じデータ線 111に接続さ れた全ての接続トランジスタ 115の第 2の主端子は、互いに異なる走査線 112に接続 されている。
[0042] また、一本の走査線 112には、 1個の表示装置 102内の同じ行に配置された全て の接続トランジスタ 115の第 2の主端子が接続されており、且つ、同じ走査線 112に 接続された全ての接続トランジスタ 115の制御端子は互いに異なるデータ線 111に 接続されている。
[0043] 導通制御回路 113と電圧印加回路 114によって、 1本のデータ線 111と 1本の走査 線 112を選択して電圧を印加すると、そのデータ線 111と走査線 112に接続された 1 個の接続トランジスタ 115だけが導通する。 [0044] 第 1導電型が n型であり、接続トランジスタ 115が nチャネル MOSFETの場合、 1本 のデータ線 111に正電圧を印加し、他のデータ線 111を接地電位に接続しておく。 且つ、 1本の走査線 112を接地電位に接続し、他の走査線 112には正電圧を印加し ておく。
[0045] 共通電極 11と半導体基板 10の第 1導電型の部分との間には pn接合が形成されて いるため、第 1導電型が n型であり、共通電極 11が p型の場合、共通電極 11に正電 圧を印加し、共通電極 11と接触した半導体基板 10の第 1導電型の部分に共通電極 11と同じかそれよりも高い正電圧を印加して pn接合を逆バイアスさせた状態で、選 択した接続トランジスタ 115を導通させて画素電極 43をデータ線 111に接続すると、 有機発光層 40の表面と裏面の間に電圧が印加される。
有機発光層 40に電圧が印加されると、第 1、第 3の有機薄膜 35、 37内を正孔と電 子がそれぞれ流れ、第 2の有機薄膜 36内で結合して第 2の有機薄膜 36が発光する
[0046] 共通電極 11は 200nm(200 X 10— 9m)以上 500nm(500 X 10— 9m)以下の厚みにさ れており、半導体基板 10が単結晶シリコンで構成されている場合、可視光の透過率 力 ¾5%以上である。
従って、発光光は第 1の有機薄膜 35や共通電極 11を透過し、外部に放射される。
[0047] 共通電極 11がリードフレームに乗せられる場合、画素 110が配置された領域上のリ ードフレームの部分に貫通孔等を形成しておき、発光光を遮らな 、ようにしておく。
[0048] そして、画素電極 43が形成された側の面のパッドにバンプを形成し、バンプをリジ ッド配線基板やフレキシブル配線基板等に接続することで、表示装置 102を配線基 板に搭載すると、共通電極 11表面を露出させることができるので、発光光は遮られな い。この場合、共通電極 11をワイヤーボンディング等によってリジッド配線基板ゃフレ キシブル配線基板に接続することで、共通電極 11も外部回路に接続される。例えば 、共通電極 11の発光光を遮らない部分に金属薄膜を形成し、その金属薄膜を電極 としてワイヤーボンディングの金属細線を接続することができる。
[0049] 上記実施例は、接続トランジスタ 115が nチャネル MOSFETの場合であった力 p チャネルトランジスタやバイポーラトランジスタ等、他のスィッチ素子を用いることがで きる。
[0050] また、上記実施例では、 nチャネル MOSFETのドレイン端子を画素電極 43に接続 し、走査線 112を接地電位にして共通電極 11に正電圧を印加した力 nチャネル M OSFETのソース端子を画素電極に接続し、共通電極 11を接地電位にして走査線 1 12に正電圧を印加して有機発光層に電流を流してもよい。その場合、共通電極に接 触した第 1の有機薄膜 35は電子輸送性となり、画素電極 43に接触した第 3の有機薄 膜 37は電子輸送性となる。
[0051] 上記実施例では、共通電極 11は 1個であり、各有機発光層 40の片面は電気的に 同電位にされていたが、半導体基板 10の裏面に第 2導電型の不純物を注入する際 に、パター-ングしたシリコン酸ィ匕膜等をマスクとし、共通電極 11をパターユングする こともできる。例えば、共通電極 11によって平行な複数の配線を形成させ、行列状に 配置された有機発光層 40の同じ行、又は同じ列の有機発光層 40を同じ共通電極 1 1の配線に接続することもできる。
[0052] また、上記実施例は、半導体基板 10はシリコン単結晶で構成されて ヽたが、シリコ ンの多結晶の他、 GaAs等、他の半導体の単結晶又は多結晶で構成された半導体 基板でもよい。
[0053] 本発明は、各画素 110が同じ単色の光で発光する場合に限らず、 RGB三色の R、 G、又は Bで発光し、カラー表示を行えるものも含まれる。また、単色で発光する場合 も、共通電極 11側にカラーフィルタを配置し、カラー表示を行うものも含まれる。
[0054] なお、半導体基板 10に共通電極 11を形成した後、その共通電極 11の表面を研磨 したり、半導体基板 10の裏面を研磨し、半導体基板 10の厚みを薄くした後、共通電 極を形成し、孔 20底面に存する半導体基板 10の厚み (上記実施例では共通電極 11 の厚み)を薄くしてもよい。

Claims

請求の範囲
[1] 半導体基板と、
前記半導体基板に形成された複数の接続トランジスタと、
前記半導体基板に形成された複数の孔と、
前記各孔内にそれぞれ配置され、電流が流れると発光する有機発光層と、 前記各有機発光層の表面にそれぞれ配置された画素電極と、を有し、 前記各接続トランジスタは、第 1、第 2の主端子と、前記第 1、第 2の主端子間の導 通を制御する制御端子とをそれぞれ有し、
前記各有機発光層上の画素電極は互いに電気的に分離され、
前記各画素電極は、異なる前記接続トランジスタの前記第 1の主端子に接続された 表示装置。
[2] 前記各孔は有底に形成され、底面に共通電極が露出され、前記有機発光層の底 面は前記共通電極に接触された請求項 1記載の表示装置。
[3] 前記共通電極は、前記半導体基板の内部に形成された不純物領域である請求項
2記載の表示装置。
[4] 前記半導体基板の底面と前記各孔の底面との間の厚みが 500nm以下にされ、前 記有機発光層の発光光は、前記孔底面の前記半導体基板を透過して外部に放射さ れる請求項 3記載の表示装置。
[5] 前記不純物領域の導電型は、前記半導体基板とは反対の導電型である請求項 3 又は請求項 4の 、ずれか 1項記載の表示装置。
[6] 半導体基板と、
前記半導体基板に形成された複数の孔と、
前記各孔の底面にそれぞれ位置する共通電極と、
前記各孔内にそれぞれ配置された有機発光層と、
前記各有機発光層の表面に配置され、互いに電気的に分離された画素電極とを 有し、
前記共通電極と前記画素電極の間に電圧が印加され、前記有機発光層に電流が 流れると前記有機発光層が発光するように構成された表示装置であって、 前記共通電極は、前記半導体基板内に形成された不純物領域から成る表示装置
[7] 前記半導体基板内には複数の接続トランジスタが形成され、
前記各接続トランジスタは、第 1、第 2の主端子と、前記第 1、第 2の主端子間の導 通を制御する制御端子とをそれぞれ有し、
前記各画素電極は、異なる前記接続トランジスタの前記第 1の主端子に接続された 請求項 6記載の表示装置。
[8] 前記半導体基板の底面と前記各孔の底面との間の厚みが 200nm以上 500nm以 下にされ、前記有機発光層の発光光は、前記孔底面の前記半導体基板を透過して 外部に放射される請求項 6又は請求項 7のいずれか 1項記載の表示装置。
[9] 前記半導体基板には、前記接続トランジスタとは異なるトランジスタを含む複数の電 子素子が形成され、
前記電子素子により、前記半導体基板には、前記各接続トランジスタの前記制御端 子に接続された導通制御回路と前記第 2の主端子に接続された電圧印加回路が形 成され、
前記導通制御回路と前記電圧印加回路によって前記複数の接続トランジスタのう ちの所望のトランジスタを導通させ、該導通された接続トランジスタの前記第 1の主端 子に接続された前記有機発光層に電流を流し、前記有機発光層を発光させるよう〖こ 構成された請求項 1乃至請求項 8のいずれか 1項記載の表示装置。
[10] 第 1導電型の半導体基板の裏面に第 2導電型の不純物を導入し、共通電極を形成 する工程と、
前記半導体基板の表面に複数の孔を形成し、前記各孔内に前記共通電極を露出 させる工程と、
前記孔内に有機発光層を形成する工程と、
前記各有機発光層表面に画素電極を形成する工程とを有する表示装置の製造方 法。
[11] 前記半導体基板内に第 2導電型のチャネル領域を形成し、前記チャネル領域内に 第 1導電型で互いに分離された第 1、第 2の領域をそれぞれ形成し、接続トランジスタ を形成する工程を有し、
前記第 1の領域を前記画素電極に接続する請求項 10記載の表示装置の製造方 法。
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