JP6334979B2 - 表示装置、表示装置の製造方法、及び、電子機器 - Google Patents

Description

本開示は、表示装置、表示装置の製造方法、及び、電子機器に関する。

表示装置において、画素の発光素子（発光部）を形成する工程で異物が混入すると、画素の輝度欠陥が発生する。例えば、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有する発光素子を用いたアクティブ駆動方式の表示装置にあっては、製造工程で混入する異物が原因となって発光素子の透明電極と反射電極との間で電極間ショートが引き起こされる場合がある。この発光素子の電極間ショートが発生すると発光素子が発光しなくなるために、当該発光素子を含む画素（副画素）が非発光画素として視認される、所謂、滅点と呼称される輝度欠陥が発生する。

この異物混入に起因する輝度欠陥に対する対策として、個々の発光素子と当該発光素子を駆動する駆動回路とを互いに直接に接続する複数の配線を反射電極層と同一面内に形成する技術が提案されている（例えば、特許文献１参照）。この技術によれば、その画素が滅点不良となった場合に、不良化した発光素子とその駆動回路とを互いに直接に接続する配線を、レーザ照射などによって切断することにより、表示パネルの完成後においても滅点不良となっていた画素を回復させることができる。

特開２０１３−１８６４４８号公報

しかしながら、特許文献１に記載の従来技術にあっては、露光工程の削減のために、上記の反射電極層に他の電極層の機能を持たせて数百ｎｍ以上まで厚膜化した場合、表示パネルの完成後にレーザ照射によって配線を断線するのは困難となる。それは、溶融した電極材料が移動するスペースを確保できないからである。上記の厚膜化としては、例えば、画素を構成している薄膜トランジスタのソース／ドレイン電極層と反射電極層とを共通層化した場合である。このように、電極層を共通化し、露光工程数の削減を行った表示装置においては、表示パネルの完成後に確認された滅点などの点欠陥を、レーザ照射により回復することができず、最終的な点欠陥数が増加してしまう。

本開示は、電極層を共通化させ、露光工程数の削減を行うに当たって、滅点などの点欠陥を改善することが可能な表示装置、表示装置の製造方法、及び、電子機器を提供することを目的とする。

上記の目的を達成するための本開示の表示装置は、
複数の画素を備え、
画素は、発光素子、発光素子を駆動する薄膜トランジスタを含む駆動回路、及び、発光素子と駆動回路とを互いに接続する結合部を有し、
発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
薄膜トランジスタは、半導体層、絶縁層、第１電極層、及び、第２電極層を含む構成を有し、
結合部はその一部に、薄膜トランジスタにおける第１電極層及び第２電極層よりも薄い金属層を含む、
表示装置である。

上記の目的を達成するための本開示の表示装置の製造方法は、
上記の表示装置を製造するに当たって、
透明基板上に第１電極層を含む結合部を形成する工程と、
結合部上に層間絶縁層を形成し、層間絶縁層の所定の箇所に開口部を形成した後、層間絶縁層の所定の位置に第２電極層をパターニングする工程と、
第２電極層のパターニング時のオーバーエッチングで開口部を介して結合部の一部を除去する工程と、
の各工程の処理を実行する表示装置の製造方法である。

上記の目的を達成するための本開示の電子機器は、
複数の画素を備え、
画素は、発光素子、発光素子を駆動する薄膜トランジスタを含む駆動回路、及び、発光素子と駆動回路とを互いに接続する結合部を有し、
発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
薄膜トランジスタは、半導体層、絶縁層、第１電極層、及び、第２電極層を含む構成を有し、
結合部はその一部に、薄膜トランジスタにおける第１電極層及び第２電極層よりも薄い金属層を含む、
表示装置を有する電子機器である。

本開示によれば、反射電極と第２電極層とが共通化された表示装置にあっても、結合部の薄膜化された一部の領域をレーザ照射などによって切断できるため、滅点などの点欠陥を改善することができる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。

図１は、本開示の一実施形態に係る表示装置の基本的な構成の概略を示すシステム構成図である。 図２は、画素（画素回路）の具体的な回路構成の一例を示す回路図である。 図３は、有機ＥＬ素子のアノード電極、及び、結合部を構成する配線のレイアウトの一例を示すレイアウト図である。 図４Ａは、図３のＡ−Ａ線に沿った矢視断面図であり、図４Ｂは、図３のＢ−Ｂ線に沿った矢視断面図である。 図５Ａは、２つのアノード電極に対して１つの開口が遮光層に設けられている場合を示す平面図であり、図５Ｂは、２つのアノード電極毎に１つずつ開口が遮光層に設けられている場合を示す平面図である。 図６は、本開示の実施例に係る薄膜トランジスタ、結合部を構成する配線、及び、アノード電極の断面構造を示す断面図である。 図７は、本開示の表示装置の製造方法を工程順に示す工程図である。 図８は、画素が滅点不良となっている様子の一例を示す回路図である。 図９は、本実施形態の表示装置における滅点不良の画素を回復させる様子の一例を示す回路図である。 図１０は、レーザ光を照射して滅点不良の画素を回復させる様子の一例を示す断面図である。 図１１は、本開示の技術を適用していない、従来の薄膜トランジスタと結合部を構成する配線の断面構造を示す断面図である。 図１２は、本開示の電子機器の一例であるテレビジョンセットの外観を示す斜視図である。

以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値、材料などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の表示装置、表示装置の製造方法、及び、電子機器、全般に関する説明
２．実施形態に係るアクティブマトリクス型表示装置
３．電子機器（テレビジョンセットの例）

＜本開示の表示装置、表示装置の製造方法、及び、電子機器、全般に関する説明＞
本開示の表示装置、表示装置の製造方法、及び、電子機器にあっては、薄膜トランジスタの第１電極層がゲート電極の層である構成とすることができる。また、第１電極層について積層構造を有する構成とすることができる。

上述した好ましい構成を含む本開示の表示装置、表示装置の製造方法、及び、電子機器にあっては、薄膜トランジスタの第１電極層及び第２電極層について、それぞれ同じ金属を含む構成とすることができる。このとき、第１電極層について、チタンとアルミニウム、又は、アルミニウム合金の層を含む積層膜から成り、第２電極層について、アルミニウム合金、又は、アルミニウム合金を含む積層膜から成る構成とすることができる。

上述した好ましい構成を含む本開示の表示装置、表示装置の製造方法、及び、電子機器にあっては、画素について、複数の発光素子を有し、結合部について、複数の発光素子の各々と駆動回路とを互いに接続する構成とすることができる。

また、上述した好ましい構成を含む本開示の表示装置、表示装置の製造方法、及び、電子機器にあっては、発光素子の反射電極の層と、薄膜トランジスタの第２電極層とが共通化されている構成とすることができる。また、結合部のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層を備える構成とすることができる。

＜実施形態に係るアクティブマトリクス型表示装置＞
［システム構成］
図１は、本開示の一実施形態に係る表示装置、例えば、アクティブマトリクス型表示装置の基本的な構成の概略を示すシステム構成図である。

アクティブマトリクス型表示装置（以下、「表示装置」と記述する場合もある）は、発光素子（発光部）の発光輝度を、当該発光素子と同じ画素回路内に設けた能動素子、例えば、絶縁ゲート型電界効果トランジスタによって制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、典型的には、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）を用いることができる。以下では、「画素回路」を単に「画素」と記述する場合もある。

本実施形態に係る表示装置１は、表示パネル１０と、外部から入力された映像信号及び同期信号に基づいて表示パネル１０を駆動する周辺駆動部２０とを備えている。周辺駆動部２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、及び、電源線駆動回路２５を有している。

（表示パネル）
表示パネル１０は、複数の画素１１が表示領域の全面に亘って行列状に２次元配置されて成る画素アレイ部１０Ａを有する。画素１１は、表示パネル１０上の画面を構成する最小単位の点に対応するものである。表示パネル１０は、周辺駆動部２０によって各画素１１がアクティブマトリクス駆動されることにより、外部から入力された映像信号に基づく画像を表示する。

ここで、表示パネル１０がカラー表示対応の場合は、カラー画像を形成する単位となる１つの画素（単位画素／ピクセル）は複数の副画素（サブピクセル）から構成される。このとき、副画素の各々が図１の画素１１に相当することになる。より具体的には、カラー表示対応の表示装置では、１つの画素は、例えば、赤色（Ｒｅｄ：Ｒ）光を発光する発光部を含む副画素、緑色（Ｇｒｅｅｎ：Ｇ）光を発光する発光部を含む副画素、青色（Ｂｌｕｅ：Ｂ）光を発光する発光部を含む副画素の３つの副画素から構成される。

但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色（Ｗｈｉｔｅ；Ｗ）光を発光する発光部を含む副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する発光部を含む少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である

表示パネル１０は、行方向に延在する複数の走査線ＷＳＬと、列方向に延在する複数の信号線ＤＴＬと、行方向に延在する複数の電源線ＤＳＬとを有している。複数の走査線ＷＳＬは、画素行毎に配線されている。複数の走査線ＷＳＬは各一端が、走査線駆動回路２４の各行に対応する出力端に接続されており、各画素１１の選択に用いられる。複数の信号線ＤＴＬは、画素列毎に配線されている。複数の信号線ＤＴＬは各一端が、信号線駆動回路２３の各列に対応する出力端に接続されており、映像信号に応じた信号電圧の、信号線駆動回路２３から各画素１１への供給に用いられる。複数の電源線ＤＳＬは、画素行毎に配線されている。複数の電源線ＤＳＬは各一端が、電源線駆動回路２５の各行に対応する出力端に接続されており、各画素１１への駆動電流の供給に用いられる。複数の信号線ＤＴＬと複数の走査線ＷＳＬとの交差点近傍には、画素１１が設けられている。

表示パネル１０は更に、有機ＥＬ素子１３のカソード電極が接続されるグラウンド線ＧＮＤを有している（図２参照）。グラウンド線ＧＮＤは、グラウンド電位となっている外部回路（図示せず）と電気的に接続されている。グラウンド線ＧＮＤは、例えば、画素アレイ部１０Ａの全体に亘って形成されたシート状の電極である。尚、グラウンド線ＧＮＤは、画素行又は画素列に対応して短冊状に形成された帯状の電極であってもよい。表示パネル１０は更に、例えば、画素アレイ部１０Ａの周縁に、映像を表示しないフレーム領域を有している。フレーム領域は、例えば、遮光部材によって覆われている。

（画素回路）
図２は、画素（画素回路）１１の具体的な回路構成の一例を示す回路図である。ここでは、画素１１の発光素子として、例えば、有機ＥＬ素子を用いるアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。有機ＥＬ素子は、自発光素子であり、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である。

画素１１は、互いに並列接続された複数の有機ＥＬ素子１３と、各有機ＥＬ素子１３を駆動する１つの駆動回路１２と、個々の有機ＥＬ素子１３と駆動回路１２とを互いに直接に接続する複数の配線１４とを有している。具体的には、画素１１は、互いに並列接続された２つの有機ＥＬ素子１３と、各有機ＥＬ素子１３を駆動する１つの駆動回路１２と、個々の有機ＥＬ素子１３と駆動回路１２とを互いに直接に接続する２つの配線１４とを有している。ここで、複数（例えば、２つ）の配線１４は、有機ＥＬ素子１３と駆動回路１２とを互いに接続する結合部の一例である。

有機ＥＬ素子１３は、例えば、アノード電極１３Ａとカソード電極１３Ｂとの間に、後述する有機層１３Ｃ（図４参照）が挟まれた構成を有している。カソード電極１３Ｂは、有機層１３Ｃで発生した光に対して透明な材料であって、且つ、導電性を有する材料によって構成された透明電極である。そのような材料としては、例えば、ＩＴＯ（Indium Tin Oxide；酸化インジウムスズ）、ＳｎＯ（酸化スズ）、ＩＺＯ（酸化インジウム亜鉛）などを例示することができる。

有機層１３Ｃは、例えば、図示しないが、カソード電極１３Ｂ側から順に、正孔注入層、正孔輸送層、発光層、及び、電子輸送層を積層して成る積層構造を有している。尚、有機層１３Ｃは、必要に応じて、上で例示した層以外の層を含んでいてもよいし、正孔輸送層及び電子輸送層のいずれか、あるいは、両方を含んでいなくてもよい。ここで、正孔注入層は、正孔注入効率を高めるためのものである。正孔輸送層は、発光層への正孔輸送効率を高めるためのものである。発光層は、カソード電極１３Ｂとアノード電極１３Ａとの間に発生する電界によって電子と正孔との再結合を起こさせ、光を発生させるためものである。電子輸送層は、発光層への電子輸送効率を高めるためのものである。

図３は、有機ＥＬ素子１３のアノード電極１３Ａ及び配線１４のレイアウトの一例を示すレイアウト図である。図４Ａに、図３のＡ−Ａ線に沿った矢視断面図を示し、図４Ｂに、図３のＢ−Ｂ線に沿った矢視断面図を示す。配線１４は、有機ＥＬ素子１３と駆動回路１２とを互いに接続する結合部を構成している。

アノード電極１３Ａは、有機層１３Ｃで発生した光を高反射率で反射する反射電極である。配線１４は、アノード電極１３Ａ及びソース／ドレイン電極１７０と同一面内に形成されている部分１４Ａ（以下、「配線１４Ａ」と記述する）と、ゲート電極１４０と同一面内に形成されている部分１４Ｂ（以下、「配線１４Ｂ」と記述する）とで構成されている。

配線１４Ａは、アノード電極１３Ａ及びソース／ドレイン電極１７０と同一の層構造となっており、また、アノード電極１３Ａ及びソース／ドレイン電極１７０と共に一括して形成されたものであり、アノード電極１３Ａと一体に形成されている。配線１４Ｂは、後述する第１のゲート電極１４０Ａと同一の層構造となっている。また、配線１４Ｂは保護層１５０及び層間絶縁層１６０の開口部Ｙの内側の領域に形成されている。一方、配線１４Ａと配線１４Ｂは、保護層１５０及び層間絶縁層１６０の開口を介して電気的に接続されており、効率よく画素回路を形成するためには開口部Ｙで接続されていることが望ましい。配線１４は、アノード電極１３Ａと、駆動回路１２（具体的には、後述するソース電極１７０Ａ）とを接続する帯状の形状となっている。

駆動回路１２は、例えば、駆動トランジスタＴｒ₁、書込トランジスタＴｒ₂、及び、保持容量Ｃ_sによって構成されており、２つのトランジスタ（Ｔｒ）及び１つの容量素子（Ｃ）から成る２Ｔｒ１Ｃの回路構成となっている。書込トランジスタＴｒ₂は、後述する信号線ＤＴＬの電圧をサンプリングし、画素１１内に書き込む。保持容量Ｃ_sは、書込トランジスタＴｒ₂によって書き込まれた電圧を保持する。駆動トランジスタＴｒ₁は、保持容量Ｃ_sに保持された電圧の大きさに応じて有機ＥＬ素子１３に流れる電流を制御する。尚、駆動回路１２は、上述の２Ｔｒ１Ｃの回路構成とは異なる回路構成となっていてもよい。

駆動トランジスタＴｒ₁及び書込トランジスタＴｒ₂は、例えば、ＮチャネルＭＯＳ型のＴＦＴ（薄膜トランジスタ）により形成されている。尚、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（所謂、ボトムゲート型）であってもよいし、スタガー構造（所謂、トップゲート型）であってもよい。また、駆動トランジスタ₁及び書込トランジスタＴｒ₂は、ＰチャネルＭＯＳ型のＴＦＴにより形成されていてもよいし、ＮチャネルＭＯＳ型のＴＦＴとＰチャネルＭＯＳ型のＴＦＴとの組み合わせにより形成されていてもよい。

書込トランジスタＴｒ₂のゲート電極は、走査線ＷＳＬに接続されている。書込トランジスタＴｒ₂の一方のソース／ドレイン電極は信号線ＤＴＬに接続され、書込トランジスタＴｒ₂の他方のソース／ドレイン電極は駆動トランジスタＴｒ₁のゲート電極に接続されている。駆動トランジスタＴｒ₁の一方のソース／ドレイン電極は電源線ＤＳＬに接続され、駆動トランジスタＴｒ₁の他方のソース／ドレイン電極は有機ＥＬ素子１３のアノード電極に接続されている。保持容量Ｃ_sの一端は駆動トランジスタＴｒ₁のゲート電極に接続され、保持容量Ｃ_sの他端は駆動トランジスタＴｒ₁の他方のソース／ドレイン電極に接続されている。尚、有機ＥＬ素子１３は、素子容量（等価容量）Ｃ_oledを有している。

（結合部の配線及びその近傍の断面構成）
次に、図４Ａ及び図４Ｂを参照しつつ、表示パネル１０における結合部を構成する配線１４及びその近傍の断面構成について説明する。配線１４は、有機ＥＬ素子１３と駆動回路１２とを互いに接続する結合部を構成している。

表示パネル１０は、例えば、配線１４及びその近傍において、透明基板１１０上に当該基板１１０側から順に積層された、半導体層１２０、ゲート絶縁膜１３０、ゲート電極１４０、保護層１５０、及び、層間絶縁層１６０を有している。保護層１５０及び層間絶縁層１６０は、複数の開口を有している。表示パネル１０は、例えば、保護層１５０及び層間絶縁層１６０の開口を充填するようにして設けられたソース電極１７０Ａ及びドレイン電極１７０Ｂを有している。

表示パネル１０は更に、例えば、ソース電極１７０Ａ及びドレイン電極１７０Ｂと同一平面上に導電層１７０Ｃと、導電層１７０Ｃの上面の一部が露出する開口が設けられた埋込層１８０とを有している。導電層１７０Ｃは、ソース電極１７０Ａ及びドレイン電極１７０Ｂと同じ材料で構成されている。導電層１７０Ｃのうち、埋込層１８０の開口内に露出している部分が、有機ＥＬ素子１３のアノード電極１３Ａに対応している。導電層１７０Ｃのうち、ソース電極１７０Ａの上面に接する部分（図２の接続部Ｘ）が、各配線１４が互いに接続されるとともに、駆動回路１２に接続されている箇所に対応している。表示パネル１０は更に、例えば、埋込層１８０の開口内に露出している導電層１７０Ｃの上面に接する有機層１３Ｃと、埋込層１８０及び有機層１３Ｃの上面全体に接するカソード電極１３Ｂと、カソード電極１３Ｂを保護する保護膜１９０とを有している。

ここで、表示パネル１０は、各配線１４Ｂと透明基板１１０との間に、配線１４Ｂの下面に対してレーザ光を照射する際にレーザ光を遮るような部材を何も備えていない。一方で、表示パネル１０は、例えば、図５Ａ、図５Ｂに示すように、各配線１４と保護膜１９０との間に、結合部を構成する各配線１４のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層２１０を備えている。遮光層２１０は、遮光性の部材（例えば、ブラックマトリクス）で構成されており、少なくともアノード電極１３Ａの直上に対応する箇所に開口を有している。尚、図５Ａには、２つのアノード電極１３Ａに対して１つの開口２１０Ａが遮光層２１０に設けられている場合が例示されている。図５Ｂには、２つのアノード電極１３Ａ毎に１つずつ開口２１０Ａ_{_1}，２１０Ａ_{_2}が遮光層２１０に設けられている場合が例示されている。

（周辺駆動部）
次に、表示パネル１０を駆動する周辺駆動部２０について説明する。
先述したように、周辺駆動部２０は、例えば、タイミング生成回路２１、映像信号処理回路２２、信号線駆動回路２３、走査線駆動回路２４、及び、電源線駆動回路２５を有する構成となっている。

タイミング生成回路２１は、周辺駆動部２０内の各回路が連動して動作するように制御するためのタイミング制御信号を生成する。具体的には、タイミング生成回路２１は、例えば、外部から入力された同期信号に応じて（同期して）、上述した各回路２１〜２５に対してタイミング制御信号を出力する。

映像信号処理回路２２は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正処理を行い、当該補正処理後の映像信号を信号線駆動回路２３に出力する。ここで、所定の補正処理としては、例えば、ガンマ補正や、オーバードライブ補正などを例示することができる。

信号線駆動回路２３は、例えば、タイミング生成回路２１からのタイミング制御信号の入力に応じて（同期して）、映像信号処理回路２２から入力された映像信号に対応するアナログの信号電圧を、各信号線ＤＴＬに印加する。信号線駆動回路２３は、例えば、２種類の電圧Ｖ_ofs、Ｖ_sigを出力可能となっている。具体的には、信号線駆動回路２３は、走査線駆動回路２４により選択された画素１１へ、信号線ＤＴＬを介して２種類の電圧Ｖ_ofs、Ｖ_sigを選択的に供給するようになっている。ここで、Ｖ_sigは、映像信号に対応する電圧値となっている。Ｖ_ofsは、映像信号の基準となる一定電圧である。Ｖ_sigの最小電圧はＶ_ofsよりも低い電圧値となっており、Ｖ_sigの最大電圧はＶ_ofsよりも高い電圧値となっている。

走査線駆動回路２４は、例えば、タイミング生成回路２１からのタイミング制御信号の入力に応じて（同期して）、複数の走査線ＷＳＬを所定の単位毎に順次選択する。走査線駆動回路２４は、例えば、２種類の電圧Ｖ_on、Ｖ_offを出力可能となっている。具体的には、走査線駆動回路２４は、駆動対象の画素１１へ、走査線ＷＳＬを介して２種類の電圧Ｖ_on、Ｖ_offを選択的に供給し、書込トランジスタＴｒ₂のオン／オフ制御を行うようになっている。ここで、Ｖ_onは、書込トランジスタＴｒ₂のオン電圧以上の値となっている。Ｖ_offは、書込トランジスタＴｒ₂のオン電圧よりも低い値で、且つ、Ｖ_onよりも低い値となっている。

電源線駆動回路２５は、例えば、タイミング生成回路２１からのタイミング制御信号の入力に応じて（同期して）、複数の電源線ＤＳＬを所定の単位ごとに順次選択する。電源線駆動回路２５は、例えば、２種類の電圧Ｖ_cc、Ｖ_ssを選択的に出力可能となっている。ここで、Ｖ_ssは、有機ＥＬ素子１３の閾値電圧Ｖ_elと、有機ＥＬ素子１３のカソード電圧Ｖ_cathとを足し合わせた電圧（Ｖ_el＋Ｖ_cath）よりも低い電圧値である。Ｖ_ccは、（Ｖ_el＋Ｖ_cath）以上の電圧値である。

［回路動作］
次に、以上説明した構成の本実施形態に係る表示装置１の回路動作の一例について説明する。
図１に示す表示装置１において、信号線駆動回路２３は、映像信号に対応する信号電圧Ｖ_sigを各信号線ＤＴＬに対して出力する。一方、走査線駆動回路２４は、タイミング生成回路２１から与えられるタイミング制御信号に同期して、複数の走査線ＷＳＬに対して行単位で順次選択パルスを出力する。また、電源線駆動回路２５は、タイミング生成回路２１から与えられるタイミング制御信号に同期して、複数の電源線ＤＳＬに対して行単位で順次電圧Ｖ_cc／Ｖ_ssを選択的に出力する。

この走査線駆動回路２４及び電源線駆動回路２５による駆動の下に、画素アレイ部１０Ａの各画素１１に対する列方向（垂直方向）の走査が行われ、画素アレイ部１０Ａの各画素１１が行単位で選択される。これにより、選択された画素行の各画素１１において、駆動回路１２がオン／オフ制御される。そして、各画素１１の２つの有機ＥＬ素子１３に駆動電流が注入されることにより、正孔と電子とが再結合して発光が起こり、その光が外部に取り出される。その結果、表示パネル１０の表示領域である画素アレイ部１０Ａにおいて画像が表示される。

［作製プロセス］
図６は、本開示の実施例に係る薄膜トランジスタ１００（駆動トランジスタＴｒ₁及び書込トランジスタＴｒ₂）、結合部を構成する配線１４Ａ，１４Ｂ、及び、アノード電極１３Ａの断面構造を示す断面図である。

薄膜トランジスタ１００は、有機ＥＬ表示装置における駆動素子として用いられるものであり、例えば、トップゲート型の構成を有し、透明基板１１０上に形成されている。具体的には、薄膜トランジスタ１００は、半導体層１２０及びその層における低抵抗化領域１２１、ゲート絶縁膜１３０、第１電極層であるゲート電極１４０（１４０Ａ，１４０Ｂ）、保護層１５０、層間絶縁層１６０、及び、第２電極層であるソース／ドレイン電極１７０（１７０Ａ，１７０Ｂ）がこの順に積層されている。この際に同時に形成される配線１４は、ゲート電極１４０及びソース／ドレイン電極１７０により形成される。

透明基板１１０は、例えば、ガラス基板やプラスチックフィルムなどにより構成されている。プラスチック材料としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）などを例示することができる。半導体層１２０として後述する酸化物半導体を用いる場合、スパッタ法において、透明基板１１０を加熱することなく半導体層１２０を成膜するため、安価なプラスチックフィルムを用いることができる。

半導体層１２０は、透明基板１１０上に、ゲート電極１４０及びその近傍を含む島状に設けられ、薄膜トランジスタ１００の活性層としての機能を有する。半導体層１２０は、例えば、厚みが５０ｎｍ程度であり、酸化物半導体やシリコンなどで構成されている。ここで、酸化物半導体とは、インジウム、ガリウム、亜鉛、スズ等の元素と、酸素とを含む化合物である。具体的には、非晶質の酸化物半導体としては、酸化インジウムガリウム亜鉛（ＩＧＺＯ）などを例示することができる。結晶性の酸化物半導体としては、酸化亜鉛（ＺｎＯ），酸化インジウム亜鉛（ＩＺＯ（登録商標））、酸化インジウムガリウム（ＩＧＯ）、酸化インジウムスズ（ＩＴＯ）、酸化インジウム（ＩｎＯ）などを例示することができる。

また、半導体層１２０は、ゲート電極１４０に対向する領域がチャネル領域となる。チャネル領域上には、ゲート絶縁膜１３０及びゲート電極１４０がこの順に同一形状で設けられており、チャネル領域の両側には低抵抗化領域１２１が設けられており、ソース領域／ドレイン領域として用いられる。

半導体層１２０が酸化物半導体により構成されている場合、低抵抗化領域１２１は、上面から深さ方向における一部もしくはその全てがチャネル領域と比較して低抵抗化している。低抵抗化領域１２１は、半導体層１２０が酸化物半導体の場合、例えば、アルミニウム（Ａｌ）等の金属を反応させることにより、酸化物半導体中に拡散させて低抵抗化されている。これにより、この薄膜トランジスタ１００は、セルフアライン（自己整合）構造を有するとともに、特性を安定させることが可能となっている。また、低抵抗化領域２１は、イオンドーピングやプラズマ処理などにより形成しても良い。

ゲート絶縁膜１３０は、例えば、厚みが３００ｎｍ程度であり、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、又は、酸化アルミニウム膜などの単層膜または積層膜により構成されている。

ゲート電極１４０は、薄膜トランジスタ１００にゲート電圧を印加し、このゲート電圧により半導体層１２０中の電子密度を制御する役割を有する。ゲート電極１４０は、後述するソース／ドレイン電極１７０をエッチングする際の薬液もしくはガスで、エッチングされない第１のゲート電極１４０Ａとエッチングされる第２のゲート電極１４０Ｂで構成されている。

ゲート電極１４０は、透明基板１１０上の選択的な領域に設けられており、第１のゲート電極１４０Ａと第２のゲート電極１４０Ｂとの積層構造となっている。第１のゲート電極１４０Ａは、例えば、厚みが１０ｎｍ〜１５０ｎｍ、より具体的には、５０ｎｍ程度であり、チタン（Ｔｉ）や酸化インジウムガリウム（ＩＧＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛インジウムスズ（ＩＴＺＯ）などで構成されている。第２のゲート電極１４０Ｂは、例えば、厚みが５００ｎｍ程度であり、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）、ネオジウムを含むアルミニウム（ＡｎＮｄ）、銅（Ｃｕ）などの積層膜により構成されている。

保護層１５０は、層間絶縁層１６０と、半導体層１２０、ゲート絶縁膜１３０、及び、ゲート電極１４０との間に設けられている。半導体層１２０に酸化物半導体を用いる場合には、保護層１５０は、低抵抗化領域１２１に拡散される金属の供給源としての金属膜が酸化されて形成された絶縁膜、あるいは、その酸化されて形成された絶縁膜と引き続きスパッタリング法や原子層成膜法等により形成された絶縁膜である。この保護層１５０は、例えば、酸化アルミニウム、あるいは、酸化チタン、酸化インジウムまたは酸化スズと酸化アルミニウムとの積層膜により構成されている。

酸化アルミニウム等の絶縁膜で形成される保護層１５０は、外気に対して良好なバリア性を有し、半導体層１２０の電気的特性を変化させる酸素や水分の影響を低減することが可能である。よって、保護層１５０を設けることにより、薄膜トランジスタ１００の電気特性を安定化させることが可能となり、層間絶縁層１６０の効果をより高めることが可能となる。保護層１５０の厚みは、例えば、５０ｎｍ程度である。

層間絶縁層１６０は、保護層１５０の上部に形成されており、アクリルやポリイミドやシロキサン等の有機材料やシリコン酸化膜やシリコン窒化膜やシリコン酸窒化膜、あるいは、酸化アルミニウムやそれらの積層膜を用いて形成されている。有機膜を層間絶縁層１６０に用いた場合には膜厚を容易に厚くすることが可能である。従って、ゲート電極の加工後に形成される段差についても十分に絶縁することが可能となる。層間絶縁層１６０の厚みは、例えば、２ｕｍ程度である。

そして、ソース／ドレイン電極１７０と、半導体層１２０の低抵抗化領域１２１やゲート電極１４０と同一平面上に形成された配線１４０Ｃとを接続する接続孔を層間絶縁層１６０及び保護層１５０に形成する。また、図３及び図６に示すように、配線１４の上部にも開口部Ｙを形成する。

ソース／ドレイン電極１７０は、厚みが１５０ｎｍから１ｕｍ程度であり、例えば、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）、及び、有機ＥＬ素子１３のアノード電極１３Ａとなるネオジウムを含むアルミニウムにより構成されている。また、ソース／ドレイン電極１７０は、ゲート電極１４０と同様に、アルミニウム（Ａｌ）又は銅（Ｃｕ）などの低抵抗金属を含む構成となっていることが好ましい。更に、アルミニウム（Ａｌ）又は銅（Ｃｕ）より成る低抵抗層と、チタン（Ｔｉ）又はモリブデン（Ｍｏ）よりなるバリア層とを組み合わせた積層膜も好ましい。このような積層膜を用いることにより、配線遅延の少ない駆動が可能となる。

また、ソース／ドレイン電極１７０の最上部には、ネオジウムを含むアルミニウムや酸化インジウムスズなどを用い、有機ＥＬ素子１３におけるアノード電極１３Ａとして用いる構成とする。更に、ソース／ドレイン電極１７０のパターニング時のオーバーエッチングで開口部Ｙで露出された第２のゲート電極１４０Ｂの層をエッチングすることで、図６における開口部Ｙの断面構造が実現される。

有機ＥＬ素子１３は、層間絶縁層１６０上に設けられている。具体的には、図４Ａに示すように、有機ＥＬ素子１３は、層間絶縁層１６０側から順に積層された、アノード電極１３Ａ、埋込層１８０、有機層１３Ｃ、及び、カソード電極１３Ｂを有しており、保護膜１９０により封止されている。保護膜１９０上には、熱硬化樹脂又は紫外線硬化樹脂から成る接着層（図示せず）を間にして封止用基板（図示せず）が貼り合わされる。

埋込層１８０は、アノード電極１３Ａとカソード電極１３Ｂとの間の絶縁性を確保するとともに、各素子の発光領域を区画分離するためのものであり、各素子の発光領域に対向して開口を有している。この埋込層１８０は、例えば、ポリイミド，アクリル樹脂又はノボラック系樹脂などの感光性樹脂により構成されている。

有機層１３Ｃは、埋込層１８０の開口を覆うように設けられている。この有機層１３Ｃは、有機電界発光層（有機ＥＬ層）を含み、駆動電流が流れることによって発光する。有機層１３Ｃは、例えば、透明基板１１０（アノード電極１３Ａ）側から順に積層された、正孔注入層、正孔輸送層、有機ＥＬ層、及び、電子輸送層を有しており、電子と正孔との再結合が有機ＥＬ層で生じて光が発生する。

有機ＥＬ層の構成材料は、一般的な低分子又は高分子の有機材料であればよく、特に限定されない。例えば、赤、緑、及び、青色を発光する有機ＥＬ層が素子毎に塗り分けられていてもよく、あるいは、白色を発光する有機ＥＬ層（例えば、赤、緑、及び、青色の有機ＥＬ層を積層したもの）が透明基板１１０の全面に亘って設けられていてもよい。正孔注入層は、正孔注入効率を高めるとともに、リークを防止するためのものである。正孔輸送層は、有機ＥＬ層への正孔輸送効率を高めるためのものである。正孔注入層、正孔輸送層、あるいは、電子輸送層等の有機ＥＬ層以外の層は、必要に応じて設けるようにすればよい。

カソード電極１３Ｂは、ＩＴＯやＩＺＯなどの透明導電膜から成る金属導電膜により構成されている。このカソード電極１３Ｂは、アノード電極１３Ａと絶縁された状態で、例えば、各素子に共通して設けられている。

保護膜１９０は、絶縁性材料又は導電性材料のいずれにより構成されていてもよい。絶縁性材料としては、例えば、アモルファスシリコン（ａ−Ｓｉ），アモルファス炭化シリコン（ａ−ＳｉＣ），アモルファス窒化シリコン（ａ−Ｓｉ（１−Ｘ）ＮＸ）、又は、アモルファスカーボン（ａ−Ｃ）などを例示することができる。

保護膜１９０上に接着層２００を介して貼り合わされる、先述した封止用基板は、薄膜トランジスタ１００及び有機ＥＬ素子１３を間にして透明基板１１０と対向するように配置される。この封止用基板には、透明基板１１０と同様の材料を用いることができる。封止用基板に透明材料を用い、封止用基板側にカラーフィルタや遮光膜を設けるようにしてもよい。

[製造方法]
次に、本開示の表示装置の製造方法、より具体的には、薄膜トランジスタ１００及び配線１４の製造方法について、図７の工程図を用いて説明する。図７は、薄膜トランジスタ１００及び配線１４の製造方法を工程順に示す工程図である。図７において、図７Ａ〜図７Ｆはそれぞれ、工程１〜工程６を示している。

先ず、図７Ａの工程１では、透明基板１１０の全面に、例えば、スパッタリング法により、酸化物半導体を５０ｎｍ程度の厚みで形成する。その際、ターゲットとしては、形成しようとする酸化物と同一組成のセラミックターゲットを用いる。また、酸化物半導体中のキャリア濃度はスパッタリングの際の酸素分圧に大きく依存するので、所望のトランジスタ特性が得られるように酸素分圧を制御する。

そして、例えば、フォトリソグラフィ及びエッチングにより、酸化物半導体を島状に成形し、半導体層１２０を形成する。この際、リン酸と硝酸と酢酸との混合液を用いたウエットエッチングにより加工することが好ましい。リン酸と硝酸と酢酸との混合液は、下地との選択比を十分に大きくすることが可能であり、比較的容易に加工が可能となる。

次いで、図７Ｂの工程２では、透明基板１１０及び半導体層１２０の上部全面に、例えば、プラズマＣＶＤ（Chemical Vapor Deposition；化学気相成長）法等により、シリコン酸化膜又は酸化アルミニウム膜などのゲート絶縁膜１３０を、２００ｎｍ程度の厚みで形成する。シリコン酸化膜は、プラズマＣＶＤ法のほか、反応性スパッタリング法により形成することが可能である。また、酸化アルミニウム膜は、反応性スパッタリング法、ＣＶＤ法、又は、原子層成膜法により形成することが可能である。

工程２では更に、ゲート絶縁膜１３０の全面に、例えば、スパッタリング法により、チタン（Ｔｉ）から成る第１のゲート電極１４０Ａを５０ｎｍ程度の厚みで形成する。更に、第１のゲート電極１４０Ａの上にアルミニウム（Ａｌ）、モリブデン（Ｍｏ）の積層膜から成る第２のゲート電極１４０Ｂを５００ｎｍ程度の厚みで形成する。

次に、図７Ｃの工程３では、例えば、フォトリソグラフィ及びエッチングにより、ゲート電極１４０を所望の形状に加工し、更に、ゲート電極１４０をマスクとしてゲート絶縁膜１３０をエッチングすることで、ゲート絶縁膜１３０をゲート電極１４０と同様の形状で加工する。このとき、酸化物半導体層１２０をＺｎＯ、ＩＺＯ、ＩＧＯ等の結晶化材料により構成した場合には、ゲート絶縁膜１３０をエッチングする際に、フッ酸等の薬液を用いて非常に大きなエッチング選択比を維持して容易に加工することが可能となる。これにより、半導体層１２０のチャネル領域上に、ゲート絶縁膜１３０及びゲート電極１４０がこの順に同一形状で形成される。

次いで、図７Ｄの工程４では、半導体層１２０、ゲート絶縁膜１３０、及び、ゲート電極１４０の表面に、例えば、スパッタリング法や原子層成膜法により、アルミニウム（Ａｌ）、インジウム（Ｉｎ）、又は、スズ（Ｓｎ）等の酸素と比較的低温で酸化物半導体と反応する金属から成る金属膜を、例えば、５ｎｍ以上１０ｎｍ以下の厚みで形成する。その後引き続き、例えば、スパッタリング法や原子層成膜法等を用いて酸化アルミニウム膜等のバリア性の高い絶縁膜を５０ｎｍ程度の厚みで形成する。

金属膜及び酸化アルミニウム等の絶縁膜を形成した後、酸素を含む雰囲気中において熱処理を行うことにより、金属膜が酸化されて形成された金属酸化膜と酸化アルミニウム等の絶縁膜から成る保護層１５０が形成される。この際に同時に、薄膜トランジスタ１００におけるソース／ドレイン領域となる半導体層１２０における低抵抗化領域１２１が形成される。この金属膜の酸化反応には、半導体層１２０に含まれる酸素の一部が利用される。そのため、金属膜の酸化の進行に伴って、半導体層１２０における金属膜と直接接する上面側から酸素濃度が低下していく。同時に、金属膜からアルミニウム等の金属が酸化物半導体中に拡散してドーパントとして機能することにより、金属膜と接触する酸化物半導体層１２０の領域が低抵抗化し、低抵抗化領域１２１が形成される。この低抵抗化領域１２１は薄膜トランジスタ１００におけるソース／ドレイン領域として用いられる。

金属膜の熱処理としては、例えば、上述したように、２００℃程度の温度で酸素を含む雰囲気中において熱処理することが好ましい。その際、酸素等を含む酸化性のガス雰囲気でアニールを行うことで、低抵抗化領域１２１の酸素濃度が低くなり過ぎるのを抑え、半導体層１２０に十分な酸素を供給することが可能となる。よって、後工程で行うアニール工程を削減することが可能となり、工程の簡略化が可能となる。

また、例えば、図７Ｄの工程４、即ち、金属膜を形成する工程では、透明基板１１０の温度を２００℃程度と比較的高い温度とすることにより、熱処理を行わずに低抵抗化領域１２１を形成することも可能である。この場合には、酸化物半導体から成る半導体層１２０のキャリア濃度をトランジスタとして必要なレベルに低減することが可能である。

金属膜は、上述したように、１０ｎｍ以下の厚みで形成することが好ましい。これは、金属膜の厚みを１０ｎｍ以下とすれば、熱処理により金属膜を完全に酸化することが可能となるからである。金属膜が完全に酸化されていない場合には、金属膜をエッチングにより除去する工程が必要となる。金属膜が完全に酸化されて高抵抗の絶縁膜となっている場合には、エッチングして除去する工程は不要となり、製造工程の簡略化が可能となる。金属膜を１０ｎｍ以下の厚みで形成した場合、金属が酸化反応した金属酸化物の厚みは、結果として、２０ｎｍ以下となる。

その際、金属膜を酸化させる方法としては、熱処理のほか、水蒸気雰囲気での酸化、又は、プラズマ酸化などを例示することができる。これらの方法により、酸化を促進させることも可能である。特にプラズマ酸化は、後工程で層間絶縁層１６０をプラズマＣＶＤ法により形成する直前に実施することが可能であり、特に工程を増やす必要がないという利点がある。プラズマ酸化では、例えば、透明基板１１０の温度を２００℃〜４００℃程度にして、酸素や亜酸化窒素等の酸素を含むガス雰囲気中でプラズマを発生させて処理することが望ましい。これにより、上述したような外気に対して良好なバリア性を有する保護層１５０を形成することが可能となるからである。

また、十分な保護膜機能を実現するためには、金属膜を形成した後に引き続き、酸化アルミニウム等のバリア性の高い絶縁膜を保護膜として形成することが望ましい。例えば、５０ｎｍ程度の膜厚の酸化アルミニウム膜を金属膜の上に連続して形成することで、十分な保護膜機能を有する保護層１５０を形成することが可能となる。

次に、図７Ｅの工程５では、アクリルやポリイミドやシロキサン等の有機膜により層間絶縁層１６０を形成する。有機膜は塗布することで容易に２ｕｍ程度の膜厚の絶縁膜を形成することが可能である。同時に、露光、現像工程を行うことで、所定の箇所に接続孔を開けることができる。この際、層間絶縁層１６０を積層構造として、シリコン酸化膜と有機層間膜の積層膜を用いることも可能である。

次に、図７Ｆの工程６では、その後、層間絶縁層１６０の上に、スパッタリング法により、例えば、アルミニウム（Ａｌ）とモリブデン（Ｍｏ）の積層膜を５００ｎｍ程度の厚みで形成し、フォトリソグラフィ及びエッチングを行うことにより、所定の位置にソース／ドレイン電極１７０（１７０Ａ，１７０Ｂ）を形成する。この際に、ソース／ドレイン電極１７０の最表面にＩＴＯやネオジウムを含むアルミニウム等の有機ＥＬ素子に対して、アノード電極として用いるのに適した電極を形成する。また、ソース／ドレイン電極１７０のパターニング時のオーバーエッチングで開口部Ｙで露出されたゲート電極層のうち第２のゲート電極１４０Ｂの層を選択的にエッチングする。また、ソース／ドレイン電極１７０は、酸化物半導体層１２０における低抵抗化領域１２１に接続する。

このようにして、薄膜トランジスタ１００及び配線１４Ａ，１４Ｂを形成した後、層間絶縁層１６０及びソース／ドレイン電極１７０を覆うように、導電層１７０Ｃ上に開口を有する埋込層１８０を形成する。そして、例えば真空蒸着法により、有機層１３Ｃを成膜する。続いて、有機層１３Ｃ上に、上述した材料から成るカソード電極１３Ｂを、例えば、スパッタリング法により形成する。次いで、このカソード電極１３Ｂ上に、例えばＣＶＤ法により、保護膜１９０を成膜した後、この保護膜１９０上に、接着層を用いて封止用基板（図示せず）を貼り合わせる。以上の工程により、図１に示した表示装置１が完成する。

［滅点不良の改善］
次に、本実施形態の表示装置１における滅点不良（滅点などの点欠陥）の改善方法、即ち、滅点不良となっていた画素を回復させる方法について説明する。

図８は、画素１１が滅点不良となっている様子の一例を示す回路図である。図８において、低抵抗Ｒ_dが、有機ＥＬ素子１３を形成する工程で混入した異物に対応するものである。異物の混入により、互いに並列接続された２つの有機ＥＬ素子１３のうち、一方の有機ＥＬ素子１３において電極間ショートが引き起こされている。そのため、低抵抗Ｒ_d及び駆動トランジスタＴｒ₁には、電極間ショートが無い通常よりも大きな電流が流れている。これにより、２つの有機ＥＬ素子１３には、電極間ショートが無い通常よりも極めて小さな電流しか流れていない。その結果、２つの有機ＥＬ素子１３は発光せず、画素１１が滅点不良となっている。

これに対して、本実施形態では、例えば、図９に示すように、異物の混入により形成された低抵抗Ｒ_dを流れる電流のパスを、駆動トランジスタＴｒ₁のドレイン−ソース間を流れる電流のパスから切り離す。具体的には、図１０に示すように、低抵抗Ｒ_dと直列に接続された配線１４Ｂの下面に対してレーザ光Ｌを照射する。レーザ光Ｌの照射により、第１のゲート電極１４０Ａが除去される。その結果、配線１４が切断され、低抵抗Ｒ_dを流れる電流のパスが駆動トランジスタＴｒ₁のドレイン−ソース間を流れる電流のパスから切り離されるので、滅点不良となっていた画素１１が回復する。

[比較例]
本開示の技術を適用していない、従来の薄膜トランジスタ１０１及び配線１４の断面構造を図１１に示す。従来の薄膜トランジスタ１０１及び配線１４から成る画素構造にあっては、配線１４の膜厚が厚いために、レーザ光Ｌの照射による配線１４の切断が困難となる。このことについて、以下により具体的に説明する。

ここでは、一例として、露光工程の削減のために、画素１１を構成している薄膜トランジスタ１００のソース／ドレイン電極１７０（１７０Ａ，１７０Ｂ）の層と、反射電極であるアノード電極１３Ａの層とを共通層化した場合を考える。この場合、配線１４の低抵抗化のために、配線１４を数百ｎｍ以上まで厚膜化することになる。すると、溶融した電極材料が移動するスペースを確保できなく、しかも、配線１４の膜厚が厚いために、表示パネル１０の完成後にレーザ光Ｌの照射により配線１４を断線するのは困難となる。

［変形例］
尚、上記の実施形態では、画素１１が互いに並列接続された複数の有機ＥＬ素子１３を有し、いずれかの有機ＥＬ素子１３が異物の混入等に起因する電極間ショート等で欠陥化した際に、当該有機ＥＬ素子１３に対応する配線１４を切断し、画素１１を回復させる場合を例に挙げたが、これに限られるものではない。具体的には、画素１１が有機ＥＬ素子１３を１つ有する構成の表示装置に対しても、本開示の技術を適用することができる。この場合には、電極間ショート等で欠陥化した画素１１については、配線１４を切断することによって表示に寄与させない無効画素とする（即ち、当該画素を滅点化する）ことになる。

［実施形態の作用、効果］
以上説明した本実施形態に係る表示装置にあっては、露光工程の削減を目的として、薄膜トランジスタ１００のソース／ドレイン電極１７０（１７０Ａ，１７０Ｂ）の層と、反射電極であるアノード電極１３Ａの層とが共通化されている。露光工程の削減により、製造工程数を削減できるため、表示パネル１０、ひいては、表示装置１のコストを低減できる。そして、ソース／ドレイン電極１７０とアノード電極１３Ａの層の共通化を図った上で、駆動回路１２と有機ＥＬ素子１３とを互いに接続する（電気的に結合する）結合部を構成する配線１４の一部が薄膜化されている。すなわち、結合部を構成する配線１４は、薄膜トランジスタ１０１におけるゲート電極１４０及びソース／ドレイン電極１７０よりも薄い金属層を含んでいる。

このように、配線１４の一部が薄膜化されていることにより、例えば、２つの有機ＥＬ素子１３のいずれかが異物の混入等に起因する電極間ショート等で欠陥化し、画素１１が滅点不良となった場合であっても、配線１４の薄膜化された領域をレーザ照射などによって切断できる。これにより、滅点不良となっていた画素１１を回復させることができるため、滅点などの点欠陥を改善することができる。

また、特に大型の表示パネルにあっては、駆動回路１２と有機ＥＬ素子１３とを互いに接続する配線１４の低抵抗化が求められるため、配線１４を厚膜化することになる。このように配線１４を厚膜化せざる得ない大型の表示パネルにあっても、本開示の技術を適用することで、滅点不良となっていた画素１１を回復させることができるため、滅点などの点欠陥を改善することができる。換言すれば、特に大型の表示パネルに対して、本開示の技術を適用することで、配線１４の厚膜化を許容でき、配線１４の低抵抗化を図ることができるため、画質（表示品質）を向上できる。

＜電子機器＞
以上説明した本開示の表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示部（表示装置）に適用できる。として用いることができる。一例として、例えば、テレビジョンセット、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話機等の携帯端末装置、ビデオカメラ等の表示部として用いることができる。

このように、あらゆる分野の電子機器の表示部として本開示の表示装置を用いることにより、各種の電子機器の表示品位を高めることができる。すなわち、先述した実施形態の説明から明らかなように、本開示の表示装置によれば、
・製造工程数を削減できるため、表示装置のコストを低減できる。
・滅点不良となっていた画素を回復させることができるため、滅点などの点欠陥を改善することができる。
・発光素子とその駆動回路とを接続する結合部の低抵抗化を図ることができるため、画質を向上できる。
と言った作用、効果を得ることができる。その結果、各種の電子機器において、その表示部として本開示の表示装置を用いることにより、表示装置の低コスト化を図ることができるとともに、表示品質の高い、良好な表示画像を得ることができる。

本開示の表示装置は、封止された構成のモジュール形状のものをも含む。一例として、画素アレイ部に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やフレキシブルプリントサーキット（ＦＰＣ）などが設けられていてもよい。以下に、本開示の表示装置を用いる電子機器の具体例として、テレビジョンセットを例示する。但し、ここで例示する具体例は一例に過ぎず、これに限られるものではない。

［具体例］
図１２は、本開示の電子機器の一例であるテレビジョンセットの外観を示す斜視図である。テレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を有している。このテレビジョンセットにおいて、その映像表示画面部１０１として本開示の表示装置を用いることができる。すなわち、本例に係るテレビジョンセットは、その映像表示画面部１０１として本開示の表示装置を用いることによって作製される。

尚、本開示は以下のような構成をとることもできる。
［１］複数の画素を備え、
画素は、発光素子、発光素子を駆動する薄膜トランジスタを含む駆動回路、及び、発光素子と駆動回路とを互いに接続する結合部を有し、
発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
薄膜トランジスタは、半導体層、絶縁層、第１電極層、及び、第２電極層を含む構成を有し、
結合部はその一部に、薄膜トランジスタにおける第１電極層及び第２電極層よりも薄い金属層を含む、
表示装置。
［２］薄膜トランジスタの第１電極層はゲート電極の層である、
上記［１］に記載の表示装置。
［３］薄膜トランジスタの第１電極層は積層構造を有する、
上記［１］又は上記［２］に記載の表示装置。
［４］薄膜トランジスタの第１電極層及び第２電極層はそれぞれ同じ金属を含む、
上記［１］から上記［３］のいずれかに記載の表示装置。
［５］第１電極層は、チタンとアルミニウム、又は、アルミニウム合金の層を含む積層膜から成り、
第２電極層は、アルミニウム合金、又は、アルミニウム合金を含む積層膜から成る、
上記［４］に記載の表示装置。
［６］画素は、複数の発光素子を有し、
結合部は、複数の発光素子の各々と駆動回路とを互いに接続する、
上記［１］から上記［５］のいずれかに記載の表示装置。
［７］発光素子の反射電極の層と、薄膜トランジスタの第２電極層とが共通化されている、
上記［１］から上記［６］のいずれかに記載の表示装置。
［８］結合部のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層を備える、
上記［１］から上記［７］のいずれかに記載の表示装置。
［９］複数の画素を備え、
画素は、発光素子、発光素子を駆動する薄膜トランジスタを含む駆動回路、及び、発光素子と駆動回路とを互いに接続する結合部を有し、
発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
薄膜トランジスタは、半導体層、絶縁層、第１電極層、及び、第２電極層を含む構成を有し、
結合部はその一部に、薄膜トランジスタにおける第１電極層及び第２電極層よりも薄い金属層を含む、
表示装置を製造するに当たって、
透明基板上に第１電極層を含む結合部を形成する工程と、
結合部上に層間絶縁層を形成し、層間絶縁層の所定の箇所に開口部を形成した後、層間絶縁層の所定の位置に第２電極層をパターニングする工程と、
第２電極層のパターニング時のオーバーエッチングで開口部を介して結合部の一部を除去する工程と、
の各工程の処理を実行する表示装置の製造方法。
［１０］複数の画素を備え、
画素は、発光素子、発光素子を駆動する薄膜トランジスタを含む駆動回路、及び、発光素子と駆動回路とを互いに接続する結合部を有し、
発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
薄膜トランジスタは、半導体層、絶縁層、第１電極層、及び、第２電極層を含む構成を有し、
結合部はその一部に、薄膜トランジスタにおける第１電極層及び第２電極層よりも薄い金属層を含む、
表示装置を有する電子機器。

１・・・表示装置、１０・・・表示パネル、１０Ａ・・・画素アレイ部、１１・・・画素（画素回路）、１２・・・駆動回路、１３・・・有機ＥＬ素子、１３Ａ・・・アノード電極（反射電極）、１３Ｂ・・・カソード電極（透明電極）、１３Ｃ・・・有機層、１４（１４Ａ，１４Ｂ）・・・配線、２０・・・周辺駆動部、２１・・・タイミング生成回路、２２・・・映像信号処理回路、２３・・・信号線駆動回路、２４・・・走査線駆動回路、２５・・・電源線駆動回路、１００，１０１・・・薄膜トランジスタ（ＴＦＴ）、１１０・・・透明基板、１２０・・・半導体層、１２１・・・低抵抗領域、１３０・・・ゲート絶縁膜、１４０（１４０Ａ，１４０Ｂ）・・・ゲート電極、１５０・・・保護層、１６０・・・層間絶縁層、１７０（１７０Ａ，１７０Ｂ）・・・ソース／ドレイン電極、１８０・・・埋込層、１９０・・・保護膜、２１０・・・遮光層、Ｌ・・・レーザ光、Ｔｒ₁・・・駆動トランジスタ、Ｔｒ₂・・・書込トランジスタ、Ｃ_s・・・保持容量、ＤＳＬ・・・電源線、ＤＴＬ・・・信号線、ＷＳＬ・・・走査線

Claims (10)

1. 複数の画素を備え、
   前記画素は、発光素子と、前記発光素子を駆動する薄膜トランジスタを含む駆動回路と、前記発光素子と前記駆動回路とを互いに接続する結合部とを備え、
   前記発光素子は、透明電極と、反射電極と、これらの電極の間に配置された、発光層を含む有機層とを備え、
   前記薄膜トランジスタは、透明基板と、当該透明基板上に設けられた半導体層と、当該半導体層を含む前記透明基板上に設けられた絶縁層と、前記半導体層上に位置する前記絶縁層表面に設けられたゲート電極となる第１電極層と、前記ゲート電極を含む前記絶縁層上に設けられた層間絶縁層と、前記層間絶縁層上に設けられ、前記ゲート電極を挟んで両側に位置する前記半導体層とコンタクトホールを通して電気的に接続されるソース電極又はドレイン電極となる第２電極層とを備え、
   前記結合部は、前記層間絶縁層の開口部内に表出する、前記第１電極層を構成する金属層を含み、
   前記ソース電極又は前記ドレイン電極いずれかの前記第２電極層は、前記開口部において分離され、分離された２つの前記第２電極層の端部は、それぞれ前記開口部の内側面を通して当該開口部から表出された前記結合部に互いに離間して接続し、かつ
   分離された２つの前記第２電極層の端部間に位置する前記結合部の部分は、前記第１電極層及び前記第２電極層よりも薄い、
   表示装置。
2. 薄膜トランジスタの第１電極層は積層構造を有する、
   請求項１に記載の表示装置。
3. 前記結合部は、前記第１電極層と同じ積層構造を有し、前記分離された２つの前記第２電極層の端部間に位置する前記結合部の部分は、前記第１電極層の最上層の金属層を除く金属から構成される請求項２に記載の表示装置。
4. 薄膜トランジスタの第１電極層及び第２電極層はそれぞれ同じ金属を含む、
   請求項１に記載の表示装置。
5. 第１電極層は、チタンとアルミニウム、又は、アルミニウム合金の層を含む積層膜から成り、
   第２電極層は、アルミニウム合金、又は、アルミニウム合金を含む積層膜から成る、
   請求項４に記載の表示装置。
6. 画素は、複数の発光素子を有し、
   結合部は、複数の発光素子の各々と駆動回路とを互いに接続する、
   請求項１に記載の表示装置。
7. 発光素子の反射電極の層と、薄膜トランジスタの第２電極層とが共通化されている、
   請求項１に記載の表示装置。
8. 結合部のシルエットの少なくとも一部が外部から視認されるのを防止する遮光層を備える、
   請求項１に記載の表示装置。
9. 複数の画素を備え、
   画素は、発光素子、発光素子を駆動する薄膜トランジスタを含む駆動回路、及び、発光素子と駆動回路とを互いに接続する結合部を有し、
   発光素子は、透明電極と反射電極との間に、発光層を含む有機層が挟まれた構成を有し、
   薄膜トランジスタは、半導体層、絶縁層、第１電極層、及び、第２電極層を含む構成を有し、
   結合部はその一部に、薄膜トランジスタにおける第１電極層及び第２電極層よりも薄い金属層を含む、
   表示装置を製造するに当たって、
   透明基板上に第１電極層を含む結合部を形成する工程と、
   結合部上に層間絶縁層を形成し、層間絶縁層の所定の箇所に開口部を形成した後、層間絶縁層の所定の位置に第２電極層をパターニングする工程と、
   第２電極層のパターニング時のオーバーエッチングで開口部を介して結合部の一部を除去する工程と、
   の各工程の処理を実行する表示装置の製造方法。
10. 複数の画素を備え、
    前記画素は、発光素子と、前記発光素子を駆動する薄膜トランジスタを含む駆動回路と、前記発光素子と前記駆動回路とを互いに接続する結合部とを備え、
    前記発光素子は、透明電極と、反射電極と、これらの電極の間に配置された、発光層を含む有機層とを備え、
    前記薄膜トランジスタは、透明基板と、当該透明基板上に設けられた半導体層と、当該半導体層を含む前記透明基板上に設けられた絶縁層と、前記半導体層上に位置する前記絶縁層表面に設けられたゲート電極となる第１電極層と、前記ゲート電極を含む前記絶縁層上に設けられた層間絶縁層と、前記層間絶縁層上に設けられ、前記ゲート電極を挟んで両側に位置する前記半導体層とコンタクトホールを通して電気的に接続されるソース電極又はドレイン電極となる第２電極層とを備え、
    前記結合部は、前記層間絶縁層の開口部内に表出する、前記第１電極層を構成する金属層を含み、
    前記ソース電極又は前記ドレイン電極いずれかの前記第２電極層は、前記開口部において分離され、分離された２つの前記第２電極層の端部は、それぞれ前記開口部の内側面を通して当該開口部から表出された前記結合部に互いに離間して接続し、かつ
    分離された２つの前記第２電極層の端部間に位置する前記結合部の部分は、前記第１電極層及び前記第２電極層よりも薄い、
    表示装置を有する電子機器。
    

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