CN114556578A - 图像显示装置的制造方法以及图像显示装置 - Google Patents

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Abstract

本发明提供一种图像显示装置的制造方法以及图像显示装置。实施方式的图像显示装置的制造方法具有：准备使包含发光层的半导体层在第一基板上生长的第二基板的工序；准备包含透光性基板上的电路元件、所述电路元件上的第一配线层、以及覆盖所述电路元件及所述第一配线层的第一绝缘膜的第三基板的工序；形成与所述第一配线层连接的第一金属层的工序；使所述第二基板与所述第三基板贴合的工序；由所述半导体层形成发光元件的工序；由所述第一金属层形成与所述发光元件电连接的插头的工序；形成覆盖所述插头、所述发光元件及所述第一绝缘膜的第二绝缘膜的工序；使发光面从所述第二绝缘膜露出的工序；形成与所述发光面电连接的第二配线层的工序。

Description

图像显示装置的制造方法以及图像显示装置
技术领域
本发明的实施方式涉及图像显示装置的制造方法以及图像显示装置。
背景技术
期望实现高亮度、宽视角、高对比度、且低功耗的薄型图像显示装置。为了对应上述市场需求，正在开发利用自发光元件的显示装置。
作为自发光元件，期待出现使用精细发光元件即微型LED的显示装置。作为使用微型LED的显示装置的制造方法，已经介绍将单个形成的微型LED依次转印到驱动电路的方法。然而，当随着成为全高清、4K、8K等高画质、微型LED的元件数增多时，在单个形成大量的微型LED并依次转印到形成有驱动电路等的基板的过程中，转印工序需要大量的时间。此外，可能会产生微型LED与驱动电路等的连接问题等，出现成品率降低的问题。
已知如下的技术，即，在Si基板上使包含发光层的半导体层生长，在半导体层形成电极后，使之与形成有驱动电路的电路基板贴合(例如专利文献1)。
现有技术文献
专利文献
专利文献1：(日本)特开2002-141492号公报
发明内容
发明所要解决的技术问题
本发明的一个实施方式提供一种缩短发光元件的转印工序、且提高了成品率的图像显示装置的制造方法。
用于解决技术问题的技术方案
本发明的一个实施方式的图像显示装置的制造方法具有：准备使包含发光层的半导体层在第一基板上生长的第二基板的工序；准备包含在透光性基板上形成的电路元件、在所述电路元件上形成的第一配线层、以及覆盖所述电路元件及所述第一配线层的第一绝缘膜的第三基板的工序；形成在所述第一绝缘膜上形成且与所述第一配线层连接的第一金属层的工序；使所述第二基板与所述第三基板贴合且将所述第一金属层与所述半导体层电连接的工序；对所述半导体层进行蚀刻来形成发光元件的工序；对所述第一金属层进行蚀刻来形成与所述发光元件电连接的插头的工序；形成覆盖所述插头、所述发光元件及所述第一绝缘膜的第二绝缘膜的工序；除去所述第二绝缘膜的一部分来使所述发光元件的与所述第一绝缘膜一侧的面对置的发光面露出的工序；形成与所述发光面电连接的第二配线层的工序。
本发明的一个实施方式的图像显示装置的制造方法具有：准备使包含发光层的半导体层在第一基板上生长的第二基板的工序；准备包含在具有透光性的基板上形成的电路元件、在所述电路元件上形成的第一配线层、以及覆盖所述电路元件及所述第一配线层的第一绝缘膜的第三基板的工序；形成在所述第一绝缘膜上形成且与所述第一配线层连接的插头的工序；使所述第二基板与所述第三基板贴合且将所述插头与所述半导体层电连接的工序；对所述半导体层进行蚀刻来形成发光元件的工序；形成覆盖所述插头、所述发光元件及所述第一绝缘膜的第二绝缘膜的工序；除去所述第二绝缘膜的一部分来使所述发光元件的与所述第一绝缘膜一侧的面对置的发光面露出的工序；形成与所述发光面电连接的第二配线层的工序。
本发明的一个实施方式的图像显示装置具有：具有第一面的透光性基板；在所述第一面上设置的电路元件；在所述电路元件上设置且与所述电路元件电连接的第一配线层；在所述第一面上覆盖所述电路元件及所述第一配线层的第一绝缘膜；在所述第一绝缘膜上设置且与所述第一配线层连接的第一插头；在所述第一插头上设置并与所述第一插头电连接且在与所述第一绝缘膜一侧的面对置的面具有发光面的第一发光元件；覆盖所述第一发光元件的至少一部分、所述第一绝缘膜及所述第一插头的第二绝缘膜；在所述第二绝缘膜上设置且与所述第一发光元件的所述发光面电连接的第二配线层。
本发明的一个实施方式的图像显示装置具有：具有第一面且具有挠性的基板；在所述第一面上设置的电路元件；在所述电路元件上设置且与所述电路元件电连接的第一配线层；在所述第一面上覆盖所述电路元件及所述第一配线层的第一绝缘膜；在所述第一绝缘膜上设置且与所述第一配线层连接的第一插头；在所述第一插头上设置并与所述第一插头电连接且在与所述第一绝缘膜一侧的面对置的面具有发光面的第一发光元件；覆盖所述第一发光元件的至少一部分、所述第一绝缘膜及所述第一插头的第二绝缘膜；在所述第二绝缘膜上设置且与所述第一发光元件的所述发光面电连接的第二配线层。
本发明的一个实施方式的图像显示装置具有：具有第一面的透光性基板；在所述第一面上设置的多个晶体管；在所述多个晶体管上设置且与所述多个晶体管电连接的第一配线层；在所述第一面上覆盖所述多个晶体管及所述第一配线层的第一绝缘膜；在所述第一绝缘膜上设置且与所述第一配线层连接的插头；在所述插头上设置且与所述插头电连接的第一导电型的第一半导体层；在所述第一半导体层上设置的发光层；在所述发光层上设置且与所述第一导电型不同的第二导电型的第二半导体层；覆盖所述插头、所述第一绝缘膜、所述发光层及所述第一半导体层且覆盖所述第二半导体层的至少一部分的第二绝缘膜；与对应于所述多个晶体管而从所述第二绝缘膜分别露出的、在所述第二半导体层的多个露出面上配设的透光性电极连接的第二配线层。
发明的效果
根据本发明的一个实施方式，能够实现缩短发光元件的转印工序、且提高了成品率的图像显示装置的制造方法。
附图说明
图1是例示第一实施方式的图像显示装置的一部分的示意性剖视图。
图2是例示第一实施方式的图像显示装置的示意性块图。
图3A是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图3B是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图4A是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图4B是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图5A是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图5B是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图5C是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图6A是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图6B是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图7A是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图7B是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图8A是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图8B是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图9是例示第一实施方式的图像显示装置的制造方法的示意性立体图。
图10是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图11A是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图11B是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图11C是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图11D是例示第一实施方式的图像显示装置的制造方法的示意性剖视图。
图12是例示第二实施方式的图像显示装置的一部分的示意性剖视图。
图13是例示第二实施方式的变形例的图像显示装置的一部分的示意性剖视图。
图14A是例示第二实施方式的变形例的图像显示装置的一部分的示意性剖视图。
图14B是例示第二实施方式的变形例的图像显示装置的一部分的示意性剖视图。
图15是例示第二实施方式的图像显示装置的示意性块图。
图16A是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图16B是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图17A是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图17B是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图18A是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图18B是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图19A是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图19B是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图20A是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图20B是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图20C是例示第二实施方式的图像显示装置的制造方法的示意性剖视图。
图21A是例示第二实施方式的图像显示装置的变形例的制造方法的示意性剖视图。
图21B是例示第二实施方式的图像显示装置的变形例的制造方法的示意性剖视图。
图22A是例示第二实施方式的图像显示装置的变形例的制造方法的示意性剖视图。
图22B是例示第二实施方式的图像显示装置的变形例的制造方法的示意性剖视图。
图23是例示第三实施方式的图像显示装置的一部分的示意性剖视图。
图24A是例示第三实施方式的图像显示装置的制造方法的示意性剖视图。
图24B是例示第三实施方式的图像显示装置的制造方法的示意性剖视图。
图25A是例示第三实施方式的图像显示装置的制造方法的示意性剖视图。
图25B是例示第三实施方式的图像显示装置的制造方法的示意性剖视图。
图25C是例示第三实施方式的图像显示装置的制造方法的示意性剖视图。
图26是例示第四实施方式的图像显示装置的一部分的示意性剖视图。
图27是例示第四实施方式的图像显示装置的变形例的一部分的示意性剖视图。
图28A是例示第四实施方式的图像显示装置的制造方法的示意性剖视图。
图28B是例示第四实施方式的图像显示装置的制造方法的示意性剖视图。
图29是例示第五实施方式的图像显示装置的一部分的示意性剖视图。
图30A是例示第五实施方式的图像显示装置的制造方法的示意性剖视图。
图30B是例示第五实施方式的图像显示装置的制造方法的示意性剖视图。
图31是例示第六实施方式的图像显示装置的一部分的示意性剖视图。
图32A是例示第六实施方式的图像显示装置的制造方法的示意性剖视图。
图32B是例示第六实施方式的图像显示装置的制造方法的示意性剖视图。
图33A是例示第六实施方式的图像显示装置的制造方法的示意性剖视图。
图33B是例示第六实施方式的图像显示装置的制造方法的示意性剖视图。
图34是例示第六实施方式的变形例的图像显示装置的一部分的示意性剖视图。
图35A是例示第六实施方式的变形例的图像显示装置的制造方法的示意性剖视图。
图35B是例示第六实施方式的变形例的图像显示装置的制造方法的示意性剖视图。
图36是例示像素LED元件的特性的曲线图。
图37是例示第七实施方式的图像显示装置的块图。
图38是例示第七实施方式的变形例的图像显示装置的块图。
图39是示意性地例示第一～第六实施方式及上述变形例的图像显示装置的立体图。
具体实施方式
下面，参照附图，针对本发明的实施方式进行说明。
需要说明的是，附图为示意性或概念性附图，各部分的厚度与宽度的关系、部分间的大小的比率等不一定与实际情况相同。另外，即使是表示相同部分的情况下，可能也因附图而不同地表示相互的尺寸和比率。
需要说明的是，在本申请说明书与各图中，对于与已表示的图相关的所述部件相同的主要部件，使用相同的标记，适当省略详细的说明。
(第一实施方式)
图1是例示实施方式的图像显示装置的一部分的示意性剖视图。
构成在图像显示装置中显示的图像的像素由多个子像素构成。图1示意性地表示了本实施方式的图像显示装置的子像素20-1、20-2的结构。
下面，有时利用XYZ的三维坐标系进行说明。子像素20-1、20-2与其它的子像素一起排列在二维平面上。使排列有子像素20-1、20-2的二维平面为XY平面。包含子像素20-1、20-2的多个子像素沿X轴向及Y轴向进行排列。
图1示意性地表示了将子像素20-1、20-2以与XZ平面平行的面进行切割后的情况下的剖面。
子像素20-1具有与XY平面大致平行的发光面151S1。子像素20-2具有与XY平面大致平行的发光面151S2。上述发光面151S1、151S2主要向与XY平面正交的Z轴的正向发射光。
如图1所示，本实施方式的图像显示装置的子像素20-1包含：晶体管103-1、发光元件150-1、以及插头116a1。子像素20-2包含：晶体管103-2、发光元件150-2、以及插头116a2。子像素20-1、20-2包含：基板102、第一配线层110、第一层间绝缘膜112、第二层间绝缘膜156、以及第二配线层159。在包含子像素20-1、20-2的多个子像素中，共享基板102、第一配线层110、第二配线层159、第一层间绝缘膜112及第二层间绝缘膜156。
在本实施方式中，形成有包含晶体管103-1、103-2的电路元件的基板102为透光性基板，例如为玻璃基板。基板102具有第一面102a，晶体管103-1、103-2形成在第一面102a上。晶体管103-1、103-2例如为薄膜晶体管(Thin Film Transistor，TFT)。发光元件150-1、150-2由在玻璃基板上形成的、上述TFT进行驱动。将包含TFT的电路元件形成在大型玻璃基板上的工艺为了制造液晶面板、有机EL面板等而建立，具有可以利用现有设备的优点。
子像素20-1、20-2此外包含滤色片180。滤色片180在包含子像素20-1、20-2的多个子像素中共享。滤色片(波长转换部件)180经由透明薄膜粘接层188，设置在表面树脂层170上。表面树脂层170设置在第二层间绝缘膜156及第二配线层159上。
针对本实施方式的图像显示装置的子像素20-1、20-2的结构，详细地进行说明。
晶体管103-1、103-2在基板102的第一面102a上形成的TFT下层膜106上形成。TFT下层膜106以在形成晶体管103-1、103-2时确保平坦性、且在加热处理时保护晶体管103-1、103-2的各TFT沟道104-1、104-2免受污染等为目的进行设置。TFT下层膜106例如为SiO2等绝缘膜。
基板102上除了形成有发光元件150-1、150-2的驱动用晶体管103-1、103-2以外，还形成有其它的晶体管、电容等电路元件，上述电路元件由配线等连接，构成电路101。例如，晶体管103-1、103-2对应于后面叙述的图2所示的驱动晶体管26。
下面，假设电路101包含：TFT沟道104-1、104-2、绝缘层105、绝缘膜108、通孔111s1、111s2、111d1、111d2及第一配线层110。有时将包含基板102、TFT下层膜106、电路101及第一层间绝缘膜112的结构物称为电路基板100。
晶体管103-1、103-2在该例子中为p沟道TFT。晶体管103-1包含TFT沟道104-1、以及栅极107-1。晶体管103-2包含TFT沟道104-2、以及栅极107-2。晶体管103-1、103-2优选通过低温多晶硅(Low Temperature Poly Silicon，LTPS)工艺形成。TFT沟道104-1、104-2是在基板102上形成的多晶Si的区域。TFT沟道104-1、104-2通过激光照射使作为非晶Si而形成的区域退火，由此而进行多晶化、活性化。TFT通过由LTPS工艺来形成，能够实现非常高的移动度。
TFT沟道104-1包含区域104s1、104i1、104d1。TFT沟道104-2包含区域104s2、104i2、104d2。区域104s1、104i1、104d1及区域104s2、104i2、104d2都设置在TFT下层膜106上。区域104i1设置在区域104s1、104d1间。区域104i2设置在区域104s2、104d2间。在区域104s1、104d1及区域104s2、104d2中掺杂有硼离子(B+)或氟化硼离子(BF2 +)等p型杂质。区域104s1、104d1与通孔111s1、111d1分别欧姆连接。区域104s2、104d2与通孔111s2、111d2分别欧姆连接。
栅极107-1经由绝缘层105，设置在TFT沟道104-1上。栅极107-2经由绝缘层105，设置在TFT沟道104-2上。绝缘层105使TFT沟道104-1与栅极107-1绝缘，并使TFT沟道104-2与栅极107-2绝缘。绝缘层105也为了使邻接的电路元件间绝缘而设置。
在晶体管103-1中，当向栅极107-1施加比区域104s1低的电压时，可在区域104i1形成沟道。在区域104s1与区域104d1之间流动的电流由栅极107-1相对于区域104s1的电压控制。同样，在晶体管103-2中，当向栅极107-2施加比区域104s2低的电压时，可在区域104i2形成沟道。因此，在区域104s2与区域104d2之间流动的电流由栅极107-2相对于区域104s2的电压控制。
绝缘层105例如为SiO2。绝缘层105也可以根据覆盖的区域，是包含SiO2、Si3N4等的多层绝缘层。
栅极107-1、107-2例如为多晶Si。栅极107-1、107-2的多晶Si膜通常可以通过CVD工艺来制作。
在该例子中，栅极107-1、107-2及绝缘层105由绝缘膜108覆盖。绝缘膜108例如为SiO2、Si3N4等。绝缘膜108用作为用于形成第一配线层110的平坦化膜。绝缘膜108例如是包含SiO2、Si3N4等的多层绝缘膜。
通孔111s1、111d1贯通绝缘膜108而设置。通孔111s2、111d2贯通绝缘膜108而设置。在绝缘膜108上形成有第一配线层(第一配线层)110。第一配线层110包含电位不同的多条配线，包含配线110s1、110d1及配线110s2、110d2。在图1以后的剖视图的配线层中，为了标注标记，在配线层包含的一条配线旁边的位置表示该配线的标记。
通孔111s1设置在配线110s1与区域104s1之间。通孔111s1电连接配线110s1及区域104s1。通孔111d1设置在配线110d1与区域104d1之间。通孔111d1电连接配线110d1及区域104d1。通孔111s2设置在配线110s2与区域104s2之间。通孔111s2电连接配线110s2及区域104s2。通孔111d2设置在配线110d2与区域104d2之间。通孔111d2电连接配线110d2及区域104d2。
配线110s1、110s2与后面叙述的图2所示的电源线3电连接。因此，区域104s1经由配线110s1，与电源线3电连接，区域104s2经由配线110s2，与电源线3电连接。配线(第一配线)110d1经由连接部115a1、插头116a1及导电薄膜117a1，与发光元件150-1的p型半导体层153-1电连接。配线(第二配线)110d2经由连接部115a2、插头116a2及导电薄膜117a2，与发光元件150-2的p型半导体层153-2电连接。
第一配线层110、通孔111s1、111d1及通孔111s2、111d2例如由Al、Al的合金、Al与Ti等的层压膜等形成。例如，在Al与Ti的层压膜中，在Ti的薄膜上层压有Al，此外在Al上层压有Ti。
第一层间绝缘膜112设置在绝缘膜108及第一配线层110上，并设置在连接部115a1、115a2的侧面。第一层间绝缘膜(第一绝缘膜)112例如为PSG(Phosphorus SiliconGlass：磷硅玻璃)、BPSG(Boron Phosphorus Silicon Glass：硼磷硅玻璃)等有机绝缘膜。第一层间绝缘膜112为了在晶片键合中实现均匀的接合而设置。第一层间绝缘膜112也用作为保护电路基板100的表面的保护膜。
配线层(第三配线层)116设置在第一层间绝缘膜112上。配线层116包含插头116a1、116a2及配线116k。在该例子中，导电薄膜117a1遍及插头116a1上进行设置。导电薄膜117a2遍及插头116a2上进行设置。导电薄膜117k遍及配线116k上进行设置。
插头(第一插头)116a1经由连接部115a1，与配线110d1连接。插头(第二插头)116a2经由连接部115a2，与配线110d2连接。配线(第三配线)116k例如与后面叙述的图2的电路的接地线4连接。
配线层116例如由与第一配线层110、通孔111s1等相同的金属材料形成。导电薄膜117a1、117a2、117k优选是ITO膜等具有空穴注入性的导电膜。
发光元件150-1设置在导电薄膜117a1上。发光元件150-2设置在导电薄膜117a2上。
发光元件150-1包含：p型半导体层(第一半导体层)153-1、发光层152-1、以及n型半导体层(第二半导体层)151-1。p型半导体层153-1、发光层152-1及n型半导体层151-1从导电薄膜117a1一侧向发光面151S1一侧依次进行层压。
发光元件150-2包含：p型半导体层153-2、发光层152-2、以及n型半导体层151-2。p型半导体层153-2、发光层152-2及n型半导体层151-2从导电薄膜117a2一侧向发光面151S2一侧依次进行层压。
因为发光元件150-1设置在导电薄膜117a1上，所以导电薄膜117a1与p型半导体层153-1电连接。因为发光元件150-2设置在导电薄膜117a2上，所以导电薄膜117a2与p型半导体层153-2电连接。在导电薄膜117a1、117a2为具有空穴注入性的导电膜的情况下，发光元件150-1、150-2能够以更低的电压进行驱动。
发光元件150-1、150-2在XY平面俯视下例如具有大致正方形或长方形状，但角部也可以为圆形。发光元件150-1、150-2在XY平面俯视下，例如也可以具有椭圆形状、圆形状。通过适当选定俯视下的发光元件的形状和配置等，设计的自由度提高。
发光元件150-1、150-2例如适合使用包含InXAlYGa1-X-YN(0≦X、0≦Y、X+Y＜1)等发光层的氮化镓基化合物半导体。下面，有时将上述氮化镓基化合物半导体简单称为氮化镓(GaN)。本发明的一个实施方式的发光元件150-1、150-2为所谓的发光二极管，发光元件150-1、150-2发出的光的波长例如为467nm±20nm左右。发光元件150-1、150-2发出的光的波长也可以为410nm±20nm左右的蓝紫色光。发光元件150发出的光的波长不限于上述的值，也可以为适当的值。
发光元件的XY平面俯视下的面积根据红、绿、蓝的子像素的发光色进行设定。发光元件150-1、150-2的XY平面俯视下的面积根据视觉灵敏度、滤色片180的颜色转换部182的转换效率等适当地进行设定。在该例子中，两个发光元件150-1、150-2的XY平面俯视下的面积相同。因为发光元件150-1、150-2分别载置在具有与XY平面大致平行的面的导电薄膜117a1、117a2上，所以，XY平面俯视下的发光元件150-1、150-2的面积是指在XY平面投影的发光元件150-1、150-2的外周所包围的区域的面积。
插头116a1的外周设定为，在XY平面俯视下，在将发光元件150-1投影于插头116a1时，包含发光元件150-1的外周。
同样，插头116a2的外周设定为，在XY平面俯视下，在将发光元件150-2投影于插头116a2时，包含发光元件150-2的外周。
优选插头116a1、116a2由具有光反射性的金属材料形成，导电薄膜117a1、117a2具有透光性。因此，插头116a1用作为将发光元件150-1向下方的散射光向发光面151S1侧反射的光反射板。另外，插头116a2用作为将发光元件150-2向下方的散射光向发光面151S2侧反射的光反射板。通过适当地选择插头116a1、116a2的材料，能够使发光元件150-1、150-2向下方的光的散射向发光面151S1、151S2侧反射，使发光效率提高。
插头116a1能够将发光元件150-1向下方的散射光向发光面151S1侧反射，使散射光不会到达晶体管103-1。同样地，插头116a2能够将发光元件150-2向下方的散射光向发光面151S2侧反射，使散射光不会到达晶体管103-2。插头116a1、116a2将发光元件150-1、150-2向下方的散射光进行遮挡，由此，能够抑制光到达晶体管103-1、103-2，防止晶体管103-1、103-2误工作。
第二层间绝缘膜156在第一层间绝缘膜112、插头116a1、116a2、配线116k、导电薄膜117a1、117a2、117k及发光元件150-1、150-2上进行覆盖而设置。第二层间绝缘膜156通过覆盖发光元件150-1、150-2、插头116a1、116a2、配线116k等，保护上述部件免受尘埃、湿度等周围环境等的影响。第二层间绝缘膜156通过覆盖发光元件150-1、150-2、插头116a1、116a2及配线116k等，使之与其它导电物绝缘。第二层间绝缘膜156的表面只要具有可在第二层间绝缘膜156上形成第二配线层159程度的平坦性即可。
第二层间绝缘膜156使用的有机绝缘材料优选为白色树脂。白色树脂的第二层间绝缘膜156对发光元件150-1、150-2的横向射出光、因滤色片180的界面等而产生的回光进行反射，能够实际上提高发光元件150-1、150-2的发光效率。
白色树脂通过在SOG(Spin On Glass：旋涂玻璃)等硅基树脂、酚醛清漆型酚醛基树脂等的透明树脂中使具有米氏(Mie)散射效果的散射微粒分散而形成。微粒无色或为白色，具有发光元件150-1、150-2发出的光的波长的1/10程度至数倍程度的直径。具有光的波长的1/2程度的直径的微粒适合用作为散射微粒。例如，作为上述散射微粒，可以例举TiO2、Al2SO3、ZnO。或者白色树脂也可以通过活用在透明树脂内分散的大量微细空孔等来形成。层间绝缘膜156中，也可以替代SOG等，例如使用通过ALD(Atomic-layer-deposition：原子层沉积)、CVD而形成的SiO2膜等来使之白色化。
第二层间绝缘膜156也可以为黑色树脂。通过使第二层间绝缘膜156为黑色树脂，能够抑制子像素20-1、20-2内光的散射，更有效地抑制杂散光。杂散光被抑制的图像显示装置能够显示更清晰的图像。
在第二层间绝缘膜156的与发光元件150-1对应的位置形成有开口158-1。发光面151S1经由开口158-1，从第二层间绝缘膜156露出。在第二层间绝缘膜156的与发光元件150-2对应的位置形成有开口158-2。发光面151S2经由开口158-2，从第二层间绝缘膜156露出。从开口158-1、158-2露出的发光面151S1、151S2进行粗糙面化。在发光面151S1、151S2进行了粗糙面化的情况下，发光元件150-1、150-2的发光效率提高。
在第二层间绝缘膜156的与配线116k对应的位置形成有开口162。遍及配线116k上而形成的导电薄膜117k经由开口162，从第二层间绝缘膜156露出。
第二配线层159设置在第二层间绝缘膜156上。第二配线层159包含透光性电极159k。透光性电极159k经由开口162，与导电薄膜117k连接。透光性电极159k经由开口158-1，与发光面151S1连接。透光性电极159k经由开口158-2，与发光面151S2连接。透光性电极159k跨着开口162、158-1、158-2间进行设置，电连接导电薄膜117k及n型半导体层151-1、151-2间。第二配线层159由透光导电膜形成，例如由ITO膜形成。
配线116k及导电薄膜117k例如与后面叙述的图2所示的接地线4连接。因此，发光元件150-1、150-2的n型半导体层151-1、151-2经由透光性电极159k、导电薄膜117k及配线116k，与接地线4电连接。
发光元件150-1的p型半导体层153-1经由导电薄膜117a1、插头116a1、连接部115a1、配线110d1及通孔111d1，与区域104d1电连接。区域104d1对应于晶体管103-1的漏极。区域104s1经由通孔111s1及配线110s1，与图2所示的电源线3电连接。区域104s1对应于晶体管103-1的源极。
发光元件150-2的p型半导体层153-2经由导电薄膜117a2、插头116a2、连接部115a2、配线110d2及通孔111d2，与区域104d2电连接。区域104d2对应于晶体管103-2的漏极。区域104s2经由通孔111s2及配线110s2，与图2所示的电源线3电连接。区域104s2对应于晶体管103-2的源极。
表面树脂层170覆盖第二层间绝缘膜156及第二配线层159。表面树脂层170为透明树脂，保护第二层间绝缘膜156及第二配线层159，并且提供用于粘接滤色片180的平坦化面。
滤色片180包含遮光部181以及颜色转换部182。颜色转换部182根据发光面151S1、151S2的形状，设置在发光元件150的发光面151S1、151S2的正上方。在滤色片180中，颜色转换部182以外的部分为遮光部181。遮光部181为所谓的黑矩阵，减少因从邻接的颜色转换部182发出的光的混色等而产生的模糊，能够显示清晰的图像。
颜色转换部182为一层或两层以上。图1表示了颜色转换部182为两层的情况。颜色转换部182为一层还是两层，取决于子像素20发出的光的颜色、即波长。在子像素20的发光色为红色或绿色的情况下，颜色转换部182优选为后面叙述的颜色转化层183及红色的光或绿色的光通过的滤光层184两层。在子像素20的发光色为蓝色的情况下，优选为一层。
在颜色转换部182为两层的情况下，更接近于发光元件150的第一层为颜色转换层183，第二层为滤光层184。也就是说，滤光层184层压在颜色转换层183上。
颜色转换层183是将发光元件150发出的光的波长转换为期望的波长的层。例如在发出红色光的子像素20的情况下，将发光元件150的波长、467nm±20nm的光例如转换为630nm±20nm左右的波长的光。在发出绿色光的子像素20的情况下，将发光元件的波长、467nm±20nm的光例如转换为532nm±20nm左右的波长的光。
滤光层184阻挡未被颜色转换层183进行颜色转换而残存的发蓝色光的波长分量。
在子像素20发出的光的颜色为蓝色的情况下，该子像素20可以经由颜色转换层183输出光，也可以不经由颜色转换层183而直接输出光。在发光元件150发出的光的波长为467nm±20nm左右的情况下，子像素20也可以不经由颜色转换层183而输出光。在发光元件150发出的光的波长为410nm±20nm的情况下，为了将输出的光的波长转换为467nm±20nm左右，优选设置一层颜色转换层183。
即使在为蓝色的子像素20的情况下，子像素20也可以具有滤光层184。通过在蓝色的子像素设置透过蓝色光的滤光层184，能够抑制在发光元件150的表面产生蓝色光以外的微小的外部光反射。
图2是例示本实施方式的图像显示装置的示意性块图。
如图2所示，本实施方式的图像显示装置1具有显示区域2。在显示区域2排列有子像素20。子像素20例如排列为格子状。例如，子像素20沿X轴排列有n个，沿Y轴排列有m个。
像素10包含发出不同颜色的光的多个子像素20。子像素20R发出红色光。子像素20G发出绿色光。子像素20B发出蓝色光。通过三种子像素20R、20G、20B以期望的亮度进行发光，能够确定一个像素10的发光色及亮度。
一个像素10包含三个子像素20R、20G、20B，子像素20R、20G、20B例如如图2所示的例子，在X轴上排列为直线状。各像素10可以将相同颜色的子像素排列在相同的列，也可以如该例子所示，在每列排列有不同颜色的子像素。
图像显示装置1还具有电源线3及接地线4。电源线3及接地线4沿子像素20的排列，布线为格子状。电源线3及接地线4与各子像素20电连接，从在电源端子3a与GND端子4a之间连接的直流电源向各子像素20供给电力。电源端子3a及GND端子4a分别设置在电源线3及接地线4的端部，与在显示区域2的外部设置的直流电源电路连接。电源端子3a以GND端子4a为基准，供给正电压。
图像显示装置1还具有扫描线6及信号线8。扫描线6在与X轴平行的方向上布线。也就是说，扫描线6沿子像素20的行方向的排列进行布线。信号线8在与Y轴平行的方向上布线。也就是说，信号线8沿子像素20的列方向的排列进行布线。
图像显示装置1还具有行选择电路5及信号电压输出电路7。行选择电路5及信号电压输出电路7沿显示区域2的外缘进行设置。行选择电路5沿显示区域2的外缘的Y轴向进行设置。行选择电路5经由扫描线6，与各列的子像素20电连接，向各子像素20供给选择信号。
信号电压输出电路7沿显示区域2的外缘的X轴向进行设置。信号电压输出电路7经由信号线8，与各行的子像素20电连接，向各子像素20供给信号电压。
子像素20包含：发光元件22、选择晶体管24、驱动晶体管26、以及电容28。在图2中，有时将选择晶体管24表示为T1，将驱动晶体管26表示为T2，将电容28表示为Cm。
发光元件22与驱动晶体管26串联连接。在本实施方式中，驱动晶体管26为p沟道TFT，在驱动晶体管26的主电极即漏极连接有与发光元件22的p型半导体层连接的阳极电极。发光元件22及驱动晶体管26的串联电路连接在电源线3与接地线4之间。驱动晶体管26对应于图1的晶体管103-1、103-2，发光元件22对应于图1的发光元件150-1、150-2。根据向驱动晶体管26的栅极-源极间施加的电压，确定向发光元件22流动的电流，发光元件22以对应于流动的电流的亮度进行发光。
选择晶体管24经由主电极，连接在驱动晶体管26的栅极电极与信号线8之间。选择晶体管24的栅极电极与扫描线6连接。在驱动晶体管26的栅极电极与电源线3之间连接有电容28。
行选择电路5从m行的子像素20的排列中选择一行，向扫描线6供给选择信号。信号电压输出电路7向被选择的行的各子像素20供给具有需要的模拟电压值的信号电压。向被选择的行的子像素20的驱动晶体管26的栅极-源极间施加信号电压。信号电压由电容28保持。驱动晶体管26将对应于信号电压的电流向发光元件22流动。发光元件22以对应于在发光元件22中流动的电流的亮度进行发光。
行选择电路5依次切换选择的行，供给选择信号。也就是说，行选择电路5对子像素20所排列的行进行扫描。依次扫描的子像素20的发光元件22中流动有对应于信号电压的电流并进行发光。各像素10以由RGB各色的子像素20发出的发光色及亮度确定的发光色及亮度进行发光，在显示区域2显示图像。
针对本实施方式的图像显示装置1的制造方法进行说明。
图3A～图8B是例示本实施方式的图像显示装置的制造方法的示意性剖视图。
如图3A所示，在本实施方式的图像显示装置1的制造方法中，至少准备一个半导体生长基板。在该例子中，准备有多个半导体生长基板(第二基板)1194-1、1194-2。半导体生长基板1194-1、1194-2都具有在晶体生长用基板(第一基板)1001上形成的半导体层1150。晶体生长用基板1001例如为Si基板、蓝宝石基板等。优选使用Si基板。
半导体层1150包含：n型半导体层1151、发光层1152及p型半导体层1153。n型半导体层1151、发光层1152及p型半导体层1153从晶体生长用基板1001侧，按照n型半导体层1151、发光层1152及p型半导体层1153的顺序进行层压。半导体层1150的形成例如利用化学气相生长法(Chemical Vapor Deposition，CVD法)，适合利用金属有机化学气相生长法(Metal Organic Chemical Vapor Deposition，MOCVD法)。半导体层1150例如为InXAlYGa1-X-YN(0≦X、0≦Y、X+Y＜1)等。
在晶体生长的初期，有时由于晶格常数的不一致而产生晶体缺陷，产生了晶体缺陷的晶体呈现n型。因此，如该例子所述，在从n型半导体层1151层压于晶体生长用基板1001的情况下，因为在生产工艺上加大裕度，所以具有容易提高成品率这样的优势。
在形成有半导体层1150的半导体生长基板1194-1、1194-2分别形成金属层(第二金属层)1130。金属层1130形成在p型半导体层1153上。形成金属层1130的p型半导体层1153的面是与设有发光层1152的面对置的面。在将金属层1130形成在p型半导体层1153的面上的情况下，能够由金属层1130保护p型半导体层1153，具有容易保管半导体生长基板1194这样的优点。
优选在形成金属层1130前，在p型半导体层1153上形成导电层1170。导电层1170形成在金属层1130与p型半导体层1153之间。导电层1170是ITO膜等具有空穴注入性的导电层、或导电薄膜的层。
如图3B所示，准备电路基板1100。电路基板(第三基板)1100包含在图1等中说明的电路101。在电路基板1100的第一层间绝缘膜112上的与配线110d1、110d2对应的位置上分别形成接触孔h1、h2。接触孔h1、h2具有到达配线110d1、110d2的深度。接触孔h1、h2的深度也可以通过对配线110d1、110d2进行过度蚀刻，形成得更深。
如图4A所示，在第一层间绝缘膜112上形成金属层(第一金属层)1160。在形成金属层1160时，在接触孔h1、h2中埋入形成金属层1160的材料，形成连接部115a1、115a2。
如图4B所示，使半导体生长基板1194-1、1194-2上下反转，与形成有金属层1160的电路基板1100贴合。更详细地说，半导体生长基板1194-1、1194-2的贴合面是金属层1130的露出面。电路基板1100的贴合面是金属层1160的露出面。使上述面相对结合，将双方贴合。
在该例子中，多个半导体生长基板1194-1、1194-2贴付在一个电路基板1100。位置X1是半导体生长基板1194-1、1194-2邻接而配置的情况下配置各自的端部的位置。将在后面详细叙述，在电路基板1100中，在包含位置X1的规定的区域未形成发光元件150-1、150-2。
在晶片键合的工序中，例如对各基板进行加热，通过热压着使基板彼此贴合。在进行加热、压着时，也可以使用低熔点金属、或低熔点合金。低熔点金属例如可以为Sn、In等，低熔点合金例如可以为以Zn、In、Ga、Sn、Bi等为主成分的合金。
在晶片键合中，除了上述说明以外，也可以在利用化学机械抛光(ChemicalMechanical Polishing，CMP)等使各基板的贴合面平坦化后的基础上，在真空中通过等离子体处理对贴合面进行清洁，使之紧密接触。
图5A～图6B表示了涉及晶片键合工序的两种变形例。在晶片键合工序中，可以替代图3A及图4B的工序，而为图5A～图5C的工序。另外，也可以替代图3A及图4B的工序，而为图6A及图6B的工序。
在图5A～图5C中，在晶体生长用基板1001形成了半导体层1150后，将半导体层1150转印到与晶体生长用基板1001不同的支承基板1190。
如图5A所示，准备半导体生长基板1294-1、1294-2。半导体生长基板1294-1、1294-2分别包含半导体层1150。半导体层1150包含：p型半导体层1153、发光层1152及n型半导体层1151。p型半导体层1153、发光层1152及n型半导体层1151在晶体生长用基板1001上，从晶体生长用基板1001一侧，按照p型半导体层1153、发光层1152及n型半导体层1151的顺序进行层压。
如图5B所示，在晶体生长用基板1001上形成了半导体层1150后，将支承基板1190粘接在n型半导体层1151的露出面。支承基板1190例如由Si、石英等形成。在半导体层1150粘接了支承基板1190后，除去晶体生长用基板1001。晶体生长用基板1001的除去例如可以利用湿蚀刻、激光剥离。
如图5C所示，在p型半导体层1153的露出面形成金属层1130。如在图4A中的说明，准备形成有金属层1160的电路基板1100。金属层1130与金属层1160对置而配置，金属层1130、1160彼此贴合。之后，支承基板1190通过激光剥离等除去。
在图6A及图6B所示的例子中，在晶体生长用基板1001设有缓冲层1140后，将半导体层1150形成在缓冲层1140上。
如图6A所示，准备半导体生长基板1194a-1、1194a-2。半导体生长基板1194a-1、1194a-2分别包含缓冲层1140及半导体层1150。缓冲层1140在晶体生长用基板1001的一方的面形成。半导体层1150经由缓冲层1140，形成在晶体生长用基板1001上。缓冲层1140适合使用AlN等氮化物。经由缓冲层1140，使半导体层1150晶体生长，由此，能够缓和GaN的晶体与晶体生长用基板1001的界面上的不整合。
半导体层1150包含：n型半导体层1151、发光层1152及p型半导体层1153。n型半导体层1151、发光层1152及p型半导体层1153在晶体生长用基板1001上，从晶体生长用基板1001侧按照n型半导体层1151、发光层1152及p型半导体层1153的顺序进行层压。
在已准备的半导体生长基板1194a-1、1194a-2中，在p型半导体层1153的露出面形成金属层1130。如在图3A中的说明，导电层1170形成在金属层1130与p型半导体层1153之间。
如图6B所示，准备形成有金属层1160的电路基板1100。金属层1130的露出面与金属层1160的露出面对置而配置，使金属层1130、1160彼此贴合。
在该例子中，在除去晶体生长用基板1001后，因为在n型半导体层1151上残留有缓冲层1140，所以，将缓冲层1140在之后的任一工序中除去。缓冲层1140的除去工序例如可以在形成发光元件的工序之后进行，也可以在形成发光元件之前进行。缓冲层1140的除去例如利用湿蚀刻等。
返回晶片键合后的制造工序继续进行说明。
如图7A所示，晶体生长用基板1001通过湿蚀刻、激光剥离等除去。接合后的金属层1130、1160形成金属层1160a。
如图7B所示，图7A所示的半导体层1150通过蚀刻，成型为期望的形状，形成发光元件150-1、150-2。发光元件150-1、150-2的形成例如利用干蚀刻工艺，适合利用各方异性等离子体蚀刻(Reactive Ion Etching，RIE)。之后，对图7A所示的接合后的金属层1160a进行蚀刻，形成配线层(第三配线层)116。配线层116包含插头116a1、116a2及配线116k。图7A所示的导电层1170也与金属层1160a同时进行蚀刻，成型为导电薄膜117a1、117a2、117k。导电薄膜117a1覆盖在插头116a1上，导电薄膜117a2覆盖在插头116a2上。导电薄膜117k覆盖在配线116k上。
插头116a1的外周在XY平面俯视下包含在插头116a1上投影的发光元件150-1的外周而成型。插头116a2的外周在XY平面俯视下包含在插头116a2上投影的发光元件150-2的外周而成型。
发光元件150-1、150-2形成在与位置X1充分分开的位置上。位置X1是与图4B所示的半导体层1150的端部对应的位置，在与位置X1对应的位置及其附近，半导体层1150的晶体品质容易降低。因此，在从位置X1向X轴的正方向侧，发光元件150-1、150-2形成在与端部充分开的位置上。在从位置X1向X轴的负方向侧，在该例中，也不形成包含发光元件在内的其它电路元件，而是形成有配线116k。
覆盖第一层间绝缘膜112、插头116a1、116a2、配线116k、导电薄膜117a1、117a2、117k及发光元件150-1、150-2，而形成第二层间绝缘膜156。
如图8A所示，第二层间绝缘膜156的一部分通过蚀刻至到达n型半导体层151-1而被除去，形成开口158-1。被除去的第二层间绝缘膜156的一部分是与发光元件150-1对应的位置。发光面151S1从第二层间绝缘膜156露出。第二层间绝缘膜156的一部分通过蚀刻至到达n型半导体层151-2而被除去，形成开口158-2。被除去的第二层间绝缘膜156的一部分是与发光元件150-2对应的位置。发光面151S2从第二层间绝缘膜156露出。第二层间绝缘膜156的一部分通过蚀刻至到达导电薄膜117k而被除去，形成开口162。被除去的第二层间绝缘膜156的一部分是与配线116k对应的位置。导电薄膜117k从第二层间绝缘膜156露出。开口158-1、158-2、162例如同时形成。如上所述，在第二层间绝缘膜156的形成工序中，第二层间绝缘膜156的表面只要具有可覆盖发光元件150-1、150-2程度的平坦性即可。露出的n型半导体层151-1的发光面151S1与n型半导体层151-2的发光面151S2为了提高发光效率而进行粗糙面化。
如图8B所示，在第二层间绝缘膜156上形成第二配线层159。第二配线层159包含透光性电极159k。透光性电极159k遍及通过开口162而从第二层间绝缘膜156露出的导电薄膜117k的面及发光面151S1、151S2来形成。透光性电极159k将n型半导体层151-1、151-2与导电薄膜117k及配线116k电连接。
在上述说明中，以在半导体生长基板1194-1、1194-2及电路基板1100双方形成金属层1130、1160的情况进行了说明，但只要至少在电路基板1100侧设置金属层1160即可。
子像素20-1、20-2以外的电路的一部分形成在电路基板1100中。例如图2所示的行选择电路5与驱动晶体管、选择晶体管等一起形成在电路基板1100中。也就是说，行选择电路5可能通过上述的制造工序同时进行组装。另一方面，信号电压输出电路7希望在利用通过精细加工而可高集成化的制造工艺来制造的半导体器件中进行组装。信号电压输出电路7与CPU、其它的电路主要部件一起安装在其它的基板，例如在组装后面叙述的滤色片之前、或组装滤色片之后，与电路基板1100的配线相互连接。
电路基板1100包含由具有电路101的玻璃基板形成的基板102。基板102例如为大致方形。在电路基板1100如上所述形成有用于一个图像显示装置1的电路101。或者有时在电路基板1100形成有用于多个图像显示装置的电路101。在更大画面尺寸等的情况下，也可以将用于构成一个图像显示装置的电路101分割为多个电路基板1100而形成，使分割的所有电路进行组合，构成一个图像显示装置。
在晶体生长用基板1001形成与晶体生长用基板1001具有大致相同尺寸的半导体层1150。例如晶体生长用基板1001可以为与方形的电路基板1100具有相同尺寸的方形。晶体生长用基板不限于与电路基板1100相同的形状、或相似的形状，也可以为其它的形状。例如，晶体生长用基板1001也可以为具有包含在方形的电路基板1100形成的电路101这样的径的大致圆形的晶片形状等。
图9是例示本实施方式的图像显示装置的制造方法的立体图。
如图9所示，也可以准备多个半导体生长基板1194-1、1194-2、1194-3等，使在多个晶体生长用基板1001形成的半导体层1150接合在一个电路基板1100。半导体生长基板1194-3与上述的半导体生长基板1194-1、1194-2相同，半导体生长基板1194-1、1194-2、1194-3等在图3A等所示的晶体生长用基板1001上形成有半导体层1150。
电路基板1100中，在一块基板102将多个电路101例如配置为格子状。电路101包含一个图像显示装置1所需要的所有子像素20-1、20-2等。在邻接配置的电路101之间设有划片槽宽度程度的间隔。在电路101的端部及端部附近未配置有电路元件等。
半导体层1150使其端部与晶体生长用基板1001的端部一致而形成。因此，使半导体生长基板1194-1、1194-2、1194-3的端部与电路101的端部一致地进行配置并接合，由此，能够使接合后的半导体层1150的端部与电路101的端部一致。
在晶体生长用基板1001上使半导体层1150生长时，在半导体层1150的端部及其附近，晶体品质容易降低。因此，通过使半导体层1150的端部与电路101的端部一致，能够使半导体生长基板1194-1、1194-2、1194-3上的半导体层1150的端部附近的晶体品质容易降低的区域不使用于图像显示装置1的显示区域。需要说明的是，在此，晶体生长用基板1001的配置方法具有各种自由度。例如，如关联上述图4B、图7B进行的说明，在一个电路基板1100接合多个半导体层1150的情况下，优选在邻接的两个半导体层1150的边界及边界附近的区域不形成发光元件150-1、150-2地进行电路配置等。
也可以与上述说明相反，准备多个电路基板1100，在一个半导体生长基板形成的半导体层1150接合多个电路基板1100。
图10是例示本实施方式的图像显示装置的制造方法的示意性剖视图。
在图10中，为了避免复杂化，针对电路基板100内的结构、第一层间绝缘膜112、连接部115a1、115a2、插头116a1、116a2、配线116k、导电薄膜117a1、117a2、117k、第二配线层159等未进行图示。另外，图10表示了滤色片180等颜色转换部件的一部分。在图10中，将包含发光元件150-1、150-2、第二层间绝缘膜156、表面树脂层170、以及未图示的插头等的结构物称为发光电路部172。另外，将在电路基板100上设有发光电路部172的结构物称为结构体1192。
如图10所示，滤色片(波长转换部件)180在一方的面与结构体1192粘接。滤色片180的另一方的面与玻璃基板186粘接。在滤色片180的一方的面设有透明薄膜粘接层188，经由透明薄膜粘接层188，与结构体1192的发光电路部172一侧的面粘接。
滤色片180在该例子中，按照红色、绿色、蓝色的顺序，在X轴的正方向上排列有颜色转换部。对于红色，在第一层设有红色的颜色转换层183R，对于绿色，在第一层设有绿色的颜色转换层183G，都在第二层分别设有滤光层184。对于蓝色，可以设有单层的颜色转化层183B，也可以设有滤光层184。虽然在各颜色转换部之间设有遮光部181，但对于颜色转换部的每种颜色，当然也可以改变滤光层184的频率特性。
使各色的颜色转换层183R、183G、183B的位置与发光元件150的位置对准，将滤色片180贴付在结构体1192。
图11A～图11D是例示本实施方式的图像显示装置的制造方法的变形例的示意性剖视图。
图11A～图11D表示了通过喷墨形成滤色片的方法。
如图11A所示，准备在电路基板1100贴付有发光电路部172的结构体1192。
如图11B所示，在结构体1192上形成遮光部181。遮光部181例如利用丝网印刷、光刻技术等形成。
如图11C所示，对应于发光色的荧光体从喷墨喷嘴喷出，形成颜色转换层183。荧光体在未形成有遮光部181的区域着色。荧光体可以使用荧光涂料，该荧光涂料例如使用普通的荧光体材料、钙钛矿荧光体材料、量子点荧光体材料。在使用钙钛矿荧光体材料、量子点荧光体材料的情况下，能够实现各发光色，并且单色性增高，能够提高颜色再现性，因而优选之。在通过喷墨喷嘴描绘后，在适当的温度及时间内进行干燥处理。着色时涂膜的厚度设定得比遮光部181的厚度薄。
如上所述，对于发蓝色光的子像素，在未形成颜色转换部的情况下，不形成颜色转换层183。另外，对于发蓝色光的子像素，在形成蓝色的颜色转换层时，在颜色转换部可以为一层的情况下，优选蓝色的荧光体的涂膜厚度为与遮光部181a的厚度相同的程度。
如图11D所示，用于滤光层184的涂料从喷墨喷嘴喷出。涂料与荧光体183a的涂膜重合进行涂布。荧光体及涂料的涂膜的合计厚度为与遮光部181的厚度相同的程度。
针对本实施方式的图像显示装置1的效果进行说明。
在本实施方式的图像显示装置1的制造方法中，将半导体层1150贴合在包含驱动发光元件150-1、150-2的晶体管103-1、103-2等电路元件的电路基板1100。之后，对半导体层1150进行蚀刻，形成发光元件150-1、150-2。因此，与将单片化后的发光元件单个转印到电路基板1100的情况相比，能够显著缩短转印发光元件的工序。
例如，在4K画质的图像显示装置中，子像素的数量超过2400万个，在8K画质的图像显示装置的情况下，子像素的数量超过9900万个。将如此大量的发光元件单个安装在电路基板上需要大量的时间，难以以现实的成本实现由微型LED形成的图像显示装置。另外，单个安装大量的发光元件会因安装时的连接问题等而使成品率降低，进而不可避免地使成本上升。
如上所述，在本实施方式的图像显示装置1的制造方法中，在将半导体层1150单片化之前，将半导体层1150整体贴付在电路基板1100，所以转印工序一次完成。
此外，不必预先使半导体层1150单片化，或者在与电路元件对应的位置形成电极，而是以晶片量级贴付在电路基板1100，所以不需要进行调准。因此，能够在短时间内容易地进行贴付工序。因为在贴付时不需要进行调准，所以，也容易使发光元件150小型化，适合于高清晰化的显示器。
在本实施方式中，因为能够使例如在玻璃基板上形成的TFT为电路基板1100，所以能够利用现有的平板制造工艺、设备。
在本实施方式中，在电路基板1100形成插头116a1、116a2。插头116a1与驱动用晶体管103-1电连接。插头116a2与驱动用晶体管103-2电连接。通过对半导体层1150进行蚀刻，发光元件150-1、150-2分别形成在插头116a1、116a2上。因此，发光元件150-1与晶体管103-1可靠地电连接，发光元件150-2与晶体管103-2可靠地电连接。因此，能够抑制因发光元件等的连接问题而使成品率降低。
在本实施方式中，在与插头116a1、116a2相同的层形成具有配线116k的配线层116。因为配线116k形成在与插头116a1、116a2相同的电路基板1100上，所以能够将配线116k利用为电源线、接地线等要求低阻抗的配线，能够提高电路101的配线、配置的设计自由度。因为配线116k与插头116a1、116a2同时形成，所以，不必为了配线116k而增加工序，所以能够容易地实现低阻抗的配线。
在本实施方式中，发光面151S1、151S2侧的电连接经由透光性电极159k而进行。因此，能够充分确保发光面151S1、151S2的面积，能够实现较高的发光效率。
在本实施方式的图像显示装置1中，插头116a1、116a2也用作为光反射板。从发光元件150-1、150-2向下方散射的光由插头116a1、116a2反射，向发光面151S1、151S2一侧进行配光。因此，发光元件150-1、150-2的发光效率实际上提高。
插头116a1、116a2用作为光反射板，并且也用作为遮光板。插头116a1、116a2对发光元件150-1、150-2向下方的散射光进行遮挡。因此，能够抑制光向位于发光元件150-1、150-2的附近之下的电路元件的照射，防止电路元件误工作等。
在本实施方式中，通过使电源线、接地线等配线为配线116k、第一配线层110，能够提高电源线、接地线等配线图案的自由度，使图像显示装置的设计效率提高。
(第二实施方式)
图12是例示本实施方式的图像显示装置的一部分的示意性剖视图。
图12示意性地表示了将子像素220以与XZ平面平行的面进行切割后的情况下的剖面。
在本实施方式中，与上述其它实施方式的不同之处在于，包含平坦化膜214，并且插头216k被埋入平坦化膜214中。需要说明的是，虽然在本实施方式中，对一个子像素220进行了说明，但也与其它实施方式的情况相同，子像素220在XY平面设有多个，排列在X轴向及Y轴向上。另外，发光元件250的面积也有时根据发光色等而为不同的面积。对于与上述其它实施方式的情况相同的结构主要部件，使用相同的标记，适当省略详细的说明。
如图12所示，本实施方式的图像显示装置的子像素220包含：晶体管203、第一配线层110、第一层间绝缘膜112、插头216k、发光元件250、第二层间绝缘膜156以及第二配线层160。子像素220与上述其它实施方式的情况相同，此外包含滤色片180。
晶体管203形成在基板102上。晶体管203在该例子中为n沟道TFT。晶体管203包含TFT沟道204、以及栅极107。晶体管203与上述其它实施方式相同，通过LTPS工艺等形成。在本实施方式中，假设电路101包含TFT沟道204、绝缘层105、绝缘膜108、通孔111s、111d以及第一配线层110。
TFT沟道204包含区域204s、204i、204d。区域204s、204i、204d设置在TFT下层膜106上。区域204s、204d掺杂有P(磷)等n型杂质。区域204s与通孔111s欧姆连接。区域204d与通孔111d欧姆连接。
栅极107经由绝缘层105，设置在TFT沟道204上。绝缘层105将TFT沟道204与栅极107绝缘。
在晶体管203中，当向栅极107施加比区域204s高的电压时，在区域204i形成沟道。在区域204s、204d间流动的电流由栅极107相对于区域204s的电压控制。TFT沟道204、栅极107以与上述其它实施方式的情况下的TFT沟道104-1、104-2、栅极107-1、107-2相同的材料、制法形成。
通孔111s、111d贯通绝缘膜108而设置。通孔111s设置在配线110s与区域204s之间。通孔111s电连接配线110s及区域204s。通孔111d设置在配线110d与区域204d之间。通孔111d电连接配线110d及区域204d。通孔111s、111d以与上述其它实施方式的情况下的通孔111s1、111d1等相同的材料及制法形成。
配线110s例如与后面叙述的图15所示电路的接地线4电连接。配线110d经由连接部215k、插头216k及光反射板230a，与n型半导体层251电连接。
平坦化膜214设置在第一层间绝缘膜112上。平坦化膜214是具有绝缘性的膜或层，与第一层间绝缘膜112相同，例如为PSG、BPSG等的有机绝缘膜、或SOG(Spin On Glass)等的无机绝缘膜等。
插头216k设置在第一层间绝缘膜112上。插头216k的侧面被平坦化膜214覆盖。也就是说，插头216k埋入平坦化膜214中。插头216k及平坦化膜214分别具有与XY平面大致平行的相同的面。插头216k及平坦化膜214的面如后面所叙，是统一进行了平坦化的面。
在插头216k与配线110d之间设有连接部215k。连接部215k由导电部件形成，电连接插头216k及配线110d。插头216k及连接部215k例如由与第一配线层110相同的材料形成。
发光元件250经由光反射板230a，设置在插头216k上。发光元件250包含：n型半导体层(第一半导体层)251、发光层252、以及p型半导体层(第二半导体层)253。n型半导体层251、发光层252及p型半导体层253从第一层间绝缘膜112一侧向发光面253S一侧，按照n型半导体层251、发光层252及p型半导体层253的顺序进行层压。因此，n型半导体层251经由光反射板230a，与插头216k电连接。
发光元件250具有与上述其它实施方式的发光元件150-1、150-2相同的XY平面俯视的形状。根据电路元件的设计等，可以选定适当的形状。
发光元件250是与上述其它实施方式的发光元件150-1、150-2相同的发光二极管。即，发光元件250发出的光的波长例如为467nm±20nm左右的蓝色光、或者为410nm±20nm左右的蓝紫色光。发光元件250发出的光的波长不限于上述值，可以为适当的值。
第二配线层(第二配线层)160设置在第二层间绝缘膜156上。第二配线层160包含配线160a。配线160a例如与后面叙述的图15所示的电路的电源线3连接。第二配线层160例如由与第一配线层110等相同的材料形成。
在该例子中，在平坦化膜214及插头216k上设有第三配线层230。第三配线层230包含光反射板230a。光反射板230a设置在每个子像素，上述多个光反射板230a电绝缘。如上所述，在光反射板230a上分别设有发光元件250。
第三配线层230及光反射板230a由具有高导电率的材料形成。光反射板230a例如包含Ti、Al、Ti与Sn的合金等。也可以包含Cu、V等或者Ag、Pt等具有较高的光反射性的重金属。因为光反射板230a由具有上述高导电率的金属材料等形成，所以将发光元件250与电路101以低电阻电连接。
光反射板230a的外周在XY平面俯视下包含在将发光元件250投影于光反射板230a上时的外周。光反射板230a的外周包含发光元件250的外周也包含各自的外周一致的情况。由此，光反射板230a能够将发光元件250向下方的散射光向发光面253S侧反射。通过将发光元件250向下方的散射光向发光面253S侧反射，能够实际上提高发光元件250的发光效率。另外，通过将发光元件250向下方的散射光向发光面253S侧反射，能够防止因向下方的散射光而使晶体管203等电路元件误工作。
透光性电极159a遍及配线160a上进行设置。透光性电极159a遍及已开口的p型半导体层253的发光面253S上进行设置。透光性电极159a设置在配线160a与发光面253S之间，电连接配线160a及p型半导体层253。
n型半导体层251经由光反射板230a、插头216k、连接部215k、配线110d及通孔111d，与区域204d电连接。区域204d对应于晶体管203的漏极。区域204s对应于晶体管203的源极，经由通孔111s及配线110s，与接地线4电连接。
p型半导体层253经由透光性电极159a及配线160a，与电源线3电连接。
(变形例)
图13是例示本实施方式的图像显示装置的变形例的一部分的示意性剖视图。
如图13所示，在该变形例的子像素220a中，不经由图12所示的连接部215k，将插头216k与配线110d连接。
如关联图12进行的说明，在经由连接部215k而将插头216k与配线110d连接的情况下，在XY平面俯视下，可以将插头216k的外周形成为比配线110d的外周更向外侧突出的形状。在XY平面俯视下使插头216k的外周比配线110d的外周更靠近内侧的情况下，如本变形例所述，插头216k能够不经由连接部215k，而直接设置在配线110d之上。也就是说，能够根据插头与连接对象的配线的位置关系、插头与连接对象的配线的各形状设置连接部，或者不设置连接部，而使配线与元件相互连接。对此，对于在之后说明的各实施方式、变形例也是相同的。
图14A及图14B是例示本实施方式的图像显示装置的变形例的一部分的示意性剖视图。
在图14A以后的子像素的剖视图中，为了避免复杂化，未图示表面树脂层170、透明薄膜粘接层188及滤色片180。在没有特别说明的情况下，在第二层间绝缘膜及第二配线层上设有表面树脂层170、透明薄膜粘接层188及滤色片180。对于后面叙述的其它实施方式及其变形例的情况也是相同的。
在图14A所示的变形例的子像素220b的情况下，第二实施方式的情况的不同之处在于发光面253S侧用于电连接的配线的结构。其它的结构主要部件与第二实施方式的情况相同，对于相同的结构主要部件使用相同的标记，适当省略详细的说明。
如图14A所示，子像素220b包含第二配线层160，第二配线层160包含配线160a1。配线160a1设置在第二层间绝缘膜156上。在本变形例中，通过将配线160a1的一端与包含发光面253S的面连接，将配线160a1与p型半导体层253电连接。连接配线160a1的一端的面是与发光面253S处于相同平面上的面。在本变形例中，因为未设有透光性电极，所以能够省略形成透光性电极的工序。发光面253S优选如该例所述，进行粗糙面化。
在图14B所示的变形例的子像素220c的情况下，与第二实施方式的情况的不同之处在于第二层间绝缘膜256及配线160a2的结构。
如图14B所示，子像素220c包含第二层间绝缘膜256。第二配线层160包含配线160a2，配线160a2设置在第二层间绝缘膜256上。第二层间绝缘膜256为透明树脂。第二层间绝缘膜256未设有与发光面253S的位置对应的开口。发光面253S直接连接有第二配线层160的配线160a2。
发光元件250a经由第二层间绝缘膜256，从发光面253S发光。在本变形例中，可以省略在第二层间绝缘膜256形成开口、对p型半导体层253a进行粗糙面化的工序。
第二层间绝缘膜256例如由透明的有机绝缘材料等形成。作为透明的树脂材料，可以使用SOG(Spin On Glass)等硅基树脂、酚醛清漆型酚醛基树脂等。与上述其它实施方式相同，第二层间绝缘膜256为了发光元件间的绝缘、保护免受外部环境的影响而设置。第二层间绝缘膜256的表面与第二层间绝缘膜156相同，只要具有可形成第二配线层160程度的平坦性即可。
在任意的一种变形例中，包含表面树脂层170、透明薄膜粘接层188及滤色片180的结构都与上述其它实施方式的情况相同地进行设置。
图15是例示本实施方式的图像显示装置的示意性块图。
如图15所示，本实施方式的图像显示装置201具有：显示区域2、行选择电路205及信号电压输出电路207。显示区域2与上述其它实施方式的情况相同，例如将子像素220在XY平面上排列为格子状。
像素10与上述其它实施方式的情况相同，包含发出不同颜色的光的多个子像素220。子像素220R发出红色光。子像素220G发出绿色光。子像素220B发出蓝色光。三种子像素220R、220G、220B通过以期望的亮度发光，确定一个像素10的发光色及亮度。
一个像素10由三种子像素220R、220G、220B形成，子像素220R、220G、220B例如如该例子所述，在X轴上排列为直线状。各像素10可以将相同颜色的子像素排列在相同的列上，也可以如该例子所述，在每列排列有不同颜色的子像素。
子像素220包含：发光元件222、选择晶体管224、驱动晶体管226、以及电容228。在图15中，有时将选择晶体管224表示为T1，将驱动晶体管226表示为T2，将电容228表示为Cm。
在本实施方式中，发光元件222设置在电源线3侧，与发光元件222串联连接的驱动晶体管226设置在接地线4侧。也就是说，驱动晶体管226连接在比发光元件222低的电位侧。驱动晶体管226为n沟道晶体管。
在驱动晶体管226的栅极电极与信号线208之间连接有选择晶体管224。电容228连接在驱动晶体管226的栅极电极与接地线4之间。
行选择电路205及信号电压输出电路207为了驱动n沟道的晶体管即驱动晶体管226，将极性与上述其它实施方式不同的信号电压向信号线208供给。
在本实施方式中，驱动晶体管226的极性为n沟道，所以信号电压的极性等与上述其它实施方式的情况不同。即，行选择电路205向扫描线206供给选择信号，以从m行的子像素220的排列中依次选择一行。信号电压输出电路207向被选择的行的各子像素220供给具有需要的模拟电压值的信号电压。被选择的行的子像素220的驱动晶体管226向发光元件222流动对应于信号电压的电流。发光元件222以与流动的电流对应的亮度发光。
在本实施方式中，可以包含上述所示的子像素220、220a、220b、220c的结构的任一结构。另外，针对如下说明的各实施方式，也可以与本实施方式的情况相同地应用子像素的变形例。
针对本实施方式的图像显示装置的制造方法进行说明。
图16A～图20C是例示本实施方式的图像显示装置的制造方法的示意性剖视图。
在图16A～图18B中，表示了在电路基板1100形成插头的流程。在本实施方式中，采用与在第一实施方式中说明的插头的形成方法不同的插头形成方法。
如图16A所示，准备电路基板1100。准备的电路基板1100可以与第一实施方式的情况相同。
如图16B所示，接触孔h形成在第一层间绝缘膜112。形成接触孔h的位置是与配线110d对应的位置。接触孔h如该例子所述，超过从第一层间绝缘膜112到达配线110d的深度，更深地形成。在形成接触孔h时，在能够充分确保配线110d的露出面积的情况下，接触孔h的深度也可以至配线110d的表面。
如图17A所示，金属层1116遍及第一层间绝缘膜112上而形成。在形成金属层1116时，图16B所示的接触孔h以与金属层1116相同的材料填埋。在填埋的部分形成连接部215k。
如图17B所示，插头216k通过光刻及干蚀刻等，由图17A所示的金属层1116成型为期望的形状。
如图18A所示，涂布平坦化膜1114，以覆盖第一层间绝缘膜112及插头216k，之后进行烧制。
如图18B所示，对图18A所示的平坦化膜1114的表面进行抛光，以使插头216k的面露出。在插头216k的面露出后，统一对插头216k及平坦化膜214进行抛光，进行平坦化。平坦化膜1114的抛光例如可以利用CMP。这样，形成插头216k、连接部215k及平坦化膜214。
在图13所示的变形例的子像素220a的情况下，在图16B所示的工序中，根据插头216k的形状，对第一层间绝缘膜112进行蚀刻至少至到达配线110d的表面。之后，如图17A及图17B所示，在形成金属层1116后，将金属层1116成型为期望的插头216k的形状。如图18A及图18B所示，在形成平坦化膜1114后，通过CMP等统一进行平坦化，从而能够形成插头216k及平坦化膜214。
接着，针对在形成有插头的电路基板贴合半导体生长基板、形成发光元件等的工序进行说明。
如图19A所示，准备半导体生长基板1294。半导体生长基板1294包含：晶体生长用基板1001、缓冲层1140及半导体层1150。缓冲层1140形成在晶体生长用基板1001上。半导体层1150形成在缓冲层1140上。半导体层1150包含：p型半导体层1153、发光层1152及n型半导体层1151。p型半导体层1153、发光层1152及n型半导体层1151从缓冲层1140一侧，按照p型半导体层1153、发光层1152及n型半导体层1151的顺序进行层压。金属层1130形成在n型半导体层1151的露出的面。
如图19B所示，准备形成有金属层1130的半导体生长基板1294及形成有插头216k的电路基板(第三基板)1100。使电路基板1100的形成有插头216k及平坦化膜214的面与半导体生长基板1294的金属层1130的露出面对置而配置。对置的面彼此相互接合。基板彼此的接合与上述其它实施方式的情况相同。另外，也可以应用关联图5A～图5C而说明的制造方法的变形例。此外，半导体生长基板也可以使用不设置缓冲层1140、而在晶体生长用基板1001上直接形成半导体层1150的基板。
如图20A所示，图19B所示的晶体生长用基板1001通过激光剥离等除去。在该例子中，在对半导体层1150进行蚀刻之前，通过湿蚀刻等除去图19B所示的缓冲层1140。缓冲层1140也可以在对半导体层1150进行蚀刻后除去。
如图20B所示，图20A所示的半导体层1150及金属层1130通过RIE等成型为期望的形状。由金属层1130形成第三配线层230，第三配线层230包含光反射板230a。在该例子中，通过对半导体层1150进行过度蚀刻，光反射板230a的外周在XY平面俯视下与在光反射板230a投影的发光元件250的外周大致一致地成型。
在未对半导体层1150进行过度蚀刻的情况下，在对半导体层1150进行蚀刻而形成了发光元件250后，对金属层1130进行蚀刻，形成第三配线层230。在该情况下，光反射板230a的外周在XY平面俯视下包含在光反射板230a投影的发光元件250的外周，可以比发光元件250的外周大。
如图20C所示，第二层间绝缘膜156覆盖平坦化膜214、第三配线层230及发光元件250而形成。在第二层间绝缘膜156的与发光元件250对应的位置，通过蚀刻除去第二层间绝缘膜156的一部分，形成开口158，将发光面253S从第二层间绝缘膜156露出。露出的p型半导体层253的发光面253S为了使发光效率提高而进行粗糙面化。
在第二层间绝缘膜156上形成第二配线层160。在第二配线层160中，包含配线160a的各配线通过光刻来形成。需要说明的是，在该例子中，配线160a设置在与p型半导体层253分开的位置。
形成覆盖第二配线层160、第二层间绝缘膜156及发光面253S的透光导电膜。透光导电膜适合使用ITO膜、ZnO膜等。通过光刻，形成期望的透光性电极159a。
透光性电极159a遍及配线160a上而形成。透光性电极159a遍及发光面253S上而形成。透光性电极159a形成在配线160a与发光面253S之间。因此，配线160a及p型半导体层253由透光性电极159a进行电连接。
图21A～图22B是例示本实施方式的图像显示装置的变形例的制造方法的示意性剖视图。
图21A及图21B表示了用于形成图14A所示的变形例的子像素220b的制造工序。图22A及图22B表示了用于形成图14B所示的变形例的子像素220c的制造工序。图21A及图22A的工序都在图20B所示的工序后执行，所以，在如下的说明中，针对图20B以后的工序进行说明。
首先，针对子像素220b的制造方法进行说明。
如图21A所示，在变形例的子像素220b中，在第二层间绝缘膜156覆盖平坦化膜214、第三配线层230及发光元件250而形成后，形成开口158。开口158通过除去第二层间绝缘膜156的一部分，使发光面253S从第二层间绝缘膜156露出而形成。在该例子中，对发光面253S进行粗糙面化。
如图21B所示，形成第二配线层160。第二配线层160包含配线160a1。配线160a1在配线160a1的一端与p型半导体层253的包含发光面253S面连接。配线160a1的一端所连接的面是与发光面253S平行的面。
接着，针对子像素220c的制造方法进行说明。
如图22A所示，在变形例的子像素220c中，第二层间绝缘膜256覆盖平坦化膜214、第三配线层230及发光元件250而形成。第二层间绝缘膜256由透明树脂形成。
如图22B所示，在第二层间绝缘膜256形成接触孔后，形成第二配线层160。第二配线层160包含配线160a2。配线160a2经由接触孔，与包含发光面253S的p型半导体层253的面连接。
以后，通过设置滤色片180等，形成本实施方式的图像显示装置201的子像素220及变形例的子像素220a、220b、220c。
针对本实施方式的图像显示装置的效果进行说明。
在本实施方式的图像显示装置中，除了上述其它实施方式的情况的效果以外，还因为子像素220、220a、220b、220c与插头216k分别包含光反射板230a，所以能够使插头216k小型化。
(第三实施方式)
图23是例示本实施方式的图像显示装置的一部分的示意性剖视图。
图23示意性地表示了将子像素320以与XZ平面平行的面进行切割后的情况下的剖面。
在本实施方式中，与第二实施方式及其变形例的情况的不同之处在于，发光元件150不经由光反射板，而设置在插头216a上。对于与上述其它实施方式的情况相同的结构主要部件，使用相同的标记，适当省略详细的说明。
如图23所示，本实施方式的图像显示装置的子像素320包含：晶体管103、发光元件150、以及插头216a。晶体管103与上述其它实施方式的情况相同，形成在基板102的第一面102a上。
晶体管103包含TFT沟道104、以及栅极107。TFT沟道104包含区域104s、104i、104d。区域104s、104i、104d设置在TFT下层膜106上。区域104i设置在区域104s、104d间。区域104s、104d与通孔111s、111d分别欧姆连接。晶体管为p沟道TFT。
栅极107经由绝缘层105，设置在TFT沟道104上。TFT沟道104及栅极107通过绝缘层105而相互绝缘。
TFT沟道104的各区域104s、104i、104d及栅极107由与第一实施方式的情况相同的材料及制法形成。
通孔111s、111d及配线110s、110d与第二实施方式及其变形例的情况相同地构成，由相同的材料及制法形成。
发光元件150设置在插头216a上。插头216a经由连接部215a，与配线110d连接。发光元件150包含：p型半导体层153、发光层152及n型半导体层151。p型半导体层153、发光层152及n型半导体层151从插头216a一侧向发光面151S一侧，按照p型半导体层153、发光层152及n型半导体层151的顺序进行层压。因此，p型半导体层153经由插头216a、连接部215a、配线110d及通孔111d，与区域104d电连接。配线110s与图2所示的电路的电源线3连接。配线110s经由通孔111s，与区域104s连接。因此，区域104s经由通孔111s及配线110s，与电源线3电连接。
插头216a的外周设定为，在XY平面俯视下，在将发光元件150投影于插头216a时包含发光元件150的外周。插头216a用作为光反射板。插头216a将发光元件150向下方的散射光向发光面151S侧反射。插头216a对发光元件150向下方的散射光进行遮挡，抑制光到达晶体管103等电路元件。
n型半导体层151具有发光面151S，发光面151S通过开口158，从第二层间绝缘膜156露出。
第二配线层160形成在第二层间绝缘膜156上。第二配线层160包含配线260k。配线260k例如与图2所示的电路的接地线4连接。透光性电极259k遍及配线260k上进行设置。透光性电极259k遍及发光面151S上进行设置。透光性电极259k设置在配线260k及发光面151S之间。因此，n型半导体层151经由透光性电极259k及配线260k，与接地线4电连接。
与上述其它实施方式的情况相同，此外设有滤色片180等。
针对本实施方式的图像显示装置的制造方法进行说明。
图24A～图25C是例示本实施方式的图像显示装置的制造方法的示意性剖视图。
如图24A所示，准备半导体生长基板1194。半导体生长基板1194包含：晶体生长用基板1001、缓冲层1140及半导体层1150。在半导体生长基板1194中，缓冲层1140形成在晶体生长用基板1001上。半导体层1150形成在缓冲层1140上。半导体层1150包含：n型半导体层1151、发光层1152及p型半导体层1153。n型半导体层1151、发光层1152及p型半导体层1153从缓冲层1140一侧，按照n型半导体层1151、发光层1152及p型半导体层1153的顺序进行层压。也可以如上述其它实施方式的情况，在p型半导体层1153的露出面形成金属层。在形成金属层的情况下，也可以在p型半导体层1153与金属层之间设有透光导电膜。
如图24B所示，准备半导体生长基板1194及形成有插头216a的电路基板(第二基板)1100。插头216a及连接部215a应用关联图16A～图18B而说明的制造工序来形成。
已准备的半导体生长基板1194及形成有插头216a的电路基板1100相互接合。半导体生长基板1194的接合面是p型半导体层1153的露出面。p型半导体层1153的露出面是与设有发光层1152的面对置的面。形成有插头216a的电路基板1100的接合面是插头216a及平坦化膜214的平坦化面。
如图25A所示，在半导体层1150与电路基板1100晶片键合后，除去晶体生长用基板1001。
如图25B所示，对图25A所示的半导体层1150进行蚀刻，形成发光元件250。在该例子中，图25A所示的缓冲层1140及半导体层1150同时通过RIE等而成型。
如图25C所示，在除去缓冲层240后，形成覆盖平坦化膜214、插头116a及发光元件150的第二层间绝缘膜156。在第二层间绝缘膜156通过除去第二层间绝缘膜156的一部分而形成开口158，从开口158露出的发光面151S进行粗糙面化。之后，形成包含配线260k的第二配线层160，在第二配线层160上由ITO膜等形成透光性电极259k。
针对本实施方式的图像显示装置的效果进行说明。
在本实施方式中，具有与上述其它实施方式的情况相同的效果。除此以外，因为将插头216a利用为光反射板，所以能够省略另外形成光反射板的工序。
因为在插头216a与p型半导体层153之间未设有光反射板，所以能够降低p型半导体层153与晶体管103之间的电阻。
(第四实施方式)
图26是例示本实施方式的图像显示装置的一部分的示意性剖视图。
图26示意性地表示了将子像素420以与XZ平面平行的面进行切割后的情况下的剖面。
在本实施方式中，发光元件150的结构与第三实施方式的情况相同。即，发光元件150具有：从下层向上层层压的p型半导体层153、发光层152及n型半导体层151。发光元件150的驱动用晶体管103为p沟道晶体管，子像素420的驱动电路例如适用图2所示的电路结构。对于与上述其它实施方式相同的结构主要部件，使用相同的标记，适当省略详细的说明。
如图26所示，本实施方式的图像显示装置的子像素420包含：晶体管103、发光元件150、第三配线层430、以及插头416a。在本实施方式中，p型半导体层153经由第三配线层430的配线430a及插头416a，与晶体管103的漏极连接。n型半导体层151经由第二配线层159的透光性电极259k及第三配线层430的配线430k，例如与图2所示的电路的接地线4连接。
电路基板100的晶体管103的结构、晶体管103的上部结构、配线的结构与上述第三实施方式的情况相同，省略详细的说明。
平坦化膜214及插头416a形成在第一层间绝缘膜112上。在插头416a的侧面也设有平坦化膜214。也就是说，插头416a埋入平坦化膜214中。插头416a的从平坦化膜214的露出面形成在与平坦化膜214大致相同的平面内。该平面与XY平面大致平行。插头416a通过在第一层间绝缘膜112设置的连接部215a，与配线110d连接。
在平坦化膜214及插头416a上设有第三配线层(第三配线层)430。第三配线层430包含配线430a、430k。配线430a设置在插头416a上，电连接配线430a及插头416a。
在配线430a上设有发光元件150。发光元件150从配线430a一侧向发光面151S一侧，按照p型半导体层153、发光层152及n型半导体层151的顺序进行层压。也就是说，配线430a与p型半导体层153连接。优选配线430a与p型半导体层153欧姆连接，经由插头416a及连接部215a，与配线110d连接。
配线430a也用作为光反射板。也就是说，设定使配线430a的外周在XY平面俯视下包含在配线430a投影的发光元件150的外周。
配线430k例如与图2所示的电路的接地线4连接。配线430k例如包围配线430a地进行设置。
第二层间绝缘膜156在平坦化膜214、第三配线层430及发光元件150上形成。第二层间绝缘膜156具有开口158、462。开口158在与发光元件150对应的位置进行设置。开口158通过除去第二层间绝缘膜156的一部分，使发光面151S从第二层间绝缘膜156露出。开口462在与配线430k对应的位置进行设置。开口462通过除去第二层间绝缘膜156的一部分，使配线430k的一部分从第二层间绝缘膜156露出。
透光性电极259k遍及发光面151S上进行设置。透光性电极259k遍及经由开口462而从第二层间绝缘膜156露出的配线430k上进行设置。透光性电极259k跨着发光面151S及从第二层间绝缘膜156露出的配线430k进行设置。透光性电极259k电连接n型半导体层151及配线430k。
(子像素的变形例)
图27是例示本实施方式的图像显示装置的变形例的一部分的示意性剖视图。
在该变形例中，与上述第四实施方式的情况的不同之处在于，发光元件150由n沟道的晶体管203进行驱动。发光元件150的结构与第四实施方式的情况相同。由晶体管203驱动发光元件150的驱动电路例如适用图15所示的电路结构。
在该子像素的变形例中，子像素420a包含插头416k。插头416k经由连接部415k，与配线110d连接。
在插头416k上设有配线430k，插头416k与配线430k电连接。配线430k经由开口462，从第二层间绝缘膜156露出。从第二层间绝缘膜156露出的配线430k与透光性电极259k连接。透光性电极259k遍及发光面151S上进行设置，与n型半导体层151连接。
在配线430a上设有p型半导体层153，p型半导体层153与配线430a电连接。配线430a例如与图15所示的电源线3电连接。也就是说，在本变形例中，适用由在接地线4侧设置的晶体管203对在电源线3侧设置的发光元件150进行驱动的、图15所示的驱动电路。
针对本实施方式的图像显示装置的制造方法进行说明。
图28A及图28B是例示本实施方式的图像显示装置的制造方法的示意性剖视图。
在本实施方式中，如图19A～图20A所示，在形成有插头的电路基板1100接合形成有金属层1130的半导体层1150之前，与上述的例如第二实施方式的情况相同。下面，针对进行晶片键合、除去晶体生长用基板1001以后的制造工序进行说明。需要说明的是，在第二实施方式中，如图19A～图20A等所示，在晶体生长用基板1001侧形成了p型半导体层1153，但在本实施方式中，如图3A等所示，假设使用在晶体生长用基板1001侧形成了n型半导体层1151、在p型半导体层1153的露出面形成了金属层1130的半导体生长基板。也可以在p型半导体层1153与金属层1130之间设有具有空穴注入性的导电薄膜的层。
如图28A所示，通过RIE等对半导体层1150进行加工，形成发光元件150。在形成了发光元件150后，通过干蚀刻或湿蚀刻对金属层1130进行加工，形成包含配线430a、430k的第三配线层430。
如图28B所示，形成第二层间绝缘膜156，以覆盖第三配线层430、平坦化膜214及发光元件150。
在第二层间绝缘膜156形成开口158、462。对第二层间绝缘膜156的一部分进行蚀刻，直至开口158到达n型半导体层151，将发光面151S从第二层间绝缘膜156露出。对发光面151S进行粗糙面化。对第二层间绝缘膜156的一部分进行蚀刻，直至开口462到达配线430k，将配线430k从第二层间绝缘膜156露出。
第二配线层159形成在第二层间绝缘膜156上。第二配线层159包含透光性电极259k。透光性电极259k电连接n型半导体层151及配线430k。
以后，与其它实施方式的情况相同地形成滤色片。
这样，能够制造本实施方式的图像显示装置。
针对本实施方式的图像显示装置的效果进行说明。
本实施方式的图像显示装置具有与上述其它实施方式的情况相同的效果，还具有如下的效果。
本实施方式的图像显示装置的子像素420由透光性电极259k进行发光面151S侧的电连接，并且经由配线430a、插头416a及连接部215a进行与发光面151S对置的面一侧的电连接。因此，能够使发光面151S侧的配线全都为透光性电极，能够提高发光元件150的发光效率，同时也能够降低配线工艺的成本。
通过使发光面151S侧的配线层全都为透光性电极，使电源线、接地线等配线为内层的第三配线层430，能够提高电源线、接地线等配线图案的自由度，并使图像显示装置的设计效率提高。
针对变形例的子像素420a，发光面151S侧的电连接也由透光性电极259k进行，所以能够使发光元件150的发光效率提高，使配线工艺成本降低。另外，通过改变插头430k、416k的连接对象，能够任意地选择适当的电路为驱动电路。
(第五实施方式)
在本实施方式的图像显示装置中，替代玻璃基板，在具有挠性的基板上形成有晶体管等电路元件。其它方面则与上述其它实施方式的情况相同，对于相同的结构主要部件，使用相同的标记，适当省略详细的说明。
图29是例示本实施方式的图像显示装置的一部分的示意性剖视图。
图29示意性地表示了将子像素520-1、520-2以与XZ平面平行的面进行切割后的情况下的剖面。
如图29所示，本实施方式的图像显示装置具有子像素520-1、520-2。子像素520-1、520-2包含共同的基板402。基板402包含第一面402a。晶体管103-1、103-2等电路元件设置在第一面402a上。在子像素520-1、520-2中，包含电路元件、配线层等的上部结构形成在第一面402a上。
基板402具有挠性。基板402例如由聚酰亚胺树脂等形成。第一层间绝缘膜112、第二层间绝缘膜156、第一配线层110、第二配线层159等优选根据基板402的挠性，由具有某种程度的弹性的材料形成。需要说明的是，弯曲时破坏风险最高的是具有最长配线长的第一配线层110。因此，希望对各种膜厚及膜质、材质进行调整，以根据需要使也包含在表面、背面上添加的多个保护膜等在内的中立面处于配线层110的位置。
在该例子中，自TFT下层膜106之上的结构与上述第一实施方式的情况相同。其它实施方式的结构也可以容易地应用。
针对本实施方式的图像显示装置的制造方法进行说明。
图30A及图30B是例示本实施方式的图像显示装置的制造方法的示意性剖视图。
如图30A所示，在本实施方式中，准备与上述其它实施方式的情况不同的电路基板5100。电路基板(第三基板)5100包含两层基板102、402。基板102如上所述，例如为玻璃基板。基板(第四基板)402在基板102的第一面102a上进行设置。例如，基板402在基板102的第一面102a上，通过涂布、烧制聚酰亚胺材料而形成。在两层基板102、402之间此外也可以夹有SiNx等无机膜。TFT下层膜106、电路101及第一层间绝缘膜112在基板402的第一面402a上进行设置。基板402的第一面402a是与设有基板102的面对置的面。
例如通过应用在图3A～图11D中说明的工序，在上述电路基板5100形成子像素520-1、520-2的上部结构。
如图30B所示，从形成有包含未图示的滤色片等的上部结构物的结构体除去基板102，形成新的电路基板5100a。基板102的除去例如可以利用激光剥离等。基板102的除去不限于上述时间点，也可以在其它适当的时间点进行。例如也可以在晶片键合后、滤色片形成前除去基板102。通过在更早的时间点除去基板102，能够减少制造工序中的裂纹、缺口等问题。
针对本实施方式的图像显示装置的效果进行说明。
因为基板402具有挠性，所以，作为图像显示装置可以进行弯曲加工，能够实现对曲面的贴付、对可穿戴终端等的利用等，而毫无不适感。
(第六实施方式)
在本实施方式中，通过在包含发光层的单一半导体层形成相当于多个发光元件的多个发光面，实现发光效率更高的图像显示装置。在如下的说明中，对于与上述其它实施方式的情况相同的结构主要部件，使用相同的标记，适当省略详细的说明。
图31是例示本实施方式的图像显示装置的一部分的示意性剖视图。
如图31所示，图像显示装置具有子像素组620。子像素组620包含：多个晶体管103-1、103-2、第一配线层(第一配线层)610、第一层间绝缘膜(第一绝缘膜)112、插头616a1、616a2、半导体层650、第二层间绝缘膜(第二绝缘膜)656、以及第二配线层(第二配线层)660。
在本实施方式中，通过将p沟道晶体管103-1、103-2导通，经由插头616a1、616a2向半导体层650注入空穴，经由第二配线层660向半导体层650注入电子，从而使发光层652发光。驱动电路例如适用图2所示的电路结构。也可以利用上述其它实施方式，上下互换半导体层的n型半导体层与p型半导体层，形成为由n沟道晶体管驱动半导体层的结构。在该情况下，驱动电路适用图15的电路结构。
半导体层650包含两个发光面651S1、651S2，子像素组620实际上包含两个子像素。在本实施方式中，与上述其它实施方式的情况相同，通过将实际上包含两个子像素的子像素组620排列为格子状，形成显示区域。
晶体管103-1、103-2分别形成在TFT沟道104-1、104-2。在该例子中，TFT沟道104-1、104-2包含掺杂为p型的区域，在上述区域之间包含沟道区域。
在TFT沟道104-1、104-2上形成有绝缘层105，经由绝缘层105，分别形成有栅极107-1、107-2。栅极107-1、107-2为晶体管103-1、103-2的栅极。在该例子中，晶体管103-1、103-2为p沟道TFT。
在两个晶体管103-1、103-2上覆盖有绝缘膜108。在绝缘膜108上形成有第一配线层610。
在晶体管103-1的掺杂为p型的区域与第一配线层610之间设有通孔111s1、111d1。在晶体管103-2的掺杂为p型的区域与第一配线层610之间设有通孔111s2、111d2。
第一配线层610包含配线610s1、610s2、610d1、610d2。配线610s1经由通孔111s1，连接在与晶体管103-1的源极对应的区域。配线610s2经由通孔111s2，连接在与晶体管103-2的源极对应的区域。配线610d1经由通孔111d1，连接在与晶体管103-1的漏极对应的区域。配线610d2经由通孔111d2，连接在与晶体管103-2的漏极对应的区域。
第一层间绝缘膜112覆盖绝缘膜108、第一配线层610及连接部615a1、615a2。
平坦化膜214形成在第一层间绝缘膜112上。插头616a1、616a2埋入平坦化膜214中，平坦化膜214及插头616a1、616a2在XY平面俯视下分别具有处于相同平面的面。该面是与第一层间绝缘膜112侧的面对置的面。也就是说，在插头616a1、616a2之间设有平坦化膜214。
连接部615a1设置在插头616a1与配线610d1之间。连接部615a1电连接插头616a1及配线610d1。连接部615a2设置在插头616a2与配线610d2之间。连接部615a2电连接插头616a2及配线610d2。
半导体层650设置在平坦化膜214及插头616a1、616a2上。
半导体层650包含：p型半导体层653、发光层652、以及n型半导体层651。半导体层650从插头616a1、616a2一侧向发光面651S1、651S2一侧，按照p型半导体层653、发光层652及n型半导体层651的顺序进行层压。插头616a1、616a2与p型半导体层653连接。
第二层间绝缘膜(第二绝缘膜)656覆盖平坦化膜214及插头616a1、616a2。第二层间绝缘膜656覆盖半导体层650的一部分。优选第二层间绝缘膜656除了半导体层650的发光面(露出面)651S1、651S2未覆盖外，覆盖n型半导体层651的面。第二层间绝缘膜656覆盖半导体层650的侧面。第二层间绝缘膜656优选为白色树脂。作为白色树脂，使用与上述其它实施方式的情况的第二层间绝缘膜156相同的材料。
半导体层650之中未被第二层间绝缘膜656覆盖的部分形成有开口658-1、658-2。开口658-1、658-2在与发光面651S1、651S2对应的位置上形成。发光面651S1、651S2在n型半导体层651上分开的位置上形成。发光面651S1在n型半导体层651上更接近晶体管103-1的位置上进行设置。发光面651S2在n型半导体层651上更接近晶体管103-2的位置上进行设置。
开口658-1、658-2在XY平面俯视下例如为正方形或长方形状。不限于方形，也可以为圆形、椭圆形或六边形等多边形。发光面651S1、651S2在XY平面俯视下也为正方形、长方形、其它的多边形、圆形等。发光面651S1、651S2的形状可以与开口658-1、658-2的形状相似，也可以为不同的形状。
第二配线层660设置在第二层间绝缘膜656上。第二配线层660包含配线660k。配线660k设置在开口658-1、658-2之间。设有配线660k的第二层间绝缘膜656设置在n型半导体层651上。配线660k虽然未图示，但与接地线连接。需要说明的是，在图31中，将该第二配线层660的标记与配线660k的标记一起标注，表示了第二配线层660包含配线660k的情况。在后面叙述的图34中也是相同的。
透光性电极659k遍及从开口658-1、658-2露出的发光面651S1、651S2上分别进行设置。透光性电极659k设置在配线660k上。透光性电极659k设置在发光面651S1与配线660k之间，并且设置在发光面651S2与配线660k之间。透光性电极659k电连接发光面651S1、651S2及配线660k。透光性电极659k例如由ITO膜等形成。
如上所述，在从开口658-1、658-2露出的发光面651S1、651S2连接有透光性电极659k。因此，从透光性电极659k供给的电子从分别露出的发光面651S1、651S2向n型半导体层651供给。另一方面，经由插头616a1、616a2，分别向p型半导体层653供给空穴。
晶体管103-1、103-2是邻接的子像素的驱动晶体管，依次进行驱动。因此，从两个晶体管103-1、103-2的任意一方供给的空穴注入发光层652，从配线660k供给的电子注入发光层652，使发光层652发光。
开口658-1及发光面651S1在比晶体管103-2的位置更接近晶体管103-1的位置上进行设置。因此，在晶体管103-1已导通时，经由配线610d1、连接部615a1及插头616a1，注入空穴，使发光面651S1发光。
开口658-2及发光面651S2在比晶体管103-1的位置更接近晶体管103-2的位置进行设置。因此，在晶体管103-2已导通时，经由配线610d2、连接部615a2及插头616a2，使发光面651S2发光。
插头616a1、616a2的外周包含在半导体层650的外周中。也就是说，插头616a1、616a2的XY平面俯视下的面积设定得比半导体层650的XY平面俯视下的面积小。然而，插头616a1、616a2如下所示也用作为光反射板。
插头616a1的外周在XY平面俯视下包含发光面651S1的外周而设定。插头616a2的外周在XY平面俯视下包含发光面651S2的外周而设定。
在本实施方式中，利用n型半导体层651及p型半导体层653的电阻，抑制在与XY平面平行的方向上流动的漂移电流。因此，从发光面651S1、651S2注入的电子、从插头616a1、616a2注入的空穴都几乎直行前进。发光面651S1、651S2的外侧几乎不会成为发光源。因此，通过设定使插头616a1的外周包含发光面651S1的外周，使插头616a2的外周包含发光面651S2的外周，插头616a1、616a2也用作为光反射板。也就是说，从半导体层650向下方的散射光由插头616a1、616a2，向发光面651S1、651S2一侧反射。插头616a1、616a2用作为遮光板。从半导体层650向下方的散射光由插头6161a1、616a2抑制到达晶体管103-1、103-2。
针对本实施方式的图像显示装置的制造方法进行说明。
图32A～图33B是例示本实施方式的图像显示装置的制造方法的示意性剖视图。
如图32A所示，准备半导体生长基板1194、以及形成有插头616a1、616a2的电路基板6100。半导体生长基板1194包含：晶体生长用基板1001、缓冲层1140及半导体层1150。半导体生长基板1194包含经由在晶体生长用基板1001上设置的缓冲层1140而形成的半导体层1150。半导体层1150包含：n型半导体层1151、发光层1152及p型半导体层1153。n型半导体层1151、发光层1152及p型半导体层1153从缓冲层1140一侧，按照n型半导体层1151、发光层1152及p型半导体层1153的顺序进行层压。半导体层1150与上述其它实施方式的情况相同，通过基于MOCVD等的外延生长而形成。
p型半导体层1153的露出面通过晶片键合，接合在电路基板6100上形成的插头616a1、616a2及平坦化膜214的平坦面。
针对在电路基板6100形成插头616a1、616a2及连接部615a1、615a2的流程，可以利用在第二实施方式的图16A～图18B中说明的工序。电路基板6100的电路的结构与第一实施方式、第三实施方式的情况相同，几乎所有的部分与已经说明的结构相同。下面，替代第一配线层610及第一配线层610包含的配线的标记，对于其它的结构主要部件，与第一实施方式及第三实施方式的情况相同，适当省略详细的说明。
如图32B所示，在晶片键合后，除去图32A所示的晶体生长用基板1001。
如图33A所示，图32B所示的半导体层1150通过RIE等进行蚀刻，形成半导体层650。
如图33B所示，形成覆盖平坦化膜214、插头616a1、616a2及半导体层650的第二层间绝缘膜656。
在第二层间绝缘膜656上形成第二配线层660，通过蚀刻形成配线660k等。
通过除去与发光面651S1对应的位置的第二层间绝缘膜656的一部分，形成开口658-1。通过除去与发光面651S2对应的位置的第二层间绝缘膜656的一部分，形成开口658-2。
从第二层间绝缘膜656露出的发光面651S1、651S2分别进行粗糙面化。之后，将透光性电极659k形成在第二层间绝缘膜656上。透光性电极659k经由发光面651S1，电连接n型半导体层651及配线660k。透光性电极659k经由发光面651S2，电连接n型半导体层651及配线660k。
这样，形成具有共享两个发光面651S1、651S2的半导体层650的子像素组620。
在本实施例中，在一个半导体层650设有两个发光面651S1、651S2，但发光面的数量不限于两个，也可以在一个半导体层650设有三个或三个以上的发光面。作为一个例子，也可以在单一的半导体层650实现一列或两列的子像素。由此，如后面所叙，可以减少每个发光面的对发光没有帮助的复合电流，并且使实现更精细的发光元件的效果增大。
(变形例)
图34是例示本实施方式的变形例的图像显示装置的一部分的示意性剖视图。
在本变形例中，与上述第六实施方式的情况的不同之处在于，在发光层652上设有两个n型半导体层6651a1、6651a2。其它方面则与第六实施方式的情况相同，对于相同的结构主要部件，使用相同的标记，适当省略详细的说明。
如图34所示，本变形例的图像显示装置具有子像素组620a。子像素组620a包含半导体层650a。半导体层650a包含：p型半导体层653、发光层652、以及n型半导体层6651a1、6651a2。p型半导体层653、发光层652及n型半导体层6651a1、6651a2从第一层间绝缘膜112一侧向发光面6651S1、6651S2一侧依次进行层压。
n型半导体层6651a1、6651a2在发光层652上沿X轴向分开配置。在n型半导体层6651a1、6651a2之间设有第二层间绝缘膜656，n型半导体层6651a1、6651a2被第二层间绝缘膜656分隔。
n型半导体层6651a1、6651a2在XY平面俯视下具有大致相同的形状，其形状为大致正方形或长方形状，也可以为其它的多边形状、圆形等。
n型半导体层6651a1、6651a2分别具有发光面6651S1、6651S2。发光面6651S1、6651S2是通过开口658-1、658-2而分别露出的n型半导体层6651a1、6651a2的面。
发光面6651S1、6651S2的XY平面俯视下的形状与第六实施方式的情况的发光面的形状相同，具有大致相同的形状，具有大致正方形等的形状。发光面6651S1、6651S2的形状不限于本实施方式这样的方形，也可以为圆形、椭圆形或六边形等多边形。发光面6651S1、6651S2的形状可以与开口658-1、658-2的形状相似，也可以为不同的形状。
在发光面6651S1、6651S2上分别设有透光性电极659k。透光性电极659k也设置在配线660k上。透光性电极659k设置在配线660k与发光面6651S1之间，并且设置在配线660k与发光面6651S2之间。透光性电极659k电连接配线660k及发光面6651S1、6651S2。
针对本变形例的制造方法进行说明。
图35A及图35B是例示本变形例的图像显示装置的制造方法的示意性剖视图。
在本变形例，在半导体层1150接合形成有插头616a1、616a2及连接部615a1、615a2的电路基板6100之前，应用与在第六实施方式的情况的图32A及图32B中说明的工序相同的工序。下面，针对在图32B中说明的工序以后的工序进行说明。
如图35A所示，在本变形例中，对图32B所示的半导体层1150进行蚀刻，形成发光层652及p型半导体层653。进一步进行蚀刻，形成两个n型半导体层6651a1、6651a2。
n型半导体层6651a1、6651a2也可以进一步通过深度蚀刻来形成。例如用于形成n型半导体层6651a1、6651a2的蚀刻也可以进行至到达发光层652内、或p型半导体层653内的深度。这样，在对n型半导体层进行深度蚀刻的情况下，n型半导体层1151的蚀刻位置希望与后面叙述的n型半导体层的发光面6651S1、6651S2的外周距离1μm以上。通过将蚀刻位置与发光面6651S1、6651S2的外周分隔，能够抑制复合电流。
如图35B所示，形成覆盖平坦化膜214、插头616a1、616a2及半导体层650a的层间绝缘膜。在第二层间绝缘膜656上形成第二配线层660，通过蚀刻形成配线660k等。
通过除去与发光面6651S1、6651S2对应的位置的第二层间绝缘膜656的一部分，分别形成开口658-1、658-2。通过开口658-1、658-2而露出的p型半导体层的发光面6651S1、6651S2分别进行粗糙面化。之后，形成透光性电极659k。
这样，形成具有两个发光面6651S1、6651S2的子像素组620a。
本变形例的情况也与第六实施方式的情况相同，发光面的数量不限于两个，也可以在一个半导体层650a设有三个或三个以上的发光面。
针对本实施方式的图像显示装置的效果进行说明。
图36是例示像素LED元件的特性的曲线图。
图36的纵轴表示发光效率[％]。横轴由相对值表示在像素LED元件中流动的电流的电流密度。
如图36所示，在电流密度的相对值小于1.0的区域，像素LED元件的发光效率大致恒定或单调递增。在电流密度的相对值大于1.0的区域，发光效率单调递减。也就是说，对于像素LED元件，存在使发光效率最大的适当的电流密度。
期待通过将电流密度抑制至可从发光元件获得充分亮度的程度，实现高效的图像显示装置。然而，图36表示在低电流密度下，随着电流密度的降低，发光效率趋于降低。
如在第一实施方式至第五实施方式中的说明，发光元件通过利用蚀刻等将包含发光层的半导体层1150的整个层单个地分隔而形成。此时，发光层与n型半导体层的接合面在端部露出。同样地，发光层与p型半导体层的接合面在端部露出。
在上述端部存在的情况下，电子及空穴在端部复合。另一方面，上述复合对发光没有帮助。在端部产生复合与在发光元件中流动的电流几乎没有关系。可以认为复合是根据端部的有助于发光的接合面的长度而产生的。
在使相同尺寸的立方体形状的两个发光元件发光的情况下，因为端部在每个发光元件的四方形成，所以，在总计八个端部可以产生复合。
与此相对，在本实施方式中，具有两个发光面的半导体层650、650a的端部为四个。开口658-1、658-2之间的区域中，电子、空穴的注入减少，几乎不会有助于发光，所以，有助于发光的端部可以认为是六个。这样，在本实施方式中，半导体层的端部的数量实际上减少，由此，减少对发光没有帮助的复合电流，复合电流的减少能够降低驱动电流。
在为了高清晰度等而使子像素间的距离缩短这样的情况、电流密度比较高的情况等下，在第六实施方式的子像素组620中，发光面651S1、651S2的距离缩短。在该情况下，当共享p型半导体层653时，向邻接的发光面一侧注入的电子的一部分分流，未被驱动的一侧的发光面可能发出微光。在变形例中，因为将p型半导体层在每个发光面分隔，所以能够减少在未被驱动一侧的发光面产生微光。
在本实施方式中，包含发光层的半导体层从第一层间绝缘膜112一侧，按照n型半导体层、发光层及p型半导体层的顺序进行层压，使p型半导体层的露出面粗糙面化，从提高发光效率的角度出发，优选之。也可以与上述其它实施方式的情况相同，替代n型半导体层与p型半导体层的层压顺序，按照p型半导体层、发光层及n型半导体层的顺序进行层压。
在上述各实施方式的图像显示装置的子像素及子像素组中，说明了各具体例。各具体例为一个例子，通过将上述实施方式的结构、工序的流程适当组合，能够形成为其它的结构例。例如，在第一实施方式中，可以替代n型半导体层而使p型半导体层为发光面，或者在第二实施方式中，可以替代使p型半导体层为发光面，而使n型半导体层为发光面。
(第七实施方式)
上述图像显示装置作为具有适当像素数的图像显示模块，例如可以为计算机用显示器、电视、智能手机这样的便携式终端、或汽车导航等。
图37是例示本实施方式的图像显示装置的块图。
图37表示了计算机用显示器的结构的主要部分。
如图37所示，图像显示装置701具有图像显示模块702。图像显示模块702例如为具有上述第一实施方式的情况的结构的图像显示装置。图像显示模块702包含：包含子像素20-1、20-2的多个子像素所排列的显示区域2、行选择电路5及信号电压输出电路7。
图像显示装置701还具有控制器770。控制器770输入由未图示的接口电路分离、生成的控制信号，对于行选择电路5及信号电压输出电路7，控制各子像素的驱动及驱动顺序。
(变形例)
上述图像显示装置作为具有适当像素数的图像显示模块，例如可以为计算机用显示器、电视、智能手机这样的便携式终端、或汽车导航等。
图38是例示本实施方式的变形例的图像显示装置的块图。
图38表示了高清晰薄型电视的结构。
如图38所示，图像显示装置801具有图像显示模块802。图像显示模块802例如为具有上述第一实施方式的情况的结构的图像显示装置1。图像显示装置801具有控制器870、以及帧存储器880。控制器870基于由总线840供给的控制信号，控制显示区域2的各子像素的驱动顺序。帧存储器880存储一帧量的显示数据，用于平滑的运动图像再生等的处理。
图像显示装置801具有I/O电路810。I/O电路810提供用于与外部的终端、装置等连接的接口电路等。I/O电路810例如包含连接外置硬盘装置等的USB接口、音频接口等。
图像显示装置801具有接收单元820及信号处理单元830。接收单元820连接天线822，从由天线822接收到的电波中分离、生成需要的信号。信号处理单元830包含DSP(Digital Signal Processor：数字信号处理器)、CPU(Central Processing Unit：中央处理单元)等，由接收单元820分离、生成的信号被信号处理单元830分离、生成为图像数据、音频数据等。
通过使接收单元820及信号处理单元830为手机的用于发送/接收、WiFi的GPS接收器等高频通信模块，也可以形成为其它的图像显示装置。例如，具有适当的画面尺寸及分辨率的图像显示模块的图像显示装置可以为智能手机、汽车导航系统等便携式信息终端。
本实施方式的情况的图像显示模块不限于第一实施方式的情况的图像显示装置的结构，也可以为其变形例、或其它实施方式的情况。
图39是示意性地例示第一～第六实施方式及上述变形例的图像显示装置的立体图。
如图39所示，在电路基板100上设有具有大量子像素的发光电路部172。在发光电路部172上设有滤色片180。需要说明的是，在第七实施方式中，包含电路基板100、发光电路部172及滤色片180的结构物形成为图像显示模块702、802，组装到图像显示装置701、801中。
根据如上说明的实施方式，能够实现缩短发光元件的转印工序、提高了成品率的图像显示装置的制造方法以及图像显示装置。
上面，说明了本发明的几个实施方式，但上述实施方式作为例子而被提及，并非旨在限定发明的范围。上述新的实施方式可以以其它各种方式来实施，在不脱离发明主旨的范围内，可以进行各种省略、置换、变更。上述实施方式及其变形包含在发明的范围和主旨内，并且包含在技术方案范围所述的发明及其等同的范围内。另外，各所述实施方式可以相互组合来实施。
附图标记说明
1，201，701，801图像显示装置；2显示区域；3电源线；4接地线；5，205行选择电路；6，206扫描线；7，207信号电压输出电路；8，208信号线；10像素；20-1，20-2，20a，20b，220，220a，320，420，420a，520-1，520-2，620，620a子像素；22，222发光元件；24，224选择晶体管；26，226驱动晶体管；28，228电容；100，1100，5100，5100a，6100电路基板；101电路；103-1，103-2，203晶体管；104-1，104-2，204TFT沟道；105绝缘层；107，107-1，107-2栅极；108绝缘膜；110，610第一配线层；112第一层间绝缘膜；150，250发光元件；116a1，116a2，216a，216k，416a，416k插头；156，256，656第二层间绝缘膜；159，160，660第二配线层；159a，159k，259k，659k透光性电极；180滤色片；1001晶体生长用基板；1130，1160，1160a金属层；1140缓冲层；1150半导体层；1170导电层；1190支承基板；1192结构体；1194，1194-1，1194-2，1194-3，1194a-1，1194a-2，1294半导体生长基板。

Claims (24)

1.一种图像显示装置的制造方法，其特征在于，具有：
准备使包含发光层的半导体层在第一基板上生长的第二基板的工序；
准备包含在透光性基板上形成的电路元件、在所述电路元件上形成的第一配线层、以及覆盖所述电路元件及所述第一配线层的第一绝缘膜的第三基板的工序；
形成在所述第一绝缘膜上形成且与所述第一配线层连接的第一金属层的工序；
使所述第二基板与所述第三基板贴合，将所述第一金属层与所述半导体层电连接的工序；
对所述半导体层进行蚀刻来形成发光元件的工序；
对所述第一金属层进行蚀刻来形成与所述发光元件电连接的插头的工序；
形成覆盖所述插头、所述发光元件及所述第一绝缘膜的第二绝缘膜的工序；
除去所述第二绝缘膜的一部分来使所述发光元件的与所述第一绝缘膜一侧的面对置的发光面露出的工序；
形成与所述发光面电连接的第二配线层的工序。
2.一种图像显示装置的制造方法，其特征在于，具有：
准备使包含发光层的半导体层在第一基板上生长的第二基板的工序；
准备包含在透光性基板上形成的电路元件、在所述电路元件上形成的第一配线层、以及覆盖所述电路元件及所述第一配线层的第一绝缘膜的第三基板的工序；
形成在所述第一绝缘膜上形成且与所述第一配线层连接的插头的工序；
使所述第二基板与所述第三基板贴合，将所述插头与所述半导体层电连接的工序；
对所述半导体层进行蚀刻来形成发光元件的工序；
形成覆盖所述插头、所述发光元件及所述第一绝缘膜的第二绝缘膜的工序；
除去所述第二绝缘膜的一部分来使所述发光元件的与所述第一绝缘膜一侧的面对置的发光面露出的工序；
形成与所述发光面电连接的第二配线层的工序。
3.如权利要求1所述的图像显示装置的制造方法，其特征在于，
使所述第二基板与所述第三基板贴合的工序包含在一个所述第三基板贴合多个所述第二基板的步骤。
4.如权利要求3所述的图像显示装置的制造方法，其特征在于，
在将所述多个第二基板配置在所述一个第三基板上的情况下，在形成所述发光元件的工序中，所述发光元件在所述多个第二基板的各自的与端部分开的位置上形成。
5.如权利要求1所述的图像显示装置的制造方法，其特征在于，
所述透光性基板为玻璃基板。
6.如权利要求5所述的图像显示装置的制造方法，其特征在于，
所述第三基板包含在所述玻璃基板与所述电路元件之间设置的具有挠性的第四基板，
还具有在使所述第二基板与所述第三基板贴合后除去所述玻璃基板的工序。
7.如权利要求1所述的图像显示装置的制造方法，其特征在于，
还具有在使所述第二基板与所述第三基板贴合前，在所述半导体层上形成第二金属层的工序。
8.如权利要求7所述的图像显示装置的制造方法，其特征在于，
在形成所述第二金属层的工序之前，还具有在所述半导体层上形成导电层的工序，
所述第二金属层形成在所述导电层上，具有光反射性。
9.如权利要求7所述的图像显示装置的制造方法，其特征在于，
还具有在使所述第二基板与所述第三基板贴合后对所述第二金属层进行加工来形成第三配线层的工序。
10.如权利要求1所述的图像显示装置的制造方法，其特征在于，
所述第一基板包含硅或蓝宝石。
11.如权利要求1所述的图像显示装置的制造方法，其特征在于，
所述半导体层包含氮化镓基化合物半导体。
12.如权利要求1所述的图像显示装置的制造方法，其特征在于，
还具有在所述发光元件上形成波长转换部件的工序。
13.一种图像显示装置，其特征在于，具有：
透光性基板，其具有第一面；
电路元件，其设置在所述第一面上；
第一配线层，其设置在所述电路元件上，与所述电路元件电连接；
第一绝缘膜，其在所述第一面上覆盖所述电路元件及所述第一配线层；
第一插头，其设置在所述第一绝缘膜上，与所述第一配线层连接；
第一发光元件，其设置在所述第一插头上并与所述第一插头电连接，且在与所述第一绝缘膜一侧的面对置的面具有发光面；
第二绝缘膜，其覆盖所述第一发光元件的至少一部分、所述第一绝缘膜及所述第一插头；
第二配线层，其设置在所述第二绝缘膜上，与所述第一发光元件的所述发光面电连接。
14.如权利要求13所述的图像显示装置，其特征在于，
所述透光性基板为玻璃基板。
15.一种图像显示装置，其特征在于，具有：
基板，其具有第一面，并具有挠性；
电路元件，其设置在所述第一面上；
第一配线层，其设置在所述电路元件上，与所述电路元件电连接；
第一绝缘膜，其在所述第一面上覆盖所述电路元件及所述第一配线层；
第一插头，其设置在所述第一绝缘膜上，与所述第一配线层连接；
第一发光元件，其设置在所述第一插头上并与所述第一插头电连接，且在与所述第一绝缘膜一侧的面对置的面具有发光面；
第二绝缘膜，其覆盖所述第一发光元件的至少一部分、所述第一绝缘膜及所述第一插头；
第二配线层，其设置在所述第二绝缘膜上，与所述第一发光元件的所述发光面电连接。
16.如权利要求13所述的图像显示装置，其特征在于，
所述第一发光元件包含：
第一导电型的第一半导体层，其设置在所述第一插头上，并且与所述第一插头电连接；
发光层，其设置在所述第一半导体层上；
第二导电型的第二半导体层，其设置在所述发光层上，所述第二导电型与所述第一导电型不同；
所述第一导电型为p型，
所述第二导电型为n型。
17.如权利要求13所述的图像显示装置，其特征在于，
所述电路元件包含第一晶体管及第二晶体管，
所述第一配线层包含：与所述第一晶体管的主电极连接且与所述第一插头连接的第一配线、以及与所述第二晶体管的主电极连接的第二配线，
所述图像显示装置还具有：
第二插头，其形成在所述第一绝缘膜上，与所述第二配线连接；
第二发光元件，其设置在所述第二插头上，并且与所述第二插头电连接。
18.如权利要求17所述的图像显示装置，其特征在于，
还具有包含所述第一插头、所述第二插头及第三配线的第三配线层，
所述第一插头及所述第二插头具有光反射性，
所述第一插头的外周在俯视下包含在所述第一插头投影的所述第一发光元件的外周，
所述第二插头的外周在俯视下包含在所述第二插头投影的所述第二发光元件的外周，
所述第一发光元件、所述第二发光元件及所述第三配线在所述第二配线层连接。
19.如权利要求13所述的图像显示装置，其特征在于，
所述第二绝缘膜具有使所述发光面露出的开口，
所述图像显示装置还具有在所述发光面上设置的透光性电极。
20.如权利要求19所述的图像显示装置，其特征在于，
从所述开口露出的所述发光面包含粗糙面。
21.如权利要求13所述的图像显示装置，其特征在于，
所述第一发光元件包含氮化镓基化合物半导体。
22.如权利要求13所述的图像显示装置，其特征在于，
此外在所述第一发光元件上具有波长转换部件。
23.一种图像显示装置，其特征在于，具有：
透光性基板，其具有第一面；
多个晶体管，其设置在所述第一面上；
第一配线层，其设置在所述多个晶体管上，与所述多个晶体管电连接；
第一绝缘膜，其在所述第一面上覆盖所述多个晶体管及所述第一配线层；
插头，其设置在所述第一绝缘膜上，与所述第一配线层连接；
第一导电型的第一半导体层，其设置在所述插头上，并且与所述插头电连接；
发光层，其设置在所述第一半导体层上；
第二导电型的第二半导体层，其设置在所述发光层上，所述第二导电型与所述第一导电型不同；
第二绝缘膜，其覆盖所述插头、所述第一绝缘膜、所述发光层及所述第一半导体层且覆盖所述第二半导体层的至少一部分；
第二配线层，其与对应于所述多个晶体管而从所述第二绝缘膜分别露出的、在所述第二半导体层的多个露出面上配设的透光性电极连接。
24.如权利要求23所述的图像显示装置，其特征在于，
所述第二半导体层被所述第二绝缘膜分隔。
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* Cited by examiner, † Cited by third party
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WO2023052893A1 (ja) * 2021-09-29 2023-04-06 株式会社半導体エネルギー研究所 表示装置、表示モジュール、及び電子機器

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002141492A (ja) * 2000-10-31 2002-05-17 Canon Inc 発光ダイオードディスプレイパネル及びその製造方法
JP4852322B2 (ja) * 2006-03-03 2012-01-11 ローム株式会社 窒化物半導体発光素子及びその製造方法
JP5171016B2 (ja) * 2006-10-27 2013-03-27 キヤノン株式会社 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ
JP2010219310A (ja) * 2009-03-17 2010-09-30 Sharp Corp 光デバイスおよび光デバイス構造
US8987765B2 (en) * 2013-06-17 2015-03-24 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
JP6620464B2 (ja) * 2015-08-26 2019-12-18 大日本印刷株式会社 フレキシブル透明基板及びそれを用いたシースルー型のｌｅｄ表示装置
CN109844848A (zh) * 2016-10-19 2019-06-04 奥加诺电路股份有限公司 有源矩阵led显示器
JP2018205456A (ja) * 2017-06-01 2018-12-27 株式会社ブイ・テクノロジー フルカラーｌｅｄ表示パネル
US10325894B1 (en) * 2018-04-17 2019-06-18 Shaoher Pan Integrated multi-color light-emitting pixel arrays based devices by bonding

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