KR101045335B1 - 낮은 포화 전압을 갖는 쌍극성 트랜지스터 - Google Patents

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Abstract

500mOhms·mm2 이하의 고유 면적 저항(specific area resistance)을 갖는 쌍극성 트랜지스터는 콜렉터 영역(2)을 정의하는 제1 전도형의 제1 반도체 영역을 포함한다. 제2 전도형의 제2 반도체 영역은 베이스 영역(3)을 정의한다. 제1 전도형의 제3 반도체 영역은 이미터 영역(4)을 정의한다. 금속층은 상기 베이스 영역(3) 및 이미터 영역(4)에 콘택(contact)(6, 7)을 제공한다. 금속층은 약 3㎛ 이상의 두께를 갖는다.
Figure R1020067002261
쌍극성 트랜지스터, 콜렉터, 베이스, 이미터, 금속층, 콘택

Description

낮은 포화 전압을 갖는 쌍극성 트랜지스터{BIPOLAR TRANSISTOR WITH A LOW SATURATION VOLTAGE}
본 발명은 낮은 포화 전압을 갖는 쌍극성 트랜지스터에 관한 것이다.
쌍극성 트랜지스터에서, 콜렉터-이미터 포화 전압은 트랜지스터의 전력 손실 및 그 효율을 결정하는 중요한 파라미터이다. 쌍극성 트랜지스터가 포화 스위치로서 동작하는 회로에서, 작은 베이스 전류는 훨씬 큰 콜렉터를 이미터 전류로 스위칭-온시키는데 이용되고, 이 전류의 크기는 전압원 및 콜렉터나 이미터에 접속된 부하 저항에 의해 결정된다. 쌍극성 트랜지스터가 포화 상태에서 동작하면, 콜렉터로부터 이미터까지의 전압 강하는 포화 전압 VCE (sat)로 알려진 최소값으로 감소된다. 트랜지스터 내의 전력 손실을 최소화하기 위해서는 이 포화 전압을 가능한 한 낮은 값으로 감소시키는 것이 바람직하다.
쌍극성 트랜지스터를 위해 포화 전압을 감소시키는 많은 기술이 알려져 있는데, 이는 이미터/베이스 접합이 전체 접합 면적에 걸쳐 가능한 한 균일하게 바이어 스되는 것을 보장하거나, 또는 콜렉터 콘택(contact)으로부터 베이스 콘택까지 기생 직렬 저항을 감소시킴으로써 수행된다.
트랜지스터를 스위칭-온시키기 위하여, 소정의 최소 전압 바이어스가 접합에 인가되어야 한다. 접합이 균일하지 않게 바이어스되면, 트랜지스터의 접합의 일부 영역이 스위칭-온되지 않게 되고, 결과적으로 실리콘 면적의 비효율적인 이용을 초래한다. 이는 트랜지스터가 온(on) 상태에 있는 경우에 콜렉터와 이미터 사이의 트랜지스터 저항을 증가시키고, 결과적으로 포화 전압의 상승을 초래한다.
이 문제를 해결하기 위한 하나의 알려진 접근법은, 이미터 영역을 통해 베이스 영역에 빈번한 콘택을 제공하여, 이 두 지점 사이에서 이미터층 아래로 확장되는 베이스층의 측면 저항(lateral resistance)을 감소시키는 것이다. 이미터/베이스 바이어스 전압이 베이스 콘택으로부터 멀리 떨어진 이미터 영역의 중심에서 감소되지 않도록 낮은 측면 저항이 요구된다. 그러나, 이것은 동일한 접합 면적을 유지하기 위해 감소된 이미터/베이스 접합 면적 또는 확대된 트랜지스터를 초래하기 때문에, 변화되지 않은(intact) 이미터/베이스 접합 면적의 비율에 크게 영향을 미치지 않고 이 효과를 달성하는 것이 바람직하다.
이미터 영역을 통해 베이스 영역으로 스트라이프(stripe) 콘택을 생성하는 것과 같이, 베이스 영역의 측면 저항을 감소시키기 위한 다양한 접근법이 알려져 있다. 그러나, 이는 전술된 단점과 관련된 이미터/베이스 접합의 면적을 크게 감소시킨다. 보다 양호한 접근법은 이미터 영역 내의 홀을 통해 베이스 영역으로의 콘택 어레이를 제공하는 것이다. 일반적으로, 이 홀들은 75㎛ 이하로 이격될(space) 수 있으며, 베이스 영역의 측면 저항을 감소시키는 것과 이미터/베이스 접합의크기를 유지하는 것 사이에서 적절한 절충안을 제공한다.
트랜지스터의 콜렉터 콘택과 이미터 콘택 사이의 기생 직렬 저항의 감소는 여러가지 방법으로 달성될 수 있다. 기판 내에서 저항이 낮은 반도체(예를 들어, 5mOhms·cm2 이하)를 이용하는 것은 기판의 저항을 감소시킨다. 그리고, 기판 및 에피택셜층(epitaxial layer)의 두께가 감소될 수 있다. 에피택셜 콜렉터층이 베이스/콜렉터 접합 주변에서 넓어진 공핍층(depletion layer)을 유지시키기 때문에, 이 에피택셜 콜렉터층의 두께를 트랜지스터 오프(off) 상태에서 결정할 때, 트레이드 오프(trade off)가 이루어져야 한다. 층이 얇아질수록, 트랜지스터 브레이크다운 전압은 낮아지게 된다. 온 상태에서, 공핍 영역은 붕괴되고 에피택셜층은 그 두께에 비례하는 기생 직렬 저항만을 나타내게 되며, 그 결과, 포화 전압을 증가시킨다. 최적의 에피택셜층 도핑 프로파일 및 두께는, 브레이크다운 전압 성능과 포화 전압 사이에서 최적의 트레이드 오프를 달성하도록 얻어져야 한다. 이미터, 베이스 및 콜렉터 콘택 트랙을 접속하는 와이어(wire)의 저항은 두꺼운 와이어 및/또는 다수의 본드 와이어를 이용함으로써 감소될 수 있다.
트랙의 레이아웃을 변경함으로써, 전류 흐름은 보다 균일하게 분배될 수 있고 트랙에 따른 전압 강하가 감소될 수 있다. 이미터 콘택에 접속하는 트랙에서의 전압 강하를 감소시키는 것은, 그것이 온 저항에 직접 기여하여 포화 전압을 감소시키기 때문에 중요하다.
포화 전압을 감소시키기 위한 상기 기술의 일부 또는 전부를 통합한 트랜지스터가 잘 알려져 있다. 트랜지스터의 포화 전압은 트랜지스터의 고유 면적 저항(specific area resistance)에 의하여 측정될 수 있다. 트랜지스터의 고유 면적 저항은 전력 반도체 산업 내에서 잘 알려져 있는 용어이고, 트랜지스터의 면적과 트랜지스터의 온 저항(쌍극성 트랜지스터인 경우, 콜렉터-이미터 저항)의 곱을 나타낸다. 이는 온 저항 및 면적에 대해서 상이한 트랜지스터가 비교될 수 있도록 하는 성능 지수(figure of merit)이다. 포화 전압은 트랜지스터의 온 저항과 콜렉터-이미터 전류를 곱한 값이 된다.
500mOhms·mm2 이하의 고유 면적 저항을 갖는 낮은 VCE (sat)의 트랜지스터는 현재 널리 이용가능하다. 그럼에도 불구하고, 쌍극성 트랜지스터의 VCE (sat)를 감소시키는 새로운 방법들을 찾는 것이 바람직하다. 따라서, 본 발명의 목적은 쌍극성 트랜지스터의 고유 면적 저항 및 그에 따른 VCE (sat)를 감소시키는 새로운 접근법을 제공하는 것이다.
본 발명에 따르면, 콜렉터 영역을 정의하는 제1 전도형의 제1 반도체 영역, 베이스 영역을 정의하는 제2 전도형의 제2 반도체 영역, 이미터 영역을 정의하는 제1 전도형의 제3 반도체 영역 및 베이스 영역과 이미터 영역에 콘택을 제공하는 금속층을 포함하는 쌍극성 트랜지스터가 제공되고, 여기서, 트랜지스터는 약 500mOhms·mm2 이하의 고유 면적 저항을 가지며, 금속층은 약 3㎛ 이상의 두께를 갖는다.
본 발명자는, 이미터 콘택에 접속하는 금속 트랙에서의 전압 강하를 감소시키는 것 뿐만아니라, 이미터/베이스 접합에 인가된 바이어스 전압을 감소시켜 균일하지 않게 바이어스되는 접합을 초래할 가능성이 있기 때문에 베이스 콘택에 접속하는 금속 트랙에서의 전압 강하를 감소시키는 것도 똑같이 중요하다는 점을 인식하였다. 본 발명자는, 본 발명에 따라 낮은 포화 전압 트랜지스터의 금속 콘택 두께를 증가시키는 것이 포화 전압에서의 상당한 부가적인 감소를 제공할 수 있다는 점을 제시하였다. 즉, 본 발명에 따라, 전술된 종래 기술의 애플리케이션을 통해 획득한 쌍극성 트랜지스터의 포화 전압의 감소 이상의 부가적인 감소를 획득하는 것이 가능하다. 이는 현재의 트랜지스터의 설계를 최소한으로 변경하여 획득할 수 있고, 그 결과, 이 접근법은 가공 프로세스에서의 최소한의 변경 및 그에 따른 최소한의 비용으로 현재의 쌍극성 트랜지스터 설계에 적용될 수 있다.
본 발명은 쌍극성 트랜지스터를 위한 포화 전압에서의 상당한 감소를 제공하는데, 이 쌍극성 트랜지스터는 두께가 3㎛보다 얇은 종래의 금속층을 구비하고 약 500mOhms·mm2 이하의 고유 면적 저항을 갖는다. 포화 전압에서의 개선은 300mOhms·mm2 이하의 고유 면적 저항을 갖는 트랜지스터에서 훨씬 더 두드러질 수 있다. 30% 정도의 포화 전압에서의 부가적인 감소가, 두께가 3㎛보다 얇은 금속층을 구비하고 약 200mOhms·mm2 이하의 고유 면적 저항을 갖는 트랜지스터에서 측정되었다.
금속층은 실질적으로 3㎛ 이상의 균일한 두께를 갖거나, 균일하지 않다면 3㎛ 이상인 최소 두께를 갖는 것이 바람직하다. 일반적으로, 금속층은 두께가 100㎛ 이하일 것이다.
바람직한 실시예에서, 이미터 영역은 제1 표면을 정의하고, 베이스 영역은 이미터 영역을 통한 개구에 의해 정의되는 위치에서 상기 표면으로 확장되며, 상기 금속층은 상기 제1 표면을 덮는다. 이 개구들은 서로 100㎛ 이하로 이격되는 것이 바람직하다.
본 발명의 다른 목적 및 장점은 후술되는 설명에 의해 명백해질 것이다.
도1은 홀 어레이의 일렬을 가로지르는 쌍극성 트랜지스터의 단면도.
이제 본 발명의 특정한 실시예가, 일례에 의해, 첨부된 도면을 참조하여 설명될 것이다.
도시된 쌍극성 트랜지스터는 기판(1), 에피택셜 콜렉터층(2), 베이스 영역(3), 이미터 영역(4), 산화층(5), 베이스 금속 콘택(6) 및 이미터 금속 콘택(7)을 포함한다.
트랜지스터는 제1 전도형의 기판(1) 상에 형성된다. 제1 전도형의 콜렉터 영역을 구성하는 에피택셜층(2)은 기판(1) 상에서 성장한다. 제2 전도형의 베이스 영역(3)은 에피택셜층(2) 안으로 형성되고, 반대의 전도형의 베이스 영역(3)은 제1 전도형의 이미터 영역(4)의 베이스 영역(3) 면적 내에 형성된다. 도시된 본 발명의 바람직한 실시예에서, 이미터 영역(4)은 베이스 영역(3)의 중심 부분으로 실질적으로 연속되는 층에 형성되는데, 이미터 도핑이 발생하지 않는 층에서의 홀의 어레이의 경우는 예외이다. 그 결과, 베이스 영역(3)이 이미터 영역(4)의 표면으로 확장하는 이미터 영역(4)에서의 홀의 어레이가 규칙적으로 배치된다. 일반적으로, 이 홀들은 사각 격자에서 대략 75㎛ 떨어져서 위치한다. 이미터 영역(4)/베이스 영역(3) 접합 면적을 크게 감소시키지 않고 베이스 영역으로의 규칙적인 콘택을 보장하는 다른 패턴도 가능하다.
도면은 이러한 홀 어레이의 일렬을 가로지르는 쌍극성 트랜지스터의 단면도이다. 점선(8)은, 베이스 영역(3)이 이미터 영역(4)의 상부로 확장하는 홀로부터 멀리 떨어진 곳에서, 이미터 영역(4)의 적용 면적은 베이스 영역(3)의 위에서 연속적이라는 것을 나타낸다. 반도체층의 상부에, 실리콘 산화막(5)의 패턴이 배치되고, 이는 이미터 영역(4)과 베이스 영역(3) 사이의 경계의 끝에 다리를 놓아 길을 만드는 패턴이다. 산화막(5)은 베이스 금속 콘택(6)과 이미터 금속 콘택(7) 사이에 펼쳐지고, 산화막(5) 패턴에 의해 서로 분리되어 베이스 영역(6) 및 이미터 영역(7)과 각각 전기적으로 접속되어 있다. 콜렉터 접속은 이미터 영역으로부터 멀리 떨어진 기판의 사이드로부터 이루어진다.
전술된 바와 같이, 쌍극성 트랜지스터는 전적으로 일반적인 것이고, 전적으로 종래 방식으로 가공될 수 있다. 그러나, 본 발명에 따라, 베이스 영역 및 이미터 영역으로의 금속층 콘택은 종래보다 두꺼워져서 두께가 3㎛ 이상이 된다. 마찬가지로, 이미터 영역 금속층 콘택도 증가된 두께를 가질 수 있다.
베이스 콘택(6) 및 이미터 콘택(7)을 정의하는 금속층의 두께는, 이미터 금속 콘택(7)에 걸친 기생 전압 강하을 감소시키기 위하여 이미터 영역(4)/베이스 여역(3) 접합의 보다 균일한 바이어스를 보장하도록 선택된다. 여러 베이스 영역 콘택에 이르는 트랙에서의 전압 강하를 감소시키는 것은, 이미터/베이스 접합에 적용되는 전압 바이어스가 보다 균일하게 분배되는 것을 보장하고, 이는 트랜지스터에 걸쳐 보다 균일한 전류 밀도를 보장하여 포화 저항을 감소시킨다.
본 발명의 발명자는, 낮은 VCE (sat)(즉, 약 500mOhms·mm2 이하의 고유 면적 저항)를 갖도록 이미 설계된 쌍극성 트랜지스터에 적용될 때, 이 겉보기에 간단한 방편이 VCE (sat)를 약 30%까지 부가적으로 감소시킬 수 있다는 것을 증명하였다.
일반적으로, 본 발명에 따른 쌍극성 트랜지스터는 포화 전압을 최소화하기 위하여 전술된 종래 기술과 통합될 것이다. 특정한 실시예에서, 베이스 영역으로의 콘택 어레이는, 이미터/베이스 접합이 균일하게 바이어스되고, 낮은 저항의 얇은 기판이 이용되며, 에피택셜층의 두께 및 도핑 프로파일이 온 상태에서 트랜지스터의 저항을 감소시키도록 선택되는 것을 보장하도록 설계된다. 그리고, 금속 트랙의 레이아웃은 그 길이에 걸친 전압 강하를 감소시키도록 설계되고, 트랙으로의 와이어 본드는 두꺼운 와이어 및/또는 다수의 와이어를 이용하여 구성된다. 그 결과, 쌍극성 트랜지스터의 포화 전압은 종래 기술만에 의해 획득할 수 있는 레벨 이하로 감소된다.
낮은 포화 전압으로 아직 최적화되지 않은 쌍극성 트랜지스터(즉, 약 500mOhms·mm2 이상의 고유 면적 저항을 가짐)는 본 발명에 따라 금속 콘택의 두께를 증가시킴으로써 포화 전압의 큰 개선을 나타내지 못하는데, 이는 포화 전압이 금속 콘택의 두께보다 전술된 다른 파라미터들에 의해 보다 영향을 받기 때문이다. 이미 낮은 포화 전압으로 최적화된 쌍극성 트랜지스터 설계에서, 금속 콘택의 두께를 증가시키는 것은 포화 전압을 더 감소시킨다. 이러한 포화 전압의 감소는 금속 콘택 및 트랙의 두께에 따라 점진적으로 비례한다. 포화 전압에 대한 큰 개선은 4㎛와 6㎛ 사이의 금속 두께에서 관찰되었고, 바람직한 두께는 6㎛이며, 이 두께에서, 부가적으로 30%까지 낮은 포화 수행으로 최적화되어 쌍극성 트랜지스터의 포화 전압을 감소시킨다.
본 발명은 특정한 수직의(vertical) 쌍극성 트랜지스터와 관련하여 설명되고 현재 알려진 기술을 통해 낮은 포화 전압으로 최적화된다는 점을 이해할 것이다. 보다 두꺼운 금속층은 어떠한 쌍극성 트랜지스터 설계에도 적용될 수 있고, 여기서, 이미터/베이스 접합의 보다 균일한 바이어스를 보장하기 위하여 금속 콘택 트랙에서의 전압 강하를 감소시키는 것이 바람직하다.
본 발명은 전력 스위칭 애플리케이션을 위한 개선된 수행을 제공하고, 여기서, 회로 효율은 포화 전압에 의존한다. 효과적으로, 이는 모든 애플리케이션으로 확대될 수 있으며, 여기서, 트랜지스터는 선형 스위치로서 이용되기 보다는 포화 상태에서 이용된다.
또한, 본 발명의 가능한 변형예 및 애플리케이션은 본 기술 분야에서 통상의 지식을 가진 자에게 쉽게 명백해질 것이다.

Claims (6)

  1. 포화 스위치로 동작하는 쌍극성 트랜지스터로서,
    콜렉터 영역을 정의하는 제1 전도형의 제1 반도체 영역;
    베이스 영역을 정의하는 제2 전도형의 제2 반도체 영역;
    이미터 영역을 정의하는 상기 제1 전도형의 제3 반도체 영역; 및
    상기 베이스 영역과 이미터 영역에 직접 접속하는 금속 트랙 콘택을 제공하는 금속층
    을 포함하고,
    여기서, 상기 이미터 영역은 제1 표면을 정의하고, 상기 베이스 영역은 이미터 영역을 통해 개구들에 의해 정의되는 위치에서 상기 표면으로 확장되고, 상기 금속층은 상기 제1 표면을 덮고,
    상기 트랜지스터는 500mOhms·mm2 이하의 고유 면적 저항(specific area resistance)을 갖고,
    상기 금속층은 3㎛ 이상의 균일한 두께를 갖는
    쌍극성 트랜지스터.
  2. 제1항에 있어서,
    상기 금속층은 4㎛ 이하의 두께를 갖는
    쌍극성 트랜지스터.
  3. 제2항에 있어서,
    상기 금속층은 6㎛ 이하의 두께를 갖는
    쌍극성 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    인접한 개구들은 서로 100㎛ 이하로 이격되어 있는
    쌍극성 트랜지스터.
  5. 삭제
  6. 삭제
KR1020067002261A 2003-08-02 2004-07-12 낮은 포화 전압을 갖는 쌍극성 트랜지스터 KR101045335B1 (ko)

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