JP3266250B2 - 半導体装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Description
【発明の詳細な説明】 従来技術 本発明は請求項１に記載した形式の半導体装置に関す
る。半導体ベースの上に組立てられる半導体装置、例え
ばトランジスタ及びダイオードは公知である。例えば２
極トランジスタをエミッタ回路において、電流密度が高
い場合にアバランチェ降伏において働かそうとする場合
には、たいていの場合、ベースが開いている場合のコレ
クタとエミッタとの間の降伏電圧が第２の降伏による破
損の惧れがあるためにいわゆるリバーズセコンドブレー
クダウンに達しないことが好ましい。この場合には電圧
制限のためには半導体装置を有する他の回路の場合のよ
うに電圧分配器を有するか又は有していないツエナーダ
イオードを使用することができる。電圧制限回路は外部
で半導体装置に接続するか又は半導体装置の半導体に統
合しておくことができる。外部的な接続は付加的な製造
費用を意味し、さらに総回路の所要スペースを拡大す
る。電圧制限回路を半導体装置の半導体に例えばプレー
ナ技術で統合することは半導体装置のための製造プロセ
スに、制限回路の付加的な構成要素により高い費用がか
かることを意味する。
る。半導体ベースの上に組立てられる半導体装置、例え
ばトランジスタ及びダイオードは公知である。例えば２
極トランジスタをエミッタ回路において、電流密度が高
い場合にアバランチェ降伏において働かそうとする場合
には、たいていの場合、ベースが開いている場合のコレ
クタとエミッタとの間の降伏電圧が第２の降伏による破
損の惧れがあるためにいわゆるリバーズセコンドブレー
クダウンに達しないことが好ましい。この場合には電圧
制限のためには半導体装置を有する他の回路の場合のよ
うに電圧分配器を有するか又は有していないツエナーダ
イオードを使用することができる。電圧制限回路は外部
で半導体装置に接続するか又は半導体装置の半導体に統
合しておくことができる。外部的な接続は付加的な製造
費用を意味し、さらに総回路の所要スペースを拡大す
る。電圧制限回路を半導体装置の半導体に例えばプレー
ナ技術で統合することは半導体装置のための製造プロセ
スに、制限回路の付加的な構成要素により高い費用がか
かることを意味する。
発明の利点 これに対して請求項１に記載した特徴を有する本発明
の半導体装置は降伏電圧の制限装置が、製造プロセスを
変えることなしに半導体装置の半導体に統合できるとい
う利点を有している。これによって電圧保護された半導
体装置の製造のための労力と費用は実質的には高くなら
ない。すなわち電圧制限のための付加回路は省略され
る。
の半導体装置は降伏電圧の制限装置が、製造プロセスを
変えることなしに半導体装置の半導体に統合できるとい
う利点を有している。これによって電圧保護された半導
体装置の製造のための労力と費用は実質的には高くなら
ない。すなわち電圧制限のための付加回路は省略され
る。
半導体装置の有利な１実施例においては電圧制限域は
限界層と交差する半導体表面にほぼ垂直に位置している
限界層縁範囲に配置されている。すなわち、半導体装置
の基板に設けられたドーピング層は変化させられずに留
まる。これによって電圧制限域は半導体装置のスイッチ
特性を原則的には低下させない。
限界層と交差する半導体表面にほぼ垂直に位置している
限界層縁範囲に配置されている。すなわち、半導体装置
の基板に設けられたドーピング層は変化させられずに留
まる。これによって電圧制限域は半導体装置のスイッチ
特性を原則的には低下させない。
半導体装置の有利な実施例においては、直接的に相上
下する、交互にコンカーブ及びコンベックスに湾曲され
た、有利には実質的に半円形に構成された複数の範囲が
限界層もしくは拡散層のpn移行の縁に設けられている点
ですぐれている電圧制限域が与えられている。電圧制限
域がこのように構成されている場合には構成要素の強す
ぎる加熱に継がる惧れのある高すぎる局部電流密度が回
避される。さらにこの場合には比較的にシャープな降伏
特性線が生じる。すなわち、降伏電圧は電流に関連す
る。
下する、交互にコンカーブ及びコンベックスに湾曲され
た、有利には実質的に半円形に構成された複数の範囲が
限界層もしくは拡散層のpn移行の縁に設けられている点
ですぐれている電圧制限域が与えられている。電圧制限
域がこのように構成されている場合には構成要素の強す
ぎる加熱に継がる惧れのある高すぎる局部電流密度が回
避される。さらにこの場合には比較的にシャープな降伏
特性線が生じる。すなわち、降伏電圧は電流に関連す
る。
さらに電圧制限域が有利にはほぼ半円形に構成された
複数の湾曲した範囲を有し、該範囲が直線的な区分で接
続されている有利な実施例がある。限界層もしくはpn移
行範囲の前記構成によっても正確に規定された降伏特性
を調節することができる。この場合には降伏特性線は所
望される使用目的に合わせることができる。
複数の湾曲した範囲を有し、該範囲が直線的な区分で接
続されている有利な実施例がある。限界層もしくはpn移
行範囲の前記構成によっても正確に規定された降伏特性
を調節することができる。この場合には降伏特性線は所
望される使用目的に合わせることができる。
本発明の半導体装置の別の有利は構成と改良は請求項
２以下に記載されている。
２以下に記載されている。
図面 次に本発明を図示された２つの実施例に基づき詳細に
説明する。
説明する。
第１図はプレーナ垂直型出力トランジスタとして構成
された半導体装置の概略的横断面図。
された半導体装置の概略的横断面図。
第２図は第１図の半導体装置の概略的な平面図。
第３図は降伏電圧UBRと曲率半径Ｒとの関連を示した
線図。
線図。
第４図は第１図及び第２図の半導体装置のpn移行部の
拡大図。
拡大図。
第５図は半導体装置の別の実施例のpn移行部の拡大
図。
図。
発明の説明 以下本発明をトランジスタを例にとって説明する。し
かしながら本発明の電圧制限装置はすべての形式の半導
体装置、例えばダイオード、サイリスタ、ダーリントン
トランジスタ、点火トランジスタにも使用できる。電圧
制限装置はnpnトランジスタにもpnpトランジスタにも使
用可能である。
かしながら本発明の電圧制限装置はすべての形式の半導
体装置、例えばダイオード、サイリスタ、ダーリントン
トランジスタ、点火トランジスタにも使用できる。電圧
制限装置はnpnトランジスタにもpnpトランジスタにも使
用可能である。
第１図には概略的にプレーナnpn出力トランジスタが
断面して示されている。図面を見やすくするためにオキ
シード層は図示していない。
断面して示されている。図面を見やすくするためにオキ
シード層は図示していない。
トランジスタ１はドーピングの異なる範囲を備えた半
導体３を有している。高オームn-コレクタ層５には第１
の拡散層、この場合にはｐドーピングされたベース槽７
が設けられている。ドーピングは深さXJBまで達してい
る。ベース槽７には別の層が拡散されている。すなわ
ち、これはエミッタ９として役立つn+ドーピングされた
層である。ベース槽７から間隔をおいて半導体３の表面
には別のn+ドーピングされた層がチャンネルストッパ11
として拡散によって設けられている。
導体３を有している。高オームn-コレクタ層５には第１
の拡散層、この場合にはｐドーピングされたベース槽７
が設けられている。ドーピングは深さXJBまで達してい
る。ベース槽７には別の層が拡散されている。すなわ
ち、これはエミッタ９として役立つn+ドーピングされた
層である。ベース槽７から間隔をおいて半導体３の表面
には別のn+ドーピングされた層がチャンネルストッパ11
として拡散によって設けられている。
エミッタ９のn+ドーピングされた層の上には第１の、
導電性の、有利には金属性の接点が蒸着されている。こ
の接点は導電的にエミッタ接続部Ｅと接続されている。
同様に半導体の表面にはベース槽７の範囲に第２の金属
性の接点15が例えば蒸着によって設けられ、該接点15は
ベース接続部Ｂと接続されている。
導電性の、有利には金属性の接点が蒸着されている。こ
の接点は導電的にエミッタ接続部Ｅと接続されている。
同様に半導体の表面にはベース槽７の範囲に第２の金属
性の接点15が例えば蒸着によって設けられ、該接点15は
ベース接続部Ｂと接続されている。
基板もしくは半導体３の、エミッタ接続部Ｅもしくは
ベース接続部Ｂとは反対側には、コレクタ接続部Ｃと導
電的に接続された金属層17が設けられている。金属層17
の範囲に基板体は、他のコレクタ層よりも低オームであ
る層19を有している。ドーピングの異なる範囲の間には
限界層が生じる。この限界層の経過は第１図に線で示さ
れている。図面から判るように基板３に拡散された層の
底面を形成する限界層、すなわち、ベース槽７もしくは
エミッタのn+ドーピングされた層の下面は平らに構成さ
れ、トランジスタ１の上面に対してほぼ平行に延びてい
る。ドーピングされた層の縁範囲においては、層を製造
する間の拡散プロセスに基づき限界層の湾曲した範囲が
生じる。すなわち、層の側壁は底面から発して、直角で
はなく、ほぼ円筒形に延びている。ドーピングされた層
の底面と半導体の表面との間の移行範囲は半径がドーピ
ングされた層の深さXJBに相当する円筒体の周面に沿っ
て延びている。さらに限界層は半導体３の表面とほぼ90
゜の角度を成して交差する。
ベース接続部Ｂとは反対側には、コレクタ接続部Ｃと導
電的に接続された金属層17が設けられている。金属層17
の範囲に基板体は、他のコレクタ層よりも低オームであ
る層19を有している。ドーピングの異なる範囲の間には
限界層が生じる。この限界層の経過は第１図に線で示さ
れている。図面から判るように基板３に拡散された層の
底面を形成する限界層、すなわち、ベース槽７もしくは
エミッタのn+ドーピングされた層の下面は平らに構成さ
れ、トランジスタ１の上面に対してほぼ平行に延びてい
る。ドーピングされた層の縁範囲においては、層を製造
する間の拡散プロセスに基づき限界層の湾曲した範囲が
生じる。すなわち、層の側壁は底面から発して、直角で
はなく、ほぼ円筒形に延びている。ドーピングされた層
の底面と半導体の表面との間の移行範囲は半径がドーピ
ングされた層の深さXJBに相当する円筒体の周面に沿っ
て延びている。さらに限界層は半導体３の表面とほぼ90
゜の角度を成して交差する。
第２図の平面図においては第１図に示された半導体装
置もしくはトランジスタ１の同じ部分は同じ符号で示さ
れており、この限りにおいては先きの記述を参照された
い。
置もしくはトランジスタ１の同じ部分は同じ符号で示さ
れており、この限りにおいては先きの記述を参照された
い。
平面図からはトランジスタ１の表面は、チャンネルス
トッパ11として役立つ拡散層により形成された枠によっ
て取囲まれている。このn+ドーピングされた層にはn-ド
ーピングされたコレクタ層が続いている。この層と接続
するｐドーピングされたベース７、すなわち、トランジ
スタ１のｐドーピングされた範囲との間の移行もしくは
縁範囲もしくは限界層は少なくとも範囲的には非直線的
に構成されている。全体的に見てベース槽はほぼ方形で
ある。この場合、コーナの範囲では半径ｒの湾曲が設け
られている。ベース槽の縦側と横側は互いに隣接する複
数の範囲を有し、この場合にはこれらの範囲は曲率半径
Ｒで湾曲されている。この場合、コンカーブな範囲とコ
ンベックスな範囲とが直接的に交互に位置している。こ
れらの湾曲した範囲は電圧制限域Ｚは形成している。曲
率半径Ｒがベース槽のコーナ範囲の半径ｒよりも著しく
小さいことは図面から明らかである。
トッパ11として役立つ拡散層により形成された枠によっ
て取囲まれている。このn+ドーピングされた層にはn-ド
ーピングされたコレクタ層が続いている。この層と接続
するｐドーピングされたベース７、すなわち、トランジ
スタ１のｐドーピングされた範囲との間の移行もしくは
縁範囲もしくは限界層は少なくとも範囲的には非直線的
に構成されている。全体的に見てベース槽はほぼ方形で
ある。この場合、コーナの範囲では半径ｒの湾曲が設け
られている。ベース槽の縦側と横側は互いに隣接する複
数の範囲を有し、この場合にはこれらの範囲は曲率半径
Ｒで湾曲されている。この場合、コンカーブな範囲とコ
ンベックスな範囲とが直接的に交互に位置している。こ
れらの湾曲した範囲は電圧制限域Ｚは形成している。曲
率半径Ｒがベース槽のコーナ範囲の半径ｒよりも著しく
小さいことは図面から明らかである。
表面の範囲の上には第２の接点15として示された金属
面が蒸着されており、該金属面には図示されていないベ
ース接点Ｂ（第１図参照）が導電的に接続されている。
面が蒸着されており、該金属面には図示されていないベ
ース接点Ｂ（第１図参照）が導電的に接続されている。
ベース槽７内にはこの場合のもほぼ方形に構成された
エミッタ９が配置され、このエミッタ９の上面には第１
の接点13として示された金属面が蒸着されている。この
金属面は同様に図示されていないエミッタ接点Ｅ（第１
図参照）の電気的な接続部として役立つ。
エミッタ９が配置され、このエミッタ９の上面には第１
の接点13として示された金属面が蒸着されている。この
金属面は同様に図示されていないエミッタ接点Ｅ（第１
図参照）の電気的な接続部として役立つ。
第３図からは電圧制限域Ｚによる電圧制限が個々の湾
曲された範囲の曲率半径Ｒに関連していることが判る。
線図には制限電圧UBR（ボルトで測った）と曲率半径Ｒ
（μｍで測った）との関連が示されている。破線ではベ
ースが開放されている場合のコレクタとエミッタとの間
の降伏電圧UBRCEOが記入されている。
曲された範囲の曲率半径Ｒに関連していることが判る。
線図には制限電圧UBR（ボルトで測った）と曲率半径Ｒ
（μｍで測った）との関連が示されている。破線ではベ
ースが開放されている場合のコレクタとエミッタとの間
の降伏電圧UBRCEOが記入されている。
第４図にはベースとコレクタとの間のpm移行部もしく
は縁の、電圧制限域Ｚとして役立つ範囲の１部が示され
ている。
は縁の、電圧制限域Ｚとして役立つ範囲の１部が示され
ている。
符号５で示された面は高オームのコレクタ層で、符号
７で示された面はベース７である。
７で示された面はベース７である。
図面から判るように、限界層の縁範囲は円弧状に湾曲
された範囲を有し、該範囲の曲率半径がＲで示されてい
る。個々の範囲は互いに直接的に接続されているので、
縁部域はほぼメアンダ形に構成されている。第４図に図
示の実施例ではコンカーブに湾曲された電圧制限域範囲
には直接的にコンベックスに湾曲された範囲が接続して
いる。
された範囲を有し、該範囲の曲率半径がＲで示されてい
る。個々の範囲は互いに直接的に接続されているので、
縁部域はほぼメアンダ形に構成されている。第４図に図
示の実施例ではコンカーブに湾曲された電圧制限域範囲
には直接的にコンベックスに湾曲された範囲が接続して
いる。
第５図にも拡大されてトランジスタもしくはpn移行部
のベースとコレクタとの間の限界層の縁範囲が示されて
いる。しかしながらこの場合には湾曲した範囲は直線的
な区分と交互に配置されていることが判る。この場合に
は湾曲した範囲は円弧形を有しかつ曲率半径Ｒを有して
いる。直線的な範囲の長さは符号ａで示されている。
のベースとコレクタとの間の限界層の縁範囲が示されて
いる。しかしながらこの場合には湾曲した範囲は直線的
な区分と交互に配置されていることが判る。この場合に
は湾曲した範囲は円弧形を有しかつ曲率半径Ｒを有して
いる。直線的な範囲の長さは符号ａで示されている。
図面で説明した、ベースとコレクタとの間の限界層の
縁範囲におけるpn移行部の構成によって、トランジスタ
として構成された半導体装置に生じるコレクタとベース
との間の最大電圧が制限される。この場合、制限電圧U
BRはベースが開放している場合のコレクタとエミッタと
の間の降伏電圧UBRCEOよりも小さくしたいことは達成さ
れる。すなわち、 UBR＜UBRCEO になる。
縁範囲におけるpn移行部の構成によって、トランジスタ
として構成された半導体装置に生じるコレクタとベース
との間の最大電圧が制限される。この場合、制限電圧U
BRはベースが開放している場合のコレクタとエミッタと
の間の降伏電圧UBRCEOよりも小さくしたいことは達成さ
れる。すなわち、 UBR＜UBRCEO になる。
トランジスタにおいてコレクタ−エミッタ電圧UCEOが
生じ、このコレクタ−エミッタ電圧UCEOには以下の式が
あてはまる。
生じ、このコレクタ−エミッタ電圧UCEOには以下の式が
あてはまる。
UCEO＝UBR＋UBE この場合UBEではトランジスタのベース−エミッタ流
電圧が示されている。
電圧が示されている。
以下の観点のためには限界層もしくはpn移行部が大き
なドーピング値を有し、ベース−コレクタ移行部が片側
で階段状にされたpn移行部であることを仮定する。
なドーピング値を有し、ベース−コレクタ移行部が片側
で階段状にされたpn移行部であることを仮定する。
ベース７として役立つ、第１図に示された拡散層を形
成することにより、限界層の縁範囲には円筒半径XJBのp
n-移行部が生じる。この範囲においてはアバランチェ降
伏電圧は、例えば無現に広げられた拡散の場合（いわゆ
る無現広域pn移行部）の場合に与えられるように平らな
pn移行部の場合よりもわずかになる。
成することにより、限界層の縁範囲には円筒半径XJBのp
n-移行部が生じる。この範囲においてはアバランチェ降
伏電圧は、例えば無現に広げられた拡散の場合（いわゆ
る無現広域pn移行部）の場合に与えられるように平らな
pn移行部の場合よりもわずかになる。
符号Ｗで降伏の場合の空間電荷域の幅を表わし、U
BRCEOでエミッタが開放している場合のベース−コレク
タ移行部の降伏電圧を表わすと、以下の式があてはま
る。
BRCEOでエミッタが開放している場合のベース−コレク
タ移行部の降伏電圧を表わすと、以下の式があてはま
る。
UBRCEO ZYL＜UBRCBO EBEN この式はドーピング層の厚さ、ひいては円筒状に湾曲
された縁範囲の半径XJBが最大でも空間電荷域の幅Ｗと
同じ大きさであることが前提である。すなわち、式： XJB≦Ｗ が成立つ。
された縁範囲の半径XJBが最大でも空間電荷域の幅Ｗと
同じ大きさであることが前提である。すなわち、式： XJB≦Ｗ が成立つ。
降伏電圧UBRCEO ZYLは円筒半径XJBが減少すると減少す
る。確実な電圧制限を保証するためには条件： UBRCBO＜UBRCEO を充たさなければならない。最大UCEO降伏電圧UBRCEOの
ためには近似的に次の式： UBRCEO＝UBRCBO EBEN（β＋１）（1/n）があてはまる。
る。確実な電圧制限を保証するためには条件： UBRCBO＜UBRCEO を充たさなければならない。最大UCEO降伏電圧UBRCEOの
ためには近似的に次の式： UBRCEO＝UBRCBO EBEN（β＋１）（1/n）があてはまる。
この場合にはβではトランジスタの小信号流増幅が表
わされ、ｎでは定数が表わされる。この式からはUBRCEO
がβに反比例し、すなわち UBRCEO＜＜UBRCBO EBEN であることが判る。
わされ、ｎでは定数が表わされる。この式からはUBRCEO
がβに反比例し、すなわち UBRCEO＜＜UBRCBO EBEN であることが判る。
第２図に示された、ほぼ円形の湾曲を有する少なくと
も１つの範囲を有する電圧制限域Ｚによっては階段状の
pn移行部において達成される降伏電圧をさらに減少させ
ることができる。曲率半径Ｒが小さければ小さいほど降
伏電圧UBRはわずかになる。曲率半径がほぼ層厚さXJBの
相応していると、すなわち、関係式XJB＝Ｒであると、
球面pn移行部の限界に達する。降伏電圧の減少に対する
曲率半径Ｒの影響はpn移行部が階段状もしくは球面状で
あるほど顕著である。階段状のpn移行部における曲率半
径Ｒによる降伏電圧のはっきりした影響は条件Ｒ≦Ｗが
充たされると与えられる。すなわち、曲率半径が降伏に
際して空間電荷の幅Ｗと最大でも等しいか又はそれより
も小さいことが必要である。曲率半径Ｒとpn移行部にお
ける降伏電圧UBRとの間の関係は第３図に示されてい
る。第３図においては降伏電圧は曲率半径に対してプロ
ットされている。この場合にはn-ダイオードにおける曲
率半径Ｒが条件とされている。すなわち、60Ohm/センチ
メータn-シリジュームから成る基板において種々の半径
Ｒを有する円形のｐ域が設けられている。ほう素でドー
ピングされたｐ層の侵入深さXJBはほぼ９μｍである。
図面からは降伏電圧UBRと曲率半径Ｒとの関連が示され
ている。降伏電圧は曲率Ｒが減少すると減少する。限界
である球面状のpn移行部はＲで０の値をとる。すなわ
ち、円の代わりに直角になる。
も１つの範囲を有する電圧制限域Ｚによっては階段状の
pn移行部において達成される降伏電圧をさらに減少させ
ることができる。曲率半径Ｒが小さければ小さいほど降
伏電圧UBRはわずかになる。曲率半径がほぼ層厚さXJBの
相応していると、すなわち、関係式XJB＝Ｒであると、
球面pn移行部の限界に達する。降伏電圧の減少に対する
曲率半径Ｒの影響はpn移行部が階段状もしくは球面状で
あるほど顕著である。階段状のpn移行部における曲率半
径Ｒによる降伏電圧のはっきりした影響は条件Ｒ≦Ｗが
充たされると与えられる。すなわち、曲率半径が降伏に
際して空間電荷の幅Ｗと最大でも等しいか又はそれより
も小さいことが必要である。曲率半径Ｒとpn移行部にお
ける降伏電圧UBRとの間の関係は第３図に示されてい
る。第３図においては降伏電圧は曲率半径に対してプロ
ットされている。この場合にはn-ダイオードにおける曲
率半径Ｒが条件とされている。すなわち、60Ohm/センチ
メータn-シリジュームから成る基板において種々の半径
Ｒを有する円形のｐ域が設けられている。ほう素でドー
ピングされたｐ層の侵入深さXJBはほぼ９μｍである。
図面からは降伏電圧UBRと曲率半径Ｒとの関連が示され
ている。降伏電圧は曲率Ｒが減少すると減少する。限界
である球面状のpn移行部はＲで０の値をとる。すなわ
ち、円の代わりに直角になる。
第３図のドーピングプロフィールをnpnトランジスタ
のベース−コレクタ移行部にあてはめると、UBRは電圧U
BRCBOに相当する。この場合には適当ななエミッタによ
って最大UCBO降伏電圧は例えば350Vになる。したがって
Ｒ＜50μｍの曲率半径で所望のUBCO電圧制限が得られ
る。
のベース−コレクタ移行部にあてはめると、UBRは電圧U
BRCBOに相当する。この場合には適当ななエミッタによ
って最大UCBO降伏電圧は例えば350Vになる。したがって
Ｒ＜50μｍの曲率半径で所望のUBCO電圧制限が得られ
る。
原則的には唯一の電圧制限で、すなわちpn移行部もし
くはベース７の縁範囲における、コレクタ１に対する曲
率半径Ｒを有する唯一の個所でロック電圧の減少が達成
される。この場合にはもちろんこの範囲においては若干
の使用例では比較的に高い電流密度が生じる。この高い
電流密度は構成要素の強すぎる加熱、場合によってはそ
の損傷に継がる。さらに数多くの使用例にとっては不都
合であるやわらかい降伏特性線が生じる。
くはベース７の縁範囲における、コレクタ１に対する曲
率半径Ｒを有する唯一の個所でロック電圧の減少が達成
される。この場合にはもちろんこの範囲においては若干
の使用例では比較的に高い電流密度が生じる。この高い
電流密度は構成要素の強すぎる加熱、場合によってはそ
の損傷に継がる。さらに数多くの使用例にとっては不都
合であるやわらかい降伏特性線が生じる。
この理由からpn移行部もしくはベース７とコレクタ５
との間の縁範囲には有利には数多くの湾曲された範囲が
設けられ、第２図に示されているような少なくとも１つ
の電圧制限域Ｚが生じる。
との間の縁範囲には有利には数多くの湾曲された範囲が
設けられ、第２図に示されているような少なくとも１つ
の電圧制限域Ｚが生じる。
縁範囲の正確な構成はさらに第４図と第５図に示され
ている。ベース縁輪郭の構成の１つの可能性は第４図に
示されている。このベース縁輪郭は互いに直接的に隣接
する、交互にコンカーブにかつコンベックスに構成され
た複数の範囲から成っている。効果的な電圧制限を達成
するためには、曲率半径Ｒは降伏における空間電荷域の
幅Ｗにほぼ相応している。
ている。ベース縁輪郭の構成の１つの可能性は第４図に
示されている。このベース縁輪郭は互いに直接的に隣接
する、交互にコンカーブにかつコンベックスに構成され
た複数の範囲から成っている。効果的な電圧制限を達成
するためには、曲率半径Ｒは降伏における空間電荷域の
幅Ｗにほぼ相応している。
pn移行部もしくはベース７とコレクタ５との間の縁範
囲の構成の別の１例は第５図に示されている。この場合
にもコレクタ５の範囲はベース７の範囲からベース縁で
分離されている。しかしながらベース縁は長さａの直線
的な範囲と交互に配置された、曲率半径Ｒの半円から成
っている。良好な電圧制限を達成するためいは曲率半径
Ｒは最大でも降伏における空間電荷域の幅Ｗに相当し、
Ｒ≦Ｗの関係を充たしている。長さａについては、直線
的な範囲が降伏における空間電荷域の幅Ｗの２倍よりも
小さく、ａ≧2Wの関係が成立っている必要がある。
囲の構成の別の１例は第５図に示されている。この場合
にもコレクタ５の範囲はベース７の範囲からベース縁で
分離されている。しかしながらベース縁は長さａの直線
的な範囲と交互に配置された、曲率半径Ｒの半円から成
っている。良好な電圧制限を達成するためいは曲率半径
Ｒは最大でも降伏における空間電荷域の幅Ｗに相当し、
Ｒ≦Ｗの関係を充たしている。長さａについては、直線
的な範囲が降伏における空間電荷域の幅Ｗの２倍よりも
小さく、ａ≧2Wの関係が成立っている必要がある。
原則的には所望の電圧制限を達成するため及び所望の
降伏特性線を調節するためにはpn移行部もしくはベース
縁範囲は任意に構成することができる。
降伏特性線を調節するためにはpn移行部もしくはベース
縁範囲は任意に構成することができる。
ここに示された実施例では電圧制限は、トランジスタ
自体の範囲が特別に構成されることによって達成され
る。トランジスタ自体は電圧制限域の統合によって不変
に保持される。すなわち、製造費用の変化は実質的に変
化しない。しかしながら例えば第４図と第５図に示され
たように、少なくとも１つの電圧制限域Ｚを有するスイ
ッチ部材をトランジスタに配属しかつこれとは分離して
構成することもできる。
自体の範囲が特別に構成されることによって達成され
る。トランジスタ自体は電圧制限域の統合によって不変
に保持される。すなわち、製造費用の変化は実質的に変
化しない。しかしながら例えば第４図と第５図に示され
たように、少なくとも１つの電圧制限域Ｚを有するスイ
ッチ部材をトランジスタに配属しかつこれとは分離して
構成することもできる。
半導体内部に電圧制限範囲が統合されて設けられるこ
とに基づき、チップ表面の上の保護層によって、電圧制
限に役立つ範囲も外部からの影響から保護することがで
きる。曲率半径の減少された範囲が誘電体及び（又は）
金属層で覆われていると電圧制限は妨げられない。
とに基づき、チップ表面の上の保護層によって、電圧制
限に役立つ範囲も外部からの影響から保護することがで
きる。曲率半径の減少された範囲が誘電体及び（又は）
金属層で覆われていると電圧制限は妨げられない。
ここに提案されている電圧制限は回路の運転確実性を
高めるためにレギュラの電圧制限装置と組合せることも
できる。
高めるためにレギュラの電圧制限装置と組合せることも
できる。
ここに提案された電圧制限装置においては半導体の表
面に対して垂直なUCEO降伏が変わらないでいることが保
証される。これは電圧制限だけがpn移行部の縁範囲の特
別な構成によって、すなわちベース槽の構成によって達
成されるからである。
面に対して垂直なUCEO降伏が変わらないでいることが保
証される。これは電圧制限だけがpn移行部の縁範囲の特
別な構成によって、すなわちベース槽の構成によって達
成されるからである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゲルラッハ， アルフレート ドイツ連邦共和国 Ｄ−7410 ロイトリ ンゲン 22 レンブラントシュトラーセ ２ (56)参考文献 特開 昭59−155171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/822 H01L 27/04 H01L 29/06 H01L 29/732
Claims (7)
- 【請求項１】所定の導電能タイプの単晶の半導体（３）
内に主表面から不純物が拡散されて、残った半導体材料
（５）と共にプレーナpn−移行部を形成する、反対の導
電能タイプの不純物域（７）が半導体（３）内に形成さ
れている半導体装置において、プレーナpn−移行部と半
導体（３）の前記主表面との交線が少なくとも１つの電
圧制限域（Ｚ）を有し、該電圧制限域（Ｚ）が、前記不
純物域（７）の深さ（XJB）よりも小さいか又はこれと
同じである曲率半径（Ｒ）で前記交線が延びる、横に並
んだ多数の範囲を有していることを特徴とする、半導体
装置。 - 【請求項２】前記電圧制限域（Ｚ）がコンカーブとコン
ベックスとに湾曲され、有利には半円形に構成され、互
いに直接的に接続された多数の範囲を備えている、請求
項１記載の半導体装置。 - 【請求項３】前記電圧制限域（Ｚ）が、曲率半径（Ｒ）
をもってほぼ半円形に構成されかつ直線的な範囲（ａ）
によって結合された多数の範囲を備えている、請求項１
記載の半導体装置。 - 【請求項４】前記直線的な範囲（ａ）の長さが降伏部に
おける空間荷電域の幅（Ｗ）のほぼ２倍であるか又は前
記空間荷電域の幅（Ｗ）の２倍よりも大きい、請求項３
記載の半導体装置。 - 【請求項５】プレーナpn−移行部と半導体（３）の前記
主表面との交線がほぼ長方形の形状を有し、その縦側と
横側とがそれぞれ多数の、曲率半径（Ｒ）で延びる範囲
を有している、請求項１記載の半導体装置。 - 【請求項６】プレーナpn−移行部と半導体（３）の前記
主表面との交線がほぼ円の形を有し、この交線が曲率半
径（Ｒ）で延びる多数の範囲を有している、請求項１記
載の半導体装置。 - 【請求項７】前記湾曲された範囲の曲率半径（Ｒ）が降
伏部における空間荷電域の幅（Ｗ）と同じであるかこの
幅（Ｗ）よりも小さい、請求項１から６までのいずれか
１項記載の半導体装置。
Applications Claiming Priority (3)
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|---|---|---|---|
| DE4035500A DE4035500A1 (de) | 1990-11-08 | 1990-11-08 | Elektronischer schalter |
| DE4035500.4 | 1990-11-08 | ||
| PCT/DE1991/000825 WO1992009107A1 (de) | 1990-11-08 | 1991-10-23 | Elektronischer schalter, insbesondere ein transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06501593A JPH06501593A (ja) | 1994-02-17 |
| JP3266250B2 true JP3266250B2 (ja) | 2002-03-18 |
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ID=6417866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51636291A Expired - Fee Related JP3266250B2 (ja) | 1990-11-08 | 1991-10-23 | 半導体装置 |
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| Country | Link |
|---|---|
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| EP (1) | EP0556201B1 (ja) |
| JP (1) | JP3266250B2 (ja) |
| DE (2) | DE4035500A1 (ja) |
| WO (1) | WO1992009107A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2011023922A1 (en) * | 2009-08-28 | 2011-03-03 | X-Fab Semiconductor Foundries Ag | Improved pn junctions and methods |
| GB0915501D0 (en) * | 2009-09-04 | 2009-10-07 | Univ Warwick | Organic photosensitive optoelectronic devices |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CH536555A (de) * | 1971-02-19 | 1973-04-30 | Siemens Ag | Halbleiterbauelement mit mindestens vier Zonen abwechselnden Leitfähigkeitstyps |
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| US5191396B1 (en) * | 1978-10-13 | 1995-12-26 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
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| US4823176A (en) * | 1987-04-03 | 1989-04-18 | General Electric Company | Vertical double diffused metal oxide semiconductor (VDMOS) device including high voltage junction exhibiting increased safe operating area |
-
1990
- 1990-11-08 DE DE4035500A patent/DE4035500A1/de not_active Withdrawn
-
1991
- 1991-10-23 EP EP91917897A patent/EP0556201B1/de not_active Expired - Lifetime
- 1991-10-23 DE DE59107824T patent/DE59107824D1/de not_active Expired - Fee Related
- 1991-10-23 JP JP51636291A patent/JP3266250B2/ja not_active Expired - Fee Related
- 1991-10-23 WO PCT/DE1991/000825 patent/WO1992009107A1/de active IP Right Grant
-
1993
- 1993-02-26 US US08/027,162 patent/US5343069A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0556201B1 (de) | 1996-05-15 |
| US5343069A (en) | 1994-08-30 |
| JPH06501593A (ja) | 1994-02-17 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |