KR101018764B1 - 전자 소자, 전류 제어 장치, 연산 장치 및 표시 장치 - Google Patents

전자 소자, 전류 제어 장치, 연산 장치 및 표시 장치 Download PDF

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Abstract

개시하는 전자 소자는, 기판의 일부 상에 형성되는 제1 전극층과, 제1 전극층 상에 형성되는 절연층과, 제1 전극층이 형성되어 있는 영역에 형성된 절연층 상에 형성되는 도전층과, 기판 상의 제1 전극층이 형성되어 있지 않은 한 영역 상에 형성되는 제2 전극층과, 기판 상의 제1 전극층도, 제2 전극층도 형성되어 있지 않은 다른 영역 상에 형성되는 제3 전극층과, 도전층과 제2 전극층의 사이를 덮고 도전층과 제3 전극층의 사이를 덮도록 형성되는 반도체층을 포함한다.

Description

전자 소자, 전류 제어 장치, 연산 장치 및 표시 장치{ELECTRONIC ELEMENT, CURRENT CONTROL DEVICE, ARITHMETIC DEVICE, AND DISPLAY DEVICE}
본 발명은 전자 소자, 전류 제어 장치, 연산 장치 및 표시 장치에 관한 것이다.
오늘날, 정보 표시 등에 이용되는 대표적인 표시 장치로는 CRT, 액정 표시 장치 및 EL 표시 장치가 있다. 종래로부터 CRT는 장치 비용이 비교적 낮고 표시 품질이 높다는 점에서 표시 장치로서 널리 이용되고 있었다. 그러나, 브라운관을 소형화하고 저소비 전력화를 달성하는 것이 곤란하다. 이러한 배경에서, 최근에는 액정 표시 장치와 EL 표시 장치에 대한 수요가 증가하고 있다. 또한, 비접촉 방식으로 데이터의 판독 및 기록이 가능한 IC 태그는, 물류 및 개인 정보 관리의 이용에 있어서 큰 시장을 형성할 것으로 기대되고 있다. 그러한 IC 태그에는 다수의 연산 장치가 내장되어 있다.
한편, 표시 장치 및 연산 장치에 이용되는 일반적인 능동 소자는, 반도체 재료, 제1 전극(게이트 전극; 100), 제2 전극(소스 전극; 101) 및 제3 전극(드레인 전극; 102)을 갖는 트랜지스터로 이루어진다. 트랜지스터의 일반적인 구조예로는 평면형[도 21의 (a) 참조] 및 역스태거형[도 21의 (b) 참조]이 있다.
반도체 재료와 관련하여, 최근, 코팅 공정을 적용할 수 있는 유기 반도체 재료가 활발하게 개발되고 있다. 코팅을 통해 제조할 수 있는 유기 반도체 장치는 진공 성막 공정을 필요로 하지 않기 때문에, 제조 비용을 실질적으로 절감할 수 있다.
최근, 코팅 공정을 적용할 수 있는 이동도가 큰 유기 반도체 재료로서, 폴리티오펜 재료가 주목받고 있다(비 특허문헌 1 참조). 그러나, 그 이동도는 0.1cm2/V·s 미만이며, 비정질 실리콘의 이동도와 비교해서 약 10배 더 작다. 일반적으로, 유기 반도체 재료를 이용한 트랜지스터는 고속 응답성의 지표인 차단 주파수가 kHz 정도이다. 그렇기 때문에, 수 MHz 이상 정도의 차단 주파수를 필요로 하는 고선명 동화상 표시 장치를 구동하기 위해 또는 IC 태그 용도로 그러한 트랜지스터를 이용하는 것은 불가능하다.
차단 주파수를 높이기 위한 방법으로서, 유기 반도체 재료의 이동도를 상승시키는 것 외에도, 트랜지스터의 채널 길이(104)를 저감시키는 것을 이용할 수 있다. 그러나, 약 1㎛ 이하의 채널 길이로 소스 전극(101) 및 드레인 전극(102)에 대해 패터닝을 수행하기 위해서는 일반적으로 복잡한 단계 및 고액의 제조 기기가 필요하기 때문에, 이것은 제조 비용이 증가한다는 점에서 문제가 된다.
이러한 문제를 해결하기 위해서, 소스 전극(101), 게이트 전극(100) 및 드레인 전극(102)이 순차 적층되어 있는 SIT 구조가 알려져 있다[도 22의 (a) 참조]. SIT 구조에서는, 게이트 전압(6)을 인가함으로써, 반도체층(105)의 공핍층(107)을 증가시키고 소스 전극(101)과 드레인 전극(102) 간의 저항을 증대시키는 도 22의 (b)에 도시하는 바와 같은 제어를 통해 소스 전극(101)과 드레인 전극(102) 간의 전류가 ON/OFF된다.
도 22의 (a)로부터 아는 바와 같이, 반도체층(105)의 막 두께에 따라 SIT 구조의 채널 길이(104)를 제어할 수 있다. 채널 길이를 줄인다는 점에서 SIT 구조의 제조 공정이 매우 용이하므로, 이 SIT 구조는 고속 응답 트랜지스터로 기대되고 있다. 그러나, SIT 구조에는, 게이트 전극들(100) 간의 간격이 커지면 공핍층(107)이 채널폭 방향(108)으로 전역에 넓어지지 않고, 전류 OFF시에 전류가 증대하는 문제가 있다. 이 때문에, 게이트 전극들(100) 간의 간격이 1㎛ 미만이 되도록 패터닝해야 하므로, 제조 공정에 복잡한 단계들이 필요하게 된다.
또한, 차단 주파수를 높이기 위해서는 소자 내부의 기생 용량을 저감시켜야 한다.
예컨대, 도 21의 (a)의 경우에 있어서, 게이트 전극(100)과 소스 전극(101)의 사이 그리고 게이트 전극(100)과 드레인 전극(102)의 사이에 게이트 절연막(103)을 둠으로써 기생 용량이 형성된다. 기생 용량이 크면, 회로 동작과 무관한 부분이 게이트 전압의 인가에 의해 충전되기 때문에, 고속 응답이 곤란하다. 또한, 게이트 전압이 고주파이면, 커패시터의 임피던스가 실질적으로 작기 때문에, 게이트 전류는 소스 전극(101) 및 드레인 전극(102)으로 흐른다. 그 결과, 소자의 소비 전력이 매우 커지게 되고, 예컨대 모바일 이용에서처럼 배터리가 구동에 이용되는 애플리케이션에 그 소자를 적용하는 것은 곤란하다.
이에, 평면형의 경우, 게이트 전극(100), 소스 전극(101) 및 드레인 전극(102)이 서로 거의 겹치지 않도록 이들 전극을 정렬해야 한다. 특히, 기판의 재료가 수지막과 같이 수축하기 쉬운 재료인 경우에, 면적이 커질수록 정렬이 더욱 곤란해진다.
SIT 구조에 있어서, 도 22의 (a)에 도시하는 바와 같은 방식으로 게이트 전극(100)과, 소스 전극(101) 및 드레인 전극(102)을 이용해 반도체층(105)을 유지함으로써 기생 용량이 형성되어, 고속 동작을 수행하거나 저소비 전력화를 달성함에 있어서 문제가 발생할 수 있다. 또한, 소스 전극(101)과 드레인 전극(102)을 미세 가공된 게이트 전극과 겹치지 않도록 정렬하는 것은 매우 곤란하다.
이러한 점에서, 특허문헌 1은, 기판 상에 형성되며 볼록부를 갖는 제1 전극과, 상기 제1 전극을 덮는 절연층과, 상기 절연층 상에 형성되며, 상기 제1 전극의 볼록부 위에 위치하는 제2 전극과, 상기 절연층을 통해 상기 제1 전극의 볼록부의 양측 중 적어도 한쪽에 배치되며, 상기 제1 전극의 볼록부보다 낮게 위치하는 제3 전극과, 상기 제2 전극 및 제3 전극과 접촉하며, 상기 절연층을 이용하여 상기 제1 전극으로부터 이격되어 있는 반도체층을 포함하는 전계 효과 트랜지스터가 개시되어 있다.
또한, 특허문헌 2에는, (A) 기판 상에 형성되며, 정상면, 제1 측면 및 제2 측면을 갖고, 단면 형상이 실질적으로 사각 형태인 게이트 전극과, (B) 상기 게이트 전극의 정상면, 제1 측면 및 제2 측면 상에 형성되는 절연막과, (C) 상기 게이트 전극의 정상면 상에 위치하는 절연막의 부분 상에 형성되는 제1 소스/드레인 전 극과, (D) 상기 게이트 전극의 제1 측면에 면하는 기판의 부분 상에 형성되는 제2 소스/드레인 전극과, (E) 상기 게이트 전극의 제2 측면에 면하는 기판의 부분 상에 형성되는 제3 소스/드레인 전극, 및 (F) 상기 제2 소스/드레인 전극으로부터 제1 소스/드레인 전극을 통해 제3 소스/드레인 전극까지 형성된 반도체 재료층을 포함하는 전계 효과 트랜지스터가 개시되어 있다. 이 전계 효과 트랜지스터에 있어서, 제1 전계 효과 트랜지스터는, 게이트 전극과, 제1 소스/드레인 전극과, 게이트 전극의 제1 측면에 위치하는 절연막의 부분 상에 형성되는 반도체 재료층의 일부로 이루어지는 제1 채널 형성 영역과, 제2 소스/드레인 전극에 의해 구성되고, 제2 전계 효과 트랜지스터는, 게이트 전극과, 제1 소스/드레인 전극과, 게이트 전극의 제2 측면에 위치하는 절연층의 부분 상에 형성된 반도체 재료층의 일부로 이루어지는 제2 채널 형성 영역과, 제3 소스/드레인 전극에 의해 구성된다.
그러나, 전술한 구조에서는 게이트 전극과, 소스 전극 또는 드레인 전극의 사이에 기생 용량이 형성되기 때문에, 고속 응답이 곤란하다.
특허문헌 1: 일본 특허 공개 제2005-19446호 공보
특허문헌 2: 일본 특허공개 제2004-349292호 공보
비 특허문헌 1: Applied Physics Letter[vol.69, pp.4108 (1996)]
본 발명의 일반적인 목적은, 전술한 문제점들이 해결된 개선되고 유용한 전자 소자, 전류 제어 장치, 연산 장치 및 표시 장치를 제공하는 것이다.
본 발명의 더욱 구체적인 목적은, 고속 응답이 가능한 전자 소자와, 그 전자 소자를 구비한 전류 제어 장치와, 그 전자 소자 또는 전류 제어 장치를 구비한 표시 장치 및 연산 장치를 제공하는 것이다.
본 발명의 일 양태에 따르면, 기판과, 상기 기판의 일부 상에 형성되는 제1 전극층과, 적어도 상기 제1 전극층 상에 형성되는 절연층과, 상기 제1 전극층이 형성되어 있는 영역에 형성된 절연층 상에 형성되는 도전층과, 상기 기판 상의 제1 전극층이 형성되어 있지 않은 한 영역 상에 형성되는 제2 전극층과, 상기 기판 상의 제1 전극층도, 상기 제2 전극층도 형성되어 있지 않은 다른 영역 상에 형성되는 제3 전극층과, 상기 도전층과 상기 제2 전극층의 사이를 덮고 상기 도전층과 상기 제3 전극층의 사이를 덮도록 형성되는 반도체층을 포함하는 전자 소자를 제공한다. 이에, 고속 응답이 가능한 전자 소자를 제공할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자에 있어서, 상기 제2 전극층, 제3 전극층 및 도전층은 동일한 재료로 이루어진다. 이에, 전자 소자를 용이하게 제조할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자에 있어서, 상기 반도체층, 절연층, 제1 전극층, 제2 전극층, 제3 전극층 및 도전층 중 적어도 하나는 코팅에 의해 형성된다. 이에, 제조 비용을 절감할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자에 있어서, 상기 절연층은 디핑법(dipping method)을 이용하여 형성된다. 이에, 막 두께의 불균일성이 적은 절연층을 형성할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자에 있어서, 상기 절연층은, 에너지가 인가될 때 임계 표면 장력이 변하는 절연 재료로 이루어지며, 상기 제2 전극층, 제3 전극층 및 도전층 중 적어도 하나는 코팅에 의해 형성된다. 이에, 절연층 상에 고해상도의 패터닝을 수행할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자에 있어서, 상기 제2 전극층, 제3 전극층 및 도전층 중 적어도 하나는 2종류 이상의 재료로 이루어지고, 상기 2종류 이상의 재료의 구성비는 막 두께 방향으로 변한다. 이에, 제2 전극층, 제3 전극층 및 도전층의 일함수(work function)를 용이하게 제어할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자에 있어서, 상기 제2 전극층, 제3 전극층 및 도전층 중 적어도 한 층의 표면은 전해 도금된다. 이에, 제2 전극층, 제3 전극층 및 도전층 중 적어도 한 층 상에 도전성 재료가 선택적으로 형성되는 전자 소자를 얻을 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자와, 제1 전극층에 전압을 인가하는 제1 전압 제어 장치와, 제2 전극층과 제3 전극층에 전압을 인가하는 제2 전압 제어 장치를 이용하여, 상기 제2 전극층과 제3 전극층 간의 전류를 제어하는 전류 제어 유닛을 포함하는 전류 제어 장치를 제공한다. 이에, 고속 응답이 가능한 전류 제어 장치를 제공할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전류 제어 장치에 있어서, 상기 전류 제어 유닛은 기판 상에 형성된다. 이에, 고속 응답이 가능한 전류 제어 장치를 제공할 수 있다.
본 발명의 다른 양태에 따르면, 전술한 전자 소자 또는 전술한 전류 제어 장치를 구비한 연산 장치를 제공한다. 이에, 고속 응답이 가능한 연산 장치를 제공할 수 있다.
본 발명의 다른 양태에 따르면, 대향으로 배치되는 2개의 기판 중 한 기판 상에 형성된 전극들 간의 전압 변화에 따라 표시하는 표시 장치를 제공하며, 전술한 전류 제어 장치는 화소 스위칭에 이용된다. 이에, 고속 응답이 가능한 표시 장치를 제공할 수 있다.
본 발명의 다른 양태에 따르면, 대향으로 배치되는 2개의 기판 중 한 기판 상에 형성된 전극들 간의 전류 변화에 따라 표시하는 표시 장치를 제공하며, 전술한 전류 제어 장치는 화소 스위칭 또는 화소 구동에 이용된다. 이에, 고속 응답이 가능한 표시 장치를 제공할 수 있다.
본 발명에 따르면, 고속 응답이 가능한 전자 소자, 그 전자 소자를 구비한 전류 제어 장치, 그 전자 소자 또는 전류 제어 장치를 구비한 표시 장치 및 연산 장치를 제공할 수 있다.
본 발명의 다른 목적, 특징 및 이점은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 더욱 분명해 질 것이다.
도 1은 본 발명에 따른 전자 소자 및 전류 제어 장치의 구조예를 도시하는 개략도이다.
도 2는 제1 전극층 및 절연층의 구조예를 도시하는 단면도이다.
도 3은 본 발명에 이용되는 디핑법의 일례를 나타내는 개략도이다.
도 4는 고체의 표면에서 접촉각 θ으로 평형 상태에 있는 액적(droplet)을 나타내는 개략도이다.
도 5는 본 발명에 따른 전자 소자의 제조 방법의 일례를 나타내는 개략도이다.
도 6은 반도체층의 이동도와 절연층의 임계 표면 장력과의 관계를 나타내는 도면이다.
도 7은 재료의 구성비가 막 두께 방향으로 변하는 층을 도시하는 단면도이다.
도 8은 본 발명에 이용된 전해 도금을 나타내는 개략도이다.
도 9는 본 발명에 따른 연산 장치의 구조예를 도시하는 개략도이다.
도 10은 액정 표시 장치의 예를 도시하는 개략도이다.
도 11은 EL 표시 장치에서의 1 화소의 구조예를 도시하는 개략도이다.
도 12는 실시예 1의 정적 특성 평가 결과를 나타내는 도면이다.
도 13은 실시예 1의 동적 특성 평가 결과를 나타내는 도면이다.
도 14는 실시예 2의 정적 특성 평가 결과를 나타내는 도면이다.
도 15는 실시예 3의 정적 특성 평가 결과를 나타내는 도면이다.
도 16은 실시예 3의 정적 특성 평가 결과를 나타내는 도면이다.
도 17은 참고예 1의 도트 이득을 설명하는 도면이다.
도 18은 참고예 2의 도트 이득을 설명하는 도면이다.
도 19는 제1 전극층의 구조예를 도시하는 단면도이다.
도 20은 제1 전극층 및 절연층의 형성 방법을 설명하는 도면이다.
도 21은 트랜지스터의 일반적인 구조를 도시하는 도면이다.
도 22는 SIT 구조를 갖는 능동 소자의 일반적인 구조를 도시하는 도면이다.
이하에 본 발명의 실시형태들을 도면을 참조하여 설명한다.
도 1에 도시하는 바와 같이, 본 발명에 따른 전자 소자는, 기판(1)과, 그 기판(1)의 일부 상에 형성되는 제1 전극층(2)과, 제1 전극층(2) 상에 형성되는 절연층(3)과, 제1 전극층(2)이 형성되어 있는 영역(4)에 형성된 절연층(3) 상에 형성되는 도전층(5)과, 기판(1) 상의 제1 전극층(2)이 형성되어 있지 않은 한 영역 상에 형성되는 제2 전극층(6)과, 기판(1) 상의 제1 전극층(2)도 제2 전극층(6)도 형성되어 있지 않은 다른 영역 상에 형성되는 제3 전극층(7), 및 도전층(5)과 제2 전극층(6)의 사이를 덮고 도전층(5)과 제3 전극층(7)의 사이를 덮도록 형성되는 반도체층(8)을 포함한다. 본 발명에 있어서, 제1 전극층(2)이 형성되어 있는 영역(4)은, 도 1에 도시하는 바와 같이, 제1 전극층(2) 및 그 제1 전극층(2)의 근방을 포함하는 영역을 나타낸다. 기판(1) 상의 제1 전극층(2)이 형성되어 있지 않은 영역은, 기판(1) 상의 제1 전극층(2)이 형성되어 있는 영역(4)[제1 전극층(2)과 그 제1 전극층(2)의 근방을 포함하는 영역]을 제외한 영역을 가리킨다. 이 경우, 도전층(5)은, 제2 전극층(6) 또는 제3 전극층(7)과 접촉하지 않는다. 또한, 도전층(5)과, 제2 전극층(6) 및 제3 전극층(7)과의 거리[채널 길이(9)]는 적어도 제1 전극층(2)의 두께에 의해서 규정된다. 이 때문에, 채널 길이(9)를 용이하게 줄일 수 있다.
도 1에 도시하는 바와 같이, 본 발명에 따른 전류 제어 장치는, 본 발명의 전자 소자와, 제1 전극층(2)에 전압을 인가하는 제1 전압 제어 장치(10)와, 제2 전극층(6)과 제3 전극층(7)에 전압을 인가하는 제2 전압 제어 장치(11)를 이용하여, 제2 전극층(6)과 제3 전극층(7) 간의 전류를 제어하는 전류 제어 유닛을 포함한다. 이 경우, 전류 제어 유닛은 기판(1) 상에 형성되는 것이 바람직하다.
차단 주파수 fc에 관해서, Applied Physics Letter[vol.76, No.14, April 2 (2000), pp.1941-1943]는, 식 (1) fc = μVds/2πL2이 실험치와 양호한 일치 관계를 갖는다고 보고하고 있다. 이 경우, μ는 캐리어 이동도를 나타내고, Vds는 소스-드레인 전압(52)을 나타내며, L은 채널 길이를 나타낸다. 이에 따라, 기생 용량이 무시할 정도로 작은 경우에, 채널 길이를 줄임으로써 고속 응답이 가능하다.
본 발명의 전자 소자에 있어서, 제1 전극층(2)과, 제2 전극층(6) 및 제3 전극층(7)은 서로 겹치지 않도록 자기정렬(self-align)된다. 따라서, 기생 용량을 줄이는 것이 용이하다. 제1 전극층(2)과 도전층(5)의 사이에 기생 용량이 형성될 지라도, 전압이 제1 전극층(2)과, 제2 전극층(6) 및 제3 전극층(7)과의 사이에 인가되어 반도체층(8)을 통해 기생 용량이 충전된다. 이 경우, 반도체층(8)의 저항은, 전류가 ON인 경우에도 배선 저항과 비교하여 매우 높다. 따라서, 외관상 기생 용량이 형성되더라도 제1 전극층(2)에 전압을 인가함으로써, 제1 전극층(2)과 도전층(5) 사이에는 충전이 거의 이루어지지 않는다. 이 때문에, 기생 용량을 실질적으로 저감시키고 고속 응답을 달성하는 것이 가능하다. 또한, 제1 전극층(2)에 인가 될 전압이 고주파인 경우에도, 반도체층(8)의 저항에 의해 게이트 전류가 제2 전극층(6) 및 제3 전극층(7)에 흐르는 일은 거의 없기 때문에, 저소비 전력화를 달성할 수 있다.
도 1에 도시하는 바와 같이, 본 발명에 따른 전류 제어 장치에 있어서, 제1 전압 제어 장치(10)가 제1 전극층(2)에 전압을 인가하는 경우, 제1 전극층(2)과 도전층(5) 사이에, 그리고 도전층(5)과 제3 전극층(7) 사이에 채널이 형성된다. 이 경우, 제2 전압 제어 장치(11)가 제2 전극층(6)과 제3 전극층(7) 사이에 전압을 인가하는 경우, 캐리어는 제2 전극층(6)으로부터 이동하여 반도체층(8)을 통해 도전층(5)에 들어가며, 그 도전층(5)으로부터 반도체층(8)에 주입되어 제3 전극층(7)으로 흐른다.
본 발명에 있어서, 제1 전극층(2), 제2 전극층(6), 제3 전극층(7) 및 도전층(5)은, 크롬(Cr), 탄탈(Ta), 티탄(Ti), 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 니켈(Ni), 금(Au), 팔라듐(Pd), 백금(Pt), 은(Ag), 주석(Sn) 등의 금속과, ITO, IZO 등의 합금과, 폴리아세틸렌계 도전성 고분자, 폴리(p-페닐렌)와 폴리(p-페닐렌) 유도체, 폴리페닐렌 비닐렌과 폴리페닐렌 비닐렌 유도체 등의 폴리페닐렌계 도전성 고분자, 폴리피롤과 폴리피롤 유도체, 폴리티오펜과 폴리티오펜 유도체, 폴리푸란과 폴리푸란 유도체 등의 복소고리계 도전성 고분자와, 폴리아닐린과 폴리아닐린 유도체 등의 이온성 도전성 고분자 등을 포함한 도전성 재료로 이루어질 수 있다. 또한, 이들 금속, 합금, 도전성 고분자를 조합하여 이용할 수도 있다.
또한, 도전성 고분자는, 도펀트를 도핑함으로써 도전율을 높여 이용될 수도 있다. 도펀트로서 이용되기에 바람직한 증기압이 낮은 화합물의 예로는, 폴리술폰산, 폴리스티렌술폰산, 나프탈렌술폰산, 알킬나프탈렌술폰산 등이 있다.
본 발명에 있어서, 제1 전극층(2), 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 체적 고유저항은 대개 1×10-3Ω·cm 이하이며, 바람직하게는 1×10-6Ω·cm 이하이다.
본 발명에 있어서, 반도체층(8)의 재료의 예로는, 플루오렌과 플루오렌 유도체, 플루오레논과 플루오레논 유도체, 폴리(N-비닐카르바졸) 유도체, 폴리글루타민산 γ-카르바조릴 에틸 유도체, 폴리비닐 페난트렌 유도체, 폴리실란 유도체, 옥사졸 유도체, 옥사디아졸 유도체, 이미다졸 유도체, 모노아릴아민과 트리아릴아민 유도체 등의 아릴아민 유도체, 벤지딘 유도체, 디아릴메탄 유도체, 트리아릴메탄 유도체, 스티릴안트라센 유도체, 피라졸린 유도체, 디비닐벤젠 유도체, 히드라존 유도체, 인덴 유도체, 인데논 유도체, 부타디엔 유도체, 피렌-포름알데히드와 폴리비닐피렌 등의 피렌 유도체, α-페닐스틸벤 유도체와 비스스틸벤 유도체 등의 스틸벤 유도체, 에나민 유도체, 폴리알킬 티오펜 등의 티오펜 유도체, 펜타센, 테트라센, 비스아조, 트리스아조계 색소, 폴리아조계 색소, 트리아릴메탄계 색소, 티아진계 색소, 옥사진계 색소, 크산텐계 색소, 시아닌계 색소, 스티릴계 색소, 피릴륨계 색소, 퀴나크리돈계 색소, 인디고계 색소, 페릴렌계 색소, 다환 퀴논계 색소, 비스벤즈이미다졸계 색소, 인단트론계 색소, 스쿠아릴리움계 색소, 안트라퀴논계 색소, 구리 프탈로시아닌와 티타닐 프탈로시아닌 등의 프탈로시아닌계 색소 등의 유기 반도체 재료와, CdS, ZnO, PbTe, PbSnTe, InGaZnO, GaP, GaAIAs, GaN 등의 무기 반도체 재료, 및 폴리실리콘, 비정질 실리콘 등의 실리콘 반도체 재료 등이 있다. 바람직하게는 코팅 가능한 재료 이외의 것을 이용하여 비용을 줄이기 위해 비정질 실리콘을 이용하는 것이 좋다. TFT의 내구성, 동작 안정성의 면에서 비정질 실리콘도 바람직하다.
본 발명에 있어서, 절연층(3)의 재료의 예로는, SiO2, Ta2O5, Al2O3 등의 무기 절연 재료와, 폴리이미드, 스티렌 수지, 폴리에틸렌계 수지, 폴리프로필렌, 염화비닐계 수지, 폴리에스테르 알키드 수지, 폴리아미드, 폴리우레탄, 폴리카보네이트, 폴리아릴레이트, 폴리술폰, 디아릴 프탈레이트 수지, 폴리비닐 브티랄 수지, 폴리에테르 수지, 폴리에스테르 수지, 아크릴 수지, 실리콘 수지, 에폭시 수지, 페놀 수지, 요소 수지, 멜라민 수지, PFA, PTFE, PVDF 등의 불소계 수지, 파릴렌 수지, 에폭시 아크릴레이트, 우레탄-아크릴레이트 등의 광경화성 수지, 풀루란, 셀룰로오스 등의 다당류 및 그 유도체 등의 유기 절연 재료가 있다.
본 발명에 있어서, 절연층(3)의 체적 고유저항은 1×1013Ω·cm 이상인 것이 바람직하고, 1×1014Ω·cm 이상이면 더욱 바람직하다.
본 발명에 있어서, 절연층(3)은, 열산화법과, 양극 산화법과, 증착, 스패터링(spattering), CVD 등의 진공 성막 공정과, 철판(relief printing plate)을 이용하는 인쇄법, 플렉소(flexographic) 인쇄, 공판(stencil printing plate)을 이용하 는 인쇄법, 스크린 인쇄, 평판(planographic plate)을 이용하는 인쇄법, 오프셋 인쇄, 요판(intaglio plate)을 이용하는 인쇄법, 그라비어(gravure) 인쇄, 스핀 코트법, 디핑법, 스프레이 코트법, 잉크젯법 등을 이용한 인쇄법을 이용하여 형성될 수 있다. 바람직하게는 제1 전극층(2)을 형성하는 재료의 산화물을 절연 재료로서 이용하는 경우 처리 장치의 간소함을 위해서 양극 산화법을 이용하는 것이 좋다.
본 발명에 있어서, 기판(1)의 재료의 예로는, 유리, 표면이 전술한 절연 재료로 코팅된 금속 재료, 막으로서 형성된 전술한 유기 절연 재료 등을 이용할 수 있다.
본 발명에 있어서, 제1 전극층(2)이 형성되어 있는 영역(4)에 대하여, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 위치를 명확하게 결정할 수 있다. 이에, 정렬이 용이하고, 제조 비용을 절감할 수 있다. 또한, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)은, 개별 공정을 통해 형성될 수도 있고 동시에 형성될 수도 있다. 또한, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)을 형성한 후에 도전성 재료가 채널부에 부착되어 있는 경우, 이들 층을 도전성 재료를 용해시키는 액체에 침지할 수 있다.
본 발명에 있어서, 제1 전극층(2)과 절연층(3)은, 기판(1) 표면에 대하여, 60° 이상의 각을 형성하는 볼록부를 갖는 것이 바람직하다. 더욱 바람직하게는 이 각은 80° 이상인 것이 좋고, 특히 90° 이상인 것이 바람직하다. 이에 따라, 제2 전극층(6) 및 제3 전극층(7)과, 도전층(5)과의 거리[채널 길이(9)]를 용이하게 규정할 수 있다. 도 2의 (a)는 제1 전극층(2)과 절연층(3)이 기판 표면에 대하여 90 °의 각을 형성하는 볼록부를 갖는 것을 나타내고 있다. 또한, 도 2의 (b)에 도시하는 바와 같이, 절연층(3)의 일부가 기판(1) 표면에 대하여 90°의 각을 형성하는 볼록부를 가질 수 있다. 또한, 도 2의 (c)는 제1 전극층(2)과 절연층(3)이 기판(1) 표면에 대하여, 90°보다 큰 각을 형성하는 볼록부를 갖는 것을 나타내고 있다.
또한, 도 19에 도시하는 바와 같이, 제1 전극층(2)은 오버행 구조(overhang structure)를 가질 수 있다. 이 경우, 도 20에 도시한 바와 같이, 제1 전극층(2)은, 도전성 재료 B(42)와 도전성 재료 A(43)를 순차 적층한 다음 에칭함으로써 형성될 수 있다. 또한, 절연층(3)은, CVD법[도 20의 (a) 참조], 양극 산화법 또는 열산화법[도 20의 (b) 참조)을 이용하여, 적어도 제1 전극층(2) 상에 형성될 수 있다. 에칭 공정의 구체예에 대해서는 후술한다. 먼저, 도전성 재료 A(43) 상에 패터닝을 수행하여 레지스트가 형성되고 그 결과 형성된 것을, 도전성 재료 A(43)를 용해시키는 액체에 침지하여, 도전성 재료 A(43)를 패터닝한다. 이어서, 얻어진 것을 도전성 재료 B(42)를 용해시키는 액체에 침지하여, 도전성 재료 B(42)를 패터닝한다. 이 때, 도전성 재료 B(42)를 오버에칭하여 오버행 구조를 형성한다.
본 발명에 따른 전자 소자에 있어서, 바람직하게는 제2 전극층(6), 제3 전극층(7) 및 도전층(5)이 동일한 재료로 이루어지는 것이 좋다. 이에 따라, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)을 동시에 형성할 수 있으므로, 전자 소자를 용이하게 제조할 수 있다.
본 발명에 있어서, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)은, 증착, 스패터링, CVD 등의 진공 성막 공정과, 철판을 이용하는 인쇄법, 플렉소 인쇄, 공판 을 이용하는 인쇄법, 스크린 인쇄, 평판을 이용하는 인쇄법, 오프셋 인쇄, 요판을 이용하는 인쇄법, 그라비어 인쇄 등의 인쇄 공정에 의해 형성될 수 있다. 더 큰 면적을 갖고 형성 효율을 향상시키는 것이 용이하기 때문에, 플렉소 인쇄, 스크린 인쇄, 오프셋 인쇄, 그라비어 인쇄 등을 이용하는 것이 바람직하다.
본 발명에 따른 전자 소자에 있어서, 반도체층(8), 절연층(3), 제1 전극층(2), 제2 전극층(6), 제3 전극층(7) 및 도전층(5) 중 적어도 한 층은 코팅 가능한 재료로 이루어지는 것이 바람직하다. 이에 따라, 인쇄 공정을 이용하여 전극 소자를 제조할 수 있으며, 스패터링 등의 진공 성막 공정을 이용하는 경우와 비교해서 제조 비용을 절감할 수 있다. 인쇄 공정의 예로는, 철판을 이용하는 인쇄법, 플렉소 인쇄, 공판을 이용하는 인쇄법, 스크린 인쇄, 평판을 이용하는 인쇄법, 오프셋 인쇄, 요판을 이용하는 인쇄법, 그라비어 인쇄, 스핀 코트법, 디핑법, 스프레이 코트법, 잉크젯법 등이 있다. 더 큰 면적을 가질 수 있고 형성 효율을 향상시키는 것이 용이하기 때문에, 플렉소 인쇄, 스크린 인쇄, 오프셋 인쇄, 그라비어 인쇄 등의 유판 인쇄법(plate printing method)을 이용하는 것이 바람직하다.
본 발명에 있어서, 제1 전극층(2), 제2 전극층(6), 제3 전극층(7)　및 도전층(5)에 대한 코팅액의 예로는, Ag, Au 등의 나노입자가 용매중에 분산되어 있는 금속 나노입자 분산액과, 폴리아세틸렌계 도전성 고분자, 폴리(p-페닐렌)과 폴리(p-페닐렌) 유도체, 폴리페닐렌 비닐렌과 폴리페닐렌 비닐렌 유도체 등의 폴리페닐렌계 도전성 고분자와, 폴리피롤과 폴리피롤 유도체, 폴리티오펜과 폴리티오펜 유도체, 폴리푸란과 폴리푸란 유도체 등의 복소고리계 도전성 고분자와, 폴리아닐 린과 폴리아닐린 유도체 등의 이온성 도전성 고분자 중 적어도 하나가 용매중에 분산 또는 용해되어 있는 용액 또는 분산액이 있다. 또한, 도전성 고분자는, 도펀트를 도핑함으로써 도전율을 높게 하여 이용될 수 있다. 도펀트로서 이용되기에 바람직한 증기압이 낮은 화합물의 예로는, 폴리술폰산, 폴리스티렌술폰산, 나프탈렌술폰산, 알킬나프탈렌술폰산 등이 있다.
본 발명에 있어서, 반도체층(8)에 대한 코팅액의 예로는, 플루오렌과 플루오렌 유도체, 플루오레논과 플루오레논 유도체, 폴리(N-비닐카르바졸) 유도체, 폴리글루타민산 γ-카르바졸릴 에틸 유도체, 폴리비닐 페난트렌 유도체, 폴리실란 유도체, 옥사졸 유도체, 옥사디아졸 유도체, 이미다졸 유도체, 모노아릴아민과 트리아릴아민 유도체 등의 아릴아민 유도체, 벤지딘 유도체, 디아릴메탄 유도체, 트리아릴메탄 유도체, 스티릴안트라센 유도체, 피라졸린 유도체, 디비닐벤젠 유도체, 히드라존 유도체, 인덴 유도체, 인데논 유도체, 부타디엔 유도체, 피렌-포름알데히드와 폴리비닐피렌 등의 피렌 유도체와, α-페닐스틸벤 유도체와 비스스틸벤 유도체 등의 스틸벤 유도체, 에나민 유도체, 폴리알킬 티오펜 등의 티오펜 유도체, 펜타센, 테트라센, 비스아조계 색소, 트리스아조계 색소, 폴리아조계색소, 트라아릴메탄계 색소, 티아진계 색소, 옥사진계 색소, 크산텐계 색소, 시아닌계 색소, 스티릴계 색소, 피릴륨계 색소, 퀴나크리돈계 색소, 인디고계 색소, 페리렌계 색소, 다환 퀴논계 색소, 비스벤즈이미다졸계 색소, 인단트론계 색소, 스쿠아릴리움계 색소, 안트라퀴논계 색소, 구리 프탈로시아닌과 티타닐 프탈로시아닌 등의 프탈로시아닌계 색소 등의 유기 반도체 재료 중 적어도 하나가 분산되어 있는 용액, 또는 반도 체 재료과 절연 재료가 용해되어 있는 용액중에 유기 반도체 재료를 분산시킨 분산액이 있다.
본 발명에 있어서, 절연층(3)에 대한 코팅액의 예로는, 폴리이미드 수지, 스티렌 수지, 폴리에틸렌계 수지, 폴리프로필렌, 염화비닐계 수지, 폴리에스테르 알키드 수지, 폴리아미드, 폴리우레탄, 폴리카보네이트, 폴리아릴레이트, 폴리술폰, 디아릴 프탈레이트 수지, 폴리비닐 브티랄, 폴리에테르 수지, 폴리에스테르 수지, 아크릴 수지, 실리콘 수지, 에폭시 수지, 페놀 수지, 요소 수지, 멜라닌 수지, PFA, PTFE 및 PVDF 등의 불소계 수지, 파릴렌 수지, 에폭시 아크릴레이트와 우레탄-아크릴레이트 등의 광경화성 수지, 풀루란과 셀룰로오스 등의 다당류, 및 그 유도체 등이 분산되어 있는 용액, 또는 절연 재료가 용해되어 있는 용액에 유기 절연 재료를 분산시킨 분산액이 있다.
또한, 본 발명에 있어서, 코팅을 통해, 금속 산화물겔막을 형성하여, 그 금속 산화물겔막을 열처리함으로써, 무기 절연 재료로 이루어진 절연층(3)을 형성할 수 있다. 금속 산화물겔막은 일반식:
M(OR)n 또는 MR(OR')n-1
으로 표현되는 금속 알콕시드를 가수분해함으로써 형성될 수 있다.
금속 알콕시드는 가수분해성 알콕시드를 포함한다면 특정되지 않는다. 일반식에서, M은 적어도 2가의 금속을 나타내고, R과 R'은 각각 알킬기와 페닐기를 나타낸다. 한 종류의 금속 알콕시드를 개별적으로 이용하거나 2종류의 금속 알콕시드 를 혼합하여 이용할 수도 있다. 이 경우, 금속 M은 주기표의 IIIb족 또는 IV족에 속하는 것이 바람직하다. IIIb족 금속의 예로는 Al 등이 있고, IV족 금속의 예로는 Ti, IVa족에는 Zr, IVb족에는 Si 등이 있다.
본 발명에 있어서, 절연층(3)의 임계 표면 장력은 40mN/m 이하인 것이 바람직하다. 이에 따라, 반도체층(8)의 이동도를 높일 수 있다.
제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 임계 표면 장력은 절연층(3)의 임계 표면 장력과의 차가 작은 것이 바람직하다. 더욱 바람직하게는 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 임계 표면 장력이 절연층(3)의 임계 표면 장력과 동일한 것이 좋다. 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 임계 표면 장력과 절연층(3)의 임계 표면 장력과의 차가 클 때, 그 위에 형성되는 반도체층이 균질한 박막이 되기 어려운 경우도 있다.
바람직하게는, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 임계 표면 장력은, 절연층(3)에서와 같이, 40mN/m 이하인 것이 좋다. 이를 위해, 예컨대 일본 특허 공개 제2005-534190호 공보에 개시되어 있는 SAM 형성 분자종을 이용하여, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)에 대해 표면 처리를 수행할 수 있으며, 이 SAM 형성 분자종은 적어도 그 말단에 소수성 관능기를 갖는다.
또한, 일본 특허 공개 제2005-534190호 공보에 개시되어 있는 SAM 형성 분자종을 이용하여 절연층(3)에 대해 표면 처리를 수행하는 것도 가능하다. 이에 따라, 반도체층(8)의 이동도와 FET 동작시의 임계 전압을 제어할 수 있다.
본 발명에 있어서, 바람직하게는 디핑법을 이용하여 절연층(3)이 형성되는 것이 좋다. 이에 따라, 매우 간단한 방법으로, 막 두께의 불균일성이 적은 절연층(3)을 형성하는 것이 가능하다.
도 3은 본 발명에 이용된 디핑법의 일례를 나타낸다. 이 경우에 있어서, 제1 전극층(2)이 형성 및 배열되어 있는 기판(1)을, 절연 재료가 용해되어 있는 코팅액(14)으로 디핑법을 이용하여 코팅한다. 도 3에 도시하는 바와 같이, 디핑법을 이용하면, 기판(1)을 코팅액(14)에 침지할 때에, 코팅액(14)이 제1 전극층(2)의 표면과 균일하게 접촉하게 된다. 이 경우, 도 3의 (b)에 나타내는 방향으로 기판(1)을 들어 올림으로써, 제1 채널(12)과 제2 채널(13)에 해당하는, 제1 전극층(2)의 측벽(15) 상에 절연층(3)을 보다 균일하게 형성할 수 있다(도 1 참조).
본 발명에 있어서, 절연층(3)은, 에너지가 인가될 때, 적어도, 임계 표면 장력이 높은 고표면 에너지 영역(18) 및 임계 표면 장력이 낮은 저표면 에너지 영역의 2개의 영역이 되는 절연 재료로 이루어진다. 제2 전극층(6), 제3 전극층(7) 및 도전층(5) 중 적어도 하나는 코팅 가능한 재료로 이루어지는 것이 바람직하다. 이에 따라, 절연층(3) 상에 고해상도의 패터닝을 수행하는 것이 가능하다. 도전성 재료를 함유하는 액체(19)를, 고표면 에너지 영역(18)과 저표면 에너지 영역에서의 패턴 형상에 따라, 확실하게 부착시키기 위해서, 2개의 영역 간의 표면 에너지 차는 10mN/m 이상인 것이 바람직하다.
본 발명에 있어서, 임계 표면 장력은 아래와 같이 정의된다. 도 4는 접촉각 θ으로 고체(16)의 표면에서 평형 상태에 있는 액적(17)을 도시하고 있다. 이것은 영(Young)의 식으로 표현된다.
γS=γSL+γLcosθ
이 식에서, γS는 고체의 표면 장력을 나타내고, γSL은 고체(16)와 액적(17)의 계면 장력을 나타내며, γL은 액적(17)의 표면 장력을 나타낸다. 표면 장력은 표면 에너지와 실제 같은 의미이며 같은 값을 갖는다. cosθ=1일 때, θ=0°이고 고체(16)의 표면은 액적(17)으로 완전히 젖는다. 이 경우, γL의 값은 γS-γSL이며, 이것을 그 고체(16)의 임계 표면 장력 γC이라고 부른다. γC는 표면 장력을 알고 있는 몇 종류의 액체를 이용하여, 액적(17)의 표면 장력과 접촉각과의 관계를 플롯하여(Zisman 플롯), θ=0°(cosθ=1)이 되는 표면 장력을 구함으로써 γC를 나타낸다. γC가 크면 고체(16) 표면은 액체로 쉽게 젖고(친액성), γC가 작으면 고체(16) 표면은 액체로 쉽게 젖지 않는다(소액성).
도 5는 본 발명에 따른 전자 소자를 제조하는 방법의 일례를 나타내고 있다. 이 경우, 저표면 에너지 영역을 갖는 절연층(3)의 표면 상에 에너지를 인가하여 국소적으로 고표면 에너지 영역(18)을 갖는다. 그리고, 잉크젯법을 이용하여, 도전성 재료를 함유하는 액체(19)를 잉크젯 노즐(20)로부터 고표면 에너지 영역에 코팅한다. 이 때, 제1 전극층(2)의 측면부에 에너지가 용이하게 인가되지 않고 그 측면부가 저표면 에너지 영역이 되어 도전성 재료가 부착되기 어렵다. 이에 따라, 제1 전극층(2)의 막 두께를 이용하여, 제2 전극층(6)과 도전층(5) 간의 거리와, 제3 전극층(7)과 도전층(5) 간의 거리를 제어할 수 있다.
또한, 본 발명에 있어서, 저표면 에너지 영역의 임계 표면 장력은 40mN/m 이하인 것이 바람직하다. 이에 따라, 반도체층(8)의 이동도를 높일 수 있다. 또한, 저표면 에너지 영역이 충분히 소액성이므로, 절연층(3) 상에 바람직한 패터닝을 수행할 수 있다.
도 6은 반도체층(8)의 이동도와 절연층(3)의 임계 표면 장력과의 관계를 나타내고 있다. 도 6에 나타내는 플롯은, 이하의 구조식 (1)으로 표현되는 유기 반도체 재료 및 도 6에 나타내는 절연 재료 A∼F를 이용하여, 도 21의 (a)에 도시하는 트랜지스터를 마련하고, 반도체층(8)의 이동도와 절연층(3)의 임계 표면 장력을 측정함으로써 얻어진 것이다. 도 6으로부터, 반도체층(8)의 이동도는 임계 표면 장력이 40mN/m 이하일 때 상승한다.
구조식 (1)
Figure 112008053299178-pct00001
본 발명에 있어서, 절연층(3)은 적어도 제1 재료(21)와 제2 재료(22)로 이루어지는데, 제1 재료(21)는 제2 재료(22)와 비교해서 에너지 인가시에 임계 표면 장력의 변화가 더 크고, 제2 재료(22)는 임계 표면 장력을 변화시키는 것 이외의 기 능을 갖는다. 이에 따라, 임계 표면 장력을 변화시키는 기능을 확실하게 발현할 수 있다. 즉, 에너지 인가시 형성되는 고표면 에너지 영역(18)과 저표면 에너지 영역 간의 임계 표면 장력차를 크게 하고, 절연층(3) 상에 고해상도의 패터닝을 수행하는 것이 가능하다. 또한, 절연층(3)은 막 두께 방향으로 재료의 구성비의 분포를 갖고, 그 절연층(3)의 표면에서의 제1 재료(21)의 농도가 제2 재료(22)의 농도보다 높은 것이 바람직하다. 더욱 바람직하게는 그 표면에서의 제1 재료(22)의 농도가 100%인 것이 좋다. 또한, 제2 재료(22)의 체적 고유저항이 1×1013Ω·cm 이상인 것이 바람직하다.
도 7은 재료의 구성비가 막 두께 방향으로 변하는 층을 나타내고 있다. 제2 재료(22)로 이루어지는 층과, 제1 재료(21)로 이루어지는 층을 기판(1) 상에 순차 형성함으로써, 도 7의 (a)의 구조를 마련할 수 있다. 마련 방법의 예로는, 진공 증착 등의 진공 공정과, 용매를 이용한 코팅 공정이 있다. 제1 재료(21)와 제2 재료(22)를 혼합한 용액을 기판(1)에 코팅하고 그 기판(1)을 건조함으로써 도 7(b)의 구조를 마련할 수 있다. 이것은, 예컨대 제1 재료(21)의 극성이 제2 재료(22)의 극성보다 작은 경우 또는 제1 재료(21)의 분자량이 제2 재료(22)의 분자량보다 적은 경우에, 건조시 용매가 증발하는 동안에 제1 재료(21)가 층의 표면으로 이동할 가능성이 있기 때문이다. 코팅 공정을 이용할 때, 제1 재료(21)로 이루어진 층과, 제2 재료(22)로 이루어지는 층은 계면과 명확히 분리되지 않는 경우가 많다. 그러나, 제1 재료(21)의 농도가 제2 재료(22)의 농도보다 높다면, 코팅 공정을 본 발명에 적용할 수 있다. 또한, 도 7의 (a) 내지 (e)의 구조는 막 두께 방향으로 제1 재료(21)와 제2 재료(22)가 미리 결정된 농도 분포로 혼합되어 있는 상태를 나타내고 있다.
3종류 이상의 재료로 구성된 절연층(3)은 3층 이상의 적층 구조를 가질 수 있고, 막 두께 방향으로 3종류 이상의 재료가 미리 정해진 농도 분포로 혼합될 수 있다.
본 발명에 있어서, 바람직하게는 절연층(3)은 폴리이미드 재료를 함유하고, 제1 재료(21)는 측쇄에 소수성기를 갖는 폴리이미드 재료를 더 포함하는 것이 바람직하다. 폴리이미드 재료는, 내용제성 및 내열성이 우수하기 때문에, 제1 재료(21) 상에 반도체층(8)을 형성할 때에, 용매에 의한 팽윤이나 소성시의 온도 변화로 인한 크랙(crack)의 발생을 줄일 수 있다. 따라서, 신뢰성이 높은 전자 소자를 제조할 수 있다.
측쇄에 소수성기를 갖는 폴리이미드 재료의 예로는, 일본 특허 공개 제2002-162630호 공보, 일본 특허 공개 제2003-96034호 공보, 일본 특허 공개 제2003-267982호 공보 등에 개시되어 있는 재료가 있다. 또한, 소수성기의 주요 체인 골격을 구성하는 테트라카르복실산 이무수물(dianhydride)에 관해서는, 지방족계 재료, 지환식 재료, 방향족계 재료 등의 다양한 재료를 이용할 수 있다. 구체적인 예로서는, 피로멜리틱 이무수물, 시클로부탄테트라카르복실산 이무수물, 부탄테트라카르복실산 이무수물 등이 있다. 전술한 재료 외에도, 일본 특허 공개 평11-193345호 공보, 일본 특허 공개 평11-193346호 공보, 일본 특허 공개 평11-193347호 공보 등 에 개시되어 있는 재료를 이용할 수 있다.
본 발명에 있어서, 임계 표면 장력을 변화시킬 때에 이용되는 에너지는 자외선인 것이 바람직하다. 이에 따라, 대기에서 조작할 수 있고, 높은 해상도를 얻을 수 있어 절연층(3)의 손상을 줄일 수 있다.
본 발명에 있어서, 제2 전극층(6), 제3 전극층(7) 및 도전층(5) 중 적어도 하나는 2종류 이상의 재료로 이루어지고, 그 2종류 이상의 재료의 구성비는 막 두께 방향으로 변하는 것이 바람직하다. 이에 따라, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 일함수(work function)를 용이하게 제어할 수 있다. 제2 전극층(6), 제3 전극층(7) 및 도전층(5)이 제1 재료(21)와 제2 재료(22)로 이루어지는 경우, 도 7에 도시하는 층을 얻게 된다.
반도체층(8)과, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)이 접촉하게 되는 영역에서는 반도체 재료와 도전성 재료의 일함수가 일치해야 한다. 특히, n형 반도체 재료와 p형 반도체 재료가 단일 기판 상에 동시에 존재할 때, 이하와 같은 문제가 발생하는 경우도 있다. 다시 말해, n형 반도체 재료를 이용하는 경우, 도전성 재료의 일함수가 반도체 재료의 일함수보다 크면, 도전성 재료로부터 반도체 재료에의 캐리어의 주입이 방해된다. 반대로, p형 반도체 재료를 이용하는 경우, 도전성 재료의 일함수가 반도체 재료의 일함수보다 작은 경우, 도전성 재료로부터 반도체 재료에의 캐리어의 주입이 방해된다. 따라서, 캐리어의 주입을 방해하지 않도록 하기 위해서는, 2종류 이상의 도전성 재료를 이용해야 한다. p형 반도체 재료에의 캐리어의 주입을 방해하지 않도록 하기 위해서, p형 반도체 재료보다 일함수가 큰 도전성 재료를 이용하여, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)을 형성한 다음, n형 반도체 재료보다 일함수가 작은 도전성 재료를 그 n형 반도체 재료와 접촉하는 영역 상에 적층하는 것이 바람직하다.
본 발명에 있어서, p형 반도체 재료를 이용하여 반도체층(8)을 형성하는 경우, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 표면들은 Ag, Au, Pt 등의 일함수가 큰 도전성 재료로 형성되는 것이 바람직하다. 또한, n형 반도체 재료를 이용하여 반도체층(8)을 형성하는 경우, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)의 표면들은 Mg, Al, Cr 등의 일함수가 작은 도전성 재료로 형성되는 것이 바람직하다.
본 발명에 있어서, 제2 전극층(6), 제3 전극층(7) 및 도전층(5) 중 적어도 한 층의 표면은 전해 도금되는 것이 바람직하다. 전해 도금을 이용하여, 전압이 인가되는 영역 상에 선택적으로 도전성 재료를 형성할 수 있다. 따라서, 기판(1)이 신축되는 경우라도, 정밀도가 높은 위치 결정 공정이 필요 없기 때문에, 매우 간소한 공정을 채용할 수 있다. 예컨대, Au 박막을 형성한 후에, 원하는 위치에 Cr 박막을 적층하는 경우에, 도 8에 나타낸 방법을 이용할 수 있다. 이 방법은, 4개의 전자 소자를 배치 및 배열하고 각 전자 소자를 배선하는 경우의 제조 방법이다. 먼저, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)은 Au 나노입자 분산액을 이용하여 잉크젯법으로 패터닝된다[도 8의 (a) 참조]. 다음에, Au보다 일함수가 낮은 층이 형성되어야 하는 부분만 캐소드에 접속하고, 기판(1)을 도금욕(23)의 Cr 전해 도금액(24)에 침지시켜, 원하는 부분에만 Cr 박막을 적층 형성한다[도 8의 (b) 참조]. 또한, Ag 나노입자 분산액을 이용하여 잉크젯법으로 패터닝하여 전자 소자들 사이에 배선 전극(25)을 형성한다[도 8의 (c)참조].
또한, 본 발명의 연산 장치는, 본 발명의 전자 소자 또는 전류 제어 장치를 갖는다. 따라서, 고속 응답이 가능한 연산 장치를 저비용으로 제조할 수 있다.
도 9는 본 발명에 따른 연산 장치의 구조예를 도시한다. P-ch 및 N-ch는 각각 정공 수송 재료를 이용한 트랜지스터 및 전자 수송 재료를 이용한 트랜지스터를 나타내고 있다. 이 경우, Vin에 +5V를 인가하면, N-ch는 ON이고, P-ch는 OFF이며, Vout는 0V이다. 또한, Vin이 0V인 경우, N-ch는 OFF이고, Vdd는 +5V이므로, P-ch의 게이트 전극 및 소스 전극 간의 전위차는 5V이고, Vout에서 15V가 출력된다. 이런 식으로, Vin과 Vout 간에 전위가 반전되기 때문에, 도 9의 회로는 인버터 회로로서 이용할 수 있다. 또한, 인버터 회로를 AND 회로, NAND 회로, NOR 회로 등의 연산 회로와 조합하여 제어 장치를 제조하는 것도 가능하다.
본 발명에 따른 표시 장치의 제1 실시형태는, 대향으로 배치되는 2개의 기판 중 한 기판 상에 형성된 전극들 간의 전압 변화에 기초하여 표시하며, 본 발명에 따른 전자 소자 또는 전류 제어 장치는 화소 스위칭에 이용된다. 따라서, 고속 응답이 가능한 표시 장치를 저비용으로 제조할 수 있다. 이러한 표시 장치의 예로서는, 액정 표시 장치, 전기영동(electrophoretic) 표시 장치, 플라즈마 표시 장치 등이 있다.
도 10은 능동 소자(30)를 포함하는 액정 표시 장치의 구성예를 도시한다. 계 조 신호선(26)으로부터 각각의 화소의 계조에 따라서 전압이 인가된다. 주사선(27)으로부터, 1 라인마다 ON/OFF 신호 전압이 순차 인가된다. 단일 화면의 주사가 종료된 후에, 다음 화면의 주사가 시작된다. 동화상이 지원된다면, 이 간격은 50Hz 이상(1/50초 이하)인 것이 바람직하다. 커패시터(28)는 소정 화면으로부터 다음 화면의 주사로 이동하는 시간 동안 계조 신호의 전압을 충전하여 액정 셀(29)에 전압을 인가하는 기능을 갖는다.
본 발명에 따른 표시 장치의 제2 실시형태는, 대향으로 설치되는 2개의 기판 중 한 기판 상에 형성된 전극들 간의 전류를 이용하여 표시하며, 본 발명에 따른 전자 소자 또는 전류 제어 장치는 화소 스위칭 또는 화소 구동에 이용된다. 따라서, 고속 응답이 가능한 표시 장치를 저비용으로 제조할 수 있다. 이러한 표시 장치의 예로는, EL 표시 장치, 전기변색(electrochromic) 표시 장치, 전착(electrodeposition) 표시 장치 등이 있다.
도 11은 EL 표시 장치의 1 화소의 구성예를 도시한다. 주사선(27)으로부터 화소 스위칭용 TFT(31)에 전압이 인가될 때, 커패시터에 전하가 충전되고, 화소 구동용 TFT(33)의 제1 전극(G)에 전압이 인가되며, 전류 공급선(34)으로부터 전류가 EL 소자(35)에 공급되어 EL 소자(35)가 발광한다. 커패시터는 소정의 화면으로부터 다음 화면의 주사로 이동하는 시간 동안 전하가 충전되어, 화소 구동용 TFT(33)는 ON되고, EL 소자(35)는 계속 발광한다.
(실시예 1)
도 1에 도시한 바와 같은 구성을 갖는 전자 소자를 제조한다. 구체적으로는, 습식 에칭을 통해 폭 50㎛으로 패터닝하여, Al로 이루어진 제1 전극층(2)을 유리 기판 상에 형성한다. 그 다음, 파릴렌 C로 이루어지는 절연층(3)을, CVD를 통해 막 두께 400nm으로 형성한다. 다음에, Au로 이루어지는 제2 전극층(6), Au로 이루어지는 제3 전극층(7) 및 Au로 이루어지는 도전층(5)을 증착을 통해 형성한다. 또한, 구조식 (1)로 표현되는 유기 반도체 재료(이동도: 1.2×10-3cm2/V·s)로 이루어진 반도체층(8)을 형성한다. 얻어진 전자 소자의 채널 길이[제1 채널(12)과 제2 채널(13)의 총 길이]는 1.9㎛이다.
제1 전압 제어 장치(10)의 전압 Vg이 +8∼-16V, 제2 전압 제어 장치(11)의 전압 Vds이 -16V라는 가정하에, 제1 전압 제어 장치(10)와 제2 전압 제어 장치(11)의 각 전압을 인가할 때 흐르는 전류 Ids를 측정하여 정적 특성을 평가한다. 도 12는 평가 결과를 나타낸다. 이 도면으로부터, Vg=Vds=-16V일 때 Ids가 3.77×10-6A이고, Vg가 +8∼-16V 범위에 있을 때, ON/OFF 비를 4자리수 정도로 얻게 되는 것을 알 수 있다.
Vg가 +6∼-10V(사인파) 범위에 있고, Vds가 -8V이며, 제1 전압 제어 장치(10)의 주파수가 0.5∼50kHz 범위에 있는 것으로 하고, 각 전압을 인가할 때 흐르는 전류 Ids를 측정하여 동적 특성을 평가한다. 또한, 주파수가 0.5kHz일 때 구한 이득을 1로 하여, 그 이득이 -3db가 될　때의 주파수를 차단 주파수로 한다. 도 13은 평가 결과를 나타낸다. 이 도면으로부터, 25kHz 이상의 차단 주파수를 얻음을 알 수 있다. 본 평가에 있어서 각 파라미터로부터 계산되는 차단 주파수 fc는, 게이트 전극[제1 전극층(2)]이 다른 전극들과 겹치지 않는다고 가정할 때 전술한 식 (1): fc=μVds/2πL2로부터 약 40kHz일 것으로 추정된다. 따라서, 실제 장치에 있어서 도전층(5)과 제1 전극층(2)은 50㎛만큼 겹치더라도, 제1 전극층(2)과 다른 전극층이 겹치지 않는 경우에 근접한 차단 주파수 fc의 값을 얻을 수 있다. 또한, 전극층이 겹치는 경우의 차단 주파수 fc는 식: fc=μVds/2πL(D+L)로 표현되는데, 여기서 D는 겹쳐진 폭을 나타낸다. D가 커질수록 기생 용량도 커지게 된다.
(실시예 2)
절연층(3)을 폴리이미드 재료 X491(Chisso사)로 구성하고, 도 5의 공정을 이용하여 제2 전극층(6), 제3 전극층(7) 및 도전층(5)을 형성한 점 외에, 실시예 1과 같은 방식으로 전자 소자를 제조한다.
이하에서는, 전술한 공정을 상세히 설명한다. 제2 전극층(6), 제3 전극층(7) 및 도전층(5)에 해당하는 형상을 갖는 노광 마스크를 이용하여, 파장 250nm에서의 조사 에너지가 9J/cm2인 자외선을 절연층(3)에 조사한다. 다음에, 나노입자 분산액(Sumitomo Electric Industries사)을 이용하여, Ag로 이루어지는 제2 전극층(6), Ag으로 이루어지는 제3 전극층(7) 및 Ag로 이루어지는 도전층(5)을 형성한다. 이어서, 시판되는 Ag 부식액에 침지하여 에칭한다. 얻어진 전자 소자의 채널 길이[제1 채널(12)과 제2 채널(13)의 총 길이]는 2.7㎛이다.
실시예 l과 같은 방식으로 정적 특성을 평가한다. 도 14는 평가 결과를 나타낸다.
(실시예 3)
도 1에 도시한 바와 같은 구성을 갖는 전자 소자를 제조한다. 구체적으로는, 습식 에칭을 통해 폭 9㎛으로 패터닝하여, Al로 이루어진 제1 전극층(2)을 유리 기판 상에 형성한다. 그런 다음, 파릴렌 C로 이루어지는 절연층(3)을 CVD를 통해 막 두께 370nm로 형성한다. 다음에, Au로 이루어지는 제2 전극층(6), Au로 이루어지는 제3 전극층(7) 및 Au로 이루어지는 도전층(5)을 증착을 통해 형성한다. 또한, 펜타센(이동도: 4.5×10-2cm2/V·s)으로 이루어진 반도체층(8)을 형성한다. 얻어진 전자 소자의 채널 길이[제1 채널(12)과 제2 채널(13)의 총 길이]는 2.95㎛이다.
제1 전압 제어 장치(10)의 전압 Vg이 +6∼-16V의 범위에 있고 제2 전압 제어 장치(11)의 전압 Vds가 -16V라는 가정하에, 제1 전압 제어 장치(10)와 제2 전압 제어 장치(11)의 각 전압을 인가할 때 흐르는 전류 Ids를 측정하여 정적 특성을 평가한다. 도 15는 평가 결과를 나타낸다. 이 도면으로부터, Vg=Vds=-16V일 때 Ids가 5.68×10-5A이고, Vg가 +6∼-16V의 범위에 있을 때 ON/OFF 비를 4자리수의 정도로 얻게 되는 것을 알 수 있다.
Vg가 -8∼-14V(사인파)의 범위에 있고, Vds가 -15V이며, 제1 전압 제어 장치(10)의 주파수가 1∼800kHz의 범위에 있는 것으로 하고, 각 전압을 인가할 때 흐르는 전류 Ids를 측정하여 동적 특성을 평가한다. 또한, 주파수가 1kHz일 때 구한 이득을 1로 하여 그 이득이 -3db인 경우의 주파수를 차단 주파수로 한다. 도 16은 평가 결과를 나타낸다. 이 도면으로부터, 700kHz 이상의 차단 주파수가 얻어짐을 알 수 있다.
(참고예 1)
실시예 2의 노광 마스크와 실질적으로 같은 패턴을 갖는 인쇄판을 이용하여, 스크린 인쇄법으로 제2 전극층(6), 제3 전극층(7) 및 도전층(5)을 형성한 점 외에는 실시예 2와 같은 방식으로 전자 소자를 제조한다. Ag로 이루어진 층을 형성한 후의 패턴(37)의 형상과, 노광 마스크의 패턴(38)을 비교하여, 광학 현미경으로 도트 이득(39)(도 17 참조)을 측정한 결과 최대 도트 이득이 6㎛인 것을 확인하였다.
(참고예 2)
UV 조사를 하지 않고서, 실시예 2의 노광 마스크와 같은 패턴을 갖는 스크린 인쇄판을 이용하여, 제2 전극층(6), 제3 전극층(7) 및 도전층(5)을 형성한 점 외에는, 실시예 2와 같은 방식으로 전자 소자를 제조한다. Ag로 이루어진 층을 형성한 후의 패턴(37)의 형상과, 스크린 인쇄판의 패턴(40)을 비교하여, 광학 현미경으로 도트 이득(39)(도 18 참조)을 측정한 결과 최대 도트 이득이 20㎛인 것을 확인하였다.
본 발명은 구체적으로 설명한 실시형태에 제한되지 않으며, 본 발명의 기술사상에서 벗어나지 않고 변경 및 변형예가 있을 수 있다.
본 출원은 2006년 1월 24일자 출원한 일본 우선권 출원 제2006-014996호, 2006년 5월 11일자로 출원한 일본 우선권 출원 제2006-132706호, 2006년 8월 3일자로 출원한 일본 우선권 출원 제2006-212249호에 기초하여, 이들 문헌의 전체 내용은 여기에서의 인용으로 본 명세서에 포함된다.

Claims (11)

  1. 기판과,
    상기 기판의 일부 상에 형성되는 제1 전극층과,
    상기 제1 전극층 상에 형성되는 절연층과,
    상기 제1 전극층이 형성되어 있는 영역에 형성된 절연층 상에 형성되는 도전층과,
    상기 기판 상의 제1 전극층이 형성되어 있지 않은 한 영역 상에 형성되는 제2 전극층과,
    상기 기판 상의 제1 전극층도 상기 제2 전극층도 형성되어 있지 않은 다른 영역 상에 형성되는 제3 전극층과,
    상기 도전층과 상기 제2 전극층 사이의 영역, 상기 도전층 및 상기 도전층과 상기 제3 전극층 사이의 영역을 덮도록 형성되는 반도체층
    을 포함하고,
    상기 제2 전극층과 상기 제3 전극층은 각각 상이한 전극으로서 기능하는 것인 전자 소자.
  2. 제1항에 있어서, 상기 제2 전극층, 상기 제3 전극층 및 상기 도전층은 동일한 재료로 이루어지는 것인 전자 소자.
  3. 제1항에 있어서, 상기 반도체층, 상기 절연층, 상기 제1 전극층, 상기 제2 전극층, 상기 제3 전극층 및 상기 도전층 중 적어도 하나는 코팅에 의해 형성되는 것인 전자 소자.
  4. 제1항에 있어서, 상기 절연층은 디핑법(dipping method)을 이용하여 형성되는 것인 전자 소자.
  5. 제1항에 있어서, 상기 절연층은, 에너지가 인가될 때, 임계 표면 장력이 변하는 절연 재료로 이루어지고,
    상기 제2 전극층, 상기 제3 전극층 및 상기 도전층 중 적어도 하나는 코팅에 의해 형성되는 것인 전자 소자.
  6. 제1항에 있어서, 상기 제2 전극층, 상기 제3 전극층 및 상기 도전층 중 적어도 하나는 2종류 이상의 재료로 이루어지고,
    상기 2종류 이상의 재료의 구성비는 막 두께 방향으로 변하는 것인 전자 소자.
  7. 제6항에 있어서, 상기 제2 전극층, 상기 제3 전극층 및 상기 도전층 중 적어도 한 층의 표면은 전해 도금되는 것인 전자 소자.
  8. 전자 소자와,
    제1 전극층에 전압을 인가하는 제1 전압 제어 장치와, 제2 전극층과 제3 전극층에 전압을 인가하는 제2 전압 제어 장치를 이용하여, 상기 제2 전극층과 제3 전극층 간의 전류를 제어하는 전류 제어 유닛
    을 포함하고,
    상기 전자 소자는,
    기판과,
    상기 기판의 일부 상에 형성되는 제1 전극층과,
    상기 제1 전극층 상에 형성되는 절연층과,
    상기 제1 전극층이 형성되어 있는 영역에 형성된 절연층 상에 형성되는 도전층과,
    상기 기판 상의 제1 전극층이 형성되어 있지 않은 한 영역 상에 형성되는 상기 제2 전극층과,
    상기 기판 상의 제1 전극층도 상기 제2 전극층도 형성되어 있지 않은 다른 영역 상에 형성되는 상기 제3 전극층과,
    상기 도전층과 상기 제2 전극층 사이의 영역, 상기 도전층 및 상기 도전층과 상기 제3 전극층 사이의 영역을 덮도록 형성되는 반도체층
    을 포함하는 것인 전류 제어 장치.
  9. 제8항에 있어서, 상기 전류 제어 유닛은 상기 기판 상에 형성되는 것인 전류 제어 장치.
  10. 대향으로 배치된 2개의 기판 중 한 기판 상에 형성된 전극들 간의 전압 변화에 따라 표시하는 표시 장치에 있어서,
    화소 스위칭에 이용되는 전류 제어 장치와,
    전자 소자와,
    제1 전극층에 전압을 인가하는 제1 전압 제어 장치와, 제2 전극층과 제3 전극층에 전압을 인가하는 제2 전압 제어 장치를 이용하여, 상기 제2 전극층과 제3 전극층 간의 전류를 제어하는 전류 제어 유닛
    을 포함하고,
    상기 전자 소자는,
    기판과,
    상기 기판의 일부 상에 형성되는 제1 전극층과,
    상기 제1 전극층 상에 형성되는 절연층과,
    상기 제1 전극층이 형성되어 있는 영역에 형성된 절연층 상에 형성되는 도전층과,
    상기 기판 상의 제1 전극층이 형성되어 있지 않은 한 영역 상에 형성되는 상기 제2 전극층과,
    상기 기판 상의 제1 전극층도 상기 제2 전극층도 형성되어 있지 않은 다른 영역 상에 형성되는 상기 제3 전극층과,
    상기 도전층과 상기 제2 전극층 사이의 영역, 상기 도전층 및 상기 도전층과 상기 제3 전극층 사이의 영역을 덮도록 형성되는 반도체층
    을 포함하는 것인 표시 장치.
  11. 대향으로 배치된 2개의 기판 중 한 기판 상에 형성된 전극들 간의 전류 변화에 따라 표시하는 표시 장치에 있어서,
    화소 스위칭 또는 화소 구동에 이용되는 전류 제어 장치와,
    전자 소자와,
    제1 전극층에 전압을 인가하는 제1 전압 제어 장치와, 제2 전극층과 제3 전극층에 전압을 인가하는 제2 전압 제어 장치를 이용하여, 상기 제2 전극층과 제3 전극층 간의 전류를 제어하는 전류 제어 유닛
    을 포함하고,
    상기 전자 소자는,
    기판과,
    상기 기판의 일부 상에 형성되는 제1 전극층과,
    상기 제1 전극층 상에 형성되는 절연층과,
    상기 제1 전극층이 형성되어 있는 영역에 형성된 절연층 상에 형성되는 도전층과,
    상기 기판 상의 제1 전극층이 형성되어 있지 않은 한 영역 상에 형성되는 상기 제2 전극층과,
    상기 기판 상의 제1 전극층도 상기 제2 전극층도 형성되어 있지 않은 다른 영역 상에 형성되는 상기 제3 전극층과,
    상기 도전층과 상기 제2 전극층 사이의 영역, 상기 도전층 및 상기 도전층과 상기 제3 전극층 사이의 영역을 덮도록 형성되는 반도체층
    을 포함하는 것인 표시 장치.
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