KR100766513B1 - 유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자장치 및 전자 기기 - Google Patents

유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자장치 및 전자 기기 Download PDF

Info

Publication number
KR100766513B1
KR100766513B1 KR1020060023950A KR20060023950A KR100766513B1 KR 100766513 B1 KR100766513 B1 KR 100766513B1 KR 1020060023950 A KR1020060023950 A KR 1020060023950A KR 20060023950 A KR20060023950 A KR 20060023950A KR 100766513 B1 KR100766513 B1 KR 100766513B1
Authority
KR
South Korea
Prior art keywords
organic semiconductor
layer
organic
semiconductor layer
semiconductor device
Prior art date
Application number
KR1020060023950A
Other languages
English (en)
Other versions
KR20060100260A (ko
Inventor
히토시 야마모토
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20060100260A publication Critical patent/KR20060100260A/ko
Application granted granted Critical
Publication of KR100766513B1 publication Critical patent/KR100766513B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H10K71/191—Deposition of organic active material characterised by provisions for the orientation or alignment of the layer to be deposited
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/464—Lateral top-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/113—Heteroaromatic compounds comprising sulfur or selene, e.g. polythiophene
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/114—Poly-phenylenevinylene; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/111—Organic polymers or oligomers comprising aromatic, heteroaromatic, or aryl chains, e.g. polyaniline, polyphenylene or polyphenylene vinylene
    • H10K85/115—Polyfluorene; Derivatives thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K85/00—Organic materials used in the body or electrodes of devices covered by this subclass
    • H10K85/10—Organic polymers or oligomers
    • H10K85/151—Copolymers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 작동 속도가 빠른 유기 반도체 장치를 용이하게 제조할 수 있는 유기 반도체 장치의 제조 방법, 작동 속도가 빠른 유기 반도체 장치, 신뢰성 높은 전자 장치 및 전자 기기를 제공하는 것을 과제로 한다.
본 발명은 게이트 전극(50)과, 소스 전극(20a)과, 드레인 전극(20b)과, 유기 반도체층(30)과, 게이트 전극(50)에 대하여 소스 전극(20a) 및 드레인 전극(20b)을 절연(絶緣)하는 게이트 절연층(40)과, 이들을 지지하는 기판(500)을 갖는 액티브 매트릭스 장치(유기 반도체 장치)의 제조 방법이며, 유기 반도체층(30)을 형성함에 앞서, 기판(500) 위에 주로 액정성의 코어를 갖는 유기 고분자 재료로 구성되며, 소정 방향으로 배향한 버퍼층(하지층)(60)을 형성하고, 그 후, 유기 반도체층(30)을 형성함으로써, 유기 반도체층(30)을 버퍼층(60)의 배향 방향을 따라 배향시킨다.
유기 반도체 장치, 유기 반도체층, 절연층, 반도체층, 버퍼층, 기판

Description

유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자 장치 및 전자 기기{METHOD FOR MANUFACTURING AN ORGANIC SEMICONDUCTOR DEVICE, AS WELL AS ORGANIC SEMICONDUCTOR DEVICE, ELECTRONIC DEVICE, AND ELECTRONIC APPARATUS}
도 1은 본 발명의 유기 반도체 장치를 적용한 액티브 매트릭스 장치의 구성을 나타낸 블록도.
도 2는 제 1 실시예의 액티브 매트릭스 장치가 구비하는 유기 박막트랜지스터의 구성을 나타낸 도면(종단면도 및 평면도).
도 3은 도 2에 나타낸 유기 박막트랜지스터의 제조 방법을 설명하기 위한 도면(종단면도).
도 4는 도 2에 나타낸 유기 박막트랜지스터의 제조 방법을 설명하기 위한 도면(종단면도).
도 5는 제 2 실시예의 액티브 매트릭스 장치가 구비하는 유기 박막트랜지스터의 구성을 나타낸 도면(종단면도).
도 6은 전기 영동 표시 장치의 실시예를 나타낸 종단면도.
도 7은 본 발명의 전자 기기를 전자 페이퍼에 적용했을 경우의 실시예를 나타낸 사시도.
도 8은 본 발명의 전자 기기를 디스플레이에 적용했을 경우의 실시예를 나타 낸 도면.
도면의 주요 부분에 대한 부호의 설명
1 박막트랜지스터 20a 소스 전극
20b 드레인 전극 30 유기 반도체층
40 게이트 절연층 50 게이트 전극
60 버퍼층 70 보호층
200 전기 영동 표시 장치 300 액티브 매트릭스 장치
301 데이터선 302 주사선
303 화소 전극 400 전기 영동 표시부
402 마이크로 캡슐 420 전기 영동 분산액
421, 422 전기 영동 입자 403 투명 전극
404 투명 기판 405 바인더재
500 기판 600 전자 페이퍼
601 본체 602 표시 유닛
800 디스플레이 801 본체부
802a, 802b 한 쌍의 반송 롤러 803 구멍부
804 투명 유리판 805 삽입구
806 단자부 807 소켓
808 컨트롤러 809 조작부
900 천 910 롤러
본 발명은 유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자 장치 및 전자 기기에 관한 것이다.
최근, 반도체적인 전기 전도를 나타낸 유기 재료(유기 반도체 재료)를 사용한 박막트랜지스터의 개발이 진행되고 있다. 이 박막트랜지스터는 반도체층을 고온·고진공을 필요로 하지 않는 용액 프로세스에 의해 형성할 수 있고, 또한, 박형 경량화에 알맞은 것, 가소성을 갖는 것, 재료 비용이 저렴한 것 등의 장점을 갖고 있어, 플렉시블 디스플레이 등의 스위칭 소자로서 기대되고 있다.
이러한 박막트랜지스터로서는 게이트 전극, 소스 전극, 드레인 전극, 유기 반도체층 및 게이트 절연층을, 각각 유기 재료로 구성한 것이 제안되고 있다(예를 들면, 비특허 문헌 1 참조).
그런데, 박막트랜지스터의 성능을 평가하는 물성치(物性値)의 하나로서, 반도체층에서의 캐리어 이동도가 있다. 이 반도체층에서의 캐리어 이동도가 클수록, 박막트랜지스터의 작동 속도가 빠른 것을 의미한다.
그런데, 유기 반도체층은 일반적으로 실리콘 등으로 구성되는 무기 반도체층과 비교하여, 캐리어 이동도가 2자리 이상 낮고, 유기 반도체층을 갖는 박막트랜지스터에서는 그 작동 속도를 올리는 것이 매우 어렵다.
그리고, 실용화를 향하여, 한층 더 캐리어 이동도의 향상을 목표로 하여, 다 양한 연구가 이루어지고 있다.
[비특허 문헌 1] 타케오·카와세(Takeo Kawase) 외 4명, 「잉크젯·프린팅·오브·폴리머·씬·필름·트랜지스터(Inkjet printing of polymer thin film transistors)」, 씬·솔리드·필름(Thin Solid Films), 2003년, 제438-439호, p. 279-287
본 발명의 목적은, 작동 속도가 빠른 유기 반도체 장치를 용이하게 제조할 수 있는 유기 반도체 장치의 제조 방법과, 작동 속도가 빠른 유기 반도체 장치와, 신뢰성 높은 전자 장치 및 전자 기기를 제공하는 것에 있다.
이러한 목적은 하기 본 발명에 의해 달성된다.
본 발명의 유기 반도체 장치의 제조 방법은 게이트 전극과, 소스 전극과, 드레인 전극과, 유기 반도체층과, 상기 게이트 전극에 대하여 상기 소스 전극 및 상기 드레인 전극을 절연(絶緣)하는 게이트 절연층과, 이들을 지지하는 기판을 갖는 유기 반도체 장치의 제조 방법으로서,
상기 유기 반도체층을 형성함에 앞서, 상기 기판 위에 액정성(液晶性) 코어를 갖는 유기 고분자 재료를 포함하고, 소정 방향으로 배향한 하지층(下址層)을 형성하고,
그 후, 상기 유기 반도체층을 형성함으로써, 상기 유기 반도체층을 상기 하지층의 배향 방향을 따라 배향시키는 것을 특징으로 한다.
이에 따라, 작동 속도가 빠른 유기 반도체 장치를 용이하게 제조할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 유기 반도체층을 형성함에 앞서, 상기 하지층 위에 상기 소스 전극 및 상기 드레인 전극을 형성하고,
다음으로, 상기 유기 반도체층의 일부를 상기 하지층에 접촉하도록 형성함으로써, 상기 유기 반도체층을 상기 하지층의 배향 방향을 따라 배향시키는 것이 바람직하다.
이에 따라, 작동 속도가 빠른 톱 게이트형(top-gate)의 유기 박막(薄膜)트랜지스터를 구비하는 유기 반도체 장치를 용이하게 제조할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 유기 반도체층을 형성함에 앞서, 상기 하지층 위에 상기 게이트 전극을 형성하고,
다음으로, 상기 게이트 절연층의 일부를 상기 하지층에 접촉하도록 형성함으로써, 상기 게이트 절연층을 상기 하지층의 배향 방향을 따라 배향시키고,
그 후, 상기 유기 반도체층을 형성함으로써, 상기 유기 반도체층을 상기 게이트 절연층의 배향 방향을 따라 배향시키는 것이 바람직하다.
이에 따라, 작동 속도가 빠른 보텀 게이트형(bottom-gate)의 유기 박막트랜지스터를 구비하는 유기 반도체 장치를 용이하게 제조할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 유기 반도체층을 형성함에 앞서, 상기 게이트 절연층 위에 상기 소스 전극 및 상기 드레인 전극을 형성하고,
다음으로, 상기 유기 반도체층의 일부를 상기 게이트 절연층에 접촉하도록 형성함으로써, 상기 유기 반도체층을 상기 게이트 절연층의 배향 방향을 따라 배향시키는 것이 바람직하다.
이에 따라, 작동 속도가 빠른 보텀 게이트형의 유기 박막트랜지스터를 구비하는 유기 반도체 장치를 용이하게 제조할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 하지층의 구성 재료와 상기 게이트 절연층의 구성 재료는 동종(同種)인 것이 바람직하다.
이에 따라, 게이트 절연층을 하지층의 배향 방향을 따라, 보다 확실하게 배향시킬 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 소스 전극 및 드레인 전극을, 상기 소정 방향을 따라 이간(離間)하여 형성하는 것이 바람직하다.
이에 따라, 유기 반도체층의 채널 영역에서의 캐리어 이동도의 향상을 도모할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 기판에 배향 처리를 실시한 후, 상기 하지층을 형성하는 것이 바람직하다.
이에 따라, 하지층을 보다 확실하게 배향시킬 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 배향 처리는, 러빙(rubbing) 처리에 의해 행하여지는 것이 바람직하다.
러빙 처리에 의하면, 비교적 용이하게 기판의 배향 처리를 행할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 하지층은, 중합성기(重合性基)를 갖고, 또한, 액정성의 코어를 갖는 유기 저분자 재료의 적어도 1종류 또 는 2종류 이상을 함유하는 혼합물을 중합하여 형성되는 것이 바람직하다.
이에 따라, 보다 배향성이 높은 하지층을 형성할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 혼합물이 실온에서 액정상(液晶相)을 나타내는 것이 바람직하다.
이에 따라, 보다 배향성이 높은 하지층을 형성할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 혼합물이 네마틱상(nematic phase)을 갖는 것이 바람직하다.
이에 따라, 보다 배향성이 높은 하지층을 형성할 수 있다.
본 발명의 유기 반도체 장치의 제조 방법에서는 상기 혼합물이 스멕틱상(smectic phase)을 갖는 것이 바람직하다.
이에 따라, 보다 배향성이 높은 하지층을 형성할 수 있다.
본 발명의 유기 반도체 장치는 게이트 전극과, 소스 전극과, 드레인 전극과, 유기 반도체층과, 상기 게이트 전극에 대하여 상기 소스 전극 및 상기 드레인 전극을 절연하는 게이트 절연층과, 이들을 지지하는 기판을 갖고,
상기 기판과 상기 유기 반도체층 사이에, 액정성의 코어를 갖는 유기 고분자 재료를 포함하고, 소정 방향으로 배향한 하지층이 형성되고,
상기 유기 반도체층이 상기 하지층의 배향 방향을 따라 배향되는 것을 특징으로 한다.
이에 따라, 작동 속도가 빠른 유기 반도체 장치를 얻을 수 있다.
본 발명의 유기 반도체 장치에서는 상기 하지층의 배향 방향은, 상기 소스 전극 및 상기 드레인 전극의 어느 한쪽으로부터 다른 쪽을 향하는 방향과 거의 평행으로 되어 있는 것이 바람직하다.
이에 따라, 유기 반도체층의 채널 영역에서의 캐리어 이동도의 향상을 도모할 수 있다.
본 발명의 유기 반도체 장치에서는 상기 유기 반도체층은, 고분자 유기 반도체 재료를 포함하는 것이 바람직하다.
이에 따라, 고분자 유기 반도체 재료는 캐리어 수송에 뛰어나서, 간이(簡易)한 방법으로 비교적 용이하게 배향시킬 수 있는 것이어서 바람직하다.
본 발명의 유기 반도체 장치에서는 상기 유기 반도체층은, 주로 아릴기(aryl gruop)를 갖는 유기 반도체 재료로 구성되어 있는 것이 바람직하다.
하지층의 구성 재료로서 사용할 수 있는 유기 고분자 재료는, 아릴기를 갖는 것이 많기 때문에, 아릴기를 갖는 유기 반도체 재료를 주재료로서 유기 반도체층을 구성함으로써, 하지층과의 높은 밀착성을 얻을 수 있다.
본 발명의 전자 장치는 본 발명의 유기 반도체 장치를 구비하는 것을 특징으로 한다.
이에 따라, 신뢰성 높은 전자 장치를 얻을 수 있다.
본 발명의 전자 기기는 본 발명의 전자 장치를 구비하는 것을 특징으로 한다.
이에 따라, 신뢰성 높은 전자 기기를 얻을 수 있다.
이하, 본 발명의 유기 반도체 장치의 제조 방법과, 유기 반도체 장치, 전자 장치 및 전자 기기에 대하여, 적절한 실시예에 의거하여 상세하게 설명한다.
이하에서는 본 발명의 유기 반도체 장치를 액티브 매트릭스 장치에 적용했을 경우를 일례로 설명한다.
<제 1 실시예>
우선, 액티브 매트릭스 장치의 제 1 실시예에 관하여 설명하다.
도 1은 본 발명의 유기 반도체 장치를 적용한 액티브 매트릭스 장치의 구성을 나타낸 블록도이고, 도 2는 제 1 실시예의 액티브 매트릭스 장치가 구비하는 유기 박막트랜지스터의 구성을 나타낸 도면(종단면도 및 평면도)이며, 도 3 및 도 4는 각각 도 2에 나타낸 유기 박막트랜지스터의 제조 방법을 설명하기 위한 도면(종단면도)이다. 또한, 이하의 설명에서는 도 2 내지 도 4 중 상측(上側)을 「위」, 하측(下側)을 「아래」로 하여 설명하다.
도 1에 나타낸 액티브 매트릭스 장치(300)는 기판(500)과, 모두 기판(500) 위에 설치되어, 서로 직교하는 복수의 데이터선(301)과, 복수의 주사선(302)과, 이들 데이터선(301)과 주사선(302)의 각 교점 부근에 설치된 유기 박막트랜지스터(1)(이하, 「박막트랜지스터(1)」로 함) 및 화소 전극(303)을 갖고 있다.
그리고, 박막트랜지스터(1)가 갖는 게이트 전극(50)은 주사선(302)에, 소스 전극(20a)은 데이터선(301)에, 드레인 전극(20b)은 후술하는 화소 전극(개별 전극)(303)에 각각 접속되어 있다.
도 2의 (a)에 나타낸 바와 같이, 본 실시예의 박막트랜지스터(1)는 톱 게이트형의 박막트랜지스터이며, 기판(500) 위에 설치된 버퍼층(하지층)(60)과, 버퍼층 (60) 위에 서로 분리하여 설치된 소스 전극(20a) 및 드레인 전극(20b)과, 소스 전극(20a) 및 드레인 전극(20b)에 접촉하여 설치된 유기 반도체층(30)과, 유기 반도체층(30)과 게이트 전극(50) 사이에 위치하는 게이트 절연층(40)과, 이들 각 층을 덮도록 설치된 보호층(70)을 갖고 있다.
이하, 각 부의 구성에 대하여 차례로 설명한다.
기판(500)은 박막트랜지스터(1)(액티브 매트릭스 장치(300))를 구성하는 각 층(각 부)을 지지하는 것이다.
기판(500)에는 예를 들면, 유리 기판, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르설폰(PES), 방향족 폴리에스테르(액정 폴리머), 폴리이미드(PI) 등으로 구성되는 플라스틱 기판(수지 기판), 석영 기판, 실리콘 기판, 금속 기판, 갈륨비소 기판 등을 사용할 수 있다.
박막트랜지스터(1)에 가소성을 부여할 경우에는, 기판(500)으로는 플라스틱 기판, 또는 얇은(비교적 막 두께가 작은) 금속 기판이 선택된다.
기판(500) 위에는 버퍼층(60)이 설치되어 있다.
이 버퍼층(60)은 소정 방향으로 배향하며, 본 실시예에서는 채널 영역의 채널 길이 방향(도 2의 (a) 중 좌우 방향)으로 거의 평행하게 되도록 배향되어 있어, 후술하는 유기 반도체층(30)을 배향시키는 기능을 갖는 것이다.
이에 따라, 박막트랜지스터(1)의 층 구성의 복잡화를 일으키지 않고, 유기 반도체층(30)의 배향 방향을 소정 방향으로 정돈할 수 있으며, 채널 영역에서의 캐리어 이동도의 향상을 도모할 수 있다. 그 결과, 작동 속도가 빠른 박막트랜지스 터(1), 또한, 작동 속도가 빠른 액티브 매트릭스 장치(300)를 얻을 수 있다.
이 버퍼층(60)은 주로 액정성의 코어를 갖는 유기 고분자 재료로 구성되어 있다. 이에 따라, 버퍼층(60)의 배향성이 매우 높은 것으로 되어 있다. 이 때문에, 버퍼층(60)의 영향을 받아서 배향하는 유기 반도체층(30)의 배향성도 특히 높은 것으로 되고, 박막트랜지스터(1)의 채널 영역에서의 캐리어 이동도도 높은 것으로 된다.
여기에서, 버퍼층(60)이 배향되어 있다는 것은, 이것을 구성하는 유기 고분자 재료의 대다수의 것이 거의 동일한 방향으로 정렬하는 경향이 있는 것을 말하고, 그 중에는 전혀 다른 방향을 향하는 유기 고분자 재료가 포함되어 있을 수도 있다.
이러한 유기 고분자 재료가 갖는 액정성의 코어(메소겐기)로는, 예를 들면, 벤젠환, 나프탈렌환, 안트라센환 및 사이크로헥산환 중 1종 또는 2종 이상을 조합시킨 것 등을 들 수 있다. 이들 액정성의 코어를 갖는 유기 고분자 재료는 배향성이 높고, 버퍼층(60)의 구성 재료로서 적절하다. 특히, 중합(重合) 전구체(前驅體)인 중합성기(重合性基)를 갖고, 또한, 액정성의 코어를 갖는 유기 저분자 재료 중 적어도 2종류 이상으로부터 이루어지는 혼합물이 실온에서 액정상(液晶相)을 나타낼 경우에는 버퍼층(60)의 구성 재료로서 더욱 적절하며, 실온에서 네마틱상 또는 스멕틱상을 나타낼 경우에는 특히 적절하다.
또한, 흡습성이 낮기 때문에, 이러한 유기 고분자 재료로 버퍼층(60)을 구성함으로써, 유기 반도체층(30)으로의 수분 침입을 방지하는 효과도 얻을 수 있다.
또한, 후술하는 바와 같이, 유기 반도체층(30)의 구성 재료로서 아릴아민 골격을 갖는 화합물을 사용할 경우에는, 유기 반도체층(30)과 버퍼층(60)의 밀착성을 향상시킬 수 있다.
또한, 이러한 유기 고분자 재료는 절연성도 높기 때문에, 후술하는 제 2 실시예에서의 게이트 절연층(40)의 구성 재료로서도 바람직하게 사용될 수 있다.
버퍼층(60)의 평균 두께는 특별하게 한정되지 않지만, 1 내지 1000㎚ 정도인 것이 바람직하고, 10 내지 700㎚ 정도인 것이 더욱 바람직하다.
버퍼층(60) 위에는 소스 전극(20a) 및 드레인 전극(20b)이 버퍼층(60)의 배향 방향을 따라 이간하여 설치되어 있다.
소스 전극(20a) 및 드레인 전극(20b)의 구성 재료로서는 예를 들면, Au, Ag, Cu, Pt, Ni, Cr, Ti, Ta, Al 또는 이들을 포함하는 합금과 같은 금속 재료 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 사용할 수 있다.
이들 중에서도, 소스 전극(20a) 및 드레인 전극(20b)의 구성 재료로서는 각각, Au, Ag, Cu, Pt 또는 이들을 포함하는 합금을 주(主)로 하는 것이 바람직하다. 이것들은 비교적 일함수가 크기 때문에, 유기 반도체층(30)이 p형일 경우에는 소스 전극(20a)을 이들 재료로 구성함으로써, 유기 반도체층(30)으로의 정공(캐리어)의 주입 효율을 향상시킬 수 있다.
또한, 소스 전극(20a) 및 드레인 전극(20b)의 평균 두께는 특별하게 한정되지 않지만, 각각 10 내지 2000㎚ 정도인 것이 바람직하고, 50 내지 1000㎚ 정도인 것이 더욱 바람직하다.
소스 전극(20a)과 드레인 전극(20b)과의 거리, 즉, 도 2의 (b)에 나타낸 채널 길이(L)는 2 내지 30㎛ 정도인 것이 바람직하고, 2 내지 20㎛ 정도인 것이 더욱 바람직하다. 이러한 범위에서 채널 길이(L)의 값을 설정함으로써, 박막트랜지스터(1)의 특성의 향상(특히, ON 전류값의 상승)을 도모할 수 있다.
또한, 소스 전극(20a) 및 드레인 전극(20b)의 길이, 즉, 도 2의 (b)에 나타낸 채널 폭(W)은 0.1 내지 5㎜ 정도인 것이 바람직하고, 0.3 내지 3㎜ 정도인 것이 더욱 바람직하다. 이러한 범위에서 채널 폭(W)의 값을 설정함으로써, 기생(寄生) 용량을 저감(低減)할 수 있고, 박막트랜지스터(1)의 특성인 열화(劣化)를 방지할 수 있다. 또한, 박막트랜지스터(1)의 대형화를 방지할 수도 있다.
소스 전극(20a) 및 드레인 전극(20b)에 접촉하도록 유기 반도체층(30)이 설치되어 있다.
이 유기 반도체층(30)은 그 일부(채널 영역)에서 버퍼층(60)에 접촉하고 있고, 이에 따라, 버퍼층(60)의 배향 방향, 즉, 채널 길이 방향(소스 전극(20a) 및 드레인 전극(20b)의 어느 한쪽으로부터 다른 쪽을 향하는 방향)을 따라 배향하고 있다.
유기 반도체층(30)의 구성 재료로서는 예를 들면, 폴리(3-알킬티오펜), (폴리(3-헥실티오펜)(P3HT), 폴리(3-옥틸티오펜), 폴리(2,5-티에닐렌비닐렌)(PTV), 폴리(파라-페닐렌비닐렌)(PPV), 폴리(9,9-디옥틸 플루오렌)(PFO), 폴리(9,9-디옥틸 플루오렌-코-비스-N, N'-(4-메톡시 페닐)-비스-N, N'-페닐-1, 4-페닐렌디아민)(PFMO), 폴리(9,9-디옥틸 플루오렌-코-벤조티아지아졸)(BT), 플루오렌-트라이 아 릴아민 공중합체(共重合體), 트라이 아릴아민계 폴리머, 플루오렌-비티오펜 공중합체(F8T2)와 같은 고분자 유기 반도체 재료, 풀러렌, 금속 프탈로시아닌 또는 그 유도체, 안트라센, 테트라센, 펜타센, 헥사센 등의 아센 분자 재료, 쿼터티오펜(4T), 섹시티오펜(6T), 옥티티오펜(8T), 디헥실쿼터티오펜(DH4T), 디헥실섹시티오펜(DH6T) 등의 α-올리고티오펜 류(類)와 같은 저분자 유기 반도체 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 사용할 수 있다.
이들 중에서도 특히, 고분자 유기 반도체 재료 주성분이 되는 것을 사용하는 것이 바람직하다. 고분자 유기 반도체 재료는 캐리어 수송에 뛰어나서, 간이한 방법으로 비교적 용이하게 배향시킬 수 있으므로 바람직하다.
또한, 고분자 유기 반도체 재료를 주재료로 하여 구성되는 유기 반도체층(30)은 박형화·경량화가 가능하며, 가소성에서도 뛰어나기 때문에, 플렉시블 디스플레이의 스위칭 소자 등으로 사용되는 박막트랜지스터(1)로의 적용에 적합한다.
또한, 버퍼층(60)의 구성 재료로서 사용되는 유기 고분자 재료는 아릴기를 갖는 것이 많기 때문에, 플루오렌-트라이 아릴아민 공중합체나, 트라이 아릴아민계 폴리머, 아센 분자 재료와 같이 아릴기를 갖는 유기 반도체 재료를 주재료로 하여 유기 반도체층(30)을 구성함으로써, 버퍼층(60)과의 높은 밀착성을 얻을 수 있다.
이 유기 반도체층(30)의 평균 두께는 특별하게 한정되지 않지만, 0.1 내지 1000㎚ 정도인 것이 바람직하고, 1 내지 500㎚ 정도인 것이 더욱 바람직하며, 1 내지 100㎚ 정도인 것이 더욱 더 바람직하다.
또한, 유기 반도체층(30)은 소스 전극(20a)과 드레인 전극(20b) 사이의 영역 (채널 영역)에 선택적으로 설치된 구성일 수도 있고, 소스 전극(20a) 및 드레인 전극(20b)의 거의 전체를 덮도록 설치된 구성일 수도 있다.
유기 반도체층(30), 소스 전극(20a) 및 드레인 전극(20b)을 덮도록, 게이트 절연층(40)이 설치되어 있다.
이 게이트 절연층(40)은 소스 전극(20a) 및 드레인 전극(20b)에 대하여, 후술하는 게이트 전극(50)을 절연하는 것이다.
게이트 절연층(40)은 주로 유기 재료(특히 유기 고분자 재료)로 구성되어 있는 것이 바람직하다. 유기 고분자 재료를 주재료로 하는 게이트 절연층(40)은 그 형성이 용이한 동시에, 유기 반도체층(30)과의 밀착성 향상을 도모할 수도 있다.
이러한 유기 고분자 재료로는 예를 들면, 폴리스틸렌, 폴리이미드, 폴리아미드이미드, 폴리비닐페닐렌, 폴리카보네이트(PC), 폴리메틸메타크릴레이트(PMMA)와 같은 아크릴계 수지, 폴리테트라플루오로에틸렌(PTFE)과 같은 불소계 수지, 폴리비닐페놀 또는 노볼락 수지와 같은 페놀계 수지, 폴리에틸렌, 폴리프로필렌, 폴리 소부틸렌, 포리부텐 등의 올레핀계 수지 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 사용할 수 있다.
게이트 절연층(40)의 평균 두께는 특별하게 한정되지 않지만, 10 내지 5000㎚ 정도인 것이 바람직하고, 100 내지 2000㎚ 정도인 것이 더욱 바람직하다. 게이트 절연층(40)의 두께를 상기 범위로 함으로써, 소스 전극(20a) 및 드레인 전극(20b)과 게이트 전극(50)을 확실하게 절연하면서, 박막트랜지스터(1)의 동작 전압을 낮게 할 수 있다.
또한, 게이트 절연층(40)의 구성 재료로는 예를 들면, SiO2(산화 규소), Si2N3(질화 규소), Al2O3, Ta2O5, BST, PZT 등의 무기(無機) 재료를 사용할 수도 있다.
또한, 게이트 절연층(40)은 단층 구성인 것으로 한정되지 않고, 상기한 바와 같은 유기 또는 무기 재료를 조합시킨 복수 층의 적층 구성으로 할 수도 있다.
게이트 절연층(40) 위의 소정 위치, 즉, 소스 전극(20a)과 드레인 전극(20b) 사이의 영역에 대응하는 위치에는 유기 반도체층(30)에 전계(電界)를 인가하는 게이트 전극(50)이 설치되어 있다.
이 게이트 전극(50)의 구성 재료로는 공지의 전극재료라면, 종류는 특별하게 한정되지 않는다. 구체적으로는 Pd, Pt, Au, W, Ta, Mo, Al, Cr, Ti, Cu 또는 이들을 포함하는 합금 등의 금속 재료, 카본블랙, 카본나노튜브, 풀러렌 등의 탄소 재료, 폴리아세틸렌, 폴리피롤, PEDOT(poly-ethylenedioxythiophene)와 같은 폴리티오펜, 폴리아닐린, 폴리(p-페닐렌), 폴리(p-페닐렌비닐렌), 폴리플루오렌, 폴리카르바졸, 폴리실란 또는 이들의 유도체 등의 도전성(導電性) 고분자 재료 등을 들 수 있다.
게이트 전극(50)의 평균 두께는 특별하게 한정되지 않지만, 0.1 내지 2000㎚ 정도인 것이 바람직하고, 1 내지 1OOO㎚ 정도인 것이 더욱 바람직하다.
또한, 이상과 같은 각 층을 덮도록 보호층(70)이 설치되어 있다.
이 보호층(70)은 유기 반도체층(30)에 수분이 침입하는 것을 방지하는 기능 이나, 게이트 전극(50)에 이물이 접촉하여 인접하는 박막트랜지스터(1) 서로가 단락하는 것을 방지하는 기능을 갖는다.
보호층(70)의 구성 재료로는 상기 게이트 절연층(40)으로 든 것과 동일한 것을 들 수 있다.
보호막(70)의 평균 두께는 특별하게 한정되지 않지만, 0.01 내지 10㎛ 정도인 것이 바람직하고, 0.1 내지 5㎛ 정도인 것이 더욱 바람직하다.
또한, 보호층(70)은 필요에 따라서 설치하게 할 수도 있고, 생략할 수도 있다.
이러한 박막트랜지스터(1)에서는 소스 전극(20a) 및 드레인 전극(20b) 사이에 전압을 인가한 상태에서, 게이트 전극(50)에 게이트 전압을 인가하면, 유기 반도체층(30)의 게이트 절연층(40)과의 계면 부근에 채널이 형성되고, 채널 영역을 캐리어(정공)가 이동함으로써, 소스 전극(20a) 및 드레인 전극(20b) 사이에 전류가 흐른다.
즉, 게이트 전극(50)에 전압이 인가되지 않은 OFF 상태에서는 소스 전극(20a) 및 드레인 전극(20b) 사이에 전압을 인가하여도, 유기 반도체층(30) 내에 거의 캐리어가 존재하지 않기 때문에, 미소(微少)한 전류밖에 흐르지 않는다.
한편, 게이트 전극(50)에 전압이 인가되어 있는 ON 상태에서는 유기 반도체층(30)의 게이트 절연층(40)에 면한 부분에 전하가 유기(誘起)되어, 채널(캐리어의 유로)이 형성된다. 이 상태에서 소스 전극(20a) 및 드레인 전극(20b) 사이에 전압을 인가하면, 채널 영역을 통하여 전류가 흐른다.
이러한 액티브 매트릭스 장치(300)는 다음과 같이 하여 제조할 수 있다.
이하, 액티브 매트릭스 장치(300)의 제조 방법(본 발명의 유기 반도체 장치의 제조 방법)에 관하여 설명한다.
또한, 이하에서는 박막트랜지스터(1)의 제조 방법을 중심으로 설명한다.
[A1] 전처리 공정(도 3의 (a) 참조)
우선, 기판(500)을 준비하고, 이 기판(500)의 상면(上面)에 배향 처리를 실시한다.
이에 따라, 버퍼층(60)을 더욱 확실하게 배향시킬 수 있다.
이 배향 처리 방법으로는 예를 들면, 러빙 처리, 레이저 가공, 블라스트 처리 등을 들 수 있지만, 이것들 중에서도 특히, 러빙 처리를 사용하는 것이 바람직하다.
여기에서, 러빙 처리는 기판(500)에 대하여, 예를 들면, 폴리아미드(나일론)제의 천(900)을 감은 롤러(910)를 일정 압력으로 가압하면서 회전시킴으로써, 기판(500) 상면(上面)을 일정 방향으로 문지르는(러빙) 방법이다. 이러한 러빙 처리에 의하면, 비교적 용이하게 기판(500)의 배향 처리를 행할 수 있다.
이 러빙 처리를 행할 때의 각종 조건은 기판(500)의 구성 재료 등에 의해도 약간 달라지며, 특별하게 한정되지 않지만, 예를 들면, 다음과 같이할 수 있다. 가압량(press depth)은 0.01 내지 1㎜ 정도인 것이 바람직하고, 0.1 내지 0.5㎜ 정도인 것이 더욱 바람직하다. 회전수는 10 내지 5000rpm 정도인 것이 바람직하고, 100 내지 1000rpm 정도인 것이 더욱 바람직하다. 또한, 롤링 레이트(rolling rate)는 0.01 내지 50m/min 정도인 것이 바람직하고, O.1 내지 1Om/min 정도인 것이 더욱 바람직하다.
[A2] 버퍼층 형성 공정(도 3의 (b) 참조)
다음으로, 기판(500)의 배향 처리가 실시된 면에 버퍼층(60)을 형성한다.
버퍼층(60)은 상술한 유기 고분자 재료를 그대로 사용하여 형성할 수도 있지만, 유기 고분자 재료의 전구체(前驅體)를 사용하여 형성하는 것이 바람직하다. 이에 따라, 보다 배향성이 높은 버퍼층(60)을 형성할 수 있다.
구체적으로는 버퍼층(60)은 중합성기를 갖고, 또한, 액정성의 코어를 갖는 유기 저분자 재료를 1종 또는 2종 이상 함유하는 혼합물인 용액을 조제하여, 이 용액을 기판(500) 위에 공급하여 액상 피막(被膜)을 형성한 후, 액상 피막 속에서 용매를 제거(탈(脫)용매)한 후, 상기 유기 저분자를 중합함으로써 형성할 수 있다. 또한, 버퍼층(60)은 중합성기를 갖고, 또한, 액정성의 코어를 갖는 유기 저분자 재료를 1종 또는 2종 이상으로부터 이루어지는 혼합물인 용액일 수도 있고, 이 용액을 기판(500) 위에 공급하여 액상 피막을 형성한 후, 상기 유기 저분자를 중합함으로써 형성할 수 있다.
유기 저분자가 갖는 중합성기로는 예를 들면, (메타)아크릴기, 에폭시기, 비닐기, 스틸렌기, 옥세탄기 등을 들 수 있다.
이러한 유기 저분자 재료의 일례로서는 예를 들면, 하기 화학식 1 내지 화학식 19로 표현되는 화합물 등을 들 수 있다.
Figure 112006018117918-pat00001
Figure 112006018117918-pat00002
Figure 112006018117918-pat00003
Figure 112006018117918-pat00004
Figure 112006018117918-pat00005
Figure 112006018117918-pat00006
Figure 112006018117918-pat00007
Figure 112006018117918-pat00008
Figure 112006018117918-pat00009
Figure 112006018117918-pat00010
Figure 112006018117918-pat00011
Figure 112006018117918-pat00012
Figure 112006018117918-pat00013
Figure 112006018117918-pat00014
Figure 112006018117918-pat00015
Figure 112006018117918-pat00016
Figure 112006018117918-pat00017
Figure 112006018117918-pat00018
Figure 112006018117918-pat00019
또한, 용액을 기판(500) 위에 공급하는 방법으로는 예를 들면, 스핀 코팅법, 캐스팅법, 마이크로그라비아 코팅법, 그라비아 코팅법, 바 코팅법, 롤 코팅법, 와이어 바 코팅법, 딥 코팅법, 스프레이 코팅법, 스크린 인쇄법, 플렉소 인쇄법, 오프셋 인쇄법, 잉크젯법, 마이크로 콘택트 프린팅법 등을 들 수 있고, 이들 중 1종 또는 2종 이상을 조합하여 사용할 수 있다.
또한, 유기 저분자 재료를 중합하는 방법으로는 예를 들면, 광중합(光重合) 반응, 열중합(熱重合) 반응 등을 이용할 수 있다. 또한, 이들의 반응 형태는 유기 저분자 재료의 종류, 용액에 첨가하는 중합 개시제의 종류, 중합 촉진제의 종류 등에 따라 적절히 설정할 수 있다.
[A3] 소스 전극 및 드레인 전극 형성 공정(도 3의 (c) 참조)
다음으로, 버퍼층(60) 위에 소스 전극(20a) 및 드레인 전극(20b)을, 버퍼층(60)의 배향 방향을 따라 소정 거리 이간하여 형성한다.
우선, 버퍼층(60) 위에 금속막(금속층)을 형성한다. 이것은 예를 들면, 플라즈마 CVD, 열 CVD, 레이저 CVD와 같은 화학 증착법(CVD), 진공 증착, 스퍼터링(저온 스퍼터링), 이온 플레팅(plating) 등의 건식 도금법, 전해(電解) 도금, 침지(浸漬) 도금, 무전해 도금 등의 습식 도금법, 용사법(溶射法), 솔-겔법(sol-gel methods), MOD법, 금속박 접합 등에 의해 형성할 수 있다.
이 금속막 위에 레지스트 재료를 도포한 후에 경화시켜, 소스 전극(20a) 및 드레인 전극(20b)의 형상에 대응하는 형상의 레지스트층을 형성한다. 이 레지스트층을 마스크로서 사용하여, 금속막의 불필요 부분을 제거한다. 이 금속막의 제거에는 예를 들면, 플라즈마 에칭, 리액티브 이온 에칭, 빔 에칭, 광어시스트 에칭 등의 물리적 에칭법, 습식 에칭 등의 화학적 에칭법 등 중 1종 또는 2종 이상을 조합하여 사용할 수 있다.
그 후, 레지스트층을 제거 함으로써, 소스 전극(20a) 및 드레인 전극(20b)을 얻을 수 있다.
또한, 소스 전극(20a) 및 드레인 전극(20b)은 예를 들면, 도전성 입자를 포함하는 도전성 재료를 버퍼층(60) 위에 공급하여 액상 피막을 형성한 후, 필요에 따라, 이 액상 피막에 대하여 후처리(예를 들면, 가열, 적외선 조사, 초음파 부여 등)를 실시함으로써 형성할 수도 있다.
또한, 도전성 재료를 공급하는 방법에는, 상기 공정 [A2]에서 든 방법을 사용할 수 있다.
또한, 이 때, 데이터선(301) 및 화소 전극(303)도 형성한다.
[A4] 유기 반도체층 형성 공정(도 3의 (d) 참조)
다음으로, 소스 전극(20a) 및 드레인 전극(20b)에 접촉하도록 유기 반도체층(30)을 형성한다.
이 때, 유기 반도체층(30)은 그 일부가 소스 전극(20a) 및 드레인 전극(20b) 사이의 영역에서 노출되는 버퍼층(60)에 접촉함으로써, 버퍼층(60)의 배향 방향을 따라 배향한다.
따라서, 소스 전극(20a)과 드레인 전극(20b) 사이의 영역(채널 영역)에서는 유기 반도체층(30)은 채널 길이 방향을 따라 배향한다.
유기 반도체층(30)은 예를 들면, 유기 반도체 재료 또는 그 전구체를 포함하는 용액을, 버퍼층(60) 위의 소스 전극(20a)과 드레인 전극(20b) 사이의 영역을 포함하는 소정 영역에 공급하여 액상 피막을 형성한 후, 필요에 따라, 이 액상 피막에 대하여 후처리(예를 들면, 가열, 적외선 조사, 초음파 부여 등)를 실시함으로써 형성할 수 있다.
또한, 용액을 공급하는 방법에는 상기 공정 [A2]에서 든 방법을 사용할 수 있다.
[A5] 게이트 절연층 형성 공정(도 3의 (e) 참조)
다음으로, 소스 전극(20a), 드레인 전극(20b) 및 유기 반도체층(30)을 덮도록 게이트 절연층(40)을 형성한다.
게이트 절연층(40)은 상기 유기 반도체층(30)과 동일하게 형성할 수 있다.
[A6] 게이트 전극 형성 공정(도 4의 (f) 참조)
다음으로, 게이트 절연층(40) 위에 소스 전극(20a)과 드레인 전극(20b) 사이의 영역에 대응하도록 게이트 전극(50)을 형성한다.
게이트 전극(50)은 상기 소스 전극(20a) 및 드레인 전극(20b)과 동일하게 형성할 수 있다.
또한, 이 때, 주사선(302)을 형성한다.
또한, 본 실시예에서는 주사선(302)은 게이트 전극(50)과는 별도 형성되지만, 인접하는 박막트랜지스터(1)의 게이트 전극(50)을 연속하여 형성함으로써 주사선(302)으로 할 수도 있다.
[A7] 보호층 형성 공정(도 4의 (g) 참조)
다음으로, 게이트 절연층(40) 위에 보호층(70)을 형성한다.
보호층(70)은 상기 유기 반도체층(30)과 동일하게 형성할 수 있다.
<제 2 실시예>
다음으로, 액티브 매트릭스 장치의 제 2 실시예에 관하여 설명하다.
도 5는 제 2 실시예의 액티브 매트릭스 장치가 구비하는 유기 박막트랜지스터의 구성을 나타낸 도면(종단면도)이다. 또한, 이하의 설명에서는 도 5 중 상측(上側)을 「위」, 하측(下側)을 「아래」로 하여 설명한다.
이하, 제 2 실시예에 관하여 설명하지만, 상기 제 1 실시예와의 차이점을 중심으로 설명하고, 동일한 사항에 대하여는 그 설명을 생략한다.
제 2 실시예에서는 박막트랜지스터(1)가 보텀 게이트 구조이며, 그 이외는 상기 제 1 실시예와 동일하다.
도 5에 나타낸 바와 같이, 본 실시예의 박막트랜지스터(1)는 기판(500) 위에 설치된 버퍼층(하지층)(60)과, 버퍼층(60) 위에 설치된 게이트 전극(50)과, 게이트 전극(50)을 덮도록 버퍼층(60) 위에 설치된 게이트 절연층(40)과, 게이트 절연층(40) 위에 서로 분리하여 설치된 소스 전극(20a) 및 드레인 전극(20b)과, 소스 전 극(20a) 및 드레인 전극(20b)에 접촉하여 설치된 유기 반도체층(30)과, 이들의 각 층을 덮도록 설치된 보호층(70)을 갖고 있다.
이 박막트랜지스터(1)에서는 버퍼층(60)의 배향 방향을 따라, 게이트 절연층(40)이 배향하고, 또한, 이 게이트 절연층(40)의 배향 방향을 따라, 유기 반도체층(30)이 배향하고 있다.
이 경우, 게이트 절연층(40)의 구성 재료와 버퍼층(60)의 구성 재료는 이종(異種)일 수도 있지만, 동종(同種)인 것이 바람직하다. 이에 따라, 게이트 절연층(40)을 버퍼층(60)의 배향 방향을 따라, 더욱 확실하게 배향시킬 수 있다. 이 때문에, 유기 반도체층(30)이 버퍼층(60)으로부터 이간(離間)하여 있어도, 버퍼층(60)의 배향 방향을 따라 확실하게 배향시킬 수 있다.
또한, 상기한 바와 같이, 버퍼층(60)에 사용되는 유기 고분자 재료는 높은 절연성을 갖기 때문에, 게이트 절연층(40)의 구성 재료로서도 적절하다.
제 2 실시예의 구성에 의해서도, 상기 제 1 실시예와 동일한 효과를 얻을 수 있다.
이러한 박막트랜지스터(1)는 다음과 같이 하여 제조할 수 있다.
[B1] 전처리 공정
상기 공정 [A1]과 동일한 공정을 행한다.
[B2] 버퍼층 형성 공정
상기 공정 [A2]와 동일한 공정을 행한다.
[B3] 게이트 전극 형성 공정
상기 공정 [A6]와 동일한 공정을 행한다.
[B4] 게이트 절연층 형성 공정
상기 공정 [A5]와 동일한 공정을 행한다.
이 때, 게이트 절연층(40)은 그 일부가 게이트 전극(50)으로부터 노출되는 버퍼층(60)에 접촉함으로써, 버퍼층(60)의 배향 방향을 따라 배향한다.
[B5] 소스 전극 및 드레인 전극 형성 공정
상기 공정 [A3]와 동일한 공정을 행한다.
[B6] 유기 반도체층 형성 공정
상기 공정 [A4]와 동일한 공정을 행한다.
이 때, 유기 반도체층(30)은 그 일부가 소스 전극(20a)과 드레인 전극(20b) 사이의 영역에서 노출되는 게이트 절연층(40)에 접촉함으로써, 게이트 절연층(40)의 배향 방향을 따라 배향한다. 즉, 버퍼층(60)의 배향 방향을 따라 배향한다.
[B7] 보호층 형성 공정
상기 공정 [A7]과 동일한 공정을 행한다.
<전자 장치>
다음으로, 본 발명의 전자 장치로서, 상기한 바와 같은 액티브 매트릭스 장치가 일체로 구성된 전기 영동(泳動) 표시 장치를 일례로 들어 설명한다.
도 6은 전기 영동 표시 장치의 실시예를 나타낸 종단면도이다. 또한, 이하의 설명에서는 도 6 중 상측(上側)을 「위」, 하측(下側)을 「아래」로 하여 설명한다.
도 6에 나타낸 전기 영동 표시 장치(200)는 상술한 액티브 매트릭스 장치(300)와, 이 액티브 매트릭스 장치(300) 위에 설치된 전기 영동 표시부(400)로 구성되어 있다.
이 전기 영동 표시부(400)는 투명 전극(공통 전극)(403)을 구비하는 투명 기판(404)과, 바인더재(405)에 의해 투명 전극(403)에 고정된 마이크로 캡슐(402)로 구성되어 있다.
그리고, 마이크로 캡슐(402)이 화소 전극(303)에 접촉하도록 하여, 액티브 매트릭스 장치(300)와 전기 영동 표시부(400)가 접합되어 있다.
각 마이크로 캡슐(402) 내에는 각각, 특성이 다른 복수종(複數種)의 전기 영동 입자, 본 실시예에서는, 전하 및 색(색상)이 다른 2종의 전기 영동 입자(421, 422)를 포함하는 전기 영동 분산액(420)이 봉입(封入)되어 있다.
이러한 전기 영동 표시 장치(200)에서는 1개 또는 복수 개의 주사선(302)에 선택 신호(선택 전압)를 공급하면, 이 선택 신호(선택 전압)가 공급된 주사선(302)에 접속되어 있는 박막트랜지스터(1)가 ON이 된다.
이에 따라, 이러한 박막트랜지스터(1)에 접속되어 있는 데이터선(301)과 화소 전극(303)은 실질적으로 도통(導通)한다. 이 때, 데이터선(301)에 원하는 데이터(전압)를 공급한 상태이면, 이 데이터(전압)는 화소 전극(303)에 공급된다.
이에 따라, 화소 전극(303)과 투명 전극(403) 사이에 전계가 생기고, 이 전계의 방향, 세기, 전기 영동 입자(421, 422)의 특성 등에 따라, 전기 영동 입자(421, 422)는 모든 전극을 향하여 전기 영동한다.
한편, 이 상태로부터, 주사선(302)으로의 선택 신호(선택 전압)의 공급을 정지하면, 박막트랜지스터(1)는 OFF가 되고, 이러한 박막트랜지스터(1)에 접속되어 있는 데이터선(301)과 화소 전극(303)은 비도통(非導通) 상태가 된다.
따라서, 주사선(302)으로의 선택 신호의 공급 및 정지, 또는 데이터선(301)으로의 데이터의 공급 및 정지를 적절하게 조합하여 행함으로써, 전기 영동 표시 장치(200)의 표시면 측(투명 기판(404) 측)에, 원하는 화상(정보)을 표시시킬 수 있다.
특히, 본 실시예의 전기 영동 표시 장치(200)에서는 전기 영동 입자(421, 422)의 색을 다르게 함으로써, 다계조(多階調)의 화상을 표시하는 것이 가능하게 되어 있다.
또한, 본 실시예의 전기 영동 표시 장치(200)는 액티브 매트릭스 장치(300)를 가짐으로써, 특정 주사선(302)에 접속된 박막트랜지스터(1)를 선택적으로 ON/OFF할 수 있으므로, 크로스토크(crosstalk)의 문제가 생기기 어렵고, 또한, 회로 동작의 고속화가 가능하므로, 높은 품질의 화상(정보)을 얻을 수 있다.
또한, 본 실시예의 전기 영동 표시 장치(200)는 낮은 구동 전압으로 작동하기 때문에, 전력 절약화가 가능하다.
또한, 본 실시예의 전기 영동 표시 장치(200)는 마이크로 캡슐을 사용한 소위 수직 이동형이지만, 본 발명은 이것에 한정되지 않고, 화소 전극(303)과 공통 전극(403)이 동일 기판 위에 병설(倂設)되는 소위 수평 이동형일 수도 있다. 또한, 마이크로 캡슐을 사용하지 않고, 기판 위에 형성된 격벽으로 구획된 공간 내에 전기 영동 입자가 부유하는 것일 수도 있다. 또한, 상술한 바와 같은 박막트랜지스터(1)를 구비하는 액티브 매트릭스 장치가 일체로 구성된 표시 장치는, 이러한 전기 영동 표시 장치(200)로의 적용에 한정되지 않고, 예를 들면, 유기 EL 장치, 액정 표시 장치 등에도 적용할 수 있다.
<전자 기기>
이러한 전기 영동 표시 장치(200)는 각종 전자 기기에 일체로 구성될 수 있다. 이하, 전기 영동 표시 장치(200)를 구비하는 본 발명의 전자 기기에 관하여 설명한다.
<<전자 페이퍼>>
우선, 본 발명의 전자 기기를 전자 페이퍼에 적용했을 경우의 실시예에 관하여 설명한다.
도 7은 본 발명의 전자 기기를 전자 페이퍼에 적용했을 경우의 실시예를 나타낸 사시도이다.
이 도면에 나타낸 전자 페이퍼(600)는 종이와 동일한 질감 및 유연성을 갖는 리라이터블(rewritable) 시트로 구성되는 본체(601)와, 표시 유닛(602)을 구비하고 있다.
이러한 전자 페이퍼(600)에서는 표시 유닛(602)이 상술한 바와 같은 전기 영동 표시 장치(200)로 구성되어 있다.
<<디스플레이>>
다음으로, 본 발명의 전자 기기를 디스플레이에 적용했을 경우의 실시예에 관하여 설명한다.
도 8은 본 발명의 전자 기기를 디스플레이에 적용했을 경우의 실시예를 나타낸 도면이고, 도 8의 (a)는 단면도, 도 8의 (b)는 평면도이다.
이 도면에 나타낸 디스플레이(800)는 본체부(801)와, 이 본체부(801)에 대하여 탈착(脫着) 가능하게 설치된 전자 페이퍼(600)를 구비하고 있다. 또한, 이 전자 페이퍼(600)는 상술한 바와 같은 구성, 즉, 도 7에 나타낸 구성과 동일한 것이다.
본체부(801)는 그 측부(도 8의 (a) 중 우측(右側))에 전자 페이퍼(600)를 삽입 가능한 삽입구(805)가 형성되고, 또한, 내부에 2세트의 한 쌍의 반송 롤러(802a, 802b)가 설치되어 있다. 전자 페이퍼(600)를, 삽입구(805)를 통하여 본체부(801) 내에 삽입하면, 전자 페이퍼(600)는 한쌍의 반송 롤러(802a, 802b)에 의해 삽입된 상태에서 본체부(801)에 설치된다.
또한, 본체부(801)의 표시면 측(도 8의 (b) 중 지면 앞쪽)에는 사각 형상의 구멍부(803)가 형성되고, 이 구멍부(803)에는 투명 유리판(804)이 감입(嵌入)되어 있다. 이에 따라, 본체부(801)의 외부로부터, 본체부(801)에 설치된 상태의 전자 페이퍼(600)를 볼 수 있다. 즉, 이 디스플레이(800)에서는 본체부(801)에 설치된 상태의 전자 페이퍼(600)를 투명 유리판(804)에서 보이게 함으로써 표시면을 구성하고 있다.
또한, 전자 페이퍼(600)의 삽입 방향 선단부(도 8의 (a) 중 좌측(左側))에는 단자부(806)가 설치되어 있고, 본체부(801)의 내부에는 전자 페이퍼(600)를 본체부 (801)에 설치한 상태에서 단자부(806)가 접속되는 소켓(807)이 설치되어 있다. 이 소켓(807)에는 컨트롤러(808)와 조작부(809)가 전기적으로 접속되어 있다.
이러한 디스플레이(800)에서는 전자 페이퍼(600)는, 본체부(801)에 착탈 가능하게 설치되어 있어, 본체부(801)로부터 제거한 상태로 휴대하여 사용할 수도 있다.
또한, 이러한 디스플레이(800)에서는 전자 페이퍼(600)가 상기한 바와 같은 전기 영동 표시 장치(200)로 구성되어 있다.
또한, 본 발명의 전자 기기는 상기와 같은 것으로의 적용에 한정되지 않고, 예를 들면, 텔레비전, 뷰파인더형, 모니터 직시형의 비디오 테이프 리코더, 카 네비게이션 장치, 무선 호출기, 전자 수첩, 전자 계산기, 전자 신문, 워드프로세서, 퍼스널 컴퓨터, 워크스테이션, 텔레비전 전화, POS 단말, 터치 패널을 구비한 기기등을 들 수 있고, 이들 각종 전자 기기의 표시부에 전기 영동 표시 장치(200)를 적용하는 것이 가능하다.
이상, 본 발명의 유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자 장치 및 전자 기기를 도면에 나타낸 실시예에 의거하여 설명했지만, 본 발명은 이것들에 한정되는 것은 아니다.
본 발명에 따르면, 작동 속도가 빠른 유기 반도체 장치를 용이하게 제조할 수 있는 유기 반도체 장치의 제조 방법과, 작동 속도가 빠른 유기 반도체 장치와, 신뢰성 높은 전자 장치 및 전자 기기를 제공할 수 있다.

Claims (18)

  1. 게이트 전극과, 소스 전극과, 드레인 전극과, 유기 반도체층과, 상기 게이트 전극에 대하여 상기 소스 전극 및 상기 드레인 전극을 절연(絶緣)하는 게이트 절연층과, 이들을 지지하는 기판을 갖는 유기 반도체 장치의 제조 방법으로서,
    상기 유기 반도체층을 형성함에 앞서, 상기 기판 위에 액정성(液晶性) 코어를 갖는 유기 고분자 재료를 포함하며, 소정 방향으로 배향한 하지층(下址層)을 형성하고,
    그 후, 상기 유기 반도체층을 형성함으로써, 상기 유기 반도체층을 상기 하지층의 배향 방향을 따라 배향시키는 것을 특징으로 하는 유기 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 유기 반도체층을 형성함에 앞서, 상기 하지층 위에 상기 소스 전극 및 상기 드레인 전극을 형성하고,
    다음으로, 상기 유기 반도체층의 일부를 상기 하지층에 접촉하도록 형성함으로써, 상기 유기 반도체층을 상기 하지층의 배향 방향을 따라 배향시키는 유기 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 유기 반도체층을 형성함에 앞서, 상기 하지층 위에 상기 게이트 전극을 형성하고,
    다음으로, 상기 게이트 절연층의 일부를 상기 하지층에 접촉하도록 형성함으로써, 상기 게이트 절연층을 상기 하지층의 배향 방향을 따라 배향시키고,
    그 후, 상기 유기 반도체층을 형성함으로써, 상기 유기 반도체층을 상기 게이트 절연층의 배향 방향을 따라 배향시키는 유기 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 유기 반도체층을 형성함에 앞서, 상기 게이트 절연층 위에 상기 소스 전극 및 상기 드레인 전극을 형성하고,
    다음으로, 상기 유기 반도체층의 일부를 상기 게이트 절연층에 접촉하도록 형성함으로써, 상기 유기 반도체층을 상기 게이트 절연층의 배향 방향을 따라 배향시키는 유기 반도체 장치의 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 하지층의 구성 재료와 상기 게이트 절연층의 구성 재료는 동종(同種)의 것인 유기 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극을, 상기 소정 방향을 따라 이간(離間)하여 형성하는 유기 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 기판에 배향 처리를 실시한 후, 상기 하지층을 형성하는 유기 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 배향 처리는 러빙(rubbing) 처리에 의해 행해지는 유기 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 하지층은 중합성기(重合性基)를 갖고, 또한, 액정성의 코어를 갖는 유기 저분자 재료의 적어도 1종류 또는 2종류 이상을 함유하는 혼합물을 중합하여 형성되는 유기 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 혼합물이 실온에서 액정상(液晶相)을 나타내는 유기 반도체 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 혼합물이 네마틱상(nematic phase)을 갖는 유기 반도체 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 혼합물이 스멕틱상(smectic phase)을 갖는 유기 반도체 장치의 제조 방법.
  13. 게이트 전극과, 소스 전극과, 드레인 전극과, 유기 반도체층과, 상기 게이트 전극에 대하여 상기 소스 전극 및 상기 드레인 전극을 절연하는 게이트 절연층과, 이들을 지지하는 기판을 갖고,
    상기 기판과 상기 유기 반도체층 사이에, 액정성의 코어를 갖는 유기 고분자 재료를 포함하고, 소정 방향으로 배향한 하지층이 형성되고,
    상기 유기 반도체층이 상기 하지층의 배향 방향을 따라 배향되어 있는 것을 특징으로 하는 유기 반도체 장치.
  14. 제 13 항에 있어서,
    상기 하지층의 배향 방향은 상기 소스 전극 및 상기 드레인 전극의 어느 한 쪽으로부터 다른 쪽을 향하는 방향과 평행으로 되어 있는 유기 반도체 장치.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 유기 반도체층은 고분자 유기 반도체 재료를 포함하는 유기 반도체 장치.
  16. 제 13 항에 있어서,
    상기 유기 반도체층은 주로 아릴기(aryl group)를 갖는 유기 반도체 재료로 구성되어 있는 유기 반도체 장치.
  17. 제 13 항에 기재된 유기 반도체 장치를 구비하는 것을 특징으로 하는 전자 장치.
  18. 제 17 항에 기재된 전자 장치를 구비하는 것을 특징으로 하는 전자 기기.
KR1020060023950A 2005-03-16 2006-03-15 유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자장치 및 전자 기기 KR100766513B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2005-00075751 2005-03-16
JP2005075751A JP4349307B2 (ja) 2005-03-16 2005-03-16 有機半導体装置の製造方法、有機半導体装置、電子デバイスおよび電子機器

Publications (2)

Publication Number Publication Date
KR20060100260A KR20060100260A (ko) 2006-09-20
KR100766513B1 true KR100766513B1 (ko) 2007-10-12

Family

ID=37009392

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060023950A KR100766513B1 (ko) 2005-03-16 2006-03-15 유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자장치 및 전자 기기

Country Status (4)

Country Link
US (2) US7390694B2 (ko)
JP (1) JP4349307B2 (ko)
KR (1) KR100766513B1 (ko)
CN (1) CN1881647A (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101219035B1 (ko) * 2005-05-03 2013-01-07 삼성디스플레이 주식회사 유기 박막 트랜지스터 표시판 및 그 제조 방법
JP4602920B2 (ja) * 2005-03-19 2010-12-22 三星モバイルディスプレイ株式會社 有機薄膜トランジスタ、それを備えた平板ディスプレイ装置、及び有機薄膜トランジスタの製造方法
JP2008135527A (ja) * 2006-11-28 2008-06-12 Dainippon Printing Co Ltd 有機半導体素子
GB2448175B (en) * 2007-04-04 2009-07-22 Cambridge Display Tech Ltd Thin film transistor
GB2448730A (en) * 2007-04-25 2008-10-29 Innos Ltd Fabrication of Planar Electronic Circuit Devices
GB2450381B (en) * 2007-06-22 2009-11-11 Cambridge Display Tech Ltd Organic thin film transistors
WO2009067577A1 (en) * 2007-11-21 2009-05-28 The Board Of Trustees Of The Leland Stanford Junior University. Patterning of organic semiconductor materials
US7834347B2 (en) * 2008-07-01 2010-11-16 Organicid, Inc. Organic transistor having a non-planar semiconductor-insulating layer interface
KR20100031036A (ko) * 2008-09-11 2010-03-19 포항공과대학교 산학협력단 유기반도체/절연성 고분자 블렌드의 상분리를 이용한 유기 반도체 박막 제조방법 및 이를 이용하여 제조되는 유기박막트랜지스터
TWI384532B (zh) * 2008-11-24 2013-02-01 Ind Tech Res Inst 具導通孔的電子元件及薄膜電晶體元件的製造方法
JP5287262B2 (ja) * 2009-01-07 2013-09-11 セイコーエプソン株式会社 アクティブマトリクス基板、電気泳動表示装置及び電子機器
GB2469507B (en) 2009-04-16 2011-05-04 Cambridge Display Tech Ltd Organic thin film transistors
KR20130112882A (ko) * 2010-09-02 2013-10-14 메르크 파텐트 게엠베하 유기 전자 디바이스의 제조 방법
US8963131B2 (en) * 2011-06-13 2015-02-24 Samsung Electronics Co., Ltd. Electronic device
CN103219463B (zh) * 2013-04-08 2015-09-02 上海和辉光电有限公司 有机电子发光器件及其制造方法
JP6110801B2 (ja) * 2014-03-07 2017-04-05 富士フイルム株式会社 有機薄膜トランジスタ
JP6255652B2 (ja) * 2014-03-07 2018-01-10 富士フイルム株式会社 有機薄膜トランジスタ
CN104341605B (zh) 2014-09-26 2017-03-01 京东方科技集团股份有限公司 一种各向异性有机薄膜及其制备方法
CN104377303B (zh) 2014-09-26 2017-07-21 京东方科技集团股份有限公司 一种有机薄膜晶体管及其制备方法、阵列基板及显示装置
CN104538557A (zh) * 2014-12-23 2015-04-22 深圳市华星光电技术有限公司 柔性oled显示器件及其制造方法
TWI629797B (zh) * 2017-05-09 2018-07-11 友達光電股份有限公司 薄膜電晶體及其光電裝置
CN112117333A (zh) * 2020-09-24 2020-12-22 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、显示基板、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232589A (ja) * 1996-01-29 1997-09-05 Motorola Inc 有機薄膜トランジスタ
JP2004103638A (ja) 2002-09-05 2004-04-02 Konica Minolta Holdings Inc 有機トランジスタ素子
JP2004247558A (ja) 2003-02-14 2004-09-02 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子
JP2004260121A (ja) 2003-02-28 2004-09-16 Hitachi Ltd 有機半導体素子とその製造方法、およびそれを用いた表示装置
KR20040097208A (ko) * 2002-03-26 2004-11-17 다이니폰 인사츠 가부시키가이샤 유기반도체 재료, 유기반도체 구조물 및, 유기반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5556706A (en) * 1993-10-06 1996-09-17 Matsushita Electric Industrial Co., Ltd. Conductive layered product and method of manufacturing the same
AU777444B2 (en) * 1999-06-21 2004-10-14 Flexenable Limited Aligned polymers for an organic TFT
BR0016661B1 (pt) * 1999-12-21 2013-11-26 Métodos para formação de um dispositivo eletrônico, dispositivo eletrônico e dispositivo de exibição
EP1482561B1 (en) * 2002-02-08 2012-03-28 Dai Nippon Printing Co., Ltd. A process for producing an organic semiconductor structure
US20060060834A1 (en) * 2002-09-05 2006-03-23 Konica Minolta Holdings, Inc. Organic thin-film transistor and method for manufacturing organic thin-film transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232589A (ja) * 1996-01-29 1997-09-05 Motorola Inc 有機薄膜トランジスタ
KR20040097208A (ko) * 2002-03-26 2004-11-17 다이니폰 인사츠 가부시키가이샤 유기반도체 재료, 유기반도체 구조물 및, 유기반도체 장치
JP2004103638A (ja) 2002-09-05 2004-04-02 Konica Minolta Holdings Inc 有機トランジスタ素子
JP2004247558A (ja) 2003-02-14 2004-09-02 Konica Minolta Holdings Inc 有機薄膜トランジスタ素子
JP2004260121A (ja) 2003-02-28 2004-09-16 Hitachi Ltd 有機半導体素子とその製造方法、およびそれを用いた表示装置

Also Published As

Publication number Publication date
US20060208266A1 (en) 2006-09-21
CN1881647A (zh) 2006-12-20
US20080230778A1 (en) 2008-09-25
KR20060100260A (ko) 2006-09-20
US7390694B2 (en) 2008-06-24
JP2006261339A (ja) 2006-09-28
JP4349307B2 (ja) 2009-10-21

Similar Documents

Publication Publication Date Title
KR100766513B1 (ko) 유기 반도체 장치의 제조 방법, 유기 반도체 장치, 전자장치 및 전자 기기
US7504709B2 (en) Electronic device, method of manufacturing an electronic device, and electronic apparatus
US7781760B2 (en) Thin film transistor, electro-optical device, and electronic apparatus
KR100641376B1 (ko) 박막 트랜지스터, 박막 트랜지스터의 제조 방법, 전자회로, 표시 장치 및 전자 기기
KR100707775B1 (ko) 박막 트랜지스터, 배선 기판, 표시 장치, 전자 기기 및 박막 트랜지스터의 제조 방법
KR101018764B1 (ko) 전자 소자, 전류 제어 장치, 연산 장치 및 표시 장치
US8105870B2 (en) Method for manufacturing semiconductor device, semiconductor device, semiconductor circuit, electro-optical device, and electronic apparatus
US20080036698A1 (en) Display
JP5200443B2 (ja) 有機トランジスタ及びアクティブマトリックス基板
US20070058101A1 (en) Liquid crystal display device
JP2008060522A (ja) 電子素子、電流制御装置、演算装置及び表示装置
JP2007201418A (ja) 有機半導体用組成物、トランジスタの製造方法、アクティブマトリクス装置の製造方法、電気光学装置の製造方法および電子機器の製造方法
US20140145310A1 (en) Thin film device, method of manufacturing the same, and method of manufacturing display
JP2007281188A (ja) トランジスタ、画素電極基板、電気光学装置、電子機器及び半導体素子の製造方法
JP5439723B2 (ja) 薄膜トランジスタ、マトリクス基板、電気泳動表示装置および電子機器
JP2010212587A (ja) 有機薄膜トランジスタ、有機薄膜トランジスタの製造方法、有機薄膜トランジスタアレイ及び表示装置
KR20100038215A (ko) 유기 트랜지스터, 유기 트랜지스터 어레이 및 디스플레이 장치
US20070295960A1 (en) Semiconductor device, electro-optical device, electronic apparatus, and method of producing semiconductor device
JP4419425B2 (ja) 有機薄膜トランジスタ素子
JP4507513B2 (ja) 有機薄膜トランジスタの製造方法
CN101361191A (zh) 电子元件、电流控制装置、运算装置及显示装置
KR100741128B1 (ko) 유기 트랜지스터의 제조방법
KR20100057309A (ko) 유기박막 트랜지스터
JP2010238849A (ja) 有機薄膜トランジスタ、その製造方法、画像表示装置及びオンデマンド回路基板
JPWO2005064703A1 (ja) 有機薄膜トランジスタの製造方法及び該製造方法により作製される有機薄膜トランジスタとそのシート

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150917

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 12