KR101018187B1 - 더미 구조물들을 사용하여 트렌치 또는 비아를 구비한 웨이퍼 상의 금속층을 전해연마하는 방법 - Google Patents

더미 구조물들을 사용하여 트렌치 또는 비아를 구비한 웨이퍼 상의 금속층을 전해연마하는 방법 Download PDF

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Abstract

반도체 웨이퍼 상의 금속층을 전해연마할 때, 유전체층(100)이 반도체 웨이퍼(도시되지 않음) 상에 형성된다. 유전체층(100)은 리세스(102) 영역과 비-리세스(103) 영역으로 형성된다. 다수의 더미 구조물들(200)는 유저네층(100) 상에 후속하여 형성된 금속층(106)의 평탄도를 증가시키도록 구성된 비활성 영역들이다. 그 후에 금속층(106)이 리세스(102) 영역을 충진하고 비-리세스(103) 영역과 다수의 더미 구조물들(200)을 커버하도록 형성된다. 그 후에 금속층(106)이 비-리세스 영역(102)을 노출시키기 위해 전해연마된다.

Description

더미 구조물들을 사용하여 트렌치 또는 비아를 구비한 웨이퍼 상의 금속층을 전해연마하는 방법{ELECTROPOLISHING METAL LAYERS ON WAFERS HAVING TRENCHES OR VIAS WITH DUMMY STRUCTURES}
본 발명은 일반적으로 반도체 웨이퍼에 관한 것이다. 특히, 본 발명은 반도체 웨이퍼의 트렌치 또는 비아에서의 더미 구조물들에 관한 것이다.
일반적으로, 반도체 디바이스는 웨이퍼 또는 슬라이스(slice)라 불리는 반도체 물질의 디스크 상에서 제조되거나 제작된다. 특히, 웨이퍼는 초기에 실리콘 잉고트(ingot)로부터 슬라이싱(slicing)된다. 그 후에 웨이퍼는 반도체 디바이스의 전자 회로를 형성하도록 여러 번의 마스킹, 에칭 및 증착 공정을 거친다.
특히, 트렌치, 비아 등과 같은 웨이퍼의 리세스 영역(recessed area)을 형성하기 위해 여러 번의 마스킹과 에칭 공정이 사용될 수 있다. 일부 응용에서는, 이러한 리세스 영역은 넓은 트렌치(wide trench)를 형성할 수 있다. 증착 공정은 넓은 트렌치와 웨이퍼의 비-리세스 영역(non-recessed area) 모두의 위로 금속을 증착시키기 위해 사용될 수 있다. 증착 후에, 금속은 웨이퍼의 비-리세스 영역으로부터 제거되어, 넓은 트렌치에 남겨진 금속은 상호접속부(interconnection)를 형성할 수 있다. 그러나, 넓은 트렌치의 폭 때문에, 금속이 비-리세스 영역으로부터 제거될 때, 넓은 트렌치에 증착된 금속의 일부도 또한 원하는 깊이 이상으로 제거될 수 있다. 소위 디싱(dishing)이라 불리는, 이러한 과잉-제거(over-removal)는 상호접속부의 단면 영역을 감소시킬 수 있는데, 이에 의해 상호접속부의 저항이 증가한다. 이러한 증가된 저항은 반도체 디바이스에서 신뢰성 문제(reliability problem)를 일으킬 수 있다.
따라서, 넓은 트렌치 내에 더미 구조물을 형성하는 것이 화학 기계적 폴리싱(CMP)이 웨이퍼의 비-리세스 영역으로부터 금속을 제거하기 위해서 사용될 때 디싱을 감소시키기 위해 사용되어 왔다. 특히, 더미 구조물은 CMP 폴리싱 패드가 더미 구조물을 지나서 이동하여 넓은 트렌치의 금속을 과연마(overpolishing)하는 것을 방지한다. 그러나, 디싱은 넓은 트렌치가 더미 구조물을 포함하고 있을 때에도, 전해연마가 비-리세스 영역으로부터 금속을 제거하도록 사용된다면 여전히 발생할 수 있다.
본 발명은 반도체 웨이퍼 상의 금속층을 전해연마하는 것에 관한 것이다. 본 발명의 일실시예에서, 유전체층이 반도체 웨이퍼 상에 형성된다. 유전체층은 리세스 영역과 비-리세스 영역으로 형성된다. 다수의 더미 구조물들이 리세스 영역 내에 형성되는데, 여기서 더미 구조물들은 유전체층 상에 후속하여 형성된 금속층의 평탄도(planarity)를 증가시키도록 구성된 비활성 영역(inactive area)들이다. 그 후에 금속층이 리세스 영역을 충진하고(fill) 비-리세스 영역과 다수의 더미 구조물들을 커버하도록(cover) 형성된다. 그 후에 금속층은 비-리세스 영역을 노출시키도록 전해연마된다. 그 후에 일실시예에서, 비-리세스 영역의 일부가 제거된다.
본 발명은, 도면에서 유사한 부분이 유사한 부호로 언급될 수 있는 첨부 도면과 함께 기술된 다음의 자세한 설명을 참조함으로써 더 잘 이해될 것이다.
도 1a 내지 도 1d는 예시적인 다마신(damascene) 공정을 도시하는 단면도이고;
도 2a 내지 도 2d는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 3a 내지 도 3e는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 4는 예시적인 넓은 트렌치 구조를 도시하고;
도 5는 본 발명에 따른, 예시적인 다마신 공정의 단계를 도시하는 플로우 차트이고;
도 6a 내지 도 6e는 반도체 디바이스에 금속 패드를 형성하기 위한 예시적인 공정을 도시하고;
도 7a 내지 도 7e는 반도체 디바이스에 금속 패드를 형성하기 위한 다른 예시적인 공정을 도시하고;
도 8a 내지 도 8d는 반도체 디바이스에 금속 패드를 형성하기 위한 다른 예시적인 공정을 도시히고;
도 9a 및 도 9b는 본 발명의 다양한 예시적인 공정으로 사용될 수 있는 예시적인 반도체 디바이스를 도시하고;
도 10a 및 도 10b는 본 발명의 다양한 예시적인 공정으로 사용될 수 있는 다 른 예시적인 반도체 디바이스를 도시하고;
도 11a 및 도 11b는 본 발명의 다양한 예시적인 공정으로 사용될 수 있는 다른 예시적인 반도체 디바이스를 도시하고;
도 12a 및 도 12b는 본 발명의 다양한 예시적인 공정으로 사용될 수 있는 다른 예시적인 반도체 디바이스를 도시하고;
도 13은 큰 사각형 구조물(large rectangular structure)의 예시적인 레이아웃(layout)을 도시하고;
도 14는 큰 사각형 구조물의 다른 예시적인 레이아웃을 도시하고;
도 15는 큰 사각형 구조물의 다른 예시적인 레이아웃을 도시하고;
도 16는 큰 사각형 구조물의 다른 예시적인 레이아웃을 도시하고;
도 17a 내지 도 17aa는 더미 구조물들을 형성하기 위해 사용될 수 있는 다양한 예시적인 모양(shape)을 도시하고;
도 18a 내지 도 18e는 예시적인 다마신 공정을 도시하는 단면도이고;
도 19a 내지 도 19c는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 20a 내지 도 20c는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 21a 내지 도 21d는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 22a 내지 도 22d는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 23a 내지 도 23d는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 24a 내지 도 24d는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 25a 내지 도 25d는 다른 예시적인 다마신 공정을 도시하는 단면도이고;
도 26a 내지 도 26d는 다른 예시적인 다마신 공정을 도시하는 단면도이며;
도 27a 내지 도 27d는 다른 예시적인 다마신 공정을 도시하는 단면도이다.
본 발명의 보다 철저한 이해를 제공하기 위해서, 다음의 설명은 특징적인 구성, 변수, 실시예 등과 같은, 많은 특징적인 상세점을 설명한다. 그러나, 이러한 설명은 본 발명의 범위를 제한하는 것으로 의도되어서는 안되고, 예시적인 실시예를 잘 설명하기 위해 의도되었다고 인식되어야 한다.
도 1은 큰 폭, 영역 등을 가진 리세스 영역(recessed area)을 포함하는 반도체 디바이스에서 상호접속부를 형성하기 위해 사용될 수 있는 예시적인 다마신 공정을 기술한다. 특히, 도 1a를 참조하면, 반도체 디바이스는 리세스 영역(102) 및 비-리세스 영역(103)을 가진 유전체(100)를 포함할 수 있는데, 여기서 리세스 영역(102)은 넓은 트렌치, 큰 사각형 구조물 등과 같은 구조물일 수 있다. 덧붙여, 유전체(100)는 실리콘 이산화물(silicon dioxide) 등과 같은 물질, 또는 불소화 실리케이트 유리, 폴리이미드(polyimide), 불소화 폴리이미드, 혼성물(hybrid)/합성물 (composite), 실록산(siloxane), 유기 폴리머, [알파]-C:F, Si-O-C, 파릴렌(parylene)/불소화 파릴렌, 폴로테라플루오로에틸렌(polyterafluoroethylene), 나노포러스(nanoporous) 실리카, 나노포러스 유기물 등과 같은, 실리콘 이산화물보다 낮은 유전 상수를 가진 물질을 포함할 수 있다. 실리콘 이산화물보다 낮은 유전 상수를 가진 물질이 반도체 디바이스에서의 금속 상호접속부 사이의 커패시턴스를 낮추기 위해 사용될 수 있다.
본 예시적인 공정에서, 장벽층(104)이 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD) 등과 같은 임의의 편리한 증착 방법에 의해 유전체(100) 상에 증착되어, 장벽층(104)이 리세스 영역(102)과 비-리세스 영역(103) 모두를 커버하도록 할 수 있다. 유전체(100)가 다공성(porous) 미세구조(microstructure)를 가질 수 있기 때문에, 후술되는 바와 같이, 장벽층(104)은 후속하여 증착된 금속층(106)(도 1b)의 유전체(100) 내로의 확산(diffusion) 또는 여과(leaching)를 방지할 수 있는 물질을 포함할 수 있다. 또한, 장벽층(104)은 유전체(100) 및 금속층(106)(도 1b) 모두에 부착할 수 있는, 전도성 물질로부터 형성될 수 있다. 예를 들어, 장벽층(104)은 티타늄, 탄탈륨, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 탄탈륨 실리콘 질화물, 텅스텐 실리콘 질화물 등과 같은 물질을 포함할 수 있다. 그러나, 장벽층(104)은 일부 응용에서는 없을 수 있다. 예를 들어, 유전체(100)가 후속하여 형성된 금속층(106)의 확산에 저항하는 물질로부터 형성될 때, 또는 후속하여 형성된 금속층(106)의 확산이 반도체 디바이스의 성능에 악영향을 미치지 않을 때, 장벽층(104)은 없을 수 있다.
다음으로, 도 1b를 참조하면, 금속층(106)은 PVD, CVD, ALD, 전기도금(electroplating), 무전해 도금(electroless plating) 등과 같은, 임의의 편리한 방법으로 장벽층(104) 상으로 증착될 수 있다. 또한, 도금이 금속층(106)을 증착시키기 위해 사용될 때와 같은, 일부 응용에서는, 금속층(106)을 증착시키기 전에 시드층(seed layer)이 임의의 편리한 방법에 의해 증착될 수 있다. 시드층은 CVD, PVD, ALD 등과 같은 임의의 편리한 방법에 의해 증착될 수 있다. 시드층은 장벽층(104)이 전혀 사용되지 않는다면 장벽층(104) 또는 유전체(100) 상으로 금속층(106)의 증착 및 결합을 용이하게 하기 위해서 금속층(106)과 같은 물질을 포함할 수 있다. 도시된 바와 같이, 금속층(106)은 리세스 영역(102)을 충진하고 비-리세스 영역(103)을 커버할 수 있다. 부가적으로, 금속층(106)은 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 플래티넘, 주석, 납, 철, 인듐, 초전도체 등과 같은 다양한 전기 전도성 물질을 포함할 수 있다. 바람직하게는, 금속층(106)은 구리를 포함할 수 있다. 또한, 금속층(106)은 임의의 다양한 전기 전도성 물질 또는 초전도체의 혼합물의 합금을 포함할 수 있다.
이제 도 1c를 참조하면, 금속층(106)이 증착된 후에, 금속층(106)은 CMP, 전해연마 등과 같은 임의의 편리한 방법으로 비-리세스 영역(103)으로부터 제거될 수 있다. 비-리세스 영역(103)으로부터 금속층(106)을 연마하는 것은, 장벽층(104) 등과 같이, 유전체(100) 상으로 증착되는 임의의 중간층(intermediate layer)의 비-리세스 영역으로부터 금속층(106)을 제거하는 것을 포함한다고 인식되어야 한다. 전해연마의 설명을 위해, 본 명세서에 참조로서 인용되고, 2000년 2월 4일에 출원되었으며, 반도체 디바이스 상의 금속 상호접속부를 전해연마하기 위한 방법 및 장치(METHODS AND APPARATUS FOR ELECTROPOLISHING METAL INTERCONNECTIONS ON SEMICONDUCTOR DEVICES)로 명명된 미국 특허출원 제 09/497,894호를 참조하라.
도 1d를 참조하면, 비-리세스 영역(103)으로부터 금속층(106)을 제거한 후에, 장벽층(104)이 습식 에칭(wet etching), 건식 화학적 에칭(dry chemical etching), 건식 플라즈마 에칭(dry plasma etching), CMP 등과 같은 임의의 편리한 방법에 의해 비-리세스 영역(103)으로부터 제거될 수 있다. 특히, 만일 플라즈마 에칭이 사용된다면, 이방성(anisotropic) 에칭 또는 등방성(isotropic) 에칭 중 어느 하나가 사용될 수 있다. 또한, 플라즈마 에칭을 위해 사용되는 에칭 가스는 단일 가스, 또는 CF4, SF6, C4F8, O2, Ar, CO 등과 같은 가스의 조합을 포함할 수 있다. 만일 건식 화학 에칭이 사용된다면, HF, H2O, NH4F, N2 등과 같은 증기 가스가 사용될 수 있는데, 여기서 N2는 HF 및 H2O 증기를 생성하기 위해서 HF 액체(49% 농도)를 버블링하도록(bubble) 사용될 수 있다. 만일 습식 에칭이 사용된다면, HF, NH4F 등과 같은 에칭 액체 사용될 수 있다.
본 예시적인 공정에서 도시된 바와 같이, 금속층(106)이 비-리세스 영역(103)으로부터 제거될 때, 금속층(106)의 일부가 리세스 영역(102)로부터 제거 또는 과연마될 수 있는데, 이는 리세스 영역(102) 내의 금속층(106)의 표면이 비-리세스 영역(103)과 비균일한 면이 되도록 한다. 리세스 영역(102) 내의 금속층(106)의 이러한 과연마 또는 디싱은 리세스 영역(102)의 큰 폭 때문에 일어날 수 있다. 이러한 디싱은 리세스 영역(102) 내의 금속층(106)의 단면적을 감소시키고, 이에 따라 금속층(106)에 의해 형성된 상호접속부의 저항을 증가시킬 수 있다. 이러한 증가된 저항은 반도체 디바이스가 오작동을 일으키도록 할 수 있다.
따라서, 도 2a 내지 도 2d에 도시된 바와 같이, 더미 구조물들(200)이 비-리세스 영역(103)과 금속층(106)의 비평탄성(unevenness)를 감소시키기 위해 리세스 영역(102)에 포함될 수 있다. 그러나, 후술하는 바와 같이, 만일 전해연마 방법을 사용할 때 금속층(106)이 과연마된다면, 각각의 더미 구조물들(200) 사이의 리세스 영역 내의 디싱은 여전히 발생할 수 있다.
더미 구조물들(200)이 리세스 영역(102)에 포함된다는 것을 제외하고는, 도 2a 내지 도 2d에 도시된 공정은 도 1a 내지 도 1d에 도시된 공정과 여러 면에서 유사하다. 특히, 도 2a를 참조하면, 더미 구조물들(200)은 유전체(100)의 리세스 영역(102)에 포함될 수 있다. 더미 구조물들(200)은 비-리세스 영역(103)의 일부를 형성할 수 있고 유전체와 같은 물질을 포함할 수 있거나, 응용예에 따라 임의의 다른 물질을 포함할 수 있다. 예를 들어, 더미 구조물들은 실리콘 이산화물 등과 같은 물질, 불소화 실리케이트 유리, 폴리이미드, 불소화 폴리이미드, 혼성물/혼합물, 실록산, 유기 폴리머, [알파]-C:F, Si-O-C, 파릴렌/불소화 파릴렌, 폴리테라플루오로에틸렌, 나노포러스 실리카, 나노포러스 유기물 등과 같은 실리콘 이산화물보다 낮은 유전 상수를 가진 물질 및, 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 플래티넘, 주석, 납, 철, 인듐 등과 같은 금속을 포함할 수 있다.
만일 더미 구조물들(200)이 유전체(100)와 같은 물질로 형성된다면, 더미 구조물들(200)은 리세스 영역(102) 형성과 동시에 형성될 수 있다. 그러나, 더미 구조물들(200)이 유전체(100)와 같은 물질로 형성되더라도, 더미 구조물들은 리세스 영역이 형성된 후에 형성될 수 있다는 것이 인식되어야 한다. 택일적으로, 만일 더미 구조물들(200)이 유전체(100)와 다른 물질로 형성된다면, 더미 구조물들(200)은 리세스 영역(102)이 형성된 후에 형성될 수 있다. 예를 들어, 리세스 영역(102)이 형성된 후에, 알루미늄과 같은 금속이 리세스 영역에 증착될 수 있다. 그 후에 이러한 금속은 금속으로 구성되는 더미 구조물들(200)을 형성하기 위해 마스킹되고 에칭될 수 있다.
리세스 영역(102)에 포함된 더미 구조물들(200)의 개수와 더미 구조물들(200) 간의 거리(W1)는 도 2c에 도시된 바와 같이 반도체 디바이스 상으로 증착되는 금속층의 평탄도에 영향을 미칠 수 있다. 따라서, 비-리세스 영역(103)(W1/T) 상에 증착된 금속층의 두께(T)와 더미 구조물들(200) 사이의 거리(W1)의 비율은 약 1 내지 약 5의, 바람직하게는 약 2 미만의 범위에서 선택될 수 있다. 그러나, 이러한 비율은 특정한 응용예에 따라 상기 범위를 벗어날 수 있다고 인식되어야 한다. 또한, 임의의 개수의 더미 구조물들이 응용예에 따라 사용될 수 있다고 인식되어야 한다.
W1이 증착된 금속층의 평탄도에 영향을 미칠 수 있지만, 통상적으로 더미 구조물들(200)의 폭(W2)은 증착된 금속층의 평탄도에 영향을 미치지 못한다. 그러나, W2는 리세스 영역(102)에 증착된 금속층(106)에 의해 형성된 상호접속부의 유효 단면적에 영향을 미칠 수 있다. 따라서, W2는 상호접속부의 유효 단면적을 증가시키기 위하여 감소될 수 있다. 특히, 비-리세스 영역(103)(W2/T) 상에 증착된 금속층의 두께(T)와 더미 구조물들(200)의 폭(W2)의 비율은 약 0.1 내지 약 1의 범위에서, 바람직하게는 약 0.3으로 선택될 수 있다. 그러나, 이러한 비율은 특정 응용예에 따라 상기 범위에서 벗어날 수 있다고 인식되어야 한다.
본 예시적인 공정에서, 더미 구조물들(200)이 리세스 영역(102)에 포함된 후에, 장벽층(104)이 증착되어, 장벽층(104)이 더미 구조물들(200)을 포함하여, 리세스 영역(102)과 비-리세스 영역(103) 모두를 커버할 수 있다. 전술한 바와 같이, 장벽층(104)은 일부 응용에서 생략될 수 있다고 인식되어야 한다.
다음으로, 도 2b와 도 2c를 참조하면, 금속층(106)이 장벽층(104) 상에 증착되어, 금속층(106)이 리세스 영역(102)을 충진하고 비-리세스 영역(103)을 커버할 수 있다. 도 2c에 도시된 바와 같이, 더미 구조물들(200)을 가진 리세스 영역(102) 위로 증착된 금속층(106)의 표면은 더미 구조물(도 1b) 없이 리세스 영역(102) 위로 증착된 금속층(106)보다 더 평탄할 수 있다.
이제 도 2d를 참조하면, 금속층(106)이 증착된 후에, 금속층(106)이 비-리세스 영역(103)으로부터 전해연마될 수 있다. 그러나, 리세스 영역(102)에서의 디싱은 만일 금속층(106)이 비-리세스 영역(103)으로부터 제거된 후에도 전해연마가 계속 일어난다면, 발생할 수 있다. 어느 정도의 과연마는 인접한 상호접속부에서의 단락 발생 위험을 감소시키기에 바람직할 수 있지만, 디싱은 유전체층, 패시베이션(passivation)층 및 커버층과 같은, 증착되는 다음의 층의 평탄도에 영향을 미칠 수 있다. 이어서, 증착되는 다음의 층의 평탄도는 후속의 층에서 상호접속부를 형성하기 위해 사용되는, 리소그래피 등과 같은 후속 공정에 영향을 미칠 수 있다. 더미 구조물들이 사용될 때 디싱의 발생은 전해연마로 특정된다고 인식되어야 한다. 반대로, 금속층(106)을 제거하기 위해서 CMP만이 사용될 때, 더미 구조물들(200)은 CMP 연마 패드가 더미 구조물들(200)을 지나서 이동하는 것을 방지할 수 있다. 따라서, 더미 구조물들(200)은 CMP 연마 패드가 리소스 영역(102)의 금속층(106)을 과연마하는 것을 방지할 수 있다.
따라서, 도 3에 도시된 바와 같이, 금속층(106)과 비균일한 면인(uneven) 비-리세스 영역(103)의 일부는 비-리세스 영역(103)을 가진 금속층(106)의 평탄도를 증가시키도록 제거될 수 있다. 도 3에 표시된 예시적인 공정은, 도 3에 도시된 공정이 금속층(106)과 비-리세스 영역(103)에 의해 형성된 표면의 평탄도를 증가시키도록서 리세스 영역(102)의 금속층(106)을 과연마하고 나서 비-리세스 영역(103)의 일부를 제거하는 것을 포함한다는 것을 제외하고는, 도 2에 표시된 공정과 여러 면에서 유사하다.
특히, 도 3a를 참조하면, 더미 구조물들(200)은 유전체(100)의 리세스 영역(102)에 포함될 수 있고, 비-리세스 영역(103)의 일부를 형성할 수 있다. 리세스 영역(102)은 h + δh의 깊이를 가질 수 있는데, 여기서 h는 리세스 영역(102)에 형성된 최종적인 금속 상호접속부의 원하는 높이이고, δh는 후술하는 바와 같이 오프셋(offset) 높이이다. 더미 구조물들(200)이 리세스 영역(102)에 포함된 후에, 장벽층(104)이 더미 구조물들(200)을 포함하는 리세스 영역(102) 및 비-리세스 영역(103) 모두를 커버하도록 장벽층(104)이 증착될 수 있다. 전술한 바와 같이, 장벽층(104)은 일부 응용에서 생략될 수 있다.
다음으로, 도 3b와 3c를 참조하면, 금속층(106)이 리세스 영역(102)을 충진하고 비-리세스 영역(103)을 커버하도록, 금속층(106)이 장벽층(104) 상으로 증착될 수 있다. 금속층(106)이 증착된 후에, 도 3d를 참조하면, 금속층(106)은 비-리세스 영역(103)으로부터 전해연마될 수 있다. 비-리세스 영역(103)의 금속층(106)을 전해연마하는 것은 유전체(100) 상으로 증착되는, 장벽층(104) 등과 같은, 임의 중간층(intermediate layer)의 비-리세스 영역에서의 금속층(106)을 제거하는 것을 포함한다. 또한, 전해연마는 금속층(106)이 리세스 영역(102)에서 오프셋 높이인 δh의 양만큼 과연마될 때까지 계속될 수 있다. 본 발명의 일실시예에 따라, 오프셋 높이는 약 5nm 내지 약 100nm의 범위에서 선택될 수 있다. 그러나, 오프셋 높이는 특정 응용예에 따라 어떤 높이라도 될 수 있다고 인식되어야 한다.
이제 도 3e를 참조하면, 금속층(106)이 리세스 영역(102)으로부터 과연마된 후에, 금속층(106)과 비균일한 면인 비-리세스 영역(103)의 일부가 제거될 수 있다. 특히, 장벽층(104), 유전체(100) 및 더미 구조물들(200)은 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다. 상세하게는, 만일 플라즈마 에칭이 사용된다면, 이방성 에칭 또는 등방성 에칭 중 어느 하나가 사용될 수 있다. 또한, 플라즈마 에칭을 위해 사용된 에칭 가스는 단일 가스, 또는 CF4, SF6, C4F8, O2, Ar, CO 등과 같은 가스의 조합을 포함할 수 있다. 만일 화학적 에칭이 사용된다면, HF, H2O, NH4F, N2 등과 같은 증기 가스가 사용될 수 있는데, 여기서 N2는 HF와 H2O 증기를 생성하기 위해서 HF 액체(49% 농도)를 버블링하도록 사용될 수 있다. 만일 습식 에칭이 사용된다면, HF, NH4F 등과 같은 에칭 액체가 사용될 수 있다. 또한, 만일 장벽층(104)이 유전체(100)와 더미 구조물들(200) 상에 증착되지 않는다면, 유전체(100)와 더미 구조물들(200)은 CMP 등과 같은 평탄화 공정을 사용함으로써 제거될 수 있다. 그러나, 유전체(100)와 더미 구조물들(200)은 에칭 또는 임의의 다른 편리한 공정에 의해 제거될 수 있다고 인식되어야 한다.
도 4를 참조하면, 리세스 영역(100)(도 1 내지 도 3)의 예시적인 타입이 도시된다. 이러한 리세스 영역은, L과 W의 거리만큼 이격되어 있는 더미 구조물들(200)을 포함하는 넓은 트렌치 구조이다. 도시된 바와 같이, 넓은 트렌치 구조(102)에 증착된 금속층이 금속층을 통해 전류를 도전시킬 수 있도록 더미 구조물들(200)은 불연속일 수 있다. 또한, 더미 구조물들(200)은 전류가 금속층을 따라 더 균일하게 흘러서, 금속층에 형성되는 상호접속부의 신뢰성을 향상시킬 수 있도록 위치될 수 있다. 특히, 넓은 트렌치 구조(400)(L/T)의 비-리세스 영역에 증착된 금속층의 두께(T)와 더미 구조물들(402) 사이의 거리(L)의 비율은 약 1 내지 약 5의 범위에서, 바람직하게는 약 2 미만으로 선택될 수 있다. 그러나, 이러한 비율은 특정 응용예에 따라 상기 범위에서 벗어날 수 있다고 인식되어야 한다.
도 5를 참조하면, 본 발명에 따른 예시적인 다마신 공정을 나타내는 플로우 차트가 도시된다. 단계(500)에서, 리세스 영역 및 비-리세스 영역을 가진 웨이퍼가 제공될 수 있다. 단계(502)에서, 더미 구조물이 비-리세스 영역의 일부를 형성하도록 리세스 영역에 포함될 수 있다. 단계(504)에서, 금속층이 리세스 영역을 충진하고 비-리세스 영역을 커버하도록, 금속층이 증착될 수 있다. 단계(506)에서, 금속층은 비-리세스 영역으로부터 전해연마될 수 있고, 리세스 영역으로부터 과연마될 수 있다. 단계(508)에서, 리세스 영역의 금속층과 비균일한 면인 비-리세스 영역의 일부가 제거될 수 있다.
그러나, 다양한 수정이 본 플로우 차트에 표시된 공정에서 만들어질 수 있다고 인식되어야 한다. 예를 들어, 장벽층을 증착하는 단계가 단계(502)와 단계(504) 사이에 부가될 수 있다. 부가적으로, 도 5에 표시된 각각의 단계들은 많은 단계들을 포함할 수 있다고 인식되어야 한다. 예를 들어, 단계(504)는 금속층을 증착하기 전에 시드층을 증착하는 단계를 포함할 수 있다. 또한, 도 5에 표시된 단계들은, 단일-다마신 공정이나 듀얼-다마신 공정을 포함하는 임의의 다마신 공정에 대해 사용될 수 있다고 인식되어야 한다.
도 6에서, 반도체 디바이스의 금속 패드를 형성하기 위한 예시적인 공정이 도시된다. 도 6에 도시된 공정은, 비아(via)(602)와 큰 사각형 구조물(600)이 반도체 디바이스에 포함된다는 점을 제외하고는, 도 1에 도시된 공정과 여러 면에서 유사하다.
이제 도 6a와 도 6b를 참조하면, 유전체(100)는 비-리세스 영역(103)과 큰 사각형 구조물(600)을 형성하는 리세스 영역을 포함할 수 있다. 큰 사각형 구조물(600)은 비아(602)와 연결될 수 있다. 금속층(106)으로 충진될 때, 후술하는 바와 같이 큰 사각형 구조물(600)이 패드를 형성할 수 있다. 부가적으로, 비아(602)가 금속층(106)으로 충진될 때, 역시 후술하는 바와 같이, 비아(602)는 상기 패드로부터 다른 패드 또는 반도체 디바이스의 상호접속부까지 전류를 전도할 수 있는 플러그를 형성할 수 있다. 도 6a에 도시된 바와 같이, 장벽층(104)이 큰 사각형 구조물(600), 비아(602) 및 비-리세스 영역(103) 상에 증착될 수 있다. 그러나, 전술한 바와 같이, 장벽층(104)이 일부 응용에서는 생략될 수 있다.
다음으로, 도 6c를 참조하면, 금속층(106)이 큰 사각형 구조물(600)과 비아(602)를 충진하고 비-리세스 영역(103)을 커버하도록, 금속층(106)이 장벽층(104) 상으로 증착될 수 있다.
도 6d를 참조하면, 금속층(106)이 증착된 후에, 금속층(106)이 비-리세스 영역(103)으로부터 제거될 수 있다. 비-리세스 영역(103)의 금속층(106)을 제거하는 것은 장벽층(104) 등과 같은, 유전체(100) 상으로 증착되는 임의의 중간층의 비-리세스 영역에서의 금속층(106)을 제거하는 것을 포함할 수 있다. 비-리세스 영역(103)의 금속층(106)을 제거한 후에, 도 6e를 참조하면, 장벽층(104)은 비-리세스 영역(103)으로부터 제거될 수 있다.
본 예시적인 공정에 도시된 바와 같이, 금속층(106)이 비-리세스 영역(103)으로부터 제거될 때, 금속층(106)의 일부는 큰 사각형 구조물(600)로부터 제거되거나 과연마될 수 있어서, 이는 큰 사각형 구조물(600) 내의 금속층(106) 표면이 비-리세스 영역(103)과 비균일한 면이 되도록 한다. 큰 사각형 구조물(600) 내의 금속층(106)의 이러한 과연마 또는 디싱은 큰 사각형 구조물(600)의 큰 크기 때문에 일어날 수 있다. 이러한 디싱은 큰 사각형 구조물(600) 내의 금속층(106)의 단면적을 감소시킬 수 있고, 따라서 금속층(106)에 의해 형성된 패드에서의 저항을 증가시킬 수 있다. 이러한 증가된 저항은 반도체 디바이스가 오작동하게 할 수 있다.
따라서, 도 7에 도시된 바와 같이, 더미 구조물들(700)이 비-리세스 영역(103)과 금속층(106)의 비평탄성을 감소시키기 위해서 큰 사각형 구조물(600)에 포함될 수 있다. 도 7에 표시된 예시적인 공정은 금속층(106)과 비-리세스 영역(103)에 의해 형성된 표면의 평탄도를 증가시키도록 큰 사각형 구조물(600)의 금속층(106) 과연마 단계 및 이후 비-리세스 영역(103)의 일부를 제거하는 단계를 포함한다.
특히, 도 7a와 도 7b를 참조하면, 더미 구조물들(700)은 유전체(100)의 큰 사각형 구조물(600)에 포함될 수 있고, 비-리세스 영역(103)의 일부를 형성할 수 있다. 큰 사각형 구조물(600)은 h + δh의 깊이를 가질 수 있는데, 여기서 h는 최종적인 금속 상호접속부의 원하는 높이이고, 후술하는 바와 같이, δh는 오프셋 높이이다. 더미 구조물들(700)이 큰 사각형 구조물(600)에 포함된 후에, 장벽층(104)이 증착되어, 장벽층(104)이 더미 구조물들(700)을 포함하는, 큰 사각형 구조물(600), 비아(602) 및 비-리세스 영역(103)을 커버할 수 있다. 전술한 바와 같이, 장벽층(104)은 일부 응용에서 생략될 수 있다고 인식되어야 한다. 또한, 또한 전술한 바와 같이, 임의의 개수의 더미 구조물들(700)이 사용될 수 있다.
다음으로, 도 7c를 참조하면, 금속층(106)이 큰 사각형 구조물(600)과 비아(602)를 충진하고 비-리세스 영역(103)을 커버하도록, 금속층(106)이 장벽층(104) 상으로 증착될 수 있다. 금속층(106)이 증착된 후에, 도 7d를 참조하면, 금속층(106)이 비-리세스 영역(103)으로부터 전해연마될 수 있다. 비-리세스 영역(103)의 금속층(106)을 전해연마하는 것은, 장벽층(104) 등과 같이, 유전체(100) 상으로 증착되는 임의의 중간층의 비-리세스 영역으로부터 금속층(106)을 제거하는 것을 포함할 수 있다. 또한, 전해연마는 금속층(106)이 큰 사각형 구조물(600)로부터 오프셋 높이인 δh의 양만큼 과연마될 때까지 계속될 수 있다. 본 발명의 일실시예에 따라, 오프셋 높이는 약 5nm 내지 약 100nm의 범위에서 선택될 수 있다. 그러나, 오프셋 높이는 특정 응용예에 따라 임의의 높이일 수 있다고 인식되어야 한다.
이제 도 7e를 참조하면, 금속층(106)이 큰 사각형 구조물(600)로부터 과연마된 후에, 금속층(106)과 비균일한 면인 비-리세스 영역(103)의 일부는 제거될 수 있다. 특히, 장벽층(104), 유전체(100) 및 더미 구조물들(700)은 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다. 상세하게는, 만일 플라즈마 에칭이 사용된다면, 이방성 에칭 또는 등방성 에칭이 사용될 수 있다. 또한, 플라즈마 에칭을 위해 사용되는 에칭 가스는 단일 가스, 또는 또는 CF4, SF6, C4F8, O2, Ar, CO 등과 같은 가스의 조합을 포함할 수 있다. 만일 화학적 에칭이 사용된다면, HF, H2O, NH4F, N2 등과 같은 증기 가스가 사용될 수 있는데, 여기서 N2는 HF와 H2O 증기를 생성하기 위해서 HF 액체(49% 농도)를 버블링하도록 사용될 수 있다. 만일 습식 에칭이 사용된다면, HF, NH4F 등과 같은 에칭 액체가 사용될 수 있다. 또한, 만일 장벽층(104)이 유전체(100)와 더미 구조물들(700) 상에 증착되지 않는다면, 유전체(100)와 더미 구조물들(700)은 CMP 등과 같은 평탄화 공정을 사용함으로써 제거될 수 있다. 그러나, 유전체(100)와 더미 구조물들(700)은 에칭 또는 임의의 다른 편리한 공정에 의해 제거될 수 있다고 인식되어야 한다.
도 8에서, 다른 예시적인 공정이 도시된다. 도 8에 도시된 예시적인 공정은, 금속층(106)이 큰 사각형 구조물(600)로부터 과연마된 후에 비-리세스 영역(103)의 노출부가 금속층(106)의 표면 아래에서 에칭될 수 있다는 점을 제외하고는, 도 7에 도시된 공정과 여러 면에서 유사하다.
특히, 도 8c를 참조하면, 금속층(106)이 리세스 영역(600)을 충진하고 비-리세스 영역(103)을 커버하도록, 금속층(106)이 반도체 디바이스 상에 증착된 후에, 금속층(106)은 금속층(106)이 큰 사각형 구조물(600)로부터 과연마될 때까지 비-리세스 영역(103)으로부터 전해연마될 수 있다.
도 8d를 참조하면, 금속층(106)이 큰 사각형 구조물(600)로부터 과연마된 후에, 비-리세스 영역(103)은 금속층(106)의 표면 아래에서 에칭될 수 있다. 특히, 장벽층(104), 유전체(100) 및 더미 구조물들(700)은 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다. 도 8d에 도시된 바와 같이, 그 후에 금속층(106)의 일부는 반도체 디바이스이 표면으로부터 돌출될 수 있다.
본 예시적인 공정이 정상적인 웨이퍼 생산을 위해 통상적으로 유용하지는 않지만, 이러한 공정인 품질 관리 목적 또는 연구 개발을 위한 전기적인 시험을 수행하기에 적당한 웨이퍼를 생산하기에 유용할 수 있다. 특히, 전기적 시험을 위해 사용되는 프로브(probe)는 금속층(106)의 표면에 더 안전하고 쉽게 접촉할 수 있어서, 반도체 디바이스의 패드와 전기적 시험 디바이스의 프로브 사이의 전도성을 증가시킨다. 이러한 증가된 전도성은 더 정확한 시험 결과를 만들 수 있다.
도 9를 참조하면, 도 7에 도시된 공정에서 사용될 수 있는 반도체 디바이스의 다른 예시적인 실시예가 도시된다. 도 9에 도시된 예시적인 반도체 디바이스는, 추가적인 더미 구조물들(900)이 부가되었다는 점을 제외하고는, 도 7b에 도시된 예시적인 반도체 디바이스와 여러 면에서 유사하다. 이러한 추가적인 더미 구조물들(900)은 반도체 디바이스 상에 증착된 금속층(106)의 평탄도를 증가시킬 수 있고, 이에 의해 큰 사각형 구조물(600)에 증착된 금속층(106)의 디싱의 양을 감소시킬 수 있다. 이전에 논의된 바와 같이, 임의의 개수의 더미 구조물들이 응용예에 따라 포함될 수 있다고 인식되어야 한다. 또한, 임의의 구성의 더미 구조물들이 응용예에 따라 사용될 수 있다고 인식되어야 한다.
도 10을 참조하면, 도 7에 도시된 공정에서 사용될 수 있는 반도체 디바이스의 다른 예시적인 실시예가 도시된다. 도 10에 도시된 예시적인 반도체 디바이스는, 큰 사각형 구조물(600)이 라운딩된 코너(rounded corner)를 가진다는 점을 제외하고는, 도 9b에 도시된 예시적인 반도체 디바이스와 여러 면에서 유사하다. 이러한 라운딩된 코너는 반도체 디바이스에서 스트레스(stress)를 감소시킬 수 있다.
도 11을 참조하면, 도 7에 도시된 공정에서 사용될 수 있는 반도체 디바이스의 다른 예시적인 실시예가 도시된다. 도 11에 도시된 예시적인 반도체 디바이스는, 추가적인 더미 구조물들(1100)이 부가되었다는 점을 제외하고는, 도 10에 도시된 예시적인 반도체 디바이스와 여러 면에서 유사하다. 이러한 추가적인 더미 구조물들(1100)은 반도체 디바이스 상에 증착된 금속층(106)의 평탄도를 증가시킬 수 있고, 이에 따라 큰 사각형 구조물(600)에 증착된 금속층(106)의 디싱의 양을 감소시킬 수 있다. 앞서 논의된 바와 같이, 임의의 개수의 더미 구조물들이 응용예에 따라 포함될 수 있다는 것이 인식되어야 한다. 또한, 임의의 구성의 더미 구조물들이 응용예에 따라 사용될 수 있다는 것이 인식되어야 한다.
도 12를 참조하면, 도 7에 도시된 공정에서 사용될 수 있는 반도체 디바이스의 다른 예시적인 실시예가 도시된다. 도 12에 도시된 예시적인 반도체 디바이스는, 추가적인 비아(1200)가 추가되었다는 점을 제외하고는, 도 11b에 도시된 예시적인 반도체 디바이스와 여러 면에서 유사하다. 금속층(106)으로 충진될 때, 이러한 추가적인 비아(1200)는 플러그를 형성할 수 있다. 이러한 플러그는 인접 패드들 사이의 전도성을 증가시킬 수 있고, 반도체 디바이스의 결합 패드(bond pad)의 기계적 강도를 향상시킬 수 있다. 결합 패드의 기계적 강도를 향상시키는 것은 낮은 유전상수를 가진, 결과적으로 낮은 기계적 강도를 가진 유전체가 반도체 디바이스에서 사용될 때 결합 공정 동안에 특히 바람직하다. 낮은 유전 상수를 가진 물질의 일부 실시예들은 수소-실세스큐옥산(silsesquioxane, HSQ), 크세로겔(Xerogel), 폴리머(polymer), 에어로겔(aerogel) 등을 포함한다. 낮은 유전 상수를 가진 물질이 물질 내에 형성된 상호접속부를 통과하는 신호의 속도를 증가시키도록 사용될 수 있고, 상기 상호접속부를 통해 신호를 전송하기 위해 필요한 전력 소비를 감소하기 위해서 사용될 수 있다. 예를 들어, SiO2는 약 4.0의 유전 상수를 가지고, HSQ는 약 3.0 내지 2.5의 낮은 유전 상수를 가지고, 크세로겔은 약 2.0의 더 낮은 유전 상수를 가진다.
도 13을 참조하면, 도 7에 표시된 공정에서 사용될 수 있는 큰 사각형 구조물의 예시적인 레이아웃이 도시된다. 특히, 큰 사각형 구조물(600)은 더미 구조물들(900 및 700)을 포함할 수 있다. 더미 구조물들(700)은 서로 a1 및 b2 만큼의 간격을 두고 이격되게 위치될 수 있고, 더미 구조물들(900)은 서로 a2과 b1 만큼의 간격을 두고 이격되게 위치될 수 있다. 또한, 더미 구조물들(700)은 큰 사각형 구조물(600)의 에지로부터 거리 b3에 위치될 수 있고 더미 구조물들(900)는 큰 사각형 구조물(600)의 에지로부터 거리 a3에 위치될 수 있다.
본 예시적인 레이아웃에서, 더미 구조물들(700)과 더미 구조물들(900) 사이의 거리는 도 7에 표시된 공정에 따라 반도체 디바이스의 비-리세스 영역(103) 상에 두께(T)로 증착된 금속층(106)의 평탄도에 영향을 미칠 수 있다. 특히, 반도체 디바이스 상에 증착된 금속층(106)의 평탄도는 더미 구조물들 사이의 거리를 선택함으로써 증가될 수 있는데, 이는 두께 및 더미 구조물들 사이의 거리의 비율(a1/T, ab/T, a1/T, b2/T)과, 두께 및 더미 구조물과 큰 사각형 구조물(600) 사이의 거리의 비율(a3/T와 b3/T)이 약 1 내지 약 5의 범위에, 바람직하게는 약 2 미만이 되도록 하기 위해서이다. 그러나, 상기 범위를 벗어나는 다른 비율도 특정 응용예에 따라 선택될 수 있다.
더미 구조물들 사이의 거리가 큰 사각형 구조물에 증착된 금속층의 평탄도에 영향을 미칠 수 있지만, 더미 구조물들(700 및 900)의 폭(W)은 통상적으로 증착된 금속층의 평탄도에 영향을 미치지 못한다. 그러나, W는 큰 사각형 구조물(600)에 증착된 금속층에 의해 형성된 패드의 유효 단면적에 영향을 미칠 수 있다. 따라서, W는 패드의 유효 단면적을 증가시키도록 감소될 수 있다. 특히, 비-리세스 영역(103)(W/T) 상에 증착된 금속층의 두께(T)와 더미 구조물들(700 및 900)의 폭(W)의 비율은 약 0.1 내지 약 1의 범위에서, 바람직하게는 약 0.3으로 선택될 수 있다. 그러나, 이러한 비율은 특정 응용예에 따라 상기 범위에서 벗어날 수 있다고 인식되어야 한다.
도 14를 참조하면, 도 7에 표시된 공정에서 사용될 수 있는 큰 사각형 구조물의 다른 예시적인 레이아웃이 도시된다. 도 14의 예시적인 레이아웃은, 추가적인 비아(1200)가 추가되었다는 점을 제외하고는, 도 13에 도시된 예시적인 레이아웃과 여러 면에서 유사하다. 전술한 바와 같이, 금속층(106)으로 충진될 때, 이러한 추가적인 비아(1200)는 인접 패드들 사이의 전도성을 증가시킬 수 있는 플러그를 형성할 수 있고, 반도체 디바이스의 결합 패드의 기계적인 강도를 향상시킬 수 있다. 또한 전술한 바와 같이, 결합 패드의 기계적인 강도를 향상시키는 것은 낮은 유전 상수 및, 결과적으로 더 낮은 기계적 강도를 가진 유전체가 반도체 디바이스에서 사용될 때 결합 공정 동안에 특히 바람직하다.
도 15를 참조하면, 도 7에 표시된 공정에서 사용될 수 있는 큰 사각형 구조물의 다른 예시적인 레이아웃이 도시된다. 도 15의 예시적인 레이아웃은, 추가적인 비아(1500)가 추가되었다는 점을 제외하고는, 도 14에 도시된 예시적인 레이아웃과 여러 면에서 유사하다. 개략적으로 전술한 바와 같이, 금속층(106)으로 충진될 때, 이러한 추가적인 비아(1500)는 인접한 패드들 사이의 전도성을 증가시킬 수 있는 플러그를 형성할 수 있고, 반도체 디바이스의 결합 패드의 기계적인 강도를 향상시킬 수 있다. 또한 전술한 바와 같이, 결합 패드의 기계적인 강도를 향상시키는 것은 낮은 유전 상수 및, 결과적으로 더 낮은 기계적 강도를 가진 유전체가 반도체 디바이스에서 사용될 때 결합 공정 동안에 특히 바람직하다.
도 16을 참조하면, 도 7에 표시된 공정에서 사용될 수 있는 큰 사각형 구조물의 또 다른 예시적인 레이아웃이 도시된다. 도 16의 예시적인 레이아웃은, 더미 구조물들(700 및 900)의 전체 패턴(pattern)이 각도 α로 회전되었는데, 여기서 α는 0˚내지 360˚사이의 임의의 각도로 선택될 수 있다.
도 17a 내지 도 17aa를 참조하면, 더미 구조물들을 형성하기 위해 사용될 수 있는 다양한 예시적인 모양(shape)이 도시된다. 특히, 사각형, 원, 타원, 삼각형, 사다리꼴, 8각형, 6각형, 5각형 등과 같은 모양이 사용될 수 있다. 특정한 예시적인 모양이 도 17a 내지 도 17aa에서 표시되고 있지만, 임의의 모양이 특정 응용예에 따라 더미 구조물들을 형성하도록 사용될 수 있다고 인식되어야 한다. 더미 구조물들은 실리콘 이산화물 등과 같은 다양한 물질, 불소화 실리케이트 유리, 폴리이미드, 불소화 풀리이미드, 혼성물/혼합물, 실록산, 유기 폴리머, [알파]-C:F, Si-O-C, 파릴렌/불소화 파릴렌, 폴리테라플루오로에틸렌, 나노포러스 실리카, 나노포러스 유기물 등과 같은 실리콘 이산화물보다 낮은 유전 상수를 가진 물질 및, 구리, 알루미늄, 니켈, 크롬, 아연, 카드뮴, 은, 금, 로듐, 팔라듐, 플래티넘, 주석, 납, 철, 인듐 등과 같은 금속을 포함할 수 있다. 전술한 바와 같이, 일부 응용에서, 더미 구조물들은 사용되는 유전체와 같은 물질로 형성될 수 있다.
도 18에 도시된 바와 같이, 전술한 공정에 따라 더미 구조물들을 사용할 때, 문제가 일어날 수 있다. 도 18에 도시된 공정은, 장벽층(104)이 비-리세스 영역(103)의 일부가 제거될 때 과제거될(over-removed) 수 있다는 점을 제외하고는, 도 3에 표시된 공정과 유사하다. 특히, 도 18c와 18d를 참조하면, 금속층(106)이 리세스 영역(102)으로부터 과연마된 후에, 금속층(106)과 비균일한 면인 비-리세스 영역(103)의 일부가 제거될 수 있다. 상세하게는, 장벽층(104)의 노출부가 에칭, CMP 또는 임의의 다른 편리한 공정에 의해 제거될 수 있다.
도 18e를 참조하면, 장벽층(104)의 노출부가 제거된 후에, 커버층 또는 패시베이션층(1802)이 반도체 디바이스 상에 증착될 수 있다. 커버층 또는 패시베이션층(1802)은 SiN, 다이아몬드 등과 같은 절연 물질을 포함할 수 있다. 그러나, 만일 장벽층(104)이 이전의 단계에서 과제거된다면, 갭(gap)(1800)이, 특히 만일 커버층(1802)이 장벽층(104)의 과제거에 의해 발생한 공간을 충진하지 못한다면, 금속층(106)과 유전체(100) 사이에 형성될 수 있다. 갭(1800)은, 금속층(106)이 구리로부터 형성되고 유전체(100)가 낮은 유전 상수를 가진 물질일 때와 같이, 특정 금속과 유전체 물질이 사용될 때 금속층(106)이 유전체(100) 내로 확산하도록 할 수 있다. 유전체(100) 내로의 금속층(106)의 이와 같은 확산은 반도체 디바이스에 서 신뢰성 문제를 일으킬 수 있다.
따라서 도 19 내지 도 27은 도 18에 나타난 문제점에 대한 다양한 해결예들을 표시한다. 이러한 예시적인 실시예 중 일부에서, 비-리세스 영역(103)은 장벽층(104)이 유전체(100)와 동일하거나 유사한 레벨(level)에 있도록 하기 위해서 제거될 수 있다. 이러한 예시적인 실시예 중 나머지에서, 비-리세스 영역(103)은 장벽층(104)이 유전체(100)의 표면 너머로 돌출되도록 하기 위해 제거될 수 있다.
도 19는 비-리세스 영역(103)을 제거하는 예시적인 공정을 도시하는데, 이는 장벽층(104), 금속층(106) 및 유전체(100) 각각이 동일하거나 유사한 레벨인 표면을 가지도록 하기 위해서이다. 특히, 도 19a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)는 장벽층(104)과 유전체(100)가 동일하거나 유사한 레벨인 표면을 형성하도록 하기 위해서 같은 비율로 제거될 수 있다. 특히, 도 19b를 참조하면, 장벽층(104)과 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다. 예를 들어, 만일 플라즈마 에칭이 사용된다면, 플라즈마 에칭은 저밀도 플라즈마(반응성 이온 에칭), 고밀도 플라즈마(유도성 결합 플라즈마(ICP)), 헬리콘 플라즈마(HP), 전자 사이클로트론 공명(electron cyclotron resonance, ECR), 대기압 플라즈마(무성 방전 플라즈마) 등을 포함할 수 있고, 플라즈마 전력은 약 500W와 약 2000W 사이, 바람직하게는 약 1000W로 선택될 수 있다. 또한 본 실시예에서, 진공 압력은 약 30 mTorr와 약 100mTorr 사이에서, 바람직하게는 약 50mTorr로 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, C4F8, O2 및 Ar 가스의 유량은 각각 약 8sccm, 약 2sccm 및 약 100sccm일 수 있다. 덧붙여, 장벽층(104)으로 사용될 수 있는 TaN은 약 150nm/min의 속도로 제거될 수 있으며, 유전체(100)로 사용될 수 있는 SiO2는 약 150nm/min의 속도로 제거될 수 있다.
본 예시적인 실시예에서, 도 19c를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 도시된 바와 같이, 장벽층(104), 유전체(100) 및 금속층(106)이 동일하거나 유사한 레벨인 표면을 가질 때, 갭(1800)(도 18)은 제거될 수 있고, 유전체(100) 내로의 금속층(106)의 확산은 감소될 수 있다.
도 20은 비-리세스 영역(103)을 제거하는 예시적인 공정을 도시하는데, 이는 장벽층(104)이 금속층(106)과 유전체(100)의 표면 너머로 돌출하도록 하기 위해서이다. 특히, 도 20a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18), 장벽층(104)이 유전체(100)와 금속층(106)의 표면 너머로 돌출하도록 하기 위해서 유전체(100)보다 낮은 속도로 제거될 수 있다. 특히, 장벽층(104)과 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다. 예를 들어, 플라즈마 에칭이 사용된다면, 플라즈마 전력은 약 500W와 약 2000W 사이에서, 바람직하게는 약 1000W로 선택될 수 있다. 또한, 본 실시예에서, 진공 압력은 약 50mTorr와 약 120mTorr 사이에서, 바람직하게는 약 90mTorr로 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, C4F8, O2 및 Ar 가스의 유량은 각각 약 8.5sccm, 약 6.7sccm 및 약 115sccm일 수 있다. 덧붙여, 장벽층(104)은, 만일 TaN이 사용된다면 약 70nm/min의 속도로 제거될 수 있고, 만일 TiN이 사용된다면 약 90nm/min의 속도로 제거될 수 있다. 또한, 유전체(100)으로 사용될 수 있는 SiO2는 약 300nm/min의 속도로 제거될 수 있다.
본 바람직한 예시적인 실시예에서, 도 20c를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 도시된 바와 같이, 장벽층(104)이 유전체(100)와 금속층(106)의 표면 위로 돌출할 때, 갭(1800)(도 18)이 제거될 수 있고, 금속층(106)의 유전체(100) 내로의 확산은 감소될 수 있다. 덧붙여, 이런 식으로 장벽층(104)이 돌출하도록 하는 것은 유전체(100)와 금속층(106)과 동일하거나 유사한 레벨인 장벽층(104)을 형성하는 것보다 확산을 더 잘 방지할 수 있다. 그러나, 커버층(1802)의 일부 평탄도는 장벽층(104)이 이런 방식으로 돌출할 때 손실될 수 있다. 서술한 바와 같이, 이러한 평탄도의 손실(loss)은 반도체 디바이스의 후속층을 형성할 때 문제를 일으킬 수 있다. 그러나, 응용예에 따라, 이러한 평탄도의 손실은 수용될 수 있다.
도 21은 비-리세스 영역(103)을 제거하는 다른 예시적인 공정을 도시하는데, 이는 장벽층(104)이 금속층(106)과 유전체(100)의 표면 너머로 돌출하도록 하기 위해서이다. 특히, 도 21a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)가 두 개의 단계로 제거될 수 있다. 도 21b를 참조하면, 제 1 단계에서, 장벽층(104)과 유전체(100)가 같은 속도로 제거될 수 있다. 도 21c를 참조하면, 제 2 단계에서, 유전체(100)가 유전체(100)와 금속층(106)의 레벨 이상으로 장벽층(104)을 돌출시키기 위해서 장벽층(104)보다 높은 속도로 제거될 수 있다. 일부 응용에서, 장벽층(104)의 제거는 제 2 단계에서 중지될 수 있는데, 이는 속도가 0이 되게 한다. 또한, 장벽층(104)과 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다. 예를 들어, 제 1 단계에서는, 플라즈마 에칭이 사용될 수 있고, 플라즈마 전력은 약 500W와 약 2000W 사이에서, 바람직하게는 약 1000W로 선택될 수 있다. 또한, 본 실시예에서, 진공 압력은 약 30mTorr와 약 100mTorr 사이에서, 바람직하게는 약 50mTor로 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, C4F8, O2 및 Ar 가스의 유량은 각각 약 8sccm, 약 2sccm 및 약 100sccm일 수 있다. 덧붙여, TaN을 포함하는 장벽층(104)과 SiO2를 포함하는 유전체(100)는 약 150nm/min의 속도로 제거될 수 있다.
본 실시예의 제 2단계에서, 플라즈마 에칭이 사용될 수 있고, 플라즈마 전력은 약 500W 및 약 2000W의 사이에서, 바람직하게는 약 1000W로 선택될 수 있다. 또한, 본 실시예에서, 진공 압력은 약 30mTorr와 약 100mTorr 사이에서, 바람직하게는 약 80mTorr로 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, SF6의 가스 유량은 약 50sccm일 수 있다. 덧붙여, 장벽층(104)이 만일 TaN이 사용된다면 약 250nm/min의 속도로 제거될 수 있고, 만일 TiN이 사용된다면 약 300nm/min의 속도로 제거될 수 있다. 또한, 유전체(100)로 사용될 수 있는 SiO2는 약 20nm/min의 속도로 제거될 수 있다.
본 예시적인 실시예에서, 도 21d를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 도시된 바와 같이, 장벽층(104)이 유전체(100)와 금속층(106)의 레벨 너머로 돌출할 때, 갭(1800)(도 18)이 제거될 수 있고, 유전체(100) 내로의 금속층(106)의 확산이 감소될 수 있다. 전술한 바와 같이, 이런 방식으로 장벽층(104)을 돌출시키는 것은 커버층(1802)의 평탄도에서 일부 손실을 초래할 수 있다. 그러나, 응용예에 따라, 이러한 평탄도의 손실은 허용될 수 있다.
도 22는 비-리세스 영역(103)을 제거하는 또 다른 예시적인 공정을 도시하는데, 이는 장벽층(104)이 금속층(106)의 표면 너머로 돌출하도록 하기 위해서이다. 특히, 도 22a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)는 두 개의 단계로 제거될 수 있다. 도 22b를 참조하면, 제 1 단계에서, 장벽층(104)은 유전체(100)보다 높은 속도로 제거될 수 있다. 도 22c를 참조하면, 제 2 단계에서, 유전체(100)와 금속층(106)의 표면 이상으로 장벽층(104)을 돌출시키기 위해서, 유전체(100)는 장벽층(104)이 0의 속도로 제거될 수 있는 동안 더 높은 속도로 제거될 수 있다. 특히, 장벽층(104)과 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다.
예를 들어, 제 1 단계에서, 플라즈마 에칭이 사용될 수 있고, 플라즈마 전력은 약 500W와 약 2000W 사이에서, 바람직하게는 약 1000W로 선택될 수 있다. 또한, 본 실시예에서, 진공 압력은 약 30mTorr와 약 100mTorr 사이에서, 바람직하게는 약 80mTorr에서 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, SF6의 가스 속도는 약 50sccm일 수 있다. 덧붙여, 장벽층(104)은 만일 TaN이 사용된다면 약 250nm/min의 속도로, 만일 TiN이 사용된다면 약 300nm/min의 속도로 제거될 수 있다. 또한, SiO2를 포함하는 유전체(100)는 약 20nm/min의 속도로 제거될 수 있다. 본 실시예의 제 2 단계에서, 제 1 단계의 설정은, 장벽층(104)의 제거가 중지되어 0의 속도로 설정될 수 있다는 점을 제외하고는, 동일할 수 있다.
본 예시적인 실시예에서, 도 22d를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 도시된 바와 같이, 장벽층(104)이 유전체(100)와 금속층(106)의 표면 너머로 돌출할 때, 갭(1800)(도 18)이 제거될 수 있고, 유전체(100) 내로의 금속층(106)의 확산은 감소될 수 있다. 전술한 바와 같이, 이런 방식으로 장벽층(104)을 돌출시키는 것은 커버층(1802)의 평탄도의 일부 손실을 초래할 수 있다. 그러나, 응용예에 따라, 이러한 평탄도의 손실은 허용될 수 있다.
도 23은 비-리세스 영역(103)을 제거하는 다른 예시적인 공정을 도시하는데, 이는 장벽층(104), 금속층(106) 및 유전체(100) 각각이 동일하거나 유사한 레벨인 표면을 가진다. 특히, 도 23a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)는 두 개의 단계로 제거될 수 있다. 도 23b를 참조하면, 제 1 단계에서, 장벽층(104)은 유전체(100)보다 높은 속도로 제거될 수 있다. 도 23c를 참조하면, 제 2 단계에서, 장벽층(104)과 유전체(100)가 동일하거나 유사한 레벨인 표면을 형성하도록 하기 위해서, 유전체(100)는 장벽층(104)보다 높은 속도로 제거될 수 있다. 특히, 장벽층(104)과 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다.
예를 들어, 제 1 단계에서, 플라즈마 에칭이 사용될 수 있고, 플라즈마 전력은 약 500W와 약 2000W 사이에서, 바람직하게는 약 1000W로 선택될 수 있다. 또한 본 실시예에서, 진공 압력은 약 30mTorr와 약 100mTorr 사이에서, 바람직하게는 약 80mTorr로 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, SF6의 가스 유량은 약 50sccm일 수 있다. 덧붙여, 장벽층(104)은 만일 TaN이 사용된다면 약 250nm/min의 속도로, 만일 TiN이 사용된다면 약 300nm/min의 속도로 제거될 수 있다. 또한, SiO2를 포함하는 유전체(100)는 약 20nm/min의 속도로 제거될 수 있다.
본 실시예의 제 2 단계에서, 플라즈마 에칭이 사용될 수 있고, 플라즈마 전력은 약 500W와 약 2000W 사이에서, 바람직하게는 약 1000W로 선택될 수 있다. 또한, 본 실시예에서, 진공 압력은 약 50mTorr와 약 120mTorr 사이에서, 바람직하게는 약 90mTorr로 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, C4F8, O2 및 Ar 가스의 유량은 각각 약 8.5sccm, 약 6.7sccm 및 약 115sccm일 수 있다. 덧붙여, 장벽층(104)은 만일 TaN이 사용된다면 약 70nm/min의 속도로, 만일 TiN이 사용된다면 약 90nm/min의 속도로 제거될 수 있다. 또한, SiO2를 포함하는 유전체(100)는 약 300nm/min의 속도로 제거될 수 있다.
본 예시적인 실시예에서, 도 23d를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 도시된 바와 같이, 장벽층(104), 유전체(100) 및 금속층(106)이 동일하거나 유사한 레벨인 표면을 가질 때, 갭(1800)(도 18)이 제거될 수 있고, 유전체(100) 내로의 금속층(106)의 확산은 감소될 수 있다. 이러한 예시적인 공정에 의해 생산된 반도체 디바이스의 평탄도는 유전체(100)와 금속층(106) 너머로 돌출하는 장벽층(104)을 포함하는 반도체 디바이스보다 양호할 수 있지만, 유전체(100)와 금속층(106) 너머로 돌출하는 장벽층(104)을 포함하는 반도체 디바이스와 비교할 때, 본 예시적인 공정에 의해 생산된 반도체 디바이스는 금속층(106)이 유전체(100) 내로 확산할 수 있는 위험성을 증가시킨다.
도 24는 비-리세스 영역(103)을 제거하는 또 하나의 예시적인 공정을 도시하는데, 이는 장벽층(104), 유전체(100) 및 금속층(106)이 동일하거나 유사한 레벨인 표면을 가지도록 하기 위해서이다. 특히, 도 24a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)이 두 개의 단계로 제거될 수 있다. 도 24b를 참조하면, 제 1 단계에서, 장벽층(104)은 유전체(100)가 0의 속도로 제거될 수 있는 동안에 더 높은 속도로 제거될 수 있다. 도 24c를 참조하면, 제 2 단계에서, 장벽층(104)과 유전체(100)가 동일하거나 유사한 레벨인 표면을 형성하도록 하기 위해서, 유전체(100)는 장벽층(104)이 0의 속도로 제거될 수 있는 동안 더 높은 속도로 제거될 수 있다. 특히, 장벽층(104)와 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다.
본 예시적인 실시예에서, 도 24D를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 도시된 바와 같이, 장벽층(104), 유전체(100)와 금속층(106)이 동일하거나 유사한 레벨인 표면을 가질 때, 갭(1800)(도 18)이 제거될 수 있고, 유전체(100) 내로의 금속층(106)의 확산이 감소될 수 있다. 반도체 디바이스의 평탄도가 유전체(100)와 금속층(106) 너머로 돌출하는 장벽층(104)을 포함하는 반도체 디바이스보다 양호할 수 있지만, 유전체(100)와 금속층(106) 너머로 돌출하는 장벽층(104)을 포함하는 반도체 디바이스와 비교할 때, 본 예시적인 공정에 의해 생산된 반도체 디바이스는 금속층(106)이 유전체(100) 내로 확산할 수 있는 위험성을 증가시킨다.
도 25는 비-리세스 영역(103)을 제거하는 다른 예시적인 공정을 도시하는데, 이는 장벽층(104), 유전체(100) 및 금속층(106)이 동일하거나 유사한 레벨인 표면을 가지도록 하기 위해서이다. 특히, 도 25a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)는 두 개의 단계로 제거될 수 있다. 도 25b를 참조하면, 제 1 단계에서, 장벽층(104)은 유전체(100)보다 낮은 속도로 제거될 수 있다. 도 25c를 참조하면, 제 2 단계에서, 장벽층(104)과 유전체(100)가 동일하거나 유사한 레벨인 표면을 형성하도록 하기 위해서, 장벽층(104)은 유전체(100)가 0의 속도로 제거될 수 있는 동안 더 높은 속도로 제거될 수 있다. 특히, 장벽층(104)과 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다. 예를 들어, 제 1 단계에서, 플라즈마 에칭이 사용될 수 있고, 플라즈마 전력은 약 500W와 약 2000W 사이에서, 바람직하게는 약 1000W로 선택될 수 있다. 또한, 본 실시예에서, 진공 압력은 약 50mTorr와 약 120mTorr 사이에서, 바람직하게는 약 90mTorr로 선택될 수 있고, 반도체 디바이스의 온도는 약 20℃로 선택될 수 있으며, 만일 사용된다면, C4F8, O2 및 Ar 가스의 유량은 각각 약 8.5sccm, 약 6.7sccm 및 약 115sccm일 수 있다. 덧붙여, 장벽층(104)은 만일 TaN이 사용된다면 약 70nm/min의 속도로, 만일 TiN이 사용된다면 약 90nm/min의 속도로 제거될 수 있다. 또한, SiO2를 포함하는 유전체(100)는 약 300nm/min의 속도로 제거될 수 있다. 본 실시예의 제 2 단계에서, 제 1 단계를 위한 설정은, 유전체(100)의 제거가 중지되고 0의 속도로 설정될 수 있다는 점을 제외하고는, 동일할 수 있다.
본 예시적인 실시예에서, 도 25d를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 도시된 바와 같이, 장벽층(104), 유전체(100) 및 금속층(106)이 동일하거나 유사한 레벨인 표면을 가질 때, 갭(1800)(도 18)이 제거될 수 있고, 유전체(100) 내로의 금속층의 확산은 감소될 수 있다. 반도체 디바이스의 평탄도가 유전체(100)와 금속층(106) 너머로 돌출하는 장벽층(104)을 포함하는 반도체 디바이스보다 양호할 수 있지만, 유전체(100)와 금속층(106) 너머로 돌출하는 장벽층(104)을 포함하는 반도체 디바이스와 비교할 때, 본 예시적인 공정에 의해 생산된 반도체 디바이스는 금속층(106)이 유전체(100) 내로 확산할 수 있는 위험성을 증가시킨다.
도 26은 비-리세스 영역(103)의 예시적인 공정을 도시하는데, 이는 금속층(106)이 유전체(100)와 장벽층(104)의 레벨 너머로 돌출하도록 하기 위해서이다. 본 예시적인 공정이 정상적인 웨이퍼 생산에 대해 통상적으로 유용하지는 못하지만, 이러한 공정은 품질 관리 목적 또는 연구 개발을 위한 전기적인 시험을 수행하기에 적당한 웨이퍼를 생산하기에 유용할 수 있다. 특히, 전기적 시험을 위해 사용되는 프로브는 금속층(106)의 표면에 더 안전하고 쉽게 접촉할 수 있는데, 이에 의해 반도체 디바이스와 전기적 시험 디바이스의 프로브 사이의 전도성을 증가시킨다. 이러한 증가된 전도성은 더 정확한 시험 결과를 가져온다.
도 26a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)는 2개의 단계로 제거될 수 있다. 도 26b를 참조하면, 제 1 단계에서, 장벽층(104)은 유전체(100)보다 더 높은 속도로 제거될 수 있다. 도 26c를 참조하면, 제 2 단계에서, 유전체(100)는 장벽층(104)이 0의 속도로 제거될 수 있는 동안 더 높은 속도로 제거될 수 있다. 특히, 장벽층(104)과 유전체(100)은 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다.
본 예시적인 공정에서, 도 26d를 참조하면, 장벽층(104)와 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)이 반도체 디바이스 상에 증착될 수 있다. 커버층(1802)은 후속하여 형성된 층 내로의 확산으로부터 현재의 층(present layer)을 보호하기 위해 사용될 수 있다.
도 27은 비-리세스 영역(103)을 제거하는 다른 예시적인 공정을 도시하는데, 이는 금속층(106)이 유전체(100)와 장벽층(104)의 레벨 너머로 돌출하도록 하기 위해서이다. 도 26에 표시된 공정과 같이, 본 예시적인 공정은 정상적인 웨이퍼 생산에는 통상적으로 유용하지 못하지만, 이러한 공정은 품질 관리 목적 또는 연구 개발을 위한 전기적인 시험을 수행하기에 적당한 웨이퍼를 생산하기 위해 유용할 수 있다. 특히, 전기적 시험을 위해 사용되는 프로브는 금속층(106)의 표면과 더 안전하고 쉽게 접촉할 수 있어서 반도체 디바이스의 패드와 전기적 시험 디바이스의 프로브 사이의 전도성을 증가시킨다. 이러한 증가된 전도성은 더 정확한 시험 결과를 가져온다.
도 27a를 참조하면, 금속층(106)이 리세스 영역(102)(도 18)으로부터 과연마된 후에, 장벽층(104)과 유전체(100)는 두 개의 단계로 제거될 수 있다. 도 27b를 참조하면, 제 1 단계에서, 장벽층(104)은 더 높은 속도로 제거될 수 있고 유전체(100)는 0의 속도로 제거될 수 있다. 도 26c를 참조하면, 제 2 단계에서, 유전체(100)는 장벽층(104)이 0의 속도로 제거될 수 있는 동안 더 높은 속도로 제거될 수 있다. 특히, 장벽층(104)과 유전체(100)는 습식 에칭, 건식 화학적 에칭, 건식 플라즈마 에칭, CMP 등과 같은 임의의 편리한 방법에 의해 제거될 수 있다.
본 예시적인 실시예에서, 도 27d를 참조하면, 장벽층(104)과 유전체(100)의 원하는 부분이 제거된 후에, 커버층(1802)은 반도체 디바이스 상에 증착될 수 있다. 커버층(1802)은 현재의 층이 후속하여 형성된 층 내로 확산되지 않도록 현재의 층을 보호하기 위해 사용될 수 있다.
테이블 1은 도 19 내지 도 27에 대해 서술된 다양한 예시적인 실시예의 요약을 제공한다. 특히, 각 컬럼(column)은 제 1 단계에서의 장벽층(104)과 유전체(100)에 대한 별개의 조합의 제거 속도를 포함하고, 각각의 로우(row)는 제 2 단계에서의 장벽층(104)과 유전체(100)에 대한 별개의 조합의 제거 속도를 포함한다.
단계 1:
동일한 속도로 장벽층과 유전체 제거		 단계 1:
유전체보다 더 높은 속도로 장벽층 제거		 단계 1:
장벽층보다 더 높은 속도로 유전체 제거
제 2 단계 도 19 N/A 도 20
단계 2:
동일한 속도로 장벽층과 유전체 제거
N/A
N/A
N/A
단계 2:
유전체보다 더 높은 속도로 장벽층 제거
N/A
N/A
도 25
단계 2:
장벽층보다 더 높은 속도로 유전층 제거
도 21
도 22, 도 23, 도 24, 도 26, 도 27
N/A
테이블 1
테이블 1은 유전체(100)와 장벽층(104)에 대한 특정한 조합의 제거 속도를 표시하지만, 다른 조합의 제거 속도들도 응용예에 따라 사용될 수 있다고 인식되어야 한다.
본 발명은 특정한 실시예, 예시 및 응용을 들어 서술되었지만, 본 발명의 범위를 벗어나지 않고서도 다양한 변형 및 수정이 만들어질 수 있다는 것은 당업자에 자명할 것이다.

Claims (92)

  1. 반도체 웨이퍼 상의 금속층을 전해연마하는 방법으로서,
    상기 반도체 웨이퍼 상에 유전체층(dielectric layer)을 형성하는 단계 ― 상기 유전체층은 리세스 영역 및 비-리세스 영역으로 형성됨 ―;
    상기 리세스 영역 내에 다수의 더미 구조물(dummy structure)들을 형성하는 단계 ― 상기 다수의 더미 구조물들은 상기 유전체층 상에 후속하여 형성된 금속층의 평탄도를 증가시키도록 구성되는 비활성 영역들임 ―;
    상기 리세스 영역을 충진하고 상기 비-리세스 영역 및 상기 다수의 더미 구조물들을 커버하도록 금속층을 형성하는 단계; 및
    상기 비-리세스 영역 및 상기 리세스 영역의 일부분을 노출하도록 상기 금속층을 전해연마하는 단계
    를 포함하는 반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  2. 제 1 항에 있어서,
    상기 리세스 영역은 전해연마 후에 상기 리세스 영역 내에 남아있는 상기 금속층의 두께에 해당하는 깊이(depth), 및 전해연마 후에 노출될 상기 비-리세스 영역의 표면과 전해연마 후에 상기 리세스 영역 내에 남아있는 상기 금속층의 표면 사이의 거리에 해당하는 오프셋 높이(offset height)를 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  3. 제 2 항에 있어서,
    상기 오프셋 높이와 동일한 깊이로 상기 노출된 비-리세스 영역을 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  4. 제 3 항에 있어서,
    상기 오프셋 높이는 5 나노미터(nm) 내지 100 나노미터인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  5. 제 1 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 증착하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  6. 제 1 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 전기도금하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  7. 제 1 항에 있어서,
    상기 다수의 더미 구조물들은 각각 폭(width)을 가지고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 폭 대 상기 두께의 비율은 0.1 내지 1인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  8. 제 7 항에 있어서,
    상기 비율은 0.3인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  9. 제 1 항에 있어서,
    상기 다수의 더미 구조물들은 서로 간격을 두고 이격되고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 간격 대 상기 두께의 비율은 1 내지 5인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  10. 제 9 항에 있어서,
    상기 비율은 2 미만인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  11. 제 1 항에 있어서,
    상기 금속층을 형성하는 단계 이전에 상기 유전체층 상에 장벽층(barrier layer)을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  12. 제 1 항에 있어서,
    상기 금속층을 형성하는 단계 이전에 상기 유전체층 상에 시드층(seed layer)을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  13. 제 1 항에 있어서,
    상기 금속층을 전해연마하는 단계 이후에 상기 반도체 웨이퍼 상에 커버층을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  14. 제 1 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 상호접속부를 형성하도록 구성된 트렌치(trench)인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  15. 제 1 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 패드를 형성하도록 구성된 사각형 구조물(rectangular structure)인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  16. 제 15 항에 있어서,
    전기적 시험을 위해 사용되는 프로브(probe)와 상기 패드 간의 접촉을 촉진시키도록 상기 유전체층 넘어로 돌출하는 패드를 형성하기 위해, 상기 전해연마된 금속층의 표면을 넘어서 있는 상기 노출된 비-리세스 영역을 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  17. 제 15 항에 있어서,
    상기 사각형 구조물은 라운드형 코너(rounded corner)들을 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  18. 제 1 항에 있어서,
    상기 금속층은 구리인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  19. 제 1 항에 있어서,
    상기 다수의 더미 구조물들은 상기 유전체층과 동일한 물질을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  20. 제 1 항에 있어서,
    상기 다수의 더미 구조물들은 금속을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  21. 반도체 웨이퍼 상의 금속층을 전해연마하는 방법으로서,
    상기 반도체 웨이퍼 상에 유전체층을 형성하는 단계 ― 상기 유전체층은 리세스 영역과 비-리세스 영역으로 형성됨 ―;
    상기 리세스 영역 내에 다수의 더미 구조물들을 형성하는 단계 ― 상기 다수의 더미 구조물들은 상기 유전체층 상에 후속하여 형성된 금속층의 평탄도를 증가시키도록 구성된 비활성 영역들임 ―;
    상기 리세스 영역, 상기 비-리세스 영역 및 상기 다수의 더미 구조물들을 커버하도록 장벽층을 형성하는 단계;
    상기 리세스 영역을 충진하고 상기 비-리세스 영역과 상기 다수의 더미 구조물들을 커버하도록 금속층을 형성하는 단계;
    상기 비-리세스 영역 상에 증착된 상기 장벽층 및 상기 리세스 영역의 일부분을 노출하도록 상기 금속층을 전해연마하는 단계;
    상기 노출된 장벽층을 제 1 속도(rate)로 제거하는 단계; 및
    상기 유전체층의 상기 비-리세스 영역을 제 2 속도로 제거하는 단계
    를 포함하는 반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  22. 제 21 항에 있어서,
    상기 노출된 장벽층이 제 1 속도로 제거되고 상기 유전체층의 상기 비-리세스 영역이 제 2 속도로 제거된 후에, 상기 노출된 장벽층 및 상기 유전체층의 상기 비-리세스 영역은 평탄한 표면(even surface)들을 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  23. 제 21 항에 있어서,
    상기 노출된 장벽층이 제 1 속도로 제거되고 상기 비-리세스 영역이 제 2 속도로 제거된 후에, 상기 노출된 장벽층은 상기 비-리세스 영역 넘어로 돌출하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  24. 제 21 항에 있어서,
    상기 제 1 속도는 상기 제 2 속도와 동일한,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  25. 제 21 항에 있어서,
    상기 제 1 속도는 상기 제 2 속도보다 더 낮은,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  26. 제 21 항에 있어서,
    상기 노출된 장벽층을 제 3 속도로 제거하는 단계; 및
    상기 유전체층의 상기 비-리세스 영역을 제 4 속도로 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  27. 제 26 항에 있어서,
    상기 제 3 속도는 상기 제 4 속도보다 더 높은,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  28. 제 27 항에 있어서,
    상기 제 4 속도는 제로인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  29. 제 26 항에 있어서,
    상기 제 4 속도는 상기 제 3 속도보다 더 높은,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  30. 제 29 항에 있어서,
    상기 제 3 속도는 제로인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  31. 제 26 항에 있어서,
    상기 제 1 속도는 상기 제 2 속도보다 더 높은,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  32. 제 26 항에 있어서,
    상기 노출된 장벽층이 제 3 속도로 제거되고 상기 비-리세스 영역이 제 4 속도로 제거된 후에, 상기 노출된 장벽층과 상기 비-리세스 영역은 평탄한 표면들을 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  33. 제 26 항에 있어서,
    상기 노출된 장벽층이 제 3 속도로 제거되고 상기 비-리세스 영역이 제 4 속도로 제거된 후에, 상기 노출된 장벽층은 상기 비-리세스 영역 넘어로 돌출하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  34. 제 21 항에 있어서,
    상기 다수의 더미 구조물들은 각각 폭을 가지고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 폭 대 상기 두께의 비율은 0.1 내지 1인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  35. 제 21 항에 있어서,
    상기 다수의 더미 구조물들은 서로 간격을 두고 이격되고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 간격 대 상기 두께의 비율은 1 내지 5인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  36. 제 21 항에 있어서,
    상기 금속층을 증착하는 단계 이전에 상기 유전체층 상에 시드층을 증착하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  37. 제 21 항에 있어서,
    상기 금속층을 전해연마하는 단계 이후에 상기 반도체 웨이퍼 상에 커버층을 증착하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  38. 제 21 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 상호접속부를 형성하도록 구성된 트렌치인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  39. 제 21 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 패드를 형성하도록 구성된 사각형 구조물인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  40. 제 39 항에 있어서,
    전기적 시험을 위해 사용되는 프로브와 상기 패드 사이의 접촉을 촉진시키도록 상기 유전체층 넘어로 돌출하는 패드를 형성하기 위해, 상기 노출된 장벽층 및 상기 금속층의 표면을 넘어서 있는 상기 유전체층의 상기 비-리세스 영역을 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  41. 제 39 항에 있어서,
    상기 사각형 구조물은 라운드형 코너들을 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  42. 제 21 항에 있어서,
    상기 금속층은 구리인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  43. 제 21 항에 있어서,
    상기 다수의 더미 구조물들은 상기 반도체 웨이퍼와 동일한 물질을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  44. 제 21 항에 있어서,
    상기 다수의 더미 구조물들은 금속을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  45. 제 21 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 증착하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  46. 제 21 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 전기도금하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  47. 반도체 웨이퍼 상의 금속층을 전해연마하는 방법으로서,
    상기 반도체 웨이퍼 상에 유전체층을 형성하는 단계 ― 상기 유전체층은 리세스 영역과 비-리세스 영역으로 형성됨 ―;
    상기 리세스 영역 내에 적어도 하나의 더미 구조물을 형성하는 단계;
    상기 더미 구조물과 상기 비-리세스 영역을 커버하고 상기 리세스 영역을 충진하도록 금속층을 형성하는 단계; 및
    상기 비-리세스 영역 및 상기 리세스 영역의 일부분을 노출하도록 상기 리세스 영역과 상기 비-리세스 영역으로부터 상기 금속층을 과연마하는(overpolishing) 단계 ― 상기 과연마하는 단계는 상기 비-리세스 영역이 상기 리세스 영역의 상기 금속층의 표면을 넘어서 돌출할 수 있도록 허용함 ―
    를 포함하는 반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  48. 제 47 항에 있어서,
    상기 표면을 넘어서 돌출하는 상기 비-리세스 영역의 일부분을 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  49. 제 48 항에 있어서,
    제거된 상기 비-리세스 영역의 일부분은 5 나노미터(nm) 내지 100 나노미터의 두께를 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  50. 제 47 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 증착하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  51. 제 47 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 전기도금하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  52. 제 47 항에 있어서,
    상기 더미 구조물은 폭을 가지고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 폭 대 상기 상기 두께의 비율은 0.1 내지 1인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  53. 제 52 항에 있어서,
    상기 비율은 0.3인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  54. 제 47 항에 있어서,
    상기 더미 구조물은 간격을 두고 상기 비-리세스 영역으로부터 이격되고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 간격 대 상기 두께의 비율은 1 내지 5인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  55. 제 47 항에 있어서,
    상기 금속층을 형성하는 단계 이전에 상기 유전체층 상에 장벽층을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  56. 제 47 항에 있어서,
    상기 금속층을 형성하는 단계 이전에 상기 유전체층 상에 시드층을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  57. 제 47 항에 있어서,
    상기 금속층을 전해연마하는 단계 이후에 상기 반도체 웨이퍼 상에 커버층을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  58. 제 47 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 상호접속부를 형성하도록 구성된 트렌치인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  59. 제 47 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 패드를 형성하도록 구성된 사각형 구조물인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  60. 제 59 항에 있어서,
    전기적 시험을 위해 사용되는 프로브와 상기 패드 사이의 접촉을 촉진시키도록 상기 유전체층 넘어로 돌출하는 패드를 형성하기 위해, 상기 금속층의 표면을 넘어서 있는 상기 노출된 비-리세스 영역을 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  61. 제 47 항에 있어서,
    상기 금속층은 구리인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  62. 제 48 항에 있어서,
    상기 더미 구조물은 상기 유전체층과 동일한 물질을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  63. 제 47 항에 있어서,
    상기 더미 구조물은 금속을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  64. 반도체 웨이퍼 상의 금속층을 전해연마하는 방법으로서,
    상기 반도체 웨이퍼 상에 유전체층을 형성하는 단계 ― 상기 유전체층은 리세스 영역, 비-리세스 영역, 및 상기 리세스 영역 내에 배치된 다수의 더미 구조물들로 형성되며, 상기 더미 구조물들은 상기 유전체층 상에 후속하여 형성된 금속층의 평탄도를 증가시키도록 구성된 비활성 영역들임 ―;
    상기 리세스 영역을 충진하고 상기 비-리세스 영역과 상기 더미 구조물들을 커버하도록 금속층을 형성하는 단계; 및
    상기 비-리세스 영역 및 상기 리세스 영역의 일부분을 노출하도록 상기 금속층을 전해연마하는 단계
    를 포함하는 반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  65. 제 64 항에 있어서,
    상기 노출된 비-리세스 영역의 표면을 넘어서 있는 상기 금속층을 과연마하는 단계; 및
    전해연마하는 단계 이후에 상기 리세스 영역의 상기 금속층과 비평탄한(uneven) 상기 노출된 비-리세스 영역의 일부분을 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  66. 제 65 항에 있어서,
    제거된 상기 비-리세스 영역의 일부분은 5 나노미터 내지 100 나노미터의 두께를 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  67. 제 64 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 증착하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  68. 제 64 항에 있어서,
    상기 금속층을 형성하는 단계는 상기 금속층을 전기도금하는 단계를 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  69. 제 64 항에 있어서,
    상기 다수의 더미 구조물들은 각각 폭을 가지고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 폭 대 상기 두께의 비율은 0.1 내지 1인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  70. 제 69 항에 있어서,
    상기 비율은 0.3인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  71. 제 64 항에 있어서,
    상기 다수의 더미 구조물들은 서로 간격을 두고 이격되고,
    상기 금속층은 상기 비-리세스 영역 상에 증착된 상기 금속층에 기초하는 두께를 가지며,
    상기 간격 대 상기 두께의 비율은 1 내지 5인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  72. 제 71 항에 있어서,
    상기 비율은 2 미만인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  73. 제 64 항에 있어서,
    상기 금속층을 형성하는 단계 이전에 상기 유전체층 상에 장벽층을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  74. 제 64 항에 있어서,
    상기 금속층을 형성하는 단계 이전에 상기 유전체층 상에 시드층을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  75. 제 64 항에 있어서,
    상기 금속층을 전해연마하는 단계 이후에 상기 반도체 웨이퍼 상에 커버층을 형성하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  76. 제 64 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 상호접속부를 형성하도록 구성된 트렌치인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  77. 제 64 항에 있어서,
    상기 리세스 영역은 상기 금속층으로 충진될 때 패드를 형성하도록 구성된 사각형 구조물인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  78. 제 77 항에 있어서,
    전기적 시험을 위해 사용되는 프로브와 상기 패드 사이의 접촉을 촉진시키도록 상기 유전체층 넘어로 돌출하는 패드를 형성하기 위해, 상기 금속층의 표면을 넘어서 있는 상기 노출된 비-리세스 영역을 제거하는 단계를 더 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  79. 제 77 항에 있어서,
    상기 사각형 구조물은 라운드형 코너들을 가지는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  80. 제 64 항에 있어서,
    상기 금속층은 구리인,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  81. 제 64 항에 있어서,
    상기 다수의 더미 구조물들은 상기 유전체층과 동일한 물질을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  82. 제 64 항에 있어서,
    상기 다수의 더미 구조물들은 금속을 포함하는,
    반도체 웨이퍼 상의 금속층을 전해연마하는 방법.
  83. 반도체 웨이퍼의 상호접속부들에 대한 전기 접촉을 제공하기 위한 패드 구조물로서,
    금속층; 및
    유전체층을 포함하고,
    상기 유전체층은,
    다수의 비아(via)들 ― 상기 금속층은 플러그(plug)들을 형성하기 위해 상기 비아들을 충진함 ―; 및
    다수의 더미 구조물들 ― 상기 더미 구조물들은 상기 금속층의 평탄도를 증가시키도록 구성된 비활성 영역들임 ―
    을 포함하며, 상기 금속층은 상기 비아들 및 상기 더미 구조물들의 일부분을 노출하도록 전해연마되는,
    패드 구조물.
  84. 제 83 항에 있어서,
    상기 유전체층과 상기 금속층 사이에 배치된 장벽층을 더 포함하는,
    패드 구조물.
  85. 제 83 항에 있어서,
    상기 유전체층과 상기 금속층 사이에 배치된 시드층을 더 포함하는,
    패드 구조물.
  86. 제 83 항에 있어서,
    상기 유전체층과 상기 금속층의 표면 상에 배치된 커버층을 더 포함하는,
    패드 구조물.
  87. 제 83 항에 있어서,
    상기 금속층은 구리인,
    패드 구조물.
  88. 제 83 항에 있어서,
    상기 다수의 더미 구조물들은 상기 유전체층과 동일한 물질을 포함하는,
    패드 구조물.
  89. 제 83 항에 있어서,
    상기 다수의 더미 구조물들은 금속을 포함하는,
    패드 구조물.
  90. 제 1 항의 방법에 따라 반도체 웨이퍼 상에 형성된 라인(line).
  91. 제 15 항의 방법에 따라 반도체 웨이퍼 상에 형성된 패드 구조물.
  92. 제 15 항의 방법에 따라 반도체 웨이퍼 상에 형성된 상호접속 구조물.
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6939795B2 (en) * 2002-09-23 2005-09-06 Texas Instruments Incorporated Selective dry etching of tantalum and tantalum nitride
US8021976B2 (en) * 2002-10-15 2011-09-20 Megica Corporation Method of wire bonding over active area of a semiconductor circuit
US6991526B2 (en) * 2002-09-16 2006-01-31 Applied Materials, Inc. Control of removal profile in electrochemically assisted CMP
US6848970B2 (en) * 2002-09-16 2005-02-01 Applied Materials, Inc. Process control in electrochemically assisted planarization
US6962524B2 (en) 2000-02-17 2005-11-08 Applied Materials, Inc. Conductive polishing article for electrochemical mechanical polishing
US20040182721A1 (en) * 2003-03-18 2004-09-23 Applied Materials, Inc. Process control in electro-chemical mechanical polishing
US20040253809A1 (en) * 2001-08-18 2004-12-16 Yao Xiang Yu Forming a semiconductor structure using a combination of planarizing methods and electropolishing
US6837983B2 (en) * 2002-01-22 2005-01-04 Applied Materials, Inc. Endpoint detection for electro chemical mechanical polishing and electropolishing processes
TWI267134B (en) * 2002-04-12 2006-11-21 Acm Res Inc Electropolishing and electroplating methods
KR20050004156A (ko) * 2002-05-17 2005-01-12 가부시키가이샤 에바라 세이사꾸쇼 기판처리장치 및 기판처리방법
KR100467803B1 (ko) * 2002-07-23 2005-01-24 동부아남반도체 주식회사 반도체 소자 제조 방법
US7112270B2 (en) * 2002-09-16 2006-09-26 Applied Materials, Inc. Algorithm for real-time process control of electro-polishing
US20050061674A1 (en) 2002-09-16 2005-03-24 Yan Wang Endpoint compensation in electroprocessing
US6812069B2 (en) * 2002-12-17 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd Method for improving semiconductor process wafer CMP uniformity while avoiding fracture
JP2004273438A (ja) * 2003-02-17 2004-09-30 Pioneer Electronic Corp エッチング用マスク
US7042065B2 (en) * 2003-03-05 2006-05-09 Ricoh Company, Ltd. Semiconductor device and method of manufacturing the same
US6693357B1 (en) * 2003-03-13 2004-02-17 Texas Instruments Incorporated Methods and semiconductor devices with wiring layer fill structures to improve planarization uniformity
JP4575651B2 (ja) * 2003-06-04 2010-11-04 富士ゼロックス株式会社 積層構造体の製造方法および積層構造体
US7223685B2 (en) * 2003-06-23 2007-05-29 Intel Corporation Damascene fabrication with electrochemical layer removal
KR100546354B1 (ko) * 2003-07-28 2006-01-26 삼성전자주식회사 원하는 분석 위치를 용이하게 찾을 수 있는 반도체 소자
JP2005057003A (ja) * 2003-08-01 2005-03-03 Sanyo Electric Co Ltd 半導体集積回路装置
US6818517B1 (en) * 2003-08-29 2004-11-16 Asm International N.V. Methods of depositing two or more layers on a substrate in situ
US7071074B2 (en) * 2003-09-24 2006-07-04 Infineon Technologies Ag Structure and method for placement, sizing and shaping of dummy structures
US20080306126A1 (en) * 2004-01-05 2008-12-11 Fonseca Vivian A Peroxisome proliferator activated receptor treatment of hyperhomocysteinemia and its complications
KR100580110B1 (ko) * 2004-05-28 2006-05-12 매그나칩 반도체 유한회사 반도체 소자의 더미 패턴 구조
US7339272B2 (en) * 2004-06-14 2008-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with scattering bars adjacent conductive lines
JP2006173501A (ja) * 2004-12-17 2006-06-29 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7655565B2 (en) * 2005-01-26 2010-02-02 Applied Materials, Inc. Electroprocessing profile control
CN101142668A (zh) 2005-03-16 2008-03-12 富士通株式会社 半导体装置及其制造方法
KR100724191B1 (ko) * 2005-12-28 2007-05-31 동부일렉트로닉스 주식회사 반도체소자의 화학적기계 연마방법
US7422982B2 (en) * 2006-07-07 2008-09-09 Applied Materials, Inc. Method and apparatus for electroprocessing a substrate with edge profile control
JP5055980B2 (ja) * 2006-11-29 2012-10-24 富士通セミコンダクター株式会社 電子装置の製造方法および半導体装置の製造方法
KR100910447B1 (ko) * 2007-05-18 2009-08-04 주식회사 동부하이텍 금속 패드 형성 방법
US8957484B2 (en) * 2008-02-29 2015-02-17 University Of Washington Piezoelectric substrate, fabrication and related methods
KR101487370B1 (ko) * 2008-07-07 2015-01-30 삼성전자주식회사 마스크 레이아웃의 형성 방법 및 마스크 레이 아웃
KR101492467B1 (ko) 2008-08-20 2015-02-11 에이씨엠 리서치 (상하이) 인코포레이티드 베리어층 제거 방법 및 장치
KR20100060309A (ko) * 2008-11-27 2010-06-07 주식회사 동부하이텍 반도체 소자
US8604898B2 (en) 2009-04-20 2013-12-10 International Business Machines Corporation Vertical integrated circuit switches, design structure and methods of fabricating same
WO2010150547A1 (ja) * 2009-06-26 2010-12-29 株式会社Sumco シリコンウェーハの洗浄方法、およびその洗浄方法を用いたエピタキシャルウェーハの製造方法
US8432031B1 (en) 2009-12-22 2013-04-30 Western Digital Technologies, Inc. Semiconductor die including a current routing line having non-metallic slots
US9443796B2 (en) * 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US8772951B1 (en) * 2013-08-29 2014-07-08 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
US9159670B2 (en) 2013-08-29 2015-10-13 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
CN103474393B (zh) * 2013-09-11 2015-07-08 华进半导体封装先导技术研发中心有限公司 免cmp的电镀面铜去除及阻挡层复用的工艺方法
CN104637862B (zh) * 2013-11-14 2019-10-18 盛美半导体设备（上海）有限公司 半导体结构形成方法
CN104793298B (zh) * 2015-04-13 2017-03-22 华进半导体封装先导技术研发中心有限公司 一种带侧面焊盘的载板结构及其制作方法
US10312141B2 (en) * 2016-08-16 2019-06-04 Northrop Grumman Systems Corporation Preclean methodology for superconductor interconnect fabrication
CN106803495B (zh) * 2016-12-28 2019-11-22 上海集成电路研发中心有限公司 金属埋层凸起的去除方法以及空气隙的制备方法
JP7353121B2 (ja) 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器
US11976002B2 (en) * 2021-01-05 2024-05-07 Applied Materials, Inc. Methods for encapsulating silver mirrors on optical structures

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0710981A2 (en) * 1994-11-01 1996-05-08 Texas Instruments Incorporated Improvements in or relating to electronic devices
KR20010030284A (ko) * 1999-09-07 2001-04-16 이데이 노부유끼 반도체장치의 제조방법, 연마장치 및 연마방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4127459A (en) 1977-09-01 1978-11-28 Jumer John F Method and apparatus for incremental electro-polishing
US4190513A (en) 1978-09-18 1980-02-26 Jumer John F Apparatus for containerless portable electro-polishing
US5256565A (en) * 1989-05-08 1993-10-26 The United States Of America As Represented By The United States Department Of Energy Electrochemical planarization
JPH0438852A (ja) * 1990-06-04 1992-02-10 Hitachi Ltd 多層配線を有する半導体装置
US5486234A (en) * 1993-07-16 1996-01-23 The United States Of America As Represented By The United States Department Of Energy Removal of field and embedded metal by spin spray etching
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
JPH08195393A (ja) * 1995-01-17 1996-07-30 Toshiba Corp メタル配線形成方法
JP3382467B2 (ja) * 1995-09-14 2003-03-04 キヤノン株式会社 アクティブマトリクス基板の製造方法
US6309956B1 (en) 1997-09-30 2001-10-30 Intel Corporation Fabricating low K dielectric interconnect systems by using dummy structures to enhance process
US6045434A (en) 1997-11-10 2000-04-04 International Business Machines Corporation Method and apparatus of monitoring polishing pad wear during processing
US6395152B1 (en) * 1998-07-09 2002-05-28 Acm Research, Inc. Methods and apparatus for electropolishing metal interconnections on semiconductor devices
US6232231B1 (en) * 1998-08-31 2001-05-15 Cypress Semiconductor Corporation Planarized semiconductor interconnect topography and method for polishing a metal layer to form interconnect
US6709565B2 (en) 1998-10-26 2004-03-23 Novellus Systems, Inc. Method and apparatus for uniform electropolishing of damascene ic structures by selective agitation
US6315883B1 (en) * 1998-10-26 2001-11-13 Novellus Systems, Inc. Electroplanarization of large and small damascene features using diffusion barriers and electropolishing
US6413388B1 (en) 2000-02-23 2002-07-02 Nutool Inc. Pad designs and structures for a versatile materials processing apparatus
CN1264162A (zh) * 1999-02-13 2000-08-23 国际商业机器公司 用于铝化学抛光的虚拟图形
US6395607B1 (en) * 1999-06-09 2002-05-28 Alliedsignal Inc. Integrated circuit fabrication method for self-aligned copper diffusion barrier
JP2001044195A (ja) * 1999-07-28 2001-02-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6234870B1 (en) 1999-08-24 2001-05-22 International Business Machines Corporation Serial intelligent electro-chemical-mechanical wafer processor
US6653226B1 (en) * 2001-01-09 2003-11-25 Novellus Systems, Inc. Method for electrochemical planarization of metal surfaces
US6383917B1 (en) * 1999-10-21 2002-05-07 Intel Corporation Method for making integrated circuits
JP2002158278A (ja) 2000-11-20 2002-05-31 Hitachi Ltd 半導体装置およびその製造方法ならびに設計方法
US6627550B2 (en) * 2001-03-27 2003-09-30 Micron Technology, Inc. Post-planarization clean-up
US6852630B2 (en) 2001-04-23 2005-02-08 Asm Nutool, Inc. Electroetching process and system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0710981A2 (en) * 1994-11-01 1996-05-08 Texas Instruments Incorporated Improvements in or relating to electronic devices
KR20010030284A (ko) * 1999-09-07 2001-04-16 이데이 노부유끼 반도체장치의 제조방법, 연마장치 및 연마방법

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Publication number Publication date
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