KR100972762B1

KR100972762B1 - 디지털 자동 이득 제어

Info

Publication number: KR100972762B1
Application number: KR1020047019532A
Authority: KR
Inventors: 필리포비치다니엘에프
Original assignee: 퀄컴 인코포레이티드
Priority date: 2002-06-10
Filing date: 2003-06-10
Publication date: 2010-07-28
Also published as: AU2003237523A1; US20030227986A1; US6868263B2; BR0311678A; WO2003105433A1; KR20050008759A; US20050078596A1; IL165078A0

Abstract

무선 통신 디바이스 (WCD) 는 자동 이득 제어 (AGC) 를 수행하기 위한 개선된 아키텍처를 구현한다. 예를 들어, 무선 수신기 및 모뎀을 포함하는 WCD 는, 개선된 아키텍처를 갖는 디지털 가변 이득 증폭기 (DVGA) 및 자동 이득 제어 (AGC) 유닛을 통합할 수도 있다. 특히, DVGA 및 AGC 유닛의 아키텍처는, IEEE 802.11 표준 중 하나의 표준과 같은 무선 네트워킹 표준에 따라 변조된 신호를 다루기 위해 단순화 및 개선될 수도 있다.

무선 통신 디바이스, 자동 이득 제어 (AGC), 디지털 가변 이득 증폭기, 무선 네트워킹, 기저대역 샘플

Description

디지털 자동 이득 제어{DIGITAL AUTOMATIC GAIN CONTROL}

기술분야

본 개시물은 무선 통신에 관한 것이고, 보다 상세하게는 무선 LAN (WLAN) 시스템에 관한 것이다.

배경기술

무선 네트워크는, 컴퓨팅 디바이스가 무선 통신을 통해 정보 및 리소스를 공유할 수 있게 한다. 무선 네트워크에서 이용되는 컴퓨팅 디바이스의 예로는, 랩톱 또는 데스크톱 컴퓨터, 개인 휴대 정보 단말기 (PDA), 셀룰러 무선전화기 및 위성 무선전화기와 같은 모바일 전화기, 데이터 단말기, 데이터 수집 디바이스, 및 다른 휴대용 및 비휴대용 컴퓨팅 디바이스가 포함된다. 무선 네트워킹을 용이하게 하도록 개발된 하나의 광범위한 표준 계열이 IEEE 802.11 표준에 기술되어 있다. 오리지널 IEEE 802.11 표준은 2.4 내지 2.483 GHz 주파수 대역 (이하, 2.4 GHz 대역이라 함) 에서 1 내지 2 Mbps 의 데이터 전송 레이트를 제공한다. 그러나, 데이터 전송 레이트를 증가시키기 위해 오리지널 IEEE 802.11 표준에 대한 다수의 확장 표준이 개발되었다.

IEEE 802.l1b 표준 (종종, 802.11 Wi-Fi (Wireless Fidelity) 로 언급됨) 은, 2.4 GHz 대역에서 11 Mbps 의 송신 (5.5, 2.0 및 1.0 Mbps 로 대체 (fallback) 될 수도 있음) 을 제공하는 IEEE 802.11 표준의 확장 표준이다. IEEE 802.11b 표준은, 1.0 Mbps 송신에 BPSK (Binary Phase Shift Keying) 를 이용하고, 2.0, 5.5 및 11.0 Mbps 송신에 QPSK (Quadrature Phase Shift Keying) 를 이용한다. 또한, 2.4 GHz 대역에서 5.0 및 11.0 Mbps 전송 레이트를 위한 다중-채널 동작을 달성하기 위해서, IEEE 802.11b 표준은 CCK (Complementary Code Keying) 기술을 채택한다.

IEEE 802.11g 표준은 IEEE 802.11 표준의 또다른 확장 표준이다. IEEE 802.11g 표준은 2.4 GHz 주파수 대역에서 OFDM (Orthogonal Frequency Division Multiplexing) 을 이용하여, 최대 54 Mbps 의 데이터 전송 레이트를 제공한다. 또한, IEEE 802.11g 표준은 802.11b 네트워크에 대한 백워드 능력 (backward capability) 을 제공한다. IEEE 802.11a 표준은, 5 GHz 주파수 대역에서 OFDM 을 이용하여, 최대 54 Mbps 의 데이터 전송 레이트를 제공하는 IEEE 802.11 표준의 확장 표준이다. 이들 무선 네트워크 및 다른 무선 네트워크가 개발되어 왔다. 다른 WLAN 표준뿐만 아니라 IEEE 802.11 표준에 대한 부가적인 확장 표준도 장차 생겨날 가능성이 있다.

무선 네트워크는, 무선 및/또는 유선 네트워크와 인터페이스하는 하나 이상의 액세스 포인트를 포함할 수도 있다. 또한, 액세스 포인트는 다른 액세스 포인트와 무선으로 인터페이스하여, 무선 네트워크의 지리적 크기를 확장할 수도 있다. 또한, 무선 네트워크에 있어서 무선 설정 내에서 데이터 라우팅 기능을 수행하는데 무선 라우터가 사용될 수도 있다. 종종, 무선 라우터 및 액세스 포인트 모두는 함께 비교적 큰 무선 네트워크 환경을 형성하는데 사용된다.

또한, 무선 네트워킹 표준을 지원하는 무선 통신 디바이스는 통상 음성 통신에 이용되는 표준과 같은 다른 통신 표준을 지원할 수도 있다. 음성 통신 표준은, 주파수 분할 다중 액세스 (FDMA), 시분할 다중 액세스 (TDMA), 및 각종 확산 스펙트럼 기술과 같은 각종 변조 기술 중 하나 이상에 기초할 수도 있다. 무선 음성 통신에 이용되는 하나의 일반적인 확산 스펙트럼 기술은 코드 분할 다중 액세스 (CDMA) 신호 변조이다. CDMA 에 있어서, 확산 스펙트럼 무선 주파수 (RF) 신호를 통해 다수의 통신물이 동시에 송신된다. 다른 무선 통신 시스템은 상이한 변조 기술을 이용할 수도 있다. 예를 들어, GSM 시스템은 TDMA 와 FDMA 변조 기술의 조합을 이용한다. 또한, 이들 기술은, 1.8 GHz 및 1.9 GHz 에서 각각 동작하는 DCS1800 및 PCS1900 시스템을 포함하여, GSM 시스템에 관련된 다른 시스템에 이용된다.

통상적으로, CDMA 신호, IEEE 802.11 신호, 또는 다른 변조된 정보 신호를 수신하는 WCD (Wireless Communication Device) 는 제어 신호를 통해 조정가능한 이득을 갖는 가변 이득 증폭기 (VGA) 를 포함한다. 제어 신호를 이용하여 VGA의 이득을 조정하는 프로세스는 자동 이득 제어 (AGC) 로서 공지되어 있다. 개선된 신호대 잡음비로 수신 신호의 복조를 용이하게 하기 위해서, AGC 가 이용되어, 기저대역 신호의 평균 전력을 원하는 설정값 (set point) 에 근접하게 유지할 수 있다. 몇몇 가변 이득 증폭기는 디지털 영역에서 기능한다. 이 경우, 디지털 가변 이득 증폭기 (DVGA) 는 기저대역 신호에 대응하는 디지털 샘플을 스케일링한다.

발명의 개요

일 실시형태에 있어서, 무선 통신 디바이스는 개선된 아키텍처를 갖는 디지털 가변 이득 증폭기 (DVGA) 를 통합한다. DVGA 는, M 비트 기저대역 샘플과 N 비트 이득 계수 (gain factor) 를 승산하여 M+N 비트를 갖는 곱을 생성하는 승산기를 포함할 수도 있다. 또한, DVGA 는, M 비트 기저대역 샘플을 N 비트만큼 시프트시켜 M+N 비트를 갖는 시프트된 값을 생성하는 시프트 레지스터를 더 포함할 수도 있다. 또한, DVGA 는, 적어도 이 곱과 시프트된 값의 합의 M+N+1 비트의 서브세트를 선택함으로써 출력을 발생시키는 비트 선택기를 더 포함할 수도 있다. DVGA 의 출력은 복조를 위해 복조 유닛으로 제공될 수 있다. 기저대역 샘플의 비트 크기에 일치하도록 M+N 비트 곱의 잘라버림 (truncation) 을 회피하고, 대신에 이 곱의 M+N 비트 크기에 일치하도록 기저대역 샘플을 N 비트만큼 시프트시킴으로써, DVGA 의 성능이 강화될 수 있다. 특히, 작은 신호에 대한 입력 진폭이, 입력 신호와 이득 계수의 곱의 비트가 라운딩 (rounding) 되거나 잘라버림되는 DVGA 와 비교하여 볼 때 보다 평활하게 원하는 레벨에 수렴할 수도 있다.

또다른 실시형태에 있어서, 무선 통신 디바이스는, 기저대역 샘플의 전력 레벨을 측정하고, 측정된 전력 레벨과 설정값 사이의 차이를 누산하는 자동 이득 제어 유닛을 포함한다. 또한, 무선 통신 디바이스는, 누산의 함수로서 이득 계수를 조정하고, 조정된 이득 계수를 적용하여 기저대역 샘플을 스케일링하는 DVGA 를 더 포함할 수도 있다. 측정된 전력 레벨 차이가 누산되고, 이득 계수를 조정하는데 이용되기 때문에, 이 아키텍처는 누산 이전의 전력 레벨 차이의 변환을 회피할 수 있다. 이와 같이, 아키텍처가 단순화될 수 있다.

각종 실시형태는 소프트웨어, 하드웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 각종 실시형태의 부가적인 상세가 첨부 도면 및 아래의 상세한 설명에 설명된다. 다른 특징, 목적 및 이점은 상세한 설명과 도면, 및 특허청구범위로부터 명백해질 것이다.

도면의 간단한 설명

도 1 은 무선 통신 디바이스 (WCD) 가 본 명세서에 설명된 하나 이상의 기술을 구현할 수 있는 무선 통신 시스템을 도시한 블록도이다.

도 2 는 도 1 에 도시된 WCD 의 블록도이다.

도 3 은 도 2 에 도시된 WCD 의 수신기 및 모뎀의 블록도이다.

도 4 는 자동 이득 제어 (AGC) 유닛에 의해 제어되는 도 3 에 도시된 디지털 가변 이득 증폭기 (DVGA) 의 블록도이다.

도 5 는 AGC 유닛에 연결된 DVGA 의 보다 상세한 블록도이다.

도 6 은 AGC 유닛에 연결한 DVGA 의 또다른 예시적인 블록도이다.

도 7 은 WCD 에 구현될 수 있는 신호 처리 기술을 도시한 흐름도이다.

발명의 상세한 설명

일반적으로, 본 개시물은 무선 통신과 연관된 각종 신호 처리 태스크를 수행하도록 구성된 무선 통신 디바이스 (WCD) 를 설명한다. 보다 상세하게는, 무선 수신기 및 모뎀을 포함하는 무선 통신 디바이스 (WCD) 는, 개선된 아키텍처를 갖는 자동 이득 제어 (AGC) 유닛 및 디지털 가변 이득 증폭기 (DVGA) 를 통합할 수도 있다. 특히, DVGA 및 AGC 유닛의 아키텍처는, IEEE 802.11 표준 중 하나의 표준과 같은 무선 네트워킹 표준에 따라 변조된 신호를 다루기 위해 단순화 및 개선될 수도 있다.

WCD 는 자동 이득 제어 (AGC) 를 이용하여, 기저대역 샘플의 크기를 원하는 레벨로 또는 이 레벨에 근사하도록 유지함으로써, 개선된 신호대 잡음비로 수신 신호의 복조를 용이하게 한다. 각종 실시형태에 따르면, 출력 신호를 추출하기 전에 입력 기저대역 샘플과 이득 계수의 곱을 라운딩하거나 잘라버림하는 것보다 이 곱의 비트 모두가 이용될 수 있다. 출력 신호의 추출시 이 곱의 비트 모두가 이용될 수도 있기 때문에, AGC 성능이 개선될 수도 있다. 특히, 작은 신호에 대한 입력 진폭이, 입력 신호와 이득 계수의 곱의 비트가 라운딩되거나 잘라버림되는 DVGA 와 비교하여 볼 때 보다 평활하게 원하는 레벨에 수렴할 수도 있다.

또한, AGC 유닛은 기저대역 샘플의 전력 추정치와 설정값 사이의 차이에 대한 전환 (translation) 을 수행하지 않고 이 차이를 누산할 수도 있다. 이 누산된 차이는 DVGA 의 이득 계수를 조정하는데 이용될 수 있다. 이와 같이, 아키텍처가 단순화되어, 전력을 추정한 이후 및 전력 추정치를 누산하기 이전에 룩업 테이블에 액세스할 필요성을 회피할 수 있다.

도 1 은 다수의 무선 통신 디바이스 (10A 내지 10C ; 집합적으로, 무선 통신 디바이스 (10) 로 언급됨) 를 포함하는 무선 통신 시스템 (2) 을 도시한 블록도이다. 무선 통신 디바이스 (WCD ; 10) 는 무선 네트워킹을 지원하도록 구성된 임의의 휴대용 컴퓨팅 디바이스일 수도 있다. 각 디바이스는, 예를 들어 Windows™, Macintosh™, Unix 또는 Linux 환경에서 동작하는 데스크톱이나 휴대용 컴퓨터, Palm™, Windows CE, 또는 소형 휴대용 디바이스를 위한 유사한 OS 환경에 기초한 개인 휴대 정보 단말기 (PDA), 또는 모바일 무선전화기, 양방향 텔레비전, 무선 데이터 단말기, 무선 데이터 수집 디바이스, 인터넷 키오스크, 가정 환경용 네트워크-레디 (network-ready) 가전, 무선 서버와 같은 다른 무선 디바이스 등일 수도 있다.

WCD (10) 는 무선 신호 (8A 내지 8D ; 이하, 무선 신호 (8) 라 함) 를 통해 무선 통신 시스템 (2) 에서 서로 통신한다. 특히, WCD (10) 는, 무선 네트워킹 표준, 예를 들어 IEEE 802.11 계열의 표준 중 하나의 표준에 의해 정의되는 프로토콜과 같은 무선 프로토콜에 따라 통신할 수도 있다. 무선 신호 (8) 는 무선 액세스 포인트 (11A 및 11B) 에 의해 각각의 WCD (10) 로/로부터 송신될 수도 있다. 액세스 포인트 (11) 는, 네트워크 (14), 예를 들어 LAN (Local Area Network), WAN (Wide Area Network), 또는 인터넷과 같은 글로벌 네트워크에 유선 접속될 수도 있다.

대안적으로 또는 부가적으로, 무선 통신 시스템 (2) 내의 하나 이상의 WCD (10) 는 하나 이상의 음성 통신 표준을 지원하도록 구성될 수도 있다. 예를 들어, 하나 이상의 기지국 (4) 은, CDMA 기술, FDMA 기술, TDMA 기술, 각종 결합 기술 등과 같은 음성 통신 기술을 통해 음성 데이터 (9) 를 WCD (10A) 로 통신할 수도 있다. 예를 들어, WCD (10) 는, (1) "TIA/EIA-95-B Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System" (IS-95 표준), (2) "TIA/EIA-98-C Recommended Minimum Standard for Dual-Mode Wideband Spread Spectrum Cellular Mobile Station" (IS-98 표준), (3) "3rd Generation Partnership Project" (3GPP) 라는 컨소시엄에 의해 제안되었으며, 문헌 제 3G TS 25.211, 3G TS 25.212, 3G TS 25.213 및 3G TS 25.214 를 포함한 문헌 세트에 수록된 표준 (W-CDMA 표준), (4) "3rd Generation Partnership Project 2" (3GPP2) 라는 컨소시엄에 의해 제안되었으며, 문헌 "TR-45.5 Physical Layer Standard for cdma2000 Spread Spectrum Systems", "C.S0005-A Upper Layer (Layer 3) Signaling Standard for cdma2000 Spread Spectrum Systems", 및 "C.S0024 CDMA2000 High Rate Packet Data Air Interface Specification" 을 포함한 문헌 세트에 수록된 표준 (CDMA2000 표준), (5) TIA/EIA-IS-856 "CDMA2000 High Rate Packet Data Air Interface Specification" 에 개시된 HDR 시스템, 및 (6) 일부 다른 표준과 같은 하나 이상의 CDMA 표준을 지원하도록 설계될 수도 있다. 또한, WCD (10) 는, GSM 표준 또는 관련 표준, 예를 들어 DCS1800 및 PCS1900 표준과 같은 다른 표준을 지원하도록 설계될 수도 있다. GSM 시스템은 FDMA 와 TDMA 변조 기술의 조합을 채택한다. 또한, WCD (10) 는 다른 FDMA 및 TDMA 표준을 지원할 수도 있다.

개선된 신호대 잡음비로, 또한 가능하게는 감소된 비트수로 수신 802.11b 신호의 복조를 용이하게 하기 위해서, WCD (10) 는, 자동 이득 제어 (AGC) 유닛을 통해 조정가능한 이득을 갖는 디지털 가변 이득 증폭기 (DVGA) 를 포함한다. 예를 들어, AGC 유닛은 기저대역 샘플의 평균 전력을 원하는 값에 근접하게 유지하는데 이용될 수도 있다. 보다 상세하게는, WCD (10) 의 AGC 유닛은 DVGA 에 의해 출력된 기저대역 샘플의 전력 레벨을 측정한다. 측정된 전력 레벨은, 원하는 신호 전력을 나타내는 기준값, 즉 설정값과 비교될 수 있다. 에러 신호, 즉 측정된 전력과 설정값 사이의 차이는 이들 비교의 결과로서 생성되어, 누산될 수 있다. 그 다음에, DVGA 에 의해 출력된 기저대역 샘플의 전력 레벨이 설정값에 근사하도록 DVGA 의 이득을 조정하는데 설정값과 측정된 전력 레벨 사이의 차이의 누산이 이용될 수 있다.

작은 신호의 설정값으로의 수렴을 용이하게 하기 위해서, WCD (10) 의 DVGA 는, 출력 신호를 추출하기 위해 입력 신호와 이득 계수의 곱의 비트 모두가 이용가능한 기술을 구현한다. 출력 신호의 추출시 이 곱의 비트 모두가 이용될 수도 있기 때문에, 작은 신호에 대한 입력 진폭은, 입력 신호와 이득 요소의 곱의 비트가 라운딩되거나 잘라버림되는 경우보다 평활하게 원하는 레벨에 수렴한다.

또한, WCD (10) 의 AGC 유닛이 전력 단위를 갖는 에러 신호를 누산하기 때문에, 측정된 에러 신호의 전환 또는 변환이 회피될 수 있다. 따라서, 누산된 전력 추정치가 DVGA 의 이득 계수를 조정하는데 이용될 수 있다. 이와 같이, 아키텍처가 단순화되어, 전력을 추정한 이후 및 전력 추정치를 누산하기 이전에 룩업 테이블에 액세스할 필요성을 회피할 수 있다.

도 2 는 예시적인 WCD (10) 의 블록도이다. 도시된 바와 같이, WCD (10) 는, 수신기 (22) 에 연결된 안테나 (20), 직렬 버스 (29) 및 아날로그 송신 라인 (31) 을 통해 수신기 (22) 에 연결된 모뎀 (변조기/복조기) (26), 및 수신기 (22) 및 모뎀 (26) 모두에 연결된 제어 유닛 (24) 을 포함한다. 제어 유닛 (24) 은 모뎀 (26) 의 일부를 형성할 수도 있지만, 단순화를 위해 분리되어 있는 것으로 도시되어 있다. 몇몇 경우에, 안테나 (20) 는 듀플렉서 (도시되지 않음) 에 연결될 수도 있고, 이 듀플렉서는 수신기 (22), 및 WCD (10) 로부터 송신될 무선 신호를 발생시키는 송신기 (도시되지 않음) 모두에 연결된다. 그러나, 단순화를 위해, 듀플렉서 및 송신기는 도시되지 않는다.

수신기 (22) 는 수신된 아날로그 신호를 조절하고, 수신된 RF 신호를 기저대역 주파수로 하향변환할 수도 있는 한편, 모뎀 (26) 은 아날로그 기저대역 신호를 디지털 샘플로 변환하고, 디지털 샘플을 처리하고, 복조를 수행하여, 인코딩된 데이터를 추출한다. 본 명세서에 있어서, 모뎀이란 용어는, 변조, 복조, 또는 변조와 복조 모두를 수행할 수 있는 컴포넌트 또는 컴포넌트의 집합을 언급한다.

수신기 (22) 는, IEEE 802.11b 무선 네트워킹 표준에 따른 디바이스에 의해 통상적으로 구현되는 BPSK 나 QPSK 변조 방식 또는 IEEE 802.11g 또는 IEEE 802.11a 무선 네트워킹 표준에 따른 디바이스에 의해 통상적으로 구현되는 OFDM 변조 방식과 같은 무선 네트워킹에 이용되는 변조 방식에 따라 변조된 신호와 같은 무선 RF 신호를 수신한다. 수신된 정보는 이용된 변조 방식에 따라 인코딩되는 데이터 패킷의 형태를 취할 수도 있다. 데이터를 패킷으로 분할하는 것은, 송신 디바이스가, 송신 중에 손실되거나 손상될 수도 있는 개별 패킷만을 재송신할 수 있게 하는 것을 포함하여 다수의 이점을 갖는다.

통상적으로, 무선 네트워크는, WCD (10) 가 패킷의 수신을 긍정응답 (acknowledge) 할 때까지, WCD (10) 로 패킷이 재송신되는 긍정응답될 때까지의 재송신 (resend-until-acknowledged) 프로토콜에 따라 동작한다. 따라서, WCD (10) 가 패킷을 수신 및 처리하여, 패킷의 수신을 긍정응답하기 이전에, 패킷이 복수번 WCD (10) 로 송신될 수도 있다. 패킷은 언제라도 수신될 수도 있고, 일반적으로 다른 패킷으로부터 일시적으로 분리된다.

수신기 (22) 는 이용된 변조 방식에 따라 안테나 (20) 를 통해 RF 파형을 수신한다. 수신기 (22) 는, 예를 들어 RF 파형을 필터링하거나 스케일링하고, 이 파형을 기저대역으로 하향 믹싱 (mixing down) 함으로써, 수신된 파형을 조절한다. 수신기 (22) 는, 먼저 중간 주파수 (IF) 신호로 믹싱되지 않고 파형이 기저대역 신호로 직접 믹싱되는 제로 중간 주파수 (제로 IF) 아키텍처를 구현할 수도 있다. 그러나, 후술되는 기술은 제로 IF 구현에 반드시 제한되지는 않지만, 하나 이상의 IF 섹션을 갖는 구현에 이용될 수도 있다.

신호를 기저대역으로 하향 믹싱 (종종, 하향변환 프로세스로 언급됨) 하기 전에, 수신기 (22) 는 복수의 이득 상태 중 선택된 이득 상태에 따라 RF 파형을 스케일링할 수도 있다. 모뎀 (26) 은, 이득 상태가 너무 큰 지 여부를 판정할 수도 있고, 필요한 경우에 이득 상태를 감소 또는 조정하도록 하나 이상의 신호를 수신기 (22) 로 송신할 수도 있다. 일단 이득 상태가 적절하게 정의되면, 모뎀 (26) 은 디지털 가변 이득 증폭기 (DVGA) 를 이용하여 기저대역 샘플에 대한 잔류 이득 조정을 수행할 수도 있다. DVGA 의 이득은 자동 이득 제어 (AGC) 유닛에 의해 결정된다.

본 발명이 속하는 기술분야에서 잘 알려진 바와 같이, IEEE 802.11b 무선 네트워크에 있어서, 수신기 (22) 는 RF 신호의 I 성분 및 Q 성분에 대한 기저대역 신호를 발생시킨다. I 성분은 복소 파형의 동위상 성분을 언급하는 한편, Q 성분은 복소 파형의 직교-위상 성분을 말한다. 이들 모두의 경우에, 수신기 (22) 는 복조를 위해 복소 파형의 각각의 I 성분 또는 Q 성분에 대한 기저대역 신호를 모뎀 (26) 으로 전달한다. 예를 들어, I 기저대역 신호 및 Q 기저대역 신호는 아날로그 송신 라인 (31) 을 통해 수신기 (22) 로부터 모뎀 (26) 으로 송신될 수 있다. 모뎀 (26) 내에서, I 성분 및 Q 성분은 아날로그-디지털 변환기에 의해 샘플링된다. 이 때, I 기저대역 신호 및 Q 기저대역 신호 각각은 10 비트 샘플의 스트림의 형태를 취할 수도 있다. 제어 유닛 (24) 은 수신 패킷의 처리를 제어하도록 수신기 (22) 및 모뎀 (26) 으로 커맨드를 송신할 수도 있다. 몇몇 구현에 있어서, 제어 유닛 (24) 은 모뎀 (26) 의 일부를 형성한다.

모뎀 (26) 은, 출력 신호를 추출하기 위해 입력 신호와 이득 계수의 곱의 비트 모두가 이용가능한 기술을 구현하는 DVGA 를 통합할 수도 있다. 또한, 모뎀 (26) 은, 전력 단위를 갖는 에러 신호를 누산하는 AGC 유닛을 통합할 수도 있다. 이러한 기술은 DVGA 및 AGC 유닛의 아키텍처를 개선하여, 그에 따라 IEEE 802.11 표준 중 하나의 표준과 같은 무선 네트워킹 표준에 따라 변조된 기저대역 샘플의 처리시 수락가능한 성능을 제공할 수 있다.

도 3 은 모뎀 (26) 에 연결된 수신기 (22) 의 일 구현을 보다 상세하게 도시한 블록도이다. 도시된 바와 같이, 수신기 (22) 는, 수신된 패킷의 처리를 위해 선택된 이득 상태를 저장하는 이득 상태 유닛 (32) 을 포함할 수도 있다. 예를 들어, 최저 전력 신호가 검출 및 처리될 수 있다는 것을 보장하기 위해서, 이득 상태 유닛 (32) 은 최고 이득 상태에서 시작할 수도 있다. 이산 이득 상태의 구현은, 연속 아날로그 폐쇄 루프 자동 이득 제어에 대한 필요성을 회피함으로써, WCD (10) 를 단순화 및 개선할 수 있다.

증폭기 (33) 는 현재 이득 상태에 따라 수신된 RF 파형을 스케일링하고, 스케일링된 신호를 믹서 (34) 로 제공한다. 믹서 (34) 는 증폭기 (33) 로부터 RF 신호를 수신하고, 이 수신된 신호를 I 기저대역 신호 및 Q 기저대역 신호로 하향 믹싱 (종종, 하향변환 프로세스로 언급됨) 한다. 예를 들어, 믹서 (34) 는, 타이밍 기준으로서 WCD (10) 의 로컬 오실레이터 (LO) 를 이용하는 주파수 합성기를 구현할 수도 있다. 따라서, 믹서 (34) 는 수신된 RF 신호의 RF 캐리어 성분을 제거하여, 수신 패킷과 연관된 기저대역 신호를 발생시킬 수도 있다. 바람직하게는, 수신기 (22) 는 각종 필터와 같은 부가적인 컴포넌트 등을 더 포함할 수도 있다.

대략 DC 제거 유닛 (36) 은 수신된 기저대역 신호와 연관되는 추정된 DC 오프셋을 나타내는 값을 저장한다. 이와 같이, 대략 DC 제거 유닛 (36) 은, 어떤 WLAN 표준에 의해 강제되는 시간 제약 내에서 수신 패킷과 연관된 기저대역 신호로부터 DC 를 신속하게 제거할 수 있다. 특히, 대략 DC 제거 유닛 (36) 은, 이득 상태 각각과 연관된 DC 오프셋 값을 저장할 수도 있다. 이 경우, 기저대역 신호로부터 적절한 양의 DC 를 제거하기 위해서, 대략 DC 제거 유닛 (36) 은 이득 상태 유닛 (32) 에 의해 식별되는 이득 상태에 따라 적절한 DC 오프셋 값을 선택할 수도 있다.

대략 DC 제거 유닛 (36) 이 기저대역 신호에서 DC 오프셋을 제거한 이후에, 기저대역 신호는 복조를 위해 모뎀 (26) 으로 송신될 수 있다. 예를 들어, 기저대역 신호는 아날로그 송신 라인 (31) 을 통해 수신기 (22) 로부터 모뎀 (26) 으로 송신될 수 있다. 또한, 수신기 (22) 및 모뎀 (26) 은 직렬 버스 (29) 에 의해 함께 연결될 수도 있다. 따라서, 수신기 (22) 및 모뎀 (26) 은, 직렬 버스 (29) 를 통한 데이터 전송을 용이하게 하기 위해서 직렬 버스 인터페이스 (37) 및 직렬 버스 인터페이스 (39) 를 각각 포함할 수도 있다.

I 기저대역 신호 및 Q 기저대역 신호를 수신하면, 모뎀 (26) 은 이들 신호를 디지털 표현 (디지털 기저대역 신호로 언급됨) 으로 변환한다. 특히, 아날로그-디지털 (A/D) 변환기 (40) 는 수신된 아날로그 기저대역 신호를 샘플링하여, 10 비트 샘플 형태로 대응하는 디지털 기저대역 신호를 생성한다. 또한, 보다 크거나 보다 작은 A/D 변환기가 보다 크거나 보다 작은 샘플 형태로 디지털 기저대역 신호를 발생시키는데 이용될 수 있다. 미세 DC 제거 유닛 (42) 은 디지털 기저대역 신호로부터 잔류 DC 를 제거하는 DC 제거 루프를 구현한다. 또한, 미세 DC 제거 유닛 (42) 는, 현재의 이득 상태에서 기저대역 신호와 연관된 잔류 DC 오프셋을 추정하는 대략 DC 추정기를 포함하여, 이 이득 상태에서 처리되는 후속 수신 패킷이 대략 DC 제거 유닛 (36) 에 의해 제거되는 보다 적절한 DC 를 갖도록, 직렬 버스 (29) 를 통해 대략 DC 제거 유닛 (36) 을 업데이트할 수도 있다. 디지털 기저대역 신호로부터 잔류 DC 를 제거한 이후에, 미세 DC 제거 유닛 (42) 은 디지털 기저대역 신호를 전력 검출기 (44) 및 디지털 가변 이득 증폭기 (DVGA ; 46) 로 포워딩한다. 몇몇 경우에, 전력 검출기 (44) 에 의해 전력이 검출된 이후에, DVGA (46) 및 복조 유닛 (48) 이 활성화된다.

전력 검출기 (44) 는, 이득 상태가 감소되어야 하는지를 평가하기 위해서 전력 검출을 수행할 수도 있다. 전력 검출기 (44) 는, 필요한 경우에 RF 트레이닝 주기 (training period) 내에서 이득 상태 감소가 이루어질 수 있도록 복수의 전력 검출 모듈을 구현할 수도 있다. 예를 들어, 모뎀 (26) 의 하나 이상의 컴포넌트가 과부하되거나 포화되는 경우, 이득 상태 제어 유닛 (47) 은 직렬 버스 (29) 를 통해 이득 상태 유닛 (32) 으로 신호를 송신하여, 이득 상태 유닛 (32) 으로 하여금 이득 상태를 감소시키도록 한다.

또한, DVGA (46) 는 미세 DC 제거 유닛 (42) 으로부터 기저대역 샘플을 수신한다. DVGA (46) 는 잔류 이득 조정을 수행하여, 디지털 기저대역 샘플을 보다 정밀하게 스케일링한다. 예를 들어, DVGA (46) 는, 디지털 샘플을 증폭 또는 감쇠시킴으로써, 디지털 기저대역 신호를 스케일링하는데 이용될 수 있다. 보다 상세하게 후술되는 바와 같이, AGC 유닛 (49) 은 DVGA (46) 의 이득을 제어한다. 후술되는 기술 및 아키텍처를 통합함으로써, 특히 IEEE 802.11 표준과 같은 무선 네트워킹 표준에 따라 변조된 기저대역 신호의 처리시 이용되는 경우에, DVGA (46) 및 AGC 유닛 (49) 이 개선될 수 있다. 디지털 기저대역 신호를 스케일링한 이후에, DVGA (46) 는 복조 및 데이터 추출을 위해 스케일링된 디지털 기저대역 샘플을 복조 유닛 (48) 으로 포워딩한다.

도 4 는 DVGA (46) 및 AGC 유닛 (49) 의 보다 상세한 블록도이다. DVGA (46) 는 미세 DC 제거 유닛 (42) 으로부터 10 비트 기저대역 샘플을 수신한다. 특히, DVGA (46) 는 I 기저대역 샘플 및 Q 기저대역 샘플 모두를 수신한다. DVGA (46) 는, 10 비트 I 기저대역 샘플에 대한 잔류 이득 조정을 수행하기 위한 I-유닛 (51), 및 10 비트 Q 기저대역 샘플에 대한 잔류 이득 조정을 수행하기 위한 Q-유닛 (52) 을 포함할 수도 있다. 이하, DVGA (46) 의 다수의 상세가 I-유닛 (51) 을 특정 참조하여 후술된다. Q-유닛 (52) 에서도 유사한 로직이 중복된다는 것이 이해된다.

I-유닛 (51) 및 Q-유닛 (52) 모두는, 입력 샘플과 이득 계수를 승산하고, 그 결과로서 생기는 곱을 입력 샘플의 비트를 좌측으로 시프트시킴으로써 획득된 양에 가산함으로써, 출력 신호를 발생시킨다. 그 결과로서 생기는 합으로부터 출력 샘플이 추출된다.

I-유닛 (51) 및 Q-유닛 (52) 으로부터의 출력 샘플은 AGC 유닛 (49) 의 전력 검출기 (54) 로 제공된다. 출력 샘플에 포함된 전력은, 예를 들어 I²+Q² 을 계산하는 알고리즘과 같은 전력 검출 알고리즘에 따라 전력 검출기 (54) 에 의해 계산된다. 검출된 전력은, 예를 들어 계산된 전력 레벨을 설정값 (56) 으로부터 감산함으로써, 설정값 (56) 과 비교될 수 있다. 설정값 (56) 은 AGC 유닛 (49) 의 로컬 메모리에 저장될 수도 있고, 신호대 잡음비를 최대화하고, 포화 효과를 최소화하도록 선택될 수 있는 프로그램가능한 값에 대응할 수도 있다. 예를 들어, 설정값이 200 으로 설정되는 경우, I² + Q² = 200 이고, 여기서 I 및 Q 각각은 최하위 10 비트에 대응하는 평균 RMS 값을 갖는다.

그 차이는, AGC 유닛 (49) 이 동작하도록 선택되는 속도에 종속하여, 시프트/잘라버림 유닛 (58) 에 의해 잘라버림되거나 시프트될 수도 있다. AGC 이득 (59) 은, AGC 유닛 (49) 이 설정값으로의 수렴을 얼마나 신속하게 야기하는지를 정의하는 시프트/잘라버림 유닛 (58) 에 대한 프로그램가능한 입력을 나타낸다. 즉, AGC 이득 (59) 은 개별 기저대역 샘플에 대한 AGC 유닛 (49) 의 민감도 (responsiveness) 를 조정하는데 이용될 수 있다. 누산기 (60) 는, 이득 제어 레지스터 (62) 에 저장된 AGC 제어 워드를 정의하기 위해서 이 차이를 누산한다. 신규 패킷이 수신되는 경우, 리셋 신호 (reset_signal) 가 누산기 (60) 로 제공되어, 그 값을, 예를 들어 최대값으로 리셋할 수도 있다. 누산기 (60) 를 초기에 큰 값으로 초기화하는 것은, 평균하여 설정값으로의 보다 신속한 수렴을 야기할 수도 있다. 이 경우, 누산에 대한 증가는 각 전력 추정치에 대한 설정값의 값에 제한될 수도 있지만, 누산에 대한 감소는, 예를 들어 계산된 전력이 설정값보다 현저하게 큰 경우에 훨씬 더 커질 수 있다.

이득 제어 레지스터 (62) 에 저장된 제어 워드는, DVGA (46) 의 이득을 정의하고, 기저대역 샘플의 비트 선택을 수행하는데 이용될 수 있다. 예를 들어, 제어 워드의 최상위 4 비트는 I-유닛 (51) 및 Q-유닛 (52) 에 의해 어떤 비트가 선택되는지를 정의하는데 이용될 수도 있고, 제어 워드의 다음의 최상위 4 비트는, 보다 상세하게 후술되는 바와 같은 비트 선택 프로세스 이전에 각각의 기저대역 샘플에 승산될 수 있다. 이와 같이, AGC 유닛 (49) 은 무선 네트워킹 표준에 따라 변조된 수신 패킷의 처리 중에 DVGA (46) 의 이득을 조정하는데 이용된다.

도 5 는 일 실시형태에 따른 DVGA (46) 및 AGC 유닛 (49) 의 보다 상세한 블록도이다. 도 5 에 있어서, DVGA (46) 의 로직은 I-유닛 (51) 을 참조하여 예시된다. 그러나, 직교-위상 기저대역 샘플을 핸들링하는 Q-유닛 (52) 에서 DVGA (46) 에서의 유사한 로직이 중복된다는 것이 이해된다 (도 4 참조). 도 5 에 도시된 바와 같이, DVGA (46) 는 10 비트 기저대역 샘플을 수신한다. 14 비트 곱을 생성하기 위해서, 승산기 (102) 는 후술되는 바와 같은 AGC 유닛 (49) 에 의해 정의되는 4 비트 이득 계수와 10 비트 샘플을 승산한다. 또한, DVGA (46) 의 시프트 레지스터 (104) 는 10 비트 샘플을 시프트시켜, 14 비트를 갖는 시프트된 값을 생성한다. 15 비트 합을 생성하기 위해서, 14 비트 곱과 14 비트의 시프트된 값이 가산기 (106) 에 의해 합산된다. 비트 선택기 (108) 는 15 비트 합을 수신하고, 15 비트 합으로부터 적절한 6 비트를 선택한다. 선택된 비트는 AGC 유닛 (49) 에 의해 정의될 수도 있다. 예를 들어, 비트 선택기 (108) 에 의해 저장된 룩업 테이블 (LUT) 을 통해, AGC 유닛 (49) 에 의해 저장 및 업데이트되는 제어 워드의 최상위 4 비트가 15 비트 합의 선택된 비트에 매핑될 수 있다.

기저대역 샘플, 곱, 시프트된 값 및 합의 실제 비트 크기는 상이한 구현에서 변할 수도 있다. 일반적으로, DVGA (46) 는, M 비트 기저대역 샘플과 N 비트 이득 계수를 승산하여 M+N 비트를 갖는 곱을 생성하는 승산기 (102), M 비트 기저대역 샘플을 N 비트만큼 시프트시켜 M+N 비트를 갖는 시프트된 값을 생성하는 시프트 레지스터 (104), 및 적어도 이 곱과 시프트된 값의 합의 M+N+1 비트의 서브세트를 선택함으로써 출력을 발생시키는 비트 선택기 (108) 를 포함한다. 이 곱과 시프트된 값의 합은 가산기 (106) 에 의해 생성될 수 있다.

즉, 입력 기저대역 샘플과 이득 계수의 곱의 비트 모두가 비트 선택기 (108) 에 의해 이용된다. 이 곱의 비트 모두가 출력 신호의 추출시 이용될 수도 있기 때문에, AGC 성능이 개선될 수도 있다. 특히, 작은 신호에 대한 입력 진폭이, 입력 신호와 이득 계수의 곱의 비트가 라운딩되거나 잘라버림되는 DVGA 와 비교하여 볼 때 보다 평활하게 원하는 레벨에 수렴할 수도 있다. 예를 들어, DVGA 는 14 비트 곱을 10 비트로 라운딩하고, 10 비트의 라운딩된 값과 10 비트 입력 샘플을 합산할 수 있지만, 이러한 합산은 비트 선택기 (108) 에 의해 이용되기에 보다 열등한 최적값이다. 기저대역 샘플의 비트 크기에 일치하도록 M+N 비트 곱의 잘라버림을 회피하고, 대신에 이 곱의 M+N 비트 크기에 일치하도록 기저대역 샘플을 N 비트만큼 시프트시킴으로써, DVGA (46) 의 성능이 강화될 수 있다.

비트 선택기 (108) 는 선택된 6 비트를 복조를 위해 복조 유닛 (48) (도 3 참조) 으로 출력할 수도 있다. 또한, 자동 이득 조정이 이루어질 수 있도록, AGC 유닛 (49) 으로 6 비트 값이 제공될 수 있다. 또한, DVGA (46) 는 I 기저대역 샘플 및 Q 기저대역 샘플 모두를 다루기 위한 중복성 로직을 포함한다. 따라서, AGC 유닛 (49) 은 I-유닛 (51) 및 Q-유닛 (52) (도 4 참조) 모두로부터 선택된 6 비트 샘플을 수신한다.

전력 검출기 (54) 는 I-유닛 (51) 및 Q-유닛 (52) 으로부터 선택된 6 비트 샘플을 수신하고, 6 비트 샘플의 크기를 합산, 즉 I² + Q² 을 수행하여, 기저대역 샘플의 전력 레벨을 나타내는 11 비트 값을 생성한다. 이 11 비트 전력 레벨은 기저대역 샘플에 대한 타깃 전력 레벨을 나타내는 설정값 (56) 과 비교된다. 예를 들어, 설정값 (56) 은, 신호대 잡음비를 최대화하고, 포화 효과를 최소화하도록 프로그램될 수도 있다. 일 실시예에 있어서, 설정값은 200 으로 설정될 수 있다. 이 경우, I² + Q² = 200 이고, 여기서 I 및 Q 각각은 최하위 10 비트에 대응하는 평균 RMS 값을 갖는다.

감산기 (110) 는, 예를 들어 설정값으로부터 전력 레벨을 감산하여 차이를 생성함으로써, 전력 레벨과 설정값을 비교하는데 이용될 수 있다. 이 차이는 기저대역 샘플에 존재하는 전력 에러를 표시하는 에러 신호를 나타낸다. 이 차이는, AGC 유닛 (49) 이 동작하도록 선택되는 속도에 종속하여, 시프트/잘라버림 유닛 (58) 에 의해 잘라버림되거나 시프트될 수도 있다. AGC 이득 (59) 은, 각각의 개별 기저대역 샘플에 대한 AGC 유닛 (49) 의 민감도 및 AGC 유닛 (49) 이 설정값으로의 수렴을 얼마나 신속하게 야기하는지를 정의하는 시프트/잘라버림 유닛 (58) 에 대한 프로그램가능한 입력을 나타낸다. 예시된 실시예에 있어서, 시프트/잘라버림 유닛 (58) 은 12 비트 차이를 2 비트만큼 시프트시켜, 14 비트 차이값을 생성한다. 14 비트 차이값은 누산기 (60) 에 의해 누산된다. 특히, (전력 단위의) 차이값의 선형값으로의 전환이 회피될 수 있다. 누산기 (60) 은 16 비트 누산을 저장할 수도 있다. 이 누산은, 이득 제어 레지스터 (62) 에 저장된 제어 워드를 발생시키기 위해서 LUT (61) 에 의해 전환될 수도 있다. 예를 들어, LUT (61) 는 누산을 재바이어싱 (re-biasing) 할 수도 있고, 가능하게는 그 값을 제곱근에 매핑하여, 누산을 전력 단위로부터 선형값으로 변환할 수도 있다.

이득 제어 레지스터 (62) 에 저장된 16 비트 제어 워드는 다음과 같이 DVGA (46) 에 의해 이용될 수도 있다. 최상위 비트가 비트 선택기 (108) 에 의해 곱과 시프트된 값의 15 비트 합으로부터 적절한 6 비트 샘플을 선택하는데 이용될 수 있다. 예를 들어, 비트 선택기 (108) 는, 제어 워드의 최상위 비트에 비트 선택을 매핑하는 룩업 테이블 (LUT) 을 저장할 수도 있다.

또한, 이득 제어 레지스터 (62) 에 저장된 16 비트 제어 워드는, 수신된 10 비트 기저대역 샘플을 승산하여 14 비트 곱을 생성하는데 승산기 (102) 가 이용하는 4 비트 이득 계수를 정의하기 위해서 DVGA 에 의해 이용될 수도 있다. 일 실시예에 있어서, 이득 제어 레지스터 (62) 는 16 비트 제어 워드 b₁₅b₁₄b₁₃b₁₂..b₀ 을 저장한다. 승산기 (102) 는 10 비트 기저대역 샘플과 이득 제어 레지스터 (62) 에 저장된 제어 워드의 부분 b₁₁b₁₀b₉b₈ 에 대응하는 4 비트 이득 계수를 승산함으로써, 14 비트 곱을 생성한다.

시프트 레지스터 (104) 는 미세 DC 제거 유닛 (42) (도 3 참조) 으로부터 수신된 10 비트 기저대역 샘플을 4 비트만큼 좌측으로 시프트시킴으로써, 14 비트 양 (quantity) 을 생성한다. 가산기 (106) 는 이 14 비트 양과 14 비트 곱의 15 비트 합 a₁₄a₁₃a₁₂a₁₁..a₀ 을 생성한다. 출력 신호를 발생시키기 위해서, 비트 선택기 (108) 는 15 비트 합 a₁₄a₁₃a₁₂a₁₁..a₀ 으로부터 6 비트를 선택한다. 기저대역 샘플과 이득 계수를 승산하여 곱을 생성하고, 기저대역 샘플을 시프트시키고, 그 합으로부터 출력을 선택하는 프로세스는, 본 명세서에서 "이득 계수의 적용 (applying the gain factor)" 으로 언급될 수도 있다. 출력을 형성하도록 추출된 특정 6 비트는, 이득 제어 레지스터 (62) 에 저장된 제어 워드의 4 비트 부분 b₁₅b₁₄b₁₃b₁₂, 즉 최상위 4 비트에 따라 선택된다. 일 실시형태에 있어서, 추출될 특정 6 비트는, 비트 선택기 (108) 에 의해 LUT 로서 저장될 수 있는 다음의 표 1 에 따라 선택될 수도 있다. 출력은 c₅c₄c₃c₂c₁c₀ 으로 표시된다.

가산기 (106) 에 의해 생성된 15 비트 합의 비트 a₁₄ 에 대응하는 비트 c₅ 는 부호 비트로서 취급된다. 따라서, 출력 c₅c₄c₃c₂c₁c₀ 은 -31 과 +31 을 포함하여 그 사이의 양을 나타낼 수도 있다. 표 1 에 나타낸 바와 같이, b₁₅b₁₄b₁₃b₁₂ 의 상위값은 합 a₁₄a₁₃a₁₂a₁₁..a₀ 의 하위 비트 (less significant bit) 로부터 형성되는 출력을 야기한다. 이들 b₁₅b₁₄b₁₃b₁₂ 의 상위값은 보다 높은 이득을 나타내고, 그에 따라 작은 신호와 함께 이용된다. 유리하게도, 비트 a₁₄a₁₃a₁₂a₁₁..a₀ 의 전체 범위가 출력 c₅c₄c₃c₂c₁c₀ 을 형성하는데 이용가능하다. 그 결과, DVGA (46) 의 출력은, 특히 합 a₁₄a₁₃a₁₂a₁₁..a₀ 의 하위 비트를 이용하여 출력이 형성되는 작은 신호에 대해, 보다 평활하게 원하는 설정값에 수렴할 수도 있다.

신규 패킷이 WCD (10) 에 의해 수신되는 경우, 리셋 신호가 누산기 (60) 로 제공되어, 그 값을, 예를 들어 최대값으로 리셋할 수도 있다. 누산기 (60) 를 초기에 큰 값으로 초기화하는 것은, 평균하여 설정값으로의 보다 신속한 수렴을 야기할 수도 있다. 이 경우, 누산에 대한 증가는 각 전력 추정치에 대한 설정값의 값에 제한될 수도 있지만, 누산에 대한 감소는, 예를 들어 계산된 전력이 설정값보다 현저하게 큰 경우에 훨씬 더 커질 수 있다. 따라서, 누산을 최대값으로 설정함으로써, 올바른 값으로의 수렴은, 평균하여, 누산이 0 과 같은 일부 다른 값으로 초기화되는 경우보다 적은 시간을 소모할 수도 있다.

도 6 은 일 실시형태에 따른 DVGA (46) 및 AGC 유닛 (49) 의 또다른 상세 블록도이다. 도 6 의 구성은 도 5 의 구성의 약간의 변형을 나타낸다. 특히, 분리된 이득 제어 레지스터 (62) 가 제거되고, 누산기 (60) 에서의 누산이 DVGA (46) 의 이득 및 비트 선택을 제어하는데 직접적으로 이용된다. 이와 같이, LUT (61) 에 대한 필요성이 회피되어, 그에 따라 아키텍처를 보다 단순화할 수 있다. 누산은 전력 단위이지만, DVGA (46) 는 전압 단위로 기저대역 샘플에 대한 기능을 수행한다. 이러한 이유로, LUT (61) 를 이용하는 누산의 선형 표현으로의 전환이 필요한 것처럼 보인다. 그러나, 시뮬레이션은, 누산 이전의 차이값의 전환 및/또는 누산 자체의 전환이 수락가능한 결과를 산출하는데 필수적이지 않다는 것을 나타내었다. 따라서, 도 6 에 도시된 구성은 아키텍처를 보다 단순화하면서 수락가능한 결과를 산출할 수도 있다. 이 경우, 비트 선택기 (108) 에 저장된 LUT 는 전술한 표 1 과 유사할 것이다. 그러나, 비트 선택기 (108) 에 저장된 LUT 는 누산의 비트를 15 비트 합의 비트에 매핑할 것이다. 즉, 누산 자체가 제어 워드로서 기능하고, 누산의 선형값으로의 전환이 회피될 수 있다.

도 7 은 무선 통신 디바이스에 의해 수행될 수도 있는 신호 처리 기술을 도시한 흐름도이다. 도시된 바와 같이, DVGA (46) 는 미세 DC 제거 유닛 (42) 으로부터 M 비트 기저대역 샘플을 수신한다 (단계 122). DVGA (46) 는 M 비트 기저대역 샘플과 N 비트 이득 계수를 승산하여, M+N 비트 곱을 생성한다 (단계124). 또한, DVGA (46) 는 M 비트 기저대역 샘플을 N 비트만큼 시프트시켜, 시프트된 값을 생성한다 (단계 126). 그 다음에, DVGA (46) 는, 이 곱과 시프트된 값의 합의 서브세트를 선택함으로써 출력을 발생시킨다 (단계 128). 이 출력은, 자동 이득 제어가 수행되어 후속 기저대역 샘플을 보다 적절하게 스케일링할 수 있도록, AGC 유닛 (49) 및 복조를 위해 복조 유닛 (48) 으로 포워딩될 수 있다.

AGC 유닛 (49) 은, 예를 들어 6 비트 I 기저대역 샘플 및 6 비트 Q 기저대역 샘플의 입력으로부터 I² + Q² 를 계산함으로써, 출력의 전력 레벨을 측정한다 (단계 130). AGC 유닛 (49) 은 설정값과 전력 레벨을 비교하여, 기저대역 샘플의 전력 에러에 대응하는 차이를 생성한다 (단계 132). AGC 유닛 (49) 은, 후속 기저대역 샘플의 비트 선택 및 이득 계수를 제어하기 위해 이용될 수 있도록, 이 차이를 누산한다 (단계 134). 몇몇 경우에, 이 누산은 제어 워드로 전환되고, 다른 경우에는, 이 누산 자체가 제어 워드이다. 이러한 프로세스는, 수신 패킷에 대응하는 다수의 기저대역 샘플을 계속해서 처리할 수도 있다. 신규 패킷이 수신되는 경우, AGC 유닛 (49) 의 누산기 (60) 는, 예를 들어 최대값으로 리셋될 수 있고, 도 7 의 프로세스가 반복될 수 있다. 이와 같이, IEEE 802.11 표준과 같은 무선 네트워킹 표준에 따라 수신된 패킷을 다루기 위해 디지털 자동 이득 제어가 개선될 수 있다.

무선 신호를 처리하기 위한 각종 기술이 하드웨어로 구현되는 것으로서 설명되었다. 예시적인 하드웨어 구현은, DSP, 주문형 집적 회로 (ASIC), 필드 프로그래머블 게이트 어레이 (FPGA), 프로그램가능 논리 디바이스 (PLD), 특별 설계된 하드웨어 컴포넌트, 또는 이들의 임의의 조합 내의 구현을 포함할 수도 있다. 또한, 본 명세서에 설명된 하나 이상의 기술은 부분적으로 또는 전체적으로 소프트웨어로 실행될 수도 있다. 이 경우, 컴퓨터 판독가능 매체는, 프로세서에 의해 실행되어 전술한 하나 이상의 기술을 수행할 수 있는 컴퓨터 판독가능 명령들을 저장할 수도 있다. 예를 들어, 이 매체는, RAM (Random Access Memory), ROM (Read Only Memory), NVRAM (Non-Volatile RAM), EEPROM (Electrically Erasable Programmable ROM), 플래시 메모리 등을 포함하여, 명령들을 저장하기에 적합한 컴퓨터 판독가능 매체일 수도 있다.

또한, 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 변경이 이루어질 수도 있다. 예를 들어, 전술한 DVGA 및 AGC 아키텍처는 CDMA 기술, TDMA 기술, FDMA 기술, 이들 기술의 조합 등에 따라 변조된 신호를 처리하도록 구현될 수도 있다. 따라서, 이들 실시형태 및 다른 실시형태는 다음의 특허청구범위의 범위 내에 있다.

Claims

RF 신호의 M 비트 기저대역 샘플과 N 비트 이득 계수 (gain factor) 를 승산하여, M+N 비트를 갖는 곱을 생성하는 단계;

상기 M 비트 기저대역 샘플을 N 비트만큼 시프트시켜, M+N 비트를 갖는 시프트된 값을 생성하는 단계; 및

상기 곱과 상기 시프트된 값의 합의 M+N+1 비트의 서브세트를 선택함으로써, 출력을 발생시키는 단계를 포함하는, 방법.
제 1 항에 있어서,

상기 출력의 전력 레벨을 측정하는 단계; 및

상기 전력 레벨의 함수로서 상기 N 비트 이득 계수를 조정하는 단계를 더 포함하는, 방법.
제 2 항에 있어서,

복수의 비트를 갖는 제어 워드를 저장하는 단계로서, 상기 제어 워드는 상기 측정된 전력 레벨을 나타내는 값을 갖는, 상기 제어 워드 저장 단계;

상기 제어 워드의 함수로서 상기 이득 계수를 결정하는 단계; 및

상기 제어 워드의 함수로서 M+N+1 비트의 서브세트를 선택함으로써, 상기 출력을 발생시키는 단계를 더 포함하는, 방법.
제 3 항에 있어서,

적어도 상기 제어 워드의 복수의 비트의 서브세트의 함수로서 상기 N 비트 이득 계수를 결정하는 단계를 더 포함하는, 방법.
제 3 항에 있어서,

상기 제어 워드의 복수의 비트의 서브세트의 함수로서 상기 M+N+1 비트의 서브세트를 선택함으로써, 상기 출력을 발생시키는 단계를 더 포함하는, 방법.
제 1 항에 있어서,

상기 RF 신호는 무선 네트워킹 표준에 따라 변조되는, 방법.
RF 신호의 기저대역 샘플들의 전력 레벨들을 측정하는 단계;

상기 측정된 전력 레벨들과 설정값 사이의 차이들을 누산하는 단계;

상기 누산의 함수로서 이득 계수 (gain factor) 를 조정하는 단계; 및

상기 조정된 이득 계수를 적용하여, 상기 기저대역 샘플들을 스케일링하는 단계를 포함하는, 방법.
제 7 항에 있어서,

상기 차이들을 선형값들로 전환하지 않고 상기 차이들을 누산하는 단계를 더 포함하는, 방법.
제 8 항에 있어서,

상기 누산은 비트의 세트를 정의하고,

상기 누산의 함수로서 상기 이득 계수를 조정하는 단계는, 상기 누산의 비트의 서브세트에 따라 상기 이득 계수를 조정하는 단계를 포함하는, 방법.
제 9 항에 있어서,

상기 조정된 이득 계수를 적용하여, 상기 기저대역 샘플들을 스케일링하는 단계는,

상기 기저대역 샘플들과 상기 조정된 이득 계수를 승산하여, 곱을 생성하는 단계;

상기 기저대역 샘플들을 시프트시켜, 시프트된 값을 생성하는 단계; 및

상기 곱과 상기 시프트된 값의 합의 비트의 서브세트를 선택함으로써, 출력을 발생시키는 단계를 포함하는, 방법.
제 7 항에 있어서,

상기 RF 신호는 무선 네트워킹 표준에 따라 변조되는, 방법.
가변 이득 증폭기로서, RF 신호의 M 비트 기저대역 샘플과 N 비트 이득 계수 (gain factor) 를 승산하여, M+N 비트를 갖는 곱을 생성하는 승산기, 상기 M 비트 기저대역 샘플을 N 비트만큼 시프트시켜, M+N 비트를 갖는 시프트된 값을 생성하는 시프트 레지스터, 및 적어도 상기 곱과 상기 시프트된 값의 합의 M+N+1 비트의 서브세트를 선택함으로써, 출력을 발생시키는 비트 선택기를 포함하는, 상기 가변 이득 증폭기; 및

상기 출력을 복조하는 복조 유닛을 포함하는, 무선 통신 디바이스.
제 12 항에 있어서,

상기 출력의 전력 레벨을 측정하는 전력 검출기; 및

상기 측정된 전력 레벨과 설정값 사이의 차이들을 누산하는 누산기를 더 포함하고,

상기 이득 계수는 상기 누산에 의해 정의되는, 무선 통신 디바이스.
제 13 항에 있어서,

복수의 비트를 갖는 제어 워드를 저장하는 레지스터를 더 포함하고,

상기 누산은 상기 제어 워드를 정의하고, 상기 이득 계수는, 적어도 상기 제어 워드의 상기 복수의 비트의 서브세트의 함수로서 결정되는, 무선 통신 디바이스.
제 14 항에 있어서,

상기 비트 선택기는, 적어도 상기 제어 워드의 상기 복수의 비트의 서브세트의 함수로서 상기 M+N+1 비트의 서브세트를 선택함으로써, 상기 출력을 발생시키도록 구성되는, 무선 통신 디바이스.
제 12 항에 있어서,

상기 RF 신호는 무선 네트워킹 표준에 따라 변조되는, 무선 통신 디바이스.
RF 신호의 기저대역 샘플들의 전력 레벨들을 측정하고, 상기 측정된 전력 레벨들과 설정값 사이의 차이들을 누산하는 자동 이득 제어 유닛; 및

상기 누산의 함수로서 이득 계수 (gain factor) 를 조정하고, 상기 조정된 이득 계수를 적용하여 상기 기저대역 샘플들을 스케일링하는 디지털 가변 이득 증폭기를 포함하는, 무선 통신 디바이스.
제 17 항에 있어서,

상기 디지털 가변 이득 증폭기는, 상기 누산의 비트의 서브세트에 따라 조정된 이득 계수를 선택함으로써, 상기 이득 계수를 조정하는, 무선 통신 디바이스.
제 18 항에 있어서,

상기 디지털 가변 이득 증폭기는,

상기 기저대역 샘플들과 상기 조정된 이득 계수를 승산하여, 곱을 생성하고;

상기 기저대역 샘플들을 시프트시켜, 시프트된 값을 생성하고;

상기 곱과 상기 시프트된 값의 합의 비트의 서브세트를 선택하여 출력을 발생시킴으로써, 상기 조정된 이득 계수를 적용하는, 무선 통신 디바이스.
제 17 항에 있어서,

상기 RF 신호는 IEEE 802.11 표준에 따라 변조되는, 무선 통신 디바이스.
RF 신호의 M 비트 기저대역 샘플과 N 비트 이득 계수 (gain factor) 를 승산하여, M+N 비트를 갖는 곱을 생성하는 승산기;

상기 M 비트 기저대역 샘플을 N 비트만큼 시프트시켜, M+N 비트를 갖는 시프트된 값을 생성하는 시프트 레지스터; 및

적어도 상기 곱과 상기 시프트된 값의 합의 M+N+1 비트의 서브세트를 선택함으로써, 출력을 발생시키는 비트 선택기를 포함하는, 가변 이득 증폭기.
가변 이득 증폭기로서, RF 신호의 M 비트 기저대역 샘플과 N 비트 이득 계수 (gain factor) 를 승산하여, M+N 비트를 갖는 곱을 생성하는 승산기, 상기 M 비트 기저대역 샘플을 N 비트만큼 시프트시켜, M+N 비트를 갖는 시프트된 값을 생성하는 시프트 레지스터, 및 적어도 상기 곱과 상기 시프트된 값의 합의 M+N+1 비트의 서브세트를 선택함으로써, 출력을 발생시키는 비트 선택기를 포함하는, 상기 가변 이득 증폭기; 및

상기 이득 계수를 정의하는 자동 이득 제어 유닛을 포함하는, 집적 회로.
제 22 항에 있어서,

상기 자동 이득 제어 유닛은,

상기 출력의 전력 레벨을 측정하는 전력 검출기; 및

상기 측정된 전력 레벨과 설정값 사이의 차이를 누산하는 누산기를 포함하고,

상기 이득 계수는 상기 누산에 따라 조정되는, 집적 회로.
제 23 항에 있어서,

상기 자동 이득 제어 유닛은, 복수의 비트를 갖는 제어 워드를 저장하는 레지스터를 포함하고,

상기 제어 워드는 상기 누산의 함수로서 정의되는, 집적 회로.
제 24 항에 있어서,

상기 이득 계수는, 적어도 상기 제어 워드의 상기 복수의 비트의 서브세트의 함수로서 결정되는, 집적 회로.
제 24 항에 있어서,

상기 비트 선택기는, 적어도 상기 제어 워드의 복수의 비트의 서브세트의 함수로서 상기 M+N+1 비트의 서브세트를 선택함으로써, 상기 출력을 발생시키도록 구성되는, 집적 회로.
수신된 RF 신호의 기저대역 샘플들의 전력 레벨을 측정하고, 다수의 기저대역 샘플들의 측정된 전력 레벨 에러들을 누산하는 자동 이득 제어 유닛; 및

상기 누산의 함수로서 이득 계수 (gain factor) 를 조정하고, 상기 조정된 이득 계수를 적용하여 상기 기저대역 샘플들을 스케일링하는 디지털 가변 이득 증폭기를 포함하는, 집적 회로.
제 27 항에 있어서,

상기 디지털 가변 이득 증폭기는, 상기 누산의 비트의 서브세트에 따라 조정된 이득 계수를 선택함으로써, 상기 이득 계수를 조정하는, 집적 회로.
제 28 항에 있어서,

상기 디지털 가변 이득 증폭기는,

상기 기저대역 샘플들과 상기 조정된 이득 계수를 승산하여, 곱을 생성하고;

상기 기저대역 샘플들을 시프트시켜, 시프트된 값을 생성하고;

상기 곱과 상기 시프트된 값의 합의 비트의 서브세트를 선택하여 출력을 발생시킴으로써, 상기 조정된 이득 계수를 적용하는, 집적 회로.
제 27 항에 있어서,

상기 RF 신호는 IEEE 802.11 표준에 따라 변조되는, 집적 회로.
RF 신호의 M 비트 기저대역 샘플과 N 비트 이득 계수 (gain factor) 를 승산하여, M+N 비트를 갖는 곱을 생성하는 수단;

상기 M 비트 기저대역 샘플을 N 비트만큼 시프트시켜, M+N 비트를 갖는 시프트된 값을 생성하는 수단; 및

적어도 상기 곱과 상기 시프트된 값의 합의 M+N+1 비트의 서브세트를 선택함으로써, 출력을 발생시키는 수단을 포함하는, 장치.
제 31 항에 있어서,

상기 출력의 전력 레벨을 측정하는 수단; 및

상기 전력 레벨의 함수로서 상기 이득 계수를 조정하는 수단을 더 포함하는, 장치.
제 31 항에 있어서,

복수의 비트를 갖는 제어 워드를 저장하는 수단;

상기 제어 워드의 함수로서 상기 이득 계수를 결정하는 수단; 및

상기 제어 워드의 함수로서 상기 출력을 발생시키는 수단을 더 포함하는, 장치.
제 33 항에 있어서,

상기 이득 계수는, 적어도 상기 제어 워드의 상기 복수의 비트의 서브세트의 함수로서 결정되는, 장치.
제 33 항에 있어서,

적어도 상기 제어 워드의 상기 복수의 비트의 서브세트의 함수로서 상기 M+N+1 비트의 서브세트를 선택함으로써, 상기 출력을 발생시키는 수단을 더 포함하는, 장치.
기저대역 샘플들의 전력 레벨을 측정하는 수단;

상기 측정치들과 설정값 사이의 차이들을 누산하는 수단;

상기 누산의 함수로서 이득 계수 (gain factor) 를 조정하는 수단; 및

상기 조정된 이득 계수를 적용하여, 상기 기저대역 샘플들을 스케일링하는 수단을 포함하는, 장치.