JP4480661B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置のアプリケーション処理技術に関し、特に、携帯電話などの無線通信システムに搭載される半導体集積回路装置における音声、画像処理の高効率化に有効な技術に関する。

近年、携帯電話では、音声通信や電子メールのみならず、カメラ、テレビ電話やＪＡＶＡゲームなど高機能なアプリケーションを実行することが一般的である。

この種の携帯電話において、たとえば、ＷＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）の市場では、早期に高性能のアプリケーションが立ち上がり、ソフトウェア構造が複雑であることから、高水準のＯＳ（Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）が必要であり、アプリケーションプロセッサを搭載したものが広く知られている。

この場合、アプリケーションプロセッサでは、高水準のＯＳが実行されるので、画像や音声などのリアルタイム応答が必要なアプリケーションの実行が不得手となるために別途アクセラレータプロセッサを搭載し、処理能力の不足を補う例がある。

また、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）／ＧＰＲＳ（Ｇｅｎｅｒａｌ Ｐａｃｋｅｔ Ｒａｄｉｏ Ｓｅｒｖｉｃｅ）の市場では、これまで高性能のアプリケーションが望まれなかったこともあり、ベースバンドプロセッサを高性能化し、ベースバンドプロトコルスタック処理の余剰時間を利用してアプリケーションを実行するものが広く知られている。

この場合、ベースバンドプロセッサに、高機能な無線サービスを実現しうるＷＣＤＭＡプロトコルと、広く利用されているＧＳＭプロトコルとの処理をそれぞれ実現するプロセッサの搭載が望まれ、これら２つのベースバンド処理を行うプロセッサを個別に搭載するものが知られている。

ところが、上記のような携帯電話におけるアプリケーション処理技術では、次のような問題点があることが本発明者により見い出された。

すなわち、アプリケーションプロセッサを用いたアプリケーション処理では、画像や音声などのリアルタイム処理において、各々の専用アクセラレータ回路との間でリアルタイムの割り込み応答が必要となり、高水準ＯＳではソフトウェアの開発が困難となってしまうという問題がある。

また、アプリケーションプロセッサの他に、別途アクセラレータプロセッサを搭載する場合には、画像データなどの大量のデータを授受する必要があり、データ帯域の確保、およびデータ転送にかかってしまい、消費電力の面でデメリットとなるという問題がある。

また、ＷＣＤＭＡ／ＧＳＭの２つプロセッサを搭載する例では、使用モードを固定する場合、それぞれのプロセッサの設計が容易となるが、両プロトコルを同時にサポートするプロトコルスタックの設計が難しくなってしまうという問題がある。

さらに、ベースバンドプロセッサによるアプリケーション処理では、ベースバンドプロセッサが主にプロトコルスタック処理を行うが、この処理は本質的にリアルタイム処理であるため、リアルタイムＯＳでの実装が必要となってしまう。それにより、高水準ＯＳとの親和性が低く、高機能のアプリケーションが作成しづらいという問題がある。

また、ベースバンドプロセッサの処理能力向上のためには、高速で動作するトランジスタを用いてベースバンドプロセッサを製造する必要があるが、それにより、該トランジスタのリーク電流が大きくなってしまうことになる。ベースバンドプロセッサは、着呼の待ちうけのために常時動作しておく必要があるため、高速動作を行うトランジスタによるリーク電流が許容できない範囲となってしまう。

本発明の目的は、音声／画像などの高機能なアプリケーション処理の処理負荷を大幅に低減するとともに、ベースバンド処理の処理能力を大幅に向上させることのできる技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、移動通信システムに用いられる半導体集積回路装置であって、無線通信のベースバンド処理における制御を行うベースバンド処理部と、ベースバンド処理を除く移動通信システムの制御を司る第１のシステム処理部と、画像、音声の処理における制御を行う第２のシステム処理部とを備え、それらベースバンド処理部、第１のシステム処理部、および第２のシステム処理部が１つの半導体チップ上に形成されたものである。

また、本願のその他の発明の概要を簡単に示す。

本発明は、前記ベースバンド処理部が、ＧＳＭ方式、およびＷＣＤＭＡ方式のベースバンド処理を行うものである。

また、本発明は、第１のシステム処理部が接続される第１のバスと第２のシステム処理部が接続される第２のバスとを接続するバスブリッジを備え、第１のシステム処理部と第２のシステム処理部とは、該バスブリッジにより相互に通信が可能であり、第１のシステム処理部、および第２のシステム処理部は、共通のメモリアドレス空間を有するものである。

さらに、本発明は、前記ベースバンド処理部が、第１のシステム処理部、および第２のシステム処理部が共有するメモリアドレス空間とは異なる独立したメモリアドレス空間を有するものである。

また、本発明は、前記ベースバンド処理部が有するメモリアドレス空間が、第１のシステム処理部、および第２のシステム処理部が共有する任意のメモリアドレス空間にアクセス可能なアクセスウィンドウを備え、前記第１のシステム処理部、および前記第２のシステム処理部が共有するメモリアドレス空間は、ベースバンド処理部が有する任意のメモリアドレス空間にアクセス可能なアクセスウィンドウを備えたものである。

さらに、本発明は、ベースバンド処理部の割り込み制御を行う割り込みコントローラと第１のシステム処理部の割り込み制御を行う割り込みコントローラとの間に接続された第１のインタフェースと、第１のシステム処理部の割り込み制御を行う割り込みコントローラと第２のシステム処理部の割り込み制御を行う割り込みコントローラとの間に接続された第２のインタフェースとを備え、ベースバンド処理部と第１のシステム処理部とは、第１のインタフェースを介して相互に割り込み要求が行われ、第１のシステム処理部と第２のシステム処理部とは、第２のインタフェースを介して相互に割り込み要求が行われるものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

（１）音声／画像などのアプリケーション処理に伴う処理負荷を大幅に低減することができる。

（２）またベースバンド処理の処理能力を大幅に向上させることのできる。

（３）上記（１）、（２）により、半導体集積回路装置の信頼性を向上させながら性能を高めることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本発明の一実施の形態による半導体集積回路装置の構成を示すブロック図、図２は、図１の半導体集積回路装置の各ＣＰＵブロックにおける通信接続の関係、およびメモリ空間の構成を模式的に示した説明図、図３は、図１の半導体集積回路装置による割り込み処理を模式的に示した説明図、図４は、図１の半導体集積回路装置に設けられたシステムコントローラによる電源領域における電源供給の制御動作を模式的に示した説明図である。

本実施の形態において、半導体集積回路装置１は、たとえば、携帯電話などの移動通信システムに用いられる。半導体集積回路装置１は、図１に示すように、ベースバンド部ＢＢ、アプリケーションシステム部ＡＰ−ＳＹＳ、アプリケーションリアルタイム部ＡＰ−ＲＴ、システムコントローラ（ＳＹＳＣ）７、およびウェイクアップコントローラ（ＷＵＣ）８からなり、これらが１つの半導体チップ上に形成された構成からなる。

ベースバンド部ＢＢは、ベースバンド処理部として機能するベースバンドＣＰＵブロック２、ＷＣＤＭＡブロック３、ＧＳＭブロック４、クロックパルスジェネレータ（ＣＰＧ）５、割り込みコントローラ（ＩＮＴＣ）６、および周辺回路６ａから構成されている。

アプリケーションシステム部ＡＰ−ＳＹＳは、第１のシステム処理部として機能するアプリケーションシステムＣＰＵブロック９、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌｌｅｒ）１０、ベースバンドバスコントローラ（ＢＢＳＣ）１１、割り込みコントローラ（ＩＮＴＣ）１２、ＭＦＩ（Ｍｕｌｔｉ Ｆｕｎｃｔｉｏｎａｌ Ｉｎｔｅｒｆａｃｅ）１３、クロックパルスジェネレータ（ＣＰＧ）１４、ＤＭＡＣ１５、メモリコントローラ（ＢＳＣ）１６、周辺回路１７、ならびにバスブリッジとして機能するブリッジ１８，１８ａから構成されている。

アプリケーションリアルタイム部ＡＰ−ＲＴは、第２のシステム処理部として機能するアプリケーションリアルタイムＣＰＵブロック１９、メモリコントローラ（ＳＢＳＣ）２０、グラフィックアクセラレータ２１、ＤＭＡＣ２２、割り込みコントローラ（ＩＮＴＣ）２３、第２のインタフェースとして機能するＭＦＩ２４、周辺回路２５、ＬＣＤコントローラ（ＬＣＤＣ）２６、ＶＩＯ２７、ＶＰＵ（Ｖｉｄｅｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２８、およびＪＰＵ（ＪＰＥＧ Ｃｏｄｅｃ Ｕｎｉｔ）２９から構成されている。

ベースバンドＣＰＵブロック２は、リアルタイムＯＳを実行しベースバンドプロトコルスタックを実行する。ＷＣＤＭＡブロック３は、ＷＣＤＭＡにおける通信処理を行うブロックであり、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）やモデム、およびその他の周辺回路が備えられている。

ＧＳＭブロック４は、ＧＳＭにおける通信処理を行うブロックであり、同じくＤＳＰやモデム、およびその他の周辺回路が備えられている。ＷＣＤＭＡブロック３、またはＧＳＭブロックによって処理された信号は、外部接続された無線および音声インタフェース回路ＡＢＢに出力されるように接続されている。無線および音声インタフェース回路ＡＢＢは、ＷＣＤＭＡ無線回路、ＧＳＭ無線回路、ならびにスピーカやマイクなどのインタフェースとなる。

クロックパルスジェネレータ５は、クロック信号を生成し、該クロック信号をベースバンド部ＢＢにおける各ブロックにそれぞれ供給する。割り込みコントローラ６は、ベースバンド部ＢＢにおける各ブロックの割り込み処理の制御を行う。

システムコントローラ７は、半導体集積回路装置１を統括するコントローラであり、電源領域への電源供給のＯＮ／ＯＦＦを制御する。ここで、各々のＣＰＵブロックには、任意に分割された電源の供給／遮断が行われる領域が設定されており、その領域毎の単位を電源領域という。ウェイクアップコントローラ８は、外部割り込み信号や内部モジュールから出力される割り込み信号を検出し、システムコントローラ７に電源遮断された該当する電源領域の電源復帰を要求する。

アプリケーションシステムＣＰＵブロック９は、高水準ＯＳを実行し、アプリケーション制御を司る。ＤＭＡＣ１０は、外部接続された半導体メモリ部Ｍ、ベースバンド部ＢＢの周辺モジュール、および内蔵メモリにおけるデータ転送処理を実行する。

外部接続された半導体メモリ部Ｍは、たとえば、フラッシュメモリに例示される不揮発性半導体メモリ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、およびＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ ＲＡＭ）から構成されている。

ベースバンドバスコントローラ１１は、外部接続される半導体メモリ部Ｍの制御を行う。割り込みコントローラ１２は、アプリケーションシステムＣＰＵブロック９の割り込み制御を司る。ＭＦＩ１３は、ベースバンドＣＰＵブロック２とアプリケーションシステムＣＰＵブロック９との通信インタフェースとして用いられる。

クロックパルスジェネレータ１４は、クロック信号を生成し、該クロック信号をアプリケーションシステム部ＡＰ−ＳＹＳにおける各ブロックにそれぞれ供給する。ＤＭＡＣ１５、およびＤＭＡＣ１０は、外部接続された半導体メモリ部Ｍ、アプリケーションシステム部ＡＰ−ＳＹＳにおける周辺モジュール、あるいは半導体メモリ部Ｍなどのデータ転送処理を実行する。

メモリコントローラ１６は、外部接続された半導体メモリ部Ｍ（アプリケーションシステム部ＡＰ−ＳＹＳ用のフラッシュメモリ）用のメモリコントローラである。周辺回路１７は、アプリケーションシステム部ＡＰ−ＳＹＳに属する様々な周辺回路の機能モジュールからなる。

ブリッジ１８は、アプリケーションシステムＣＰＵブロック９が接続された内部高速バス（第１のバス）Ｂｈｓｙｓとアプリケーションリアルタイムプロセッサ１９が接続された内部高速バス（第２のバス）Ｂｈｒｔとを接続する。

ブリッジ１８ａは、ベースバンドＣＰＵブロック２が接続された内部高速バスＢｈとアプリケーションシステムＣＰＵブロック９が接続された内部高速バスＢｈｓｙｓとを接続する。

アプリケーションリアルタイムＣＰＵブロック１９は、リアルタイムＯＳなどを実行し、画像や音声処理用のアクセラレータ回路を制御する。メモリコントローラ２０は、外部接続される半導体メモリ部Ｍ（たとえば、アプリケーションリアルタイム部ＡＰ−ＲＴ用のＳＤＲＡＭ）のメモリコントローラである。グラフィックアクセラレータ２１は、３次元グラフィックス処理などを行う。

ＤＭＡＣ２２は、外部接続された半導体メモリ部Ｍ、アプリケーションリアルタイム部ＡＰ−ＲＴの周辺モジュール、および内蔵メモリなどにおけるデータ転送処理を実行する。割り込みコントローラ２３、アプリケーションリアルタイムＣＰＵブロック１９の割り込み制御を司る。

ＭＦＩ２４は、アプリケーションシステムＣＰＵブロック９とアプリケーションリアルタイムＣＰＵブロック１９との通信インタフェースとして用いられる。周辺回路２５は、アプリケーションリアルタイム部ＡＰ−ＲＴに属する様々な周辺回路の機能モジュールからなる。

ＬＣＤコントローラ２６は、外部接続された液晶ディスプレイＤの表示制御を行う。ＶＩＯ２７は、外部接続されたカメラＣから取り込まれた画像処理を行う。ＶＰＵ２８は、ＭＰＥＧ−４（Ｍｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ Ｐｈａｓｅ ４）などの動画処理のアクセラレータである。ＪＰＵ２９は、ＪＰＥＧ（Ｊｏｉｎｔ Ｐｈｏｔｏｇｒａｐｈｉｃ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）などの静止画像のデータ圧縮処理を行う。

ベースバンドＣＰＵブロック２、ＤＭＡＣ１０、およびベースバンドバスコントローラ１１は、内部高速バスＢｈを介して相互に接続されている。また、クロックパルスジェネレータ（ＣＰＧ）５、割り込みコントローラ（ＩＮＴＣ）６、およびその他の複数の周辺モジュールから構成される周辺回路６ａは、周辺バスＢｐを介して接続されている。

アプリケーションシステムＣＰＵブロック９、ＤＭＡＣ１５、およびメモリコントローラ１６は、内部高速バスＢｈｓｙｓを介して相互に接続されている。

アプリケーションリアルタイムＣＰＵブロック１９、メモリコントローラ２０、グラフィックアクセラレータ２１、ＤＭＡＣ２２は、内部高速バスＢｈｒｔを介して相互に接続されている。

そして、アプリケーションシステムＣＰＵブロック９とアプリケーションリアルタイムＣＰＵブロック１９とは、内部高速バスＢｈｓｙｓと内部高速バスＢｈｒｔとを接続するブリッジ１８を介して相互に接続されている。

このように、アプリケーションシステムＣＰＵブロック９とアプリケーションリアルタイムＣＰＵブロック１９とがブリッジ１８によって分離されることにより、リアルタイムかつ頻繁に生じる割り込み処理をアプリケーションリアルタイムＣＰＵブロック１９で実施し、アプリケーションＣＰＵブロック２で実行される高水準ＯＳ上のアプリケーションの負担を軽減することができる。

また、ベースバンドＣＰＵブロック２とアプリケーションシステムＣＰＵブロック９とは、内部高速バスＢｈｓｙｓと内部高速バスＢとを接続するブリッジ１８ａを介して相互に接続されている。

このように、ブリッジ１８ａを介することにより、ベースバンドＣＰＵブロック２からアプリケーションシステムＣＰＵブロック９が分離されることで、該ベースバンドＣＰＵブロック２をプロトコルスタック専用とすることができる。

さらに、アプリケーションシステムＣＰＵブロック９とアプリケーションリアルタイムＣＰＵブロック１９とをブリッジ１８により、ベースバンドＣＰＵブロック２とアプリケーションシステムＣＰＵブロック９とをブリッジ１８ａによってそれぞれ分離することができるので、システムコントローラ７によって各々のプロセッサ領域を個別に電源遮断することが可能となる。

これにより、アプリケーションシステムＣＰＵブロック９、およびアプリケーションリアルタイムＣＰＵブロック１９を高速な高リーク型のトランジスタを使用して製造することが許容され、アプリケーション処理における処理能力の向上を実現することができる。

また、常時動作の必要なベースバンドＣＰＵブロック２は、プロトコルスタック専用とすることで必要性能を抑え、低速な低リーク型のトランジスタを使用して製造することにより、低消費電力化を実現することができ、携帯電話の待ち受け時間を延ばすことができる。

割り込みコントローラ１２、ＭＦＩ１３、クロックパルスジェネレータ１４、ならびに周辺回路１７は、周辺バスＢｐｓｙｓを介して相互に接続されている。ＬＣＤコントローラ２６、ＶＩＯ２７、ＶＰＵ２８、およびＪＰＵ２９は、メディアバスＢｍを介して相互に接続されている。また、割り込みコントローラ２３、ＭＦＩ２４、および周辺回路２５は、周辺バスＢｐｒｔを介して相互に接続されている。

また、メモリコントローラ１６のオフチップバスと、メモリコントローラ１６が制御する外部接続された半導体メモリ部Ｍのオフチップバスは共用され、バスサイクルを自動調停する調停回路を有している。

図２は、半導体集積回路装置１のベースバンドＣＰＵブロック２、アプリケーションシステムＣＰＵブロック９、ならびにアプリケーションリアルタイムＣＰＵブロック１９における通信接続の関係、およびメモリ空間の構成を模式的に示した説明図である。

まず、図２の下方において、ベースバンドＣＰＵブロック２とアプリケーションシステムＣＰＵブロック９とは、シリアルモジュールＳＭ１とシリアルモジュールＳＭ２とを介して通信が行われる。

シリアルモジュールＳＭ１，ＳＭ２は、シリアル通信の送受信を行うもモジュールである。シリアルモジュールＳＭ１は、ベースバンド部ＢＢの周辺回路６ａに設けられており、シリアルモジュールＳＭ２は、周辺回路１７に設けられている。また、シリアルモジュールＳＭ１は周辺バスＢｐに接続されており、シリアルモジュールＳＭ２は周辺バスＢｐｓｙｓに接続されている。

ベースバンドＣＰＵブロック２とアプリケーションシステムＣＰＵブロック９とは、ベースバンドバスコントローラ１１からＭＦＩ１３にアクセスを行うことにより、通信を行うことも可能である。

同様に、アプリケーションシステムＣＰＵブロック９とアプリケーションリアルタイムプロセッサ１９とは、メモリコントローラ１６、およびＭＦＩ２４を介して通信を行う。

シリアルモジュールＳＭ１，ＳＭ２によって、シリアルデータの授受が可能となり、ＭＦ１１３，２４によってパケットデータの授受が可能となる。また、ＭＦＩ１３，２４により、内部高速バスＢｈｓｙｓ，Ｂｈｒｔの混雑度によらずデータの授受を安定して行うことができる。

続いて、図２の上方において、左側は、ベースバンドＣＰＵブロック２におけるメモリ空間マップの構成を示し、右側は、アプリケーションシステムＣＰＵブロック９、およびアプリケーションリアルタイムプロセッサ１９におけるメモリアドレス空間マップの構成を示している。

図示するように、ベースバンドＣＰＵブロック２は、独立したメモリアドレス空間マップＭＡ１を有しており、アプリケーションシステムＣＰＵブロック９とアプリケーションリアルタイムプロセッサ１９には、メモリアドレス空間マップＭＡ２を共有した構成となっている。

メモリアドレス空間マップＭＡ２を共有することによって、半導体メモリ部Ｍや周辺回路１７，２５などをアプリケーションシステムＣＰＵブロック９、またはアプリケーションリアルタイムＣＰＵブロック１９のいずれのＣＰＵブロックでもアクセスすることが可能となる。

たとえば、画像や音声などの大量のデータは、アプリケーションシステムＣＰＵブロック９、およびアプリケーションリアルタイムＣＰＵブロック１９に共通のメモリ空間に配置することで、両ＣＰＵブロック間でのデータ転送を不要にすることができる。

さらに、周辺回路１７，２５は、どちらのＣＰＵブロックであっても操作することができ、どちらのＣＰＵブロックでも割り込みを受理することができるため、アプリケーションシステムＣＰＵブロック９のみに電源を供給し、周辺回路２５の状態を監視させ、リアルタイム処理の起動が必要と判断した場合にアプリケーションリアルタイムＣＰＵブロック１９に電源を供給することもできる。

また、両ＣＰＵブロックとも割り込みを監視することも可能で、処理開始、処理終了、処理エラーなどのフロー制御はアプリケーションシステムＣＰＵブロック９、データ転送、およびデータ加工などのデータ制御はアプリケーションリアルタイムＣＰＵブロック１９がハンドリングすることができる。

また、メモリアドレス空間マップＭＡ１の一部には、メモリアドレス空間マップＭＡ２のメモリアドレス空間を閲覧することのできるアプリケーション側アクセスウィンドウＡＣ１を有している。同様に、メモリアドレス空間マップＭＡ２の一部には、メモリアドレス空間マップＭＡ１のメモリアドレス空間を閲覧することのできるベースバンド側アクセスウィンドウＡＣ２を有している。

たとえば、メモリアドレス空間マップＭＡ１のアプリケーション側アクセスウィンドウＡＣ１をアクセスした場合には、予め設定されたメモリアドレス空間マップＭＡ２の任意のアドレス空間アクセスすることでき、ベースバンドＣＰＵブロック２が半導体メモリ部Ｍや周辺回路１７，２５などにアクセスすることが可能となる。

これらアプリケーション側アクセスウィンドウＡＣ１、およびベースバンド側アクセスウィンドウＡＣ２のアドレス範囲設定は、たとえば、ブリッジ１８ａに備えられたレジスタに任意のレジスタ値を格納することによって行う。

図３は、半導体集積回路装置１のベースバンドＣＰＵブロック２、アプリケーションシステムＣＰＵブロック９、およびアプリケーションリアルタイムＣＰＵブロック１９における割り込み処理を模式的に示した説明図である。

はじめに、ベースバンドＣＰＵブロック２がアプリケーションシステムＣＰＵブロック９に割り込み処理（Ｓ１〜Ｓ３）を行う場合ついて説明する。

まず、ベースバンドＣＰＵブロック２が、第１のインタフェースとして機能するＭＦＩ１３にアクセスを行い（Ｓ１）、該ＭＦＩ１３に設けられている割り込み発生用レジスタＲＥＧに割り込み処理を行うレジスタ値を設定する。割り込み発生用レジスタＲＥＧに設定が行われたＭＦＩ１３は、割り込みコントローラ１２にＣＰＵ間通信割り込み要求信号を出力する（Ｓ２）。

このＣＰＵ間通信割り込み要求信号を受けて、割り込みコントローラ１２は、アプリケーションシステムＣＰＵブロック９に割り込み要求信号を出力する（Ｓ３）。

また、アプリケーションシステムＣＰＵブロック９がベースバンドＣＰＵブロック２に割り込み処理（Ｓ４〜Ｓ６）を行う場合には、アプリケーションシステムＣＰＵブロック９がＭＦＩ１３にアクセスを行い（Ｓ４）、該ＭＦＩ１３に設けられている割り込み発生用レジスタＲＥＧに割り込み処理を行うレジスタ値を設定する。

これによって、ＭＦＩ１３は、割り込みコントローラ６に対してＣＰＵ間通信割り込み要求信号を出力する（Ｓ５）。そして、割り込みコントローラ６は、ＣＰＵ間通信割り込み要求信号を受けて、ベースバンドＣＰＵブロック２に割り込み要求信号を出力する（Ｓ６）。

ＭＦＩ１３，２４は、共有レジスタ、ならびに共有メモリを備えており、上述した割り込み要求信号の他に、割り込み要因やメッセージを表すデータなどの授受が可能となっている。

周辺回路６ａからベースバンドＣＰＵブロック２に割り込み処理（Ｓ７，Ｓ８）を行う場合には、該周辺回路６ａから割り込みコントローラ６に対してベースバンドＣＰＵブロック２に割り込みを要求する個別の割り込み要求信号が出力される（Ｓ７）。

割り込みコントローラ６は、周辺回路６ａからの割り込み要求信号を受けて、ベースバンドＣＰＵブロック２に対して割り込み要求信号を出力する（Ｓ８）。

次に、周辺回路２５がアプリケーションシステムＣＰＵブロック９に割り込み処理（Ｓ９〜Ｓ１１）を行う場合ついて説明する。

まず、周辺回路２５から割り込みコントローラ２３に対して割り込みを要求する個別の割り込み要求信号を出力する（Ｓ９）。ここで、割り込みコントローラ２３には、周辺回路２５に設けられた複数のモジュールから個別に接続された複数の配線が接続されている。

そして、各々のモジュールから出力された個別の割り込み要求信号は、それら配線を介して割り込みレベル値が割り込みコントローラ２３に入力される。

たとえば、周辺回路２５の２つのモジュールから、割り込みレベル値’５’の割り込み要求信号と割り込みレベル値’８’の割り込み要求信号とがそれぞれ出力されると、割り込みコントローラ２３は、割り込みレベル値の高い信号（割り込みレベル値’８’）のみを割り込みコントローラ１２に対して出力する（Ｓ１０）。

割り込みコントローラ２３と割り込みコントローラ１２との間には、割り込み信号非同期伝達論理回路３０，３１がそれぞれ１本の配線よって接続されている。

割り込み信号非同期伝達論理回路３０，３１は、アプリケーションシステムＣＰＵブロック９、およびアプリケーションリアルタイムＣＰＵブロック１９が動作クロック信号の周波数が異なる場合に、割り込みコントローラ２３から割り込みコントローラ１２（あるいは割り込みコントローラ１２から割り込みコントローラ２３）に対して非同期で割り込み要求信号を受け渡す回路であり、割り込み信号非同期伝達論理回路３１（，３０）は、図３上方に示すように、ラッチｒ、否定論理和回路ＮＯＲ、論理積回路ＡＮＤ、およびインバータＩｎｖから構成されている。

ここで、割り込み信号非同期伝達論理回路３０，３１は、それぞれ分割されて割り込みコントローラ１２，２３に設けられている。たとえば、図３上方の割り込み信号非同期伝達論理回路３１において、図中の一点鎖線の左側の回路は、割り込みコントローラ１２に設けられており、一点鎖線より右側の回路は、割り込みコントローラ２４に設けられている。

そして、割り込みコントローラ１２は、割り込み信号非同期伝達論理回路３０を介して入力された割り込み要求信号を受けて、アプリケーションシステムＣＰＵブロック９に割り込み要求信号を出力する（Ｓ１１）。

このように、割り込みコントローラ１２，２３の間に 割り込み信号非同期伝達論理回路３０，３１を接続して通信経路を設けたことにより、一方のＣＰＵブロック（たとえば、アプリケーションリアルタイムＣＰＵブロック１９）に属する周辺回路の要因を、他方のＣＰＵブロック（たとえば、アプリケーションシステムＣＰＵブロック９）に伝達することが可能となる。

それにより、割り込み要求信号における割り込みレベル値の設定などのハードウェアリソースを割り込みコントローラ１２，２３に分割させながら両ＣＰＵブロック９，１９が割り込みを監視することを可能にすることができる。

図４は、システムコントローラ７によるブロック毎に設定された電源領域における電源供給の制御動作を模式的に示した説明図である。

図示するように、システムコントローラ７は、ベースバンド制御部７ａ、システム制御部７ｂ、リアルタイム制御部７ｃ、ならびにシステム制御部７ｄから構成されている。ベースバンド制御部７ａは、ベースバンドＣＰＵブロック２に対応する制御を行う。

システム制御部７ｂは、アプリケーションシステムＣＰＵブロック９に対応する制御を行い、リアルタイム制御部７ｃは、アプリケーションリアルタイムＣＰＵブロック１９に対応する制御を行う。システム制御部７ｄは、ベースバンド制御部７ａ、システム制御部７ｂ、およびリアルタイム制御部７ｃを統括して制御する。

ベースバンド制御部７ａ、システム制御部７ｂ、ならびにリアルタイム制御部７ｃには、セマフォレジスタＳ、パワーダウンレジスタＰ、ウェイクアップレジスタＷ、およびブートコントロールレジスタＢの４つのレジスタがそれぞれ設けられている。

セマフォレジスタＳは、後述するセマフォ７ｄ₂ にアクセスする際に設定を行うレジスタである。パワーダウンレジスタＰは、電源領域に電源遮断を要求するレジスタである。ウェイクアップレジスタＷは、電源遮断された電源領域に電源供給を要求するレジスタである。ブートコントロールレジスタＢは、起動時のブート動作を設定するレジスタである。

システム制御部７ｄには、パワーコントロール部７ｄ₁ 、セマフォ７ｄ₂ 、ブートコントロール部７ｄ₃ 、および３つのマスクレジスタＭが備えられている。パワーコントロール部７ｄ₁ は、パワースイッチＰＷを制御する。パワースイッチＰＷは、各々の電源領域に接続されており、パワーコントロール部７ｄ₁ の制御に基づいて任意の電源領域に電源の供給／遮断を行う。

たとえば、パワーダウンレジスタＰにレジスタ値が設定された際には、該パワーダウンレジスタＰに対応するＣＰＵブロックの電源領域に対して電源を遮断するようにパワースイッチＰＷが設定される。

セマフォ７ｄ₂ は、各セマフォレジスタＳに設定されたレジスタ値を読み出し、電源供給の制御権をＣＰＵブロック２，９，１９のいずれかに付与する制御を行う。たとえば、ベースバンドＣＰＵブロック２に制御権が与えられるとセマフォ７ｄ₂ には’０１’が設定される。同様に、アプリケーションシステムＣＰＵブロック９の場合にはセマフォ７ｄ₂ に’１０’が設定され、アプリケーションリアルタイムＣＰＵブロック１９の場合にはセマフォ７ｄ₂ に’１１’が設定される。電源供給の制御権が設定されていない場合には、’００’となる。

ブートコントロール部７ｄ₃ は、外部端子から入力されたブートモード信号、および各ブートコントロールレジスタＢに設定されたレジスタ値に基づいて起動時の３つのＣＰＵブロックにおけるブート動作の制御をそれぞれ行う。
マスクレジスタＭは、セマフォレジスタＳ、パワーダウンレジスタＰ、ウェイクアップレジスタＷ、およびブートコントロールレジスタＢに設定されたレジスタ値のマスクを行い、設定を無効にする。

３つのＣＰＵブロック２，９，１９は、ベースバンド制御部７ａ、システム制御部７ｂ、およびリアルタイム制御部７ｃにそれぞれ設けられたパワーダウンレジスタＰ、ウェイクアップレジスタＷにアクセスし、半導体集積回路装置１に設定されたすべての電源領域の電源制御を行うことができる。

マスタプロセッサとなるＣＰＵブロックは、前述した外部端子を介して入力されたブートモード信号によって決定される。マスタプロセッサとなったＣＰＵブロックは、スレーブプロセッサとなった他の２つのＣＰＵブロックに対応するマスクレジスタＭを設定することができ、各スレーブプロセッサの制御可能な電源領域を設定する。

３つのＣＰＵブロックにおける各ブートコントロールレジスタＢは、それらＣＰＵブロックそれ自体、あるいはマスタプロセッサからアクセス可能であり、各ＣＰＵブロックのブートアドレスを指定可能である。

システム制御部７ｄは、リセット解除後、マスタプロセッサにのみクロックを供給し、スレーブプロセッサのクロックを停止する。また、マスタプロセッサのレジスタ設定により、スレーブプロセッサへのクロックを供給開始する。

また、ＣＰＧ５，１４は、ベースバンド制御部７ａ、システム制御部７ｂ、およびリアルタイム制御部７ｃからそれぞれ出力されるレジュームコントロール信号を受けると、半導体集積回路装置１に備えられた内蔵メモリＭＥ（たとえば、ＳＲＡＭ）に供給する電圧をデータの保持のみに必要な電圧まで低下させる、いわゆるレジュームコントロールを行う。

ウェイクアップコントローラ８には、外部割り込み端子やモジュールなどから出力された割り込み信号が入力されるように接続されている。ウェイクアップコントローラ８は、割り込み信号を検出すると、その検出結果をパワーコントロール部７ｄ₁ に出力する。

パワーコントロール部７ｄ₁ は、入力された検出結果に基づいて、任意の電源領域の電源供給を復帰させる。

それにより、本実施の形態によれば、アプリケーション処理の負荷を大幅に低減しながら、ベースバンド処理を効率よく行うことができるので、半導体集積回路装置１の性能を大幅に向上させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明は、移動通信システムに用いられるアプリケーション処理とベースバンド処理とを行う半導体集積回路装置に適用することができる。

本発明の一実施の形態による半導体集積回路装置の構成を示すブロック図である。 図１の半導体集積回路装置の各ＣＰＵブロックにおける通信接続の関係、およびメモリ空間の構成を模式的に示した説明図である。 図１の半導体集積回路装置による割り込み処理を模式的に示した説明図である。 図４は、図１の半導体集積回路装置に設けられたシステムコントローラによる電源領域における電源供給の制御動作を模式的に示した説明図である。

符号の説明

１ 半導体集積回路装置
ＢＢ ベースバンド部
ＡＰ−ＳＹＳ アプリケーションシステム部
ＡＰ−ＲＴ アプリケーションリアルタイム部
２ ベースバンドＣＰＵブロック
３ ＷＣＤＭＡブロック
４ ＧＳＭブロック
５ クロックパルスジェネレータ
６ 割り込みコントローラ
７ システムコントローラ
７ａ ベースバンド制御部
７ｂ システム制御部
７ｃ リアルタイム制御部
７ｄ システム制御部
７ｄ₁ パワーコントロール部
７ｄ₂ セマフォ
７ｄ₃ ブートコントロール部
８ ウェイクアップコントローラ
９ アプリケーションシステムＣＰＵブロック
１０ ＤＭＡＣ
１１ ベースバンドバスコントローラ
１２ 割り込みコントローラ
１３ ＭＦＩ
１４ クロックパルスジェネレータ
１５ ＤＭＡＣ
１６ メモリコントローラ
１７ 周辺回路
１８，１８ａ ブリッジ
１９ アプリケーションリアルタイムＣＰＵブロック
２０ メモリコントローラ
２１ グラフィックアクセラレータ
２２ ＤＭＡＣ
２３ 割り込みコントローラ
２４ ＭＦＩ
２５ 周辺回路
２６ ＬＣＤコントローラ
２７ ＶＩＯ
２８ ＶＰＵ
２９ ＪＰＵ
３０，３１ 割り込み信号非同期伝達論理回路
Ｍ 半導体メモリ部
ＳＭ１，ＳＭ２ シリアルモジュール
Ｂｐ，Ｂｐｓｙｓ，Ｂｐｒｔ 周辺バス
Ｂｈ，Ｂｈｓｙｓ，Ｂｈｒｔ 内部高速バス
ＭＡ１，ＭＡ２ メモリアドレス空間マップ
ＡＣ１，ＡＣ２ ベースバンド側アクセスウィンドウ
ＲＥＧ 割り込み発生用レジスタ
Ｓ セマフォレジスタ
Ｐ パワーダウンレジスタ
Ｗ ウェイクアップレジスタ
Ｂ ブートコントロールレジスタ
Ｍ マスクレジスタ
ＰＷ パワースイッチ
ＭＥ 内蔵メモリ

Claims (11)

1. 移動通信システムに用いられる半導体集積回路装置であって、
   無線通信のベースバンド処理における制御を行うベースバンド処理部と、
   ベースバンド処理を除く前記移動通信システムの制御を司る第１のシステム処理部と、
   画像、音声の処理における制御を行う第２のシステム処理部と、
   前記第１のシステム処理部に含まれる第１中央処理装置と、
   前記第２のシステム処理部に含まれる第２中央処理装置と、
   前記ベースバンド処理部に含まれる第３中央処理装置と、
   モード信号を入力する外部端子と、
   外部割り込み信号を入力する割り込み端子とを備え、
   前記半導体集積回路装置は、任意に分割され、電源供給及び電源遮断が行われる複数の電源領域を有し、
   前記割り込み端子から入力された割り込み信号に応じて、電源遮断された任意の前記電源領域の電源を復帰させることが可能であり、
   前記半導体集積回路装置の起動時、前記外部端子を介して入力されたモード信号に応じて、前記第１乃至第３中央処理装置のいずれかがマスタプロセッサとして指定され、
   前記マスタプロセッサを含む処理部はクロックが供給され、
   前記マスタプロセッサとして指定された一つの中央処理装置は、他の中央処理装置を含む処理部へのクロック供給開始を制御することが可能であり、
   前記ベースバンド処理部、前記第１のシステム処理部、および前記第２のシステム処理部は、１つの半導体チップ上に備えられる半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   更に、前記複数の電源領域に対する電源供給及び電源遮断の制御を行うことが可能なシステムコントローラを有し、
   前記システムコントローラは、前記第１乃至第３中央処理装置に対応した複数のレジスタを有し、
   前記システムコントローラは、前記半導体集積回路装置のリセット解除後、前記マスタプロセッサに対してクロックを供給し、
   前記マスタプロセッサは、前記レジスタへの設定によって、前記他の中央処理装置へのクロック供給開始を行うことが可能である半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記マスタプロセッサは、前記レジスタへの設定によって、前記他の中央処理装置が制御可能な電源領域を設定することが可能である半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記第１のシステム処理部は、外部の第１ＳＤＲＡＭにアクセスするための第１メモリコントローラに接続され、
   前記ベースバンド処理部は、外部の第２ＳＤＲＡＭにアクセスするための第２メモリコントローラに接続され、
   前記第１のシステム処理部と前記第２のシステム処理部とは、共有される第１メモリアドレス空間を有し、
   前記ベースバンド処理部は、前記第１メモリアドレス空間とは独立した第２メモリアドレス空間を有し、
   前記第１メモリアドレス空間は、前記第２メモリアドレス空間を閲覧することの可能なアクセスウィンドウを有し、
   前記第１のシステム処理部及び第２のシステム処理部は、前記アクセスウィンドウへのアクセスによって、予め設定された前記第２メモリアドレス空間の任意のアドレス空間へアクセスすることが可能であり、
   更に、前記任意のアドレス空間のアドレス範囲設定を行うためのレジスタを有する半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記第２メモリアドレス空間は、前記第１メモリアドレス空間を閲覧することの可能な第２アクセスウィンドウを有し、
   前記ベースバンド処理部は、前記第２アクセスウィンドウへのアクセスによって、予め設定された前記第１メモリアドレス空間の任意のアドレス空間へアクセスすることが可能であり、
   前記レジスタは、前記第１メモリアドレス空間の任意のアドレス空間のアドレス範囲を設定することが可能である半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   更に、前記第１のシステム処理部にクロックを供給するための第１クロックパルスジェネレータと、前記ベースバンド処理部にクロックを供給するための第２クロックパルスジェネレータと、
   内蔵メモリと、を有し、
   前記第１および第２クロックパルスジェネレータは、前記システムコントローラからのコントロール信号を受けて、前記内蔵メモリに供給する電圧を低下する制御を行う半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   更に、前記第１のシステム処理部の割り込み制御を行う第１割り込みコントローラと、
   前記第２のシステム処理部の割り込み制御を行う第２割り込みコントローラと、
   前記第２のシステム処理部で利用される周辺回路と、を有し、
   前記周辺回路は、個別の割り込み要求信号を前記第２割り込みコントローラへ出力し、
   前記第２割り込みコントローラは、前記個別の割り込み要求信号に応じて前記第１割り込みコントローラへ割り込み要求信号を出力し、
   前記第１割り込みコントローラは、前記割り込み要求信号に基づいて、前記第１システム処理部へ割り込み要求を行う半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置において、
   前記ベースバンド処理部は、
   ＧＳＭ方式、およびＷＣＤＭＡ方式におけるベースバンド処理を行う半導体集積回路装置。
9. 請求項８記載の半導体集積回路装置において、
   前記第１のシステム処理部が接続される第１のバスと前記第２のシステム処理部が接続される第２のバスとを接続するバスブリッジを備え、
   前記第１のシステム処理部と前記第２のシステム処理部とは、前記バスブリッジにより相互に通信が可能であり、
   前記第１のシステム処理部、および前記第２のシステム処理部は、共通のメモリアドレス空間を有する半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、
    前記ベースバンド処理部の割り込み制御を行う第３割り込みコントローラと前記第１のシステム処理部の割り込み制御を行う前記第１割り込みコントローラとの間に接続された第１のインタフェースと、
    前記第１割り込みコントローラと第２のシステム処理部の割り込み制御を行う前記第２割り込みコントローラとの間に接続された第２のインタフェースとを備え、
    前記ベースバンド処理部と前記第１のシステム処理部とは、前記第１のインタフェースを介して相互に割り込み要求が行われ、前記第１のシステム処理部と前記第２のシステム処理部とは、前記第２のインタフェースを介して相互に割り込み要求が行われる半導体集積回路装置。
11. 請求項１０記載の半導体集積回路装置において、
    前記第１中央処理装置は、第１のＯＳを実行し、
    前記第２中央処理装置は、第２のＯＳを実行し、
    前記ベースバンド処理部は、第３の中央処理装置を有し、
    前記第１、前記第２のシステム処理部、および前記ベースバンド処理部は、それぞれ異なるメモリアドレス空間を有し、
    前記ベースバンド処理部は、ＧＳＭ方式、およびＷＣＤＭＡ方式におけるベースバンド処理を行うことを特徴とする半導体集積回路装置。

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