JP2016513326A - 異なる相互接続プロトコルのための一つの相互接続プロトコルの列挙および／または設定機構の活用 - Google Patents

Abstract

相互接続アーキテクチャデバイスの態様は、ＬＬＩとは異なる相互接続プロトコルのトランザクションを生成するプロセッサを含む。相互接続アーキテクチャデバイスはまた、プロセッサに結合される変換論理も含む。変換論理は、ＬＬＩとは異なる相互接続プロトコルのトランザクションをＬＬＩパケットに変換する。相互接続アーキテクチャデバイスはまた、変換論理に結合されるＬＬＩコントローラも含む。ＬＬＩコントローラは、相互接続アーキテクチャデバイスをＬＬＩリンクに結合させる。ＬＬＩコントローラは、ＬＬＩリンク上で、ＬＬＩパケットを送信する。

Description

本明細書で説明される実施形態は、概して相互接続に関する。特に、本明細書で説明される実施形態は、概して、相互接続に接続されたデバイスの列挙および／または設定に関する。

本発明は、発明の実施形態を示すために使用される以下の説明および添付図面を参照することによって最もよく理解されることがある。

図１は、ＬＬＩリンクによる実施形態のＬＬＩスレーブデバイスに結合された実施形態のＬＬＩマスタデバイスを含むＬＬＩ環境の実施形態のブロック図である。

図２は、ＬＬＩマスタデバイスにより実行され得る方法の実施形態のブロックフロー図である。

図３は、ＬＬＩスレーブデバイスにより実行され得る方法の実施形態のブロックフロー図である。

図４は、最適なＰＣＩＥ−ＬＬＩ変換の例示的な実施形態を示すブロック図である。

図５は、ＰＣＩＥルートコンプレックス統合エンドポイント論理の実施形態のブロック図である。

図６は、本発明の実施形態が組み込まれ得る移動無線デバイスの実施形態のブロック図である。

図７は、階層型スタックを含むＰＣＩｅ準拠の相互接続アーキテクチャの実施形態を示す。

図８は、相互接続アーキテクチャの異なる物理層を介して送信されるべき、異なるプロトコルの実施形態を示す。

図９は、低電力コンピューティングプラットフォームの実施形態を示す。

図１０は、コンピューティングシステムの実施形態を示すブロック図である。

本明細書に開示された方法、装置およびシステムは、別の異なる相互接続プロトコルのために一つの相互接続プロトコルの列挙（ｅｎｕｍｅｒａｔｉｏｎ）および／または設定機構を活用する。以下の説明において、多くの具体的な詳細は、（例えば、特定の相互接続プロトコル、トランザクションのタイプ、トランザクション変換のタイプ、論理実装、論理分割／統合の詳細、動作順序、システムコンポーネントのタイプおよび相互関係などが記載される。しかしながら、本発明の実施形態は、これらの具体的な詳細事項を伴うことなく実施可能であると理解される。他の例において、この説明に対する理解を妨げないために、周知の回路、構造および技術は、詳細には示されていない。

モバイルインダストリープロセッサインタフェース（ＭＩＰＩ（登録商標））アライアンスは、移動端末内のインタフェースに関するオープン仕様書を定義し、奨励する目的を有するオープンな会員組織である。ＭＩＰＩ（登録商標）の低レイテンシーインタフェース（ＬＬＩ）ワーキンググループは、低レイテンシーインタフェース（ＬＬＩ）についてのＭＩＰＩアライアンス仕様書を作成した。簡単のため、この仕様書は、本明細書で、ＭＩＰＩ ＬＬＩまたは単純にＬＬＩとも称される。

ＬＬＩは、メモリマップトランザクションを用いて、相互接続レベル（例えば、オープンコアプロトコル（ＯＣＰ）、アドバンスド・マイクロコントローラ・バス・アーキテクチャ（ＡＭＢＡ（登録商標）などを介して）で、（例えば、モバイルデバイスまたは端末の）デバイスを接続するために設計された低レイテンシーインタフェースである。ＬＬＩリンクは、どちらのデバイスにもトランザクションを開始させることを可能にする双方向インタフェースである。ＬＬＩは、リモートチップ上のデバイスがローカルチップに存在するように、別個のチップ上のデバイスに通信させることを可能とするポイントツーポイント相互接続である。ＬＬＩ仕様書は、ＬＬＩによりリンクされたチップの目標および開始プログラムが低レイテンシを実現するのに役立つソフトウェアを実質的に介在させることなしにトランザクションを交換することが可能である階層型トランザクションレベルプロトコルとして表される。ＬＬＩはまた、概して、ＬＬＩを、携帯電話、タブレットおよび他のモバイル電池式のデバイスに十分に適したものにする傾向がある低電力消費も提示する。ＬＬＩに関する一つの制限は、ＬＬＩリンクに接続されるデバイスを列挙および設定するのに十分なメカニズムを現在のところ有していないことである。

図１は、ＬＬＩリンク１１５により実施形態のＬＬＩスレーブデバイス１２０に結合された実施形態のＬＬＩマスタデバイス１０１を含むＬＬＩ環境１００の実施形態のブロック図である。「マスタ」および「スレーブ」という用語は、ＬＬＩ仕様書との一貫性を保つために用いられる。マスタデバイスはまた、ホストデバイスまたは単純に第１のデバイスを表してもよく、スレーブデバイスもまた、ホストされたデバイスまたは単純に第２のデバイスを表してもよい。ＬＬＩマスタデバイスは、ＬＬＩスレーブデバイスを制御するように動作可能であってよい。いくつかの実施形態において、ＬＬＩマスタおよびスレーブデバイスは、異なるチップ、ダイ、集積回路、または場合によっては、異なるパッケージであってよい。

適切なＬＬＩマスタデバイスの例では、アプリケーションプロセッサチップおよびアプリケーションプロセッサのシステムオンチップ（ＳｏＣ）を含むが、これらに限定されない。適切なＬＬＩスレーブデバイスの例では、いくつかの例を挙げると、コプロセッサチップ、無線モデムチップ（例えば、携帯モデムチップ、無線ローカルエリアネットワーク（ＷＬＡＮ）モデムチップなど）およびデータストレージチップ（例えば、フラッシュメモリチップ）を含むが、これらに限定されない。示すように、ＬＬＩスレーブデバイスは、無線モデム、データストレージデバイス、コプロセッサまたはＬＬＩマスタデバイスにより用いられる他のリソース１２６を有してよい。ＬＬＩマスタおよびスレーブデバイス上のコンポーネントは、デバイスのアドレス指定を容易にすべく、メモリマップされてよい。ＬＬＩマスタデバイスは、全体的なシステムメモリマップを管理するように動作可能であってよい。

ＬＬＩマスタデバイスは、プロセッサ１０２、ＬＬＩコントローラ１０６およびメモリコントローラ１０９を有する。プロセッサ、ＬＬＩコントローラおよびメモリコントローラは、全て互いに結合され、または、別の方法では、１又は複数のバスまたは他の相互接続１０５により互いに通信する。メモリコントローラは、メモリ１１１に結合される、または、接続される。ＬＬＩコントローラ１０６は、ＬＬＩリンク１１５の一端に結合される、または、接続される。ＬＬＩコントローラは、マスタデバイスをＬＬＩリンクに結合するように動作可能である。ＬＬＩスレーブデバイス１２０はまた、ＬＬＩリンク１１５の他端に結合される、または、接続されるＬＬＩコントローラ１２１も有する。

いくつかの実施形態において、第１の相互接続プロトコルの列挙および／または設定機構は、第２の異なる相互接続プロトコルに活用され、または再利用されてよい。一態様において、第２の相互接続プロトコルは、列挙および／または設定機構を元々有していなくてよい。他の態様において、第２の相互接続プロトコルは、列挙および／または設定機構を有してよいが、第１の相互接続プロトコルのそれと比べて、同程度に優れ、大規模で、包括的で、十分に開発され、十分にテストされ、フレキシブルまたは速くなくてよい。さらに別の態様において、第２の相互接続プロトコルは、列挙および／または設定機構を有してよいが、いくつかの他の理由で、（例えば、他に存在しない機能を有するという理由、知名度または嗜好度の理由など）第１の相互接続プロトコルの列挙および／または設定機構を用いることが望まれ得る。

さらに以下で説明されるように、いくつかの実施形態において、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩＥ）、またはペリフェラル・コンポーネント・インターコネクト・エクステンデッド（ＰＣＩ−Ｘ）の列挙および／または設定機構は、ＭＩＰＩ ＬＬＩに活用および／または再利用され得るが、本発明の範囲はそのように限定されない。他の実施形態において、ＰＣＩ、ＰＣＩＥまたはＰＣＩ−Ｘ以外の別のインターネットプロトコルの列挙および／または設定機構は、例えば、ＰＣＩ、ＰＣＩＥ若しくはＰＣＩ−Ｘの将来のバージョン、ＰＣＩ、ＰＣＩＥ若しくはＰＣＩ−Ｘの派生品、ＰＣＩ、ＰＣＩＥ若しくはＰＣＩ−Ｘに関連するプロトコル、ＰＣＩ、ＰＣＩＥ若しくはＰＣＩ−Ｘと類似するプロトコル、ＰＣＩ、ＰＣＩＥ若しくはＰＣＩ−Ｘの代替品、または、ＰＣＩ、ＰＣＩＥ若しくはＰＣＩ−Ｘと同等の列挙および／または設定機能を有するプロトコルのようなＬＬＩに活用または再利用されてよい。代替的に、例えば、ユニバーサルシリアルバス（ＵＳＢ）プロトコル、ＵＳＢから導出されまたはＵＳＢに関連する他のプロトコル、または、他の将来開発されるプロトコルのような、列挙および／または設定機能を有する他のプロトコルは、任意に用いられてよい。本明細書で用いられるように、「ペリフェラル・コンポーネント・インターコネクトベースのプロトコル」、「ＰＣＩベースのプロトコル」などの用語は、ＰＣＩ、ＰＣＩＥ、ＰＣＩ−Ｘ、および、ＰＣＩに基づいてまたはＰＣＩから導出される他のプロトコルをまとめて指す。さらに他の実施形態において、ＰＣＩ、ＰＣＩ−Ｘ、ＰＣＩＥまたはいくつかの他の相互接続プロトコルの列挙および／または設定機構は、ＬＬＩ（例えば、ＬＬＩの将来のバージョン若しくは派生品、または、限定された列挙および／または設定機能を有する別の相互接続プロトコル）以外の相互接続プロトコルに活用または再利用されてよい。他の実施形態において、ＬＬＩに代えて、統一されたプロトコル（ＵｎｉＰｒｏ）、ｄｉｇＲＦ、ＳｕｐｅｒＳｐｅｅｄ Ｉｎｔｅｒ−Ｃｈｉｐ（ＳＳＩＣ）または他のものが用いられてよい。本明細書の実施形態において、ＰＣＩＥは、例示的なプロトコルとして多くの場合用いられるが、ＰＣＩＥがＰＣＩ、ＰＣＩ−Ｘ若しくはＵＳＢ、または、列挙および設定機構を有する別の適切な相互接続プロトコルと代替的に置換えられてよいことが理解されるべきである。さらに、下記の実施形態において、ＬＬＩは、例示的なプロトコルとして多くの場合用いられるが、ＬＬＩが、ＬＬＩの将来のバージョン、ＬＬＩの派生品、ＬＬＩに関連するプロトコル、ＬＬＩと類似するプロトコル、または、別の異なる相互接続プロトコルの列挙および設定機能を活用および／または再利用することから利益を享受できる別の相互接続プロトコルに、代替的に置換えられ得ることが理解されるべきである。

再び図１を参照すると、メモリ１１１は、ＰＣＩＥモジュール１１２を有する。代替的に、メモリは、ＬＬＩと異なる別の相互接続プロトコル（例えば、ＰＣＩ、ＰＣＩ−Ｘ、ＰＣＩベースのプロトコル、ＵＳＢなど）のモジュールを有してよい。いくつかの実施形態において、ＰＣＩＥモジュールは、ＰＣＩＥバスを介して通信を制御するように動作可能であってよい。ＰＣＩＥバスは、示されていないが、さらに以下で説明されるように、実際には、ＰＣＩＥバスが無くてよい。例として、ＰＣＩＥモジュールは、ＰＣＩＥバスドライバー、ＰＣＩＥソフトウェアスタックまたは同様の機能を含んでよい。いくつかの実施形態において、本明細書で説明されるように、ＰＣＩＥモジュールは、実質的に従来型のＰＣＩＥバスドライバー、ＰＣＩＥソフトウェアスタック、または、列挙および／または設定を実行するのに十分な少なくとも一部をその中に含んでよい。様々な主要なオペレーティングシステムは、実施形態に適切な従来型のＰＣＩＥバスドライバーおよび／またはＰＣＩＥソフトウェアスタックを一般に含む。

従来型のＰＣＩＥバスドライバーおよび／またはＰＣＩＥソフトウェアスタックは、概して、ＰＣＩＥバスに接続されたデバイスを列挙および設定するメカニズムを有する。例示されたＰＣＩＥモジュールは、１又は複数のＬＬＩスレーブデバイスをＬＬＩマスタデバイスに列挙するＰＣＩＥ列挙に有用であるＰＣＩＥ列挙モジュール１１３を有する。例として、ＰＣＩＥ列挙モジュールは、プロセッサが、ＰＣＩＥバスに接続されるデバイスを発見または検出し、ＰＣＩＥバスに接続されるデバイスの機能を発見または検出し、ＰＣＩＥバスに接続されるデバイスが利用する（例えば、デバイスがどれだけのメモリを利用するか）リソース、サポートされる遮断機のタイプおよび数、各デバイスにおける機能のタイプおよび数を発見または検出することなどを可能とする命令、コード、ルーチン、またはプロシージャを含んでよい。例示されたＰＣＩＥモジュールはまた、ＰＣＩＥ設定に有用であるＰＣＩＥ設定モジュール１１４も有する。例として、ＰＣＩＥ設定モジュールは、例えば、メモリアドレス範囲を設定すること、割り込みベクトルを設定すること、ＰＣＩＥ設定レジスタおよび／または機能構造を修正することなどにより、ＰＣＩＥバスに接続されたデバイスをプロセッサに設定させることを可能とする命令、コード、ルーチンまたはプロシージャを含んでよい。別個のＰＣＩＥ列挙および設定モジュールが示される一方、他の実施形態では、これらのモジュールを単一のモジュールに組み合わせてよい。他の実施形態において、ＰＣＩＥ列挙モジュールは、ＰＣＩＥ設定モジュールなしで含まれてよく、または、ＰＣＩＥ設定モジュールは、ＰＣＩＥ列挙モジュールなしで含まれてよい。

いくつかの実施形態において、ＰＣＩＥ列挙１１３および設定モジュール１１４は、実質的に従来型であってよく、実質的に従来型の列挙および設定を実行するのに有用であってよい。いくつかの実施形態において、ＬＬＩマスタデバイス１０１は、ＬＬＩリンク１１５を介してＬＬＩスレーブデバイス１２０の列挙および／または設定を実行する実質的に従来型のＰＣＩＥ列挙および／または設定モジュールを活用または再利用してよい。いくつかの実施形態において、ＬＬＩのために特別に新しい列挙および／または設定機構を開発する必要性を避けるのに役立つことができ、開発時間およびコストを回避し、または、少なくとも減少させるのに役立つ。加えて、ＰＣＩＥ列挙および設定モジュールは、十分に開発され、テストされ、および、理解される傾向にある。さらに、それらは、いくつかの主要なオペレーティングシステムを介してすでに広く利用可能である。その上、ＰＣＩＥは、標準化された列挙および設定機構を採用する。そのような標準化されたメカニズムの使用は、デバイスの相互運用の可能性を減少させる傾向にあり得るカスタム、および／または、独占的な列挙および／または設定機構の開発を避けるのに役立ち得る。

図１を再び参照すると、プロセッサをＰＣＩＥ列挙モジュール／メカニズム／論理１０３および／またはＰＣＩＥ設定モジュール／メカニズム／論理１０４をそれぞれ有するように設定し得るＰＣＩＥ列挙モジュール１１３および／またはＰＣＩＥ設定モジュール１１４の命令を（例えば、プロセッサ上で実行されるオペレーティングシステムの一部として）、プロセッサ１０２が実行してよい。いくつかの実施形態において、これは、プロセッサに、ＰＣＩＥまたはＰＣＩベースのトランザクション１１０を生成させ、提供させ得る。つまり、プロセッサは、ＬＬＩと異なる相互接続プロトコルのトランザクションを生成および提供してよい。ＰＣＩＥ列挙モジュール／メカニズム／論理および／またはＰＣＩＥ設定モジュール／メカニズム／論理は、１又は複数の相互接続１０５を介してＬＬＩマスタデバイスのＬＬＩコントローラ１０６にＰＣＩＥまたはＰＣＩベースのトランザクション１１０を提供してよい。

ＬＬＩコントローラは、プロセッサ１０２に結合される実施形態のＰＣＩＥ−ＬＬＩ変換論理１０７を含む。別の実施形態において、ＰＣＩＥ−ＬＬＩ変換論理１０７は、ＬＬＩコントローラ１０６から分離されてよいが、ＬＬＩコントローラ１０６に結合されてよい（例えば、ＬＬＩコントローラとプロセッサとの間で結合または論理的に配置される）。ＰＣＩＥ−ＬＬＩ変換論理１０７は、ＰＣＩＥトランザクション１１０を受信し得る。いくつかの実施形態において、ＰＣＩＥ−ＬＬＩ変換論理１０７は、ＰＣＩＥからＬＬＩへの変換およびＬＬＩからＰＣＩＥへの変換を実行するように動作可能であってよい。代替的に、ＰＣＩ−ＬＬＩ変換論理は、ＰＣＩ（または他のＰＣＩベースのプロトコル）とＬＬＩとを変換することが含まれてよく、または、他の論理は、ＬＬＩとＬＬＩ以外の別の相互接続プロトコルとを変換することが含まれてよい。ＰＣＩＥ−ＬＬＩ変換論理１０７は、受信したＰＣＩＥトランザクション１１０を、対応するＬＬＩトランザクション、パケットまたはＬＬＩ準拠のデータフォーマット１２８に変換するように動作可能でよく、これにより、ＰＣＩＥトランザクション１１０を具現化しまたは表す。いくつかの実施形態において、変換は、ＰＣＩＥトランザクションのビットまたはフィールドを、ＬＬＩパケットの対応するビット若しくはフィールドまたはＬＬＩ準拠のデータフォーマットにマッピングすることを伴ってよい。どのようにこれが行われ得るかの具体的な例がさらに下で説明される。ＰＣＩＥ−ＬＬＩ変換論理は、その後、ＬＬＩパケットまたは他のＬＬＩ準拠のデータフォーマット１２８を結合されたＬＬＩスタック論理１０８に提供してよい。いくつかの実施形態において、ＬＬＩスタック論理は、トランザクション層、データリンク層、ＰＨＹアダプタ層および１又は複数のＭ−ＰＨＹを含む実質的に従来型のＬＬＩスタックを任意に表してよい。いくつかの実施形態において、ＰＣＩＥ−ＬＬＩ変換論理は、それが生成するＬＬＩトランザクションをＬＬＩスタック論理１０８のトランザクション層に提供するように動作可能であってよい。ＬＬＩスタック論理は、受信したＬＬＩパケットを対応するＭＩＰＩシンボルに変換し、その後、ＬＬＩスタック論理１０８のＭ−ＰＨＹおよび／またはＬＬＩコントローラ１０６は、ＰＣＩＥトランザクション１１０を具現化し、または、表す（ＬＬＩパケット１２８から導出される）ＭＩＰＩシンボル１１６を、ＬＬＩリンク１１５を介して送信してよい。したがって、いくつかの実施形態において、列挙および／または設定に用いられるＰＣＩＥトランザクションは、ＬＬＩパケットから導出されたＭＩＰＩシンボルとして、ＬＬＩリンクを介して伝達されてよい。

ＬＬＩスレーブデバイス１２０は、ＬＬＩコントローラ１２１を含む。ＬＬＩコントローラは、ＬＬＩリンク１１５の別の反対側の端部に結合され、ＬＬＩスレーブデバイスをＬＬＩリンクに結合するように動作可能である。ＬＬＩコントローラ１２１は、ＬＬＩスタック論理１２２を含む。いくつかの実施形態において、ＬＬＩスタック論理１２２は、トランザクション層、データリンク層、ＰＨＹアダプタ層および１又は複数のＭ−ＰＨＹを含む実質的に従来型のＬＬＩスタックを任意に表してよい。ＬＬＩスタック論理１２２のＭ−ＰＨＹは、ＰＣＩＥトランザクション１１０を具現化し、または、表す（ＬＬＩパケット１２８から導出される）ＭＩＰＩシンボルを、ＬＬＩリンク１１５から受信してよい。ＬＬＩスタック論理１２２は、ＭＩＰＩシンボルを処理し、ＬＬＩトランザクション、パケットまたは他のＬＬＩ準拠のデータフォーマット１２９を生成してよい。ＬＬＩスタック論理１２２のトランザクション層は、ＬＬＩトランザクションまたはパケット１２９を実施形態のＰＣＩＥ−ＬＬＩ変換論理１２３に提供してよい。代替的に、ＬＬＩトランザクションまたはパケットは、ＰＣＩ−ＬＬＩ変換論理、または、ＬＬＩと、ＬＬＩ以外のＰＣＩおよびＰＣＩＥを除いた別の相互接続プロトコルとを変換する論理に提供され得る。

図において、ＰＣＩＥ−ＬＬＩ変換論理１２３は、ＬＬＩコントローラ１２１の一部である。別の実施形態において、ＰＣＩＥ−ＬＬＩ変換論理１２３は、ＬＬＩコントローラ１２１から分離されてよいが、（例えば、ＬＬＩコントローラと実施形態のＰＣＩＥエンドポイント論理１２５との間で結合され、または、論理的に配置される）ＬＬＩコントローラ１２１に結合されてよい。ＰＣＩＥ−ＬＬＩ変換論理１２３は、ＰＣＩＥからＬＬＩへの変換およびＬＬＩからＰＣＩＥへの変換を実行するように動作可能である。代替的に、他のＰＣＩベースの変換、または他の変換は、本明細書の他の部分で説明されるように実行されてよい。ＰＣＩＥ−ＬＬＩ変換論理は、ＰＣＩＥトランザクション１１０を具現化し、または、表す、受信したＬＬＩトランザクションまたはパケット１２９を、対応するＰＣＩＥトランザクション１２４に変換してよい。いくつかの実施形態において、変換は、ＰＣＩＥトランザクションの適切な対応するビットまたはフィールドに、ＬＬＩパケットのビットまたはフィールドをマッピングすることを伴ってよい。そのような変換の具体的な例がさらに以下で説明される。

ＰＣＩＥ−ＬＬＩ変換論理１２３は、実施形態のＰＣＩＥエンドポイント論理１２５に結合される。代替的に、ＰＣＩＥエンドポイント論理よりはむしろ、ＰＣＩエンドポイント論理が用いられてよく、または、ＬＬＩ、ＰＣＩおよびＰＣＩＥ以外の別の相互接続プロトコルのエンドポイント論理が用いられてよい。ＰＣＩＥ−ＬＬＩ変換論理１２３は、それが生成するＰＣＩＥトランザクション１２４を、ＰＣＩＥエンドポイント論理１２５に提供してよい。いくつかの実施形態において、ＰＣＩＥエンドポイント論理に提供されたＰＣＩＥトランザクション１２４は、プロセッサ１０１から最初に提供されたＰＣＩＥトランザクション１１０と同一または少なくとも実質的に同一であってよい（例えば、ＰＣＩＥトランザクション１２４のパケットのフィールド内のビットがＰＣＩＥトランザクション１１０のパケットのフィールド内のビットと同一であってよい）。いくつかの実施形態において、ＰＣＩＥエンドポイント論理は、ＰＣＩＥバスに接続される通常のＰＣＩＥデバイスと同様に、できるだけ多くのＰＣＩＥ論理を有してよい。代替的に、ＰＣＩＥエンドポイント論理は、特定の実施形態で所望される、所望の列挙および／または設定をサポートするのに必要とされる分のＰＣＩＥ論理を少なくとも有してよい。例として、いくつかの実施形態において、ＰＣＩＥエンドポイント論理は、ＰＣＩＥ（または他のＰＣＩベースの）互換性設定レジスタ（例えば、ＰＣＩＥベースのアドレスレジスタなど）と、本明細書で説明される実施形態を用いて構成され得る機能構造とを含んでよい。別の例のように、いくつかの実施形態においてＰＣＩＥエンドポイント論理は、メモリマップトランザクションをサービス／実装する論理および／またはＰＣＩＥ設定トランザクションをサービス／実装する論理を含んでよい。いくつかの実施形態において、ＬＬＩスレーブデバイスは、ＰＣＩＥバスを必ずしも有する必要はなく、および／または、ＰＣＩＥエンドポイント論理は、ＰＣＩＥバスに必ずしも結合される必要はないけれども、ＰＣＩＥエンドポイント論理は、ＬＬＩスレーブデバイスに含まれてよい。

いくつかの実施形態において、ＰＣＩＥエンドポイント論理は、ＰＣＩＥルートコンプレックス統合エンドポイント論理を表してよい。ＰＣＩＥにおいて、ホストデバイスはまた、場合によっては技術分野において、ルートコンプレックス統合デバイスとも称される。リモートデバイスは、場合によっては、エンドポイントまたはルートコンプレックスエンドポイントと称される。ＰＣＩの歴史的に、ホストデバイスおよびリモートデバイスは、プリント回路基板に取り付けられた異なるチップであった。ＰＣＩＥはまた、エンドポイントデバイスが別個のリモートチップに代えて、ルートコンプレックスデバイスをオンチップまたはオンダイに統合させることを可能とする。そのような統合されたデバイスはまた、場合によっては、技術分野において、ルートコンプレックス統合エンドポイントデバイスと称される。ルートコンプレックスデバイスおよびルートコンプレックス統合エンドポイントデバイスは、オンチップまたはオンダイで一緒に統合される。ＰＣＩＥルートコンプレックス統合エンドポイント論理の場合、マスタデバイスのプロセッサは、ＬＬＩリンクの介在を知るまたは気付く必要さえないかもしれないが、むしろ、オンチップまたはオンダイでプロセッサに統合されたかのように、ルートコンプレックス統合エンドポイントデバイスと通信してよい。

いくつかの実施形態において、ＰＣＩＥトランザクション１１０および／またはＰＣＩＥトランザクション１２４は、ＬＬＩスレーブデバイス１２０を列挙および／または設定することに用いられてよい。設定の場合、ＰＣＩＥトランザクション１２４は、ＰＣＩＥベース（または他のＰＣＩベース）の設定レジスタおよび／またはスレーブデバイスの機能構造を修正するように動作可能であってよい。いくつかの実施形態において、例えば、いくつかの列挙の場合、ＰＣＩＥトランザクション１２４は、反対方向において、ＬＬＩマスタデバイスに向けて送信される応答ＰＣＩＥトランザクション１２４を生成するＰＣＩＥエンドポイント論理を引き起こし、または、もたらし得る。これらＰＣＩＥトランザクション１２４は、スレーブデバイスのＬＬＩコントローラ１２１に提供され、ＬＬＩリンク１１５を介してＭＩＰＩシンボルとしてＬＬＩスタック論理により送信され、マスタデバイスのＬＬＩコントローラ１０６のＬＬＩスタックによりＭＩＰＩシンボルとして受信され、前に説明した反対方向において効率的にトランバースしてよい。スレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理１２３は、ＰＣＩＥパケットまたはトランザクション１２４を対応するＬＬＩパケットに変換してよい。ＰＣＩＥトランザクション１２４を具現化し、または、表すＭＩＰＩシンボル１１６は、ＬＬＩリンクを介して伝達され得る。マスタデバイスのＰＣＩＥ−ＬＬＩ変換論理１０７は、ＬＬＩリンクを介して受信したこれらＭＩＰＩシンボルから回復されたＬＬＩパケットを対応するＰＣＩＥトランザクション１１０に変換する。これらＰＣＩＥトランザクション１１０は、元々送信されたＰＣＩＥトランザクション１２４と同一または少なくとも実質的に同一（例えば、機能的に等価）であってよい。

図２は、ＬＬＩマスタデバイスにより実行され得る方法２３０の実施形態のブロックフロー図である。いくつかの実施形態において、図２の動作および／または方法は、図１のＬＬＩマスタデバイス１０１により、および／または図１のＬＬＩマスタデバイス１０１内で実行され得る。ＬＬＩマスタデバイス１０１に関して本明細書で説明されるコンポーネント、機能および特定の任意的な詳細はまた、実施形態において、ＬＬＩマスタデバイス１０１によりおよび／またはＬＬＩマスタデバイス１０１内で実行され得る動作および／または方法２３０に対して任意に適用する。代替的に、図２の動作および／または方法は、図１と同様または全く異なるＬＬＩマスタデバイスにより、および／または、図１と同様または全く異なるＬＬＩマスタデバイス内で実行され得る。さらに、図１のＬＬＩマスタデバイスは、図２のこれらと同一、同様、または全く異なる動作および／または方法を実行してよい。

方法は、ブロック２３１で、ＬＬＩマスタデバイス内で、ＬＬＩとは異なる相互接続プロトコルのトランザクションを生成する段階を有する。いくつかの実施形態において、トランザクションは、ＰＣＩプロトコル、ＰＣＩＥプロトコル、別のＰＣＩベースのプロトコル、またはＬＬＩとは異なる別のプロトコルであってよい。いくつかの実施形態において、トランザクションは、ＬＬＩリンクに結合されたＬＬＩスレーブデバイスの列挙およびＬＬＩリンクに結合されたＬＬＩスレーブデバイスの設定のうちの少なくとも一つの一部であってよい。

方法は、ブロック２３２で、ＬＬＩとは異なる相互接続プロトコルのトランザクションを、ＬＬＩパケットまたはトランザクションに変換する段階を有する。いくつかの実施形態において、ＬＬＩパケットは、生成されたＰＣＩベースのトランザクションを具現化し、または、表す。いくつかの実施形態において、変換は、生成されたＰＣＩベースのトランザクションのビットまたはフィールドを、ＬＬＩパケットの対応するビットまたはフィールドにマッピングすることを伴ってよい。いくつかの実施形態において、ＬＬＩパケットは、任意の従来型のＬＬＩスタックのトランザクション層に提供されてよい。

方法はまた、ブロック２３３で、ＬＬＩパケットから導出されるＭＩＰＩシンボルを、ＬＬＩリンク上で送信する段階を含む。いくつかの実施形態において、ＭＩＰＩシンボルは、元々生成されたＰＣＩベースのトランザクションまたはＬＬＩとは異なる相互接続プロトコルの他のトランザクションを具現化し、または、表してよく、かつ、伝達することに用いられてよい。

図３は、ＬＬＩスレーブデバイスにより実行され得る方法３３５の実施形態のブロックフロー図である。いくつかの実施形態において、図３の動作および／または方法は、図１のＬＬＩスレーブデバイス１２０により、および／または、図１のＬＬＩスレーブデバイス１２０内で実行されてよい。ＬＬＩスレーブデバイス１２０に関して、本明細書で説明されるコンポーネント、機能および特定の任意的な詳細はまた、実施形態において、ＬＬＩスレーブデバイス１２０により、および／または、ＬＬＩスレーブデバイス１２０内で実行される動作および／または方法３３５を任意に適用する。代替的に、図３の動作および／または方法は、図１のＬＬＩスレーブデバイスと同様または全体的に異なるＬＬＩスレーブデバイスにより、および／または、図１のＬＬＩスレーブデバイスと同様または全体的に異なるＬＬＩスレーブデバイス内で実行され得る。さらに、図１のＬＬＩスレーブデバイスは、図２のこれらと同一、同様または全く異なる動作および／または方法を実行してよい。

方法は、ブロック３３６で、ＬＬＩスレーブデバイスのＬＬＩリンク上で、ＬＬＩパケットから導出されたＭＩＰＩシンボルを受信する段階を含む。いくつかの実施形態において、受信したＭＩＰＩシンボルは、ＰＣＩベースのプロトコルまたはＬＬＩとは異なる他の相互接続プロトコルのトランザクションを具現化し、または、表してよく、かつ、伝達することに用いられてよい。

方法は、ブロック３３７で、受信したＭＩＰＩシンボルに対応し、および／または、受信したＭＩＰＩシンボルから導出されたＬＬＩパケットを、ＬＬＩとは異なる相互接続プロトコルのトランザクションに変換する段階を含む。いくつかの実施形態において、ＬＬＩパケットは、ＰＣＩプロトコル、ＰＣＩＥプロトコル、またはＬＬＩとは異なる別のプロトコルのトランザクションに変換され得る。いくつかの実施形態において、変換は、ＬＬＩパケットのビットまたはフィールドをトランザクションの対応するビットまたはフィールドにマッピングすることを伴ってよい。

方法は、ブロック３３８で、ＬＬＩとは異なる相互接続プロトコルのトランザクションを提供する段階を含む。いくつかの実施形態において、トランザクションは、ＰＣＩエンドポイント論理およびＰＣＩＥエンドポイント論理のうちの一つを提供されてよい。いくつかの実施形態において、トランザクションを提供する段階は、ＬＬＩスレーブデバイスを設定する段階とＬＬＩスレーブデバイスをＬＬＩマスタデバイスに列挙する段階とのうちの少なくとも一つと共に実行されてよい。

図２、３は、マスタデバイスがトランザクションを生成し、これらトランザクションを表すシンボルをスレーブデバイスに送信する方法を示す。代替的に、前述したように、スレーブデバイスがトランザクションを生成し、これらトランザクションを表すシンボルをマスタデバイスに送信する類似した逆の方法も考慮される。いくつかの実施形態において、これは、図１について上記で説明されたように実質的に行われてよい。

図４は、最適なＰＣＩＥ−ＬＬＩ変換４４０の例示的な実施形態を示すブロック図である。実施形態のマスタデバイスのＰＣＩＥ−ＬＬＩ変換論理４０７および実施形態のスレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理４２３が示される。いくつかの実施形態において、図４のマスタＰＣＩＥ−ＬＬＩ変換論理４０７および／またはスレーブＰＣＩＥ−ＬＬＩ変換論理４２３は、それぞれ、図１のＬＬＩマスタデバイス１０１および／またはＬＬＩスレーブデバイス１２０に含まれてよい。代替的に、図４のマスタＰＣＩＥ−ＬＬＩ変換論理４０７および／またはスレーブＰＣＩＥ−ＬＬＩ変換論理４２３は、それぞれ、図１のＬＬＩマスタおよびスレーブデバイスと同様または異なるＬＬＩマスタおよびスレーブデバイスに含まれてよい。さらに、図１のＬＬＩマスタデバイス１０１および／またはスレーブデバイス１２０は、図４のＰＣＩＥ−ＬＬＩ変換論理と同様または異なるＰＣＩＥ−ＬＬＩ変換論理を有してよい。

マスタデバイスのプロセッサ４０２は、ダウンストリームのメモリマップトランザクション４４１をマスタデバイスのＰＣＩＥ−ＬＬＩ変換論理のメモリマップトランザクションからＬＬＩトランザクションパケットへの変換論理４４２に向けて送信してよい。「ダウンストリーム」という用語は、マスタデバイスからスレーブデバイスへの方向に言及するために本明細書で用いられる。一方、「アップストリーム」という用語は、スレーブデバイスからマスタデバイスへの方向に言及するために本明細書で用いられる。変換論理４４２は、ダウンストリームのメモリマップトランザクション４４１を対応するダウンストリームのＬＬＩトランザクションパケット４４３に変換するように動作可能であってよい。ダウンストリームのＬＬＩトランザクションパケット４４３は、スレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理４２３へ向けて送信され得る。

スレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理のＬＬＩトランザクションパケットからメモリマップトランザクションへの変換論理４４４は、ダウンストリームのＬＬＩトランザクションパケット４４３を受信し得る。変換論理４４４は、ダウンストリームのＬＬＩトランザクションパケット４４３を、対応するダウンストリームのメモリマップトランザクション４４５に変換するように動作可能であって良い。ダウンストリームのメモリマップトランザクション４４５は、スレーブデバイスのＰＣＩＥエンドポイント論理４２５へ向けて送信され得る。

スレーブデバイスのＰＣＩＥエンドポイント論理４２５は、アップストリームのメモリマップトランザクション４４６をスレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理のメモリマップトランザクションからＬＬＩトランザクションパケットへの変換論理４４７に向けて送信し得る。変換論理４４７は、アップストリームのメモリマップトランザクション４４６を対応するアップストリームのＬＬＩトランザクションパケット４４８に変換するように動作可能であってよい。アップストリームのＬＬＩトランザクションパケット４４８は、マスタデバイスのＰＣＩＥ−ＬＬＩ変換論理へ向けて送信され得る。

マスタデバイスのＰＣＩＥ−ＬＬＩ変換論理のＬＬＩトランザクションパケットからメモリマップトランザクションへの変換論理４４９は、アップストリームのＬＬＩトランザクションパケット４４８を受信し得る。変換論理４４９は、アップストリームのＬＬＩトランザクションパケット４４８を対応するアップストリームのメモリマップトランザクション４５０に変換するように動作可能であってよい。アップストリームのメモリマップトランザクション４５０は、マスタデバイスのプロセッサ４０２へ向けて送信され得る。

マスタデバイスのプロセッサ４０２は、ダウンストリームのＰＣＩＥ設定トランザクション４５１を、マスタデバイスのＰＣＩＥ−ＬＬＩ変換論理のＰＣＩＥ設定トランザクションからＬＬＩサービスパケットへの変換論理４５２に向けて送信し得る。ＬＬＩは、現在のところ、設定トランザクションをサポートしていない。いくつかの実施形態において、ＰＣＩＥの設定トランザクションは、ＬＬＩリンクを介して伝達され得るＬＬＩサービスパケットにマッピングされてよい。変換論理４５２は、ダウンストリームのＰＣＩＥ設定トランザクション４５１を対応するダウンストリームのＬＬＩサービスパケット４５３に変換するように動作可能であってよい。ダウンストリームのＬＬＩサービスパケット４５３は、スレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理へ向けて送信され得る。

スレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理のＬＬＩサービスパケットからＰＣＩＥ設定トランザクションへの変換論理４５４は、ダウンストリームのＬＬＩサービスパケット４５３を受信し得る。変換論理４５４は、ダウンストリームのＬＬＩサービスパケット４５３を対応するダウンストリームのＰＣＩＥ設定トランザクション４５５に変換するように動作可能であってよい。ダウンストリームのＰＣＩＥ設定トランザクション４５５は、スレーブデバイスのＰＣＩＥエンドポイント論理４２５へ向けて送信され得る。

スレーブデバイスのＰＣＩＥエンドポイント論理４２５は、アップストリームメッセージ信号の割り込み４５６を、スレーブデバイスのＰＣＩＥ−ＬＬＩ変換論理のメッセージ信号の割り込みからＬＬＩサービストランザクションへの変換論理４５７に向けて送信し得る。変換論理４５７は、アップストリームメッセージ信号の割り込み４５６を対応するアップストリームのＬＬＩサービスパケット４５８に変換するように動作可能であってよい。アップストリームのＬＬＩサービスパケット４５８は、マスタデバイスのＰＣＩＥ−ＬＬＩ変換論理へ向けて送信され得る。

マスタデバイスのＰＣＩＥ−ＬＬＩ変換論理のＬＬＩサービストランザクションからメッセージ信号の割り込みへの変換論理４５９は、アップストリームのＬＬＩサービストランザクション４５８を受信し得る。変換論理４５９は、アップストリームのＬＬＩサービストランザクション４５８を、対応するアップストリームメッセージ信号の割り込み４６０に変換するように動作可能であってよい。アップストリームメッセージ信号の割り込み４６０は、マスタデバイスのプロセッサ４０２へ向けて送信され得る。

どのようにＰＣＩＥトランザクションがＬＬＩトランザクション層パケットに変換され得るのかをさらに示すことは、いくつかの実施例を検討するのに役立ち得る。メモリマップの読み出し、および、他のメモリマップトランザクションは、データペイロードを有していなくてよい。そのような場合、ＬＬＩパケットのほとんどのフィールド（例えば、７３ビットのＬＬＩ命令要求パケット）は、ＰＣＩＥトランザクションの対応するフィールド（例えば、４８ビットのＰＣＩＥ要求ヘッダフォーマット）に基づいて追加投入（ｐｏｐｕｌａｔｅｄ）され得る。例えば、ＰＣＩＥトランザクションのアドレスおよび長さフィールドは、ＬＬＩトランザクション層パケットの対応する長さおよびアドレスフィールドに直接マッピングされ得る。要求者ＩＤ、タグおよびＢＥフィールドのような他のフィールドは、静的に設定され得る。メモリ属性のような他のフィールドは、設定されたフィールドの一部として送信され得る。ここで、データペイロードを有する、メモリマップの書き込み、または、他のメモリマップトランザクションを検討してみよう。ＰＣＩＥの書き込み要求トランザクションは、すぐ上で説明されたように、ＬＬＩ命令要求パケットに変換され得る。その上、各６４ビットのＰＣＩＥデータペイロードは、ＬＬＩ書き込みデータ要求パケットに変換され得る。同様の手法が読み出し応答に用いられてよい。ここで、ＰＣＩＥ設定トランザクションを検討してみよう。ＰＣＩＥ設定トランザクション（例えば、４８ビットのＰＣＩＥ設定要求トランザクション）は、ＬＬＩサービスパケット（例えば、７３ビットのＬＬＩサービス書き込みアドレス要求パケット）に変換され得る。要求者ＩＤ、タグ、バス／Ｄｅｖ／Ｆｎ番号フィールドのような特定のフィールドは、静的に設定され得る。レジスタ番号は、アドレスの一部として送信され得る。必要であれば、他のフィールドは、未使用のアドレスフィールドの一部として送信されてよい。

図５は、ＰＣＩＥルートコンプレックス統合エンドポイント論理５２５の実施形態のブロック図である。いくつかの実施形態において、図５のエンドポイント論理５２５は、図１のＬＬＩスレーブデバイス１２０に含まれ得る。代替的に、エンドポイント論理５２５は、図１のＬＬＩスレーブデバイスと同様または全く異なるＬＬＩスレーブデバイスに含まれてよい。さらに、図１のＬＬＩスレーブデバイスは、図５のエンドポイント論理と同一、同様または全く異なるエンドポイント論理のいずれかを含んでよい。

エンドポイント論理は、ＰＣＩＥメモリマップトランザクション５６２を提供する論理と、ＰＣＩＥメモリマップトランザクション５６３を開始する論理とを含む。エンドポイント論理はまた、ＰＣＩＥ設定トランザクション５６４を提供する論理と、ＰＣＩＥ互換性設定レジスタおよび機能構造５６５とを含む。エンドポイント論理はまた、ＰＣＩＥ互換性メッセージ信号の割り込みをシグナリングする論理５６６を含む。いくつかの実施形態において、これら論理のそれぞれは、従来型のＰＣＩＥルートコンプレックス統合エンドポイント論理における論理と同様、実質的に同一または同一であってよい。いくつかの実施形態において、エンドポイント論理が含まれるＬＬＩスレーブデバイスは、ＰＣＩＥバスを有していなくてよく、および／またはエンドポイント論理は、たとえ一つだとしても、ＰＣＩＥバスと結合されなくてよく、またはＰＣＩＥバスと通信しなくてよい。

図６は、本発明の実施形態が組み込まれ得る移動無線デバイス６７０の実施形態のブロック図である。様々な実施形態において、移動無線デバイスは、ラップトップ、タブレット、スマートフォン、携帯電話、デジタルオーディオプレーヤまたは技術分野において既知の他の移動無線デバイスを含んでよい。いくつかの実施形態において、図１のＬＬＩマスタおよび／またはスレーブデバイスは、図６の移動無線デバイスに含まれ得る。代替的に、図１のＬＬＩマスタおよび／またはスレーブデバイスは、図６のデバイスと同様または全く異なるデバイスを含んでよい。さらに、図６のデバイスは、図１のＬＬＩマスタおよび／またはスレーブデバイスと同一、同様または全く異なるＬＬＩマスタおよび／またはスレーブデバイスのいずれかを含んでよい。

移動無線デバイスは、アプリケーションプロセッサシステムオンチップ（ＳｏＣ）６０１を含む。ＳｏＣは、プロセッサ６０２およびＬＬＩコントローラ６０６を有する。ＳｏＣは、本明細書の他の部分で開示されるように、変換論理の実施形態に組み込んでよい。アンテナを含む携帯モデム６２０Ａは、ＬＬＩリンク６１５ＡによりＬＬＩコントローラ６０６と結合されるＬＬＩコントローラ６２１Ａを有する。アンテナを含むＷｉＦｉモデム６２０Ｂは、ＬＬＩリンク６１５ＢによりＬＬＩコントローラ６０６と結合されるＬＬＩコントローラ６２１Ｂを有する。ダイポールアンテナは、全てではないが、いくつかの無線デバイスで用いられる。揮発性または不揮発性メモリ６２０Ｃは、ＬＬＩリンク６１５ＣによりＬＬＩコントローラ６０６と結合されるＬＬＩコントローラ６２１Ｃを有する。全てではないが、いくつかのデバイスに含まれる揮発性メモリの一例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。全てではないが、いくつかのデバイスに含まれる不揮発性メモリの一例は、フラッシュメモリである。入力／出力（Ｉ／Ｏ）デバイス６２０Ｄは、ＬＬＩリンク６１５ＤによりＬＬＩコントローラ６０６に結合されるＬＬＩコントローラ６２１Ｄを有する。適切なＩ／Ｏデバイスのいくつかの例は、スピーカまたは他のオーディオ出力デバイス、キーパッド出力、ディスプレイデバイス出力、タッチスクリーン入力、バイブレータ出力などを含むが、これらに限定されない。携帯モデム、ＷｉＦｉモデム、揮発性または不揮発性メモリまたはＩ／Ｏデバイスのいずれかは、本明細書の他の部分で開示される変換論理およびエンドポイント論理の実施形態を組み込んでよい。移動無線デバイスはまた、ＳｏＣ６０１と結合されるパワーチップ６７１を含む。パワーチップは、移動無線デバイスに電力を供給するように動作可能であるバッテリ６７２と結合される。

図７を参照すると、階層型プロトコルスタックの実施形態が示される。階層型プロトコルスタック７００は、Ｑｕｉｃｋ Ｐａｔｈ相互接続（ＱＰＩ）スタック、ＰＣｉｅスタック、次世代高性能コンピューティング相互接続スタックまたは他の階層型スタックのような階層型通信スタックの任意の形式を含む。一実施形態において、プロトコルスタック７００は、トランザクション層７０５、リンク層７１０および物理層７２０を含むＰＣｉｅプロトコルスタックである。インタフェースは、通信プロトコルスタック７００として示される。通信プロトコルスタックとしての表現はまた、プロトコルスタックを実装／包含するモジュールまたはインタフェースと称されてもよい。

ＰＣＩエクスプレスは、構成要素間で情報を通信するためにパケットを用いる。パケットは、送信構成要素から受信構成要素に情報を運ぶためにトランザクション層７０５およびデータリンク層７１０で形成される。送信されたパケットが他の層を流れる際に、それらの層でパケットを処理するために必要な追加の情報で拡張される。受信側で逆の処理が行われ、パケットがそれらの物理層７２０の表現からデータリンク層７１０の表現に変換され、最終的に（トランザクション層パケットのために）受信デバイスのトランザクション層７０５により処理されることができる形式に変換される。

一実施形態において、トランザクション層７０５は、データリンク層７１０および物理層７２０のようなデバイスの処理コアと相互接続アーキテクチャとの間のインタフェースを提供する。これに関して、トランザクション層７０５の主要な責務は、パケット（すなわち、トランザクション層パケットまたはＴＬＰ）のアセンブルおよび逆アセンブルである。トランザクション層７０５は典型的に、ＴＬＰに対するクレジットベースのフロー制御を管理する。ＰＣｉｅは、分割されたトランザクション、すなわち、時間で分割された要求および応答を含むトランザクションを実装し、目標デバイスが応答のためのデータを収集する間、リンクが他のトラフィックを搬送することを可能とする。

加えて、ＰＣｉｅは、クレジットベースのフロー制御を用いる。このスキームにおいて、デバイスは、トランザクション層７０５における受信バッファのそれぞれについてクレジットの初期量を知らせる。図１のコントローラハブ１１５のようなリンクの反対側の端部の外部デバイスは、各ＴＬＰにより消費されたクレジットの数をカウントする。トランザクションは、トランザクションがクレジット限度を超えない場合、送信され得る。応答を受信したとき、クレジットの量が元に戻される。クレジットスキームの利点は、クレジット限度が生じなければ、クレジット返却のレイテンシが性能に影響しないことである。

一実施形態において、４つのトランザクションアドレス空間は、設定アドレス空間、メモリアドレス空間、入力／出力アドレス空間およびメッセージアドレス空間を含む。メモリ空間トランザクションは、メモリマップ位置へ／からデータを転送するために、読み取り要求および書き込み要求のうちの１又は複数を含む。一実施形態において、メモリ空間トランザクションは、２つの異なるアドレスフォーマットを用いることが可能であり、例えば、３２ビットアドレスのような短いアドレスフォーマット、または６４ビットアドレスのような長いアドレスフォーマットである。設定空間トランザクションは、ＰＣＩｅデバイスの設定空間にアクセスするために用いられる。設定空間に対するトランザクションは、読み取り要求および書き込み要求を含む。メッセージ空間トランザクション（または単純にメッセージ）は、ＰＣＩｅエージェント間の帯域内通信をサポートするために定められる。

したがって、一実施形態において、トランザクション層７０５は、パケットヘッダ／ペイロード７０６をアセンブルする。現行のパケットヘッダ／ペイロードに対するフォーマットは、ＰＣＩｅ仕様書ウェブサイトのＰＣＩｅ仕様書に見出され得る。

図８は、本明細書で説明される１又は複数のインタフェースのための例示的なプロトコルスタックの実施形態を示す。例えば、相互接続は、電気／物理的通信を提供する物理層（ＰＨＹ）含み得る一方、プロトコル、トランザクション、アプリケーションまたはリンク層のような、より上位レベルの層が追加の通信機能を提供し得る。ここで、ＭＰＨＹ８５０は、ＤｉｇＲＦ８５５、ＵｎｉＰｒｏ８６０、ＬＬＩ８６５、ＳＳＩＣ８７０（すなわち、ＵＳＢ３プロトコル）またはＰＣＩｅ８７５（すなわち、Ｍｏｂｉｌｅ Ｅｘｐｒｅｓｓ）のような、複数の異なるプロトコル層で実装されることが可能である。物理層はまた、Ｄ−ＰＨＹ８０５も含む。プロトコル層はまた、ＣＳＩ８１０およびＤＳＩ８１５も含む。アプリケーション層はまた、ＣＳＩ８１１、ＣＳＩ８１６、ＣＳＩ８５６、ＣＳＩ８６１、ＣＳＩ８６７、ＣＳＩ８７１およびＣＳＩ８７６も含む。

図９を参照すると、低電力コンピューティングプラットフォームの実施形態が図示されている。一実施形態において、低電力コンピューティングプラットホーム９００は、ユーザ機器（ＵＥ）を含む。ＵＥは、いくつかの実施形態において、音声通信機能付きのデバイスのような、通信するために用いられるデバイスを指す。ＵＥの例では、電話、スマートフォン、タブレット、超小型軽量型のノートブックおよび低電力ノートブックを含む。しかしながら、低電力コンピューティングプラットフォームはまた、タブレット、低電力ノートブック、超小型軽量型のまたは極薄のノートブック、マイクロサーバ、低電力デスクトップ、送信デバイス、受信デバイス、または、任意の他の既知のまたは利用可能なコンピューティングプラットフォームのような、低電力動作ポイントを取得する任意の他のプラットフォームも指す。図示されたプラットフォームは、複数の異なるデバイスを結合する複数の異なる相互接続を示す。実装上のオプションおよび本明細書で開示される装置および方法を含めることを提供するために、これら相互接続の例示的な説明が以下に提供される。しかしながら、低電力プラットフォーム９００は、図示された相互接続またはデバイスを包含または実装することを要しない。さらに、具体的には示されない他のデバイスおよび相互接続構造が含まれてよい。

図の中央から開始して、プラットフォーム９００は、アプリケーションプロセッサ９０５を含む。多くの場合、これは、本明細書で説明された、または当産業で既知の、プロセッサの設定バージョンであり得る低電力プロセッサを含む。一例として、プロセッサ９００は、システムオンチップ（ＳｏＣ）として実装される。特定の実施例として、プロセッサ９００は、インテル・コーポレーション（カリフォルニア州、サンタクララ）から入手可能なｉ３、ｉ５、ｉ７または別のそのようなプロセッサのような、インテル（登録商標）アーキテクチャのコアベースプロセッサを含む。しかしながら、カリフォルニア州サニーベールのアドバンスト・マイクロ・ディバイシズ社（ＡＭＤ）、カリフォルニア州サニーベールのミップステクノロジーズ社のＭＩＰＳベースの設計、ＡＲＭホールディングス社からライセンスされたＡＲＭベースの設計若しくはそれらの顧客、またはそれらのライセンシー若しくは採用者から入手可能なような、他の低電力プロセッサが、Ａｐｐｌｅ Ａ５／Ａ６プロセッサ、クアルコム社製のスナップドラゴン（登録商標）プロセッサまたはＴＩ ＯＭＡＰプロセッサのような他の実施形態の代わりに存在してよいことを理解する。なお、これらの企業のプロセッサおよびＳｏＣ技術が進歩すると、ホストプロセッサ９００とは別個のものとして示された、より多くの構成要素はＳｏＣに統合され得る。結果として、同様の相互接続（およびその中の発明）は、「オンダイ」が用いられてよい。

一実施形態において、アプリケーションプロセッサ９０５は、オペレーティングシステム、ユーザインタフェースおよびアプリケーションを起動する。ここで、アプリケーションプロセッサ９０５は、多くの場合、オペレーティングシステム、ユーザインタフェースおよびアプリケーションがプロセッサ９０５の動作／実行を指示するために用いられる命令セットアーキテクチャ（ＩＳＡ）を認識し、または、命令セットアーキテクチャ（ＩＳＡ）に関連付けられる。また、センサ、カメラ、ディスプレイ、マイクおよび大容量ストレージとも一般的に相互作用する。いくつかの実施例は、タイムクリティカルな通信関連の処理を他の構成要素にオフロードする。

図示されるように、ホストプロセッサ９０５は、ＷＬＡＮ、ＷｉＧｉｇ、ＷｉｒｅｌｅｓｓＨＤまたは他の無線インタフェースのような無線インタフェース９３０に結合される。ここで、ＬＬＩ、ＳＳＩＣまたはＵｎｉＰｏｒｔ準拠の相互接続は、ホストプロセッサ９０５および無線インタフェース９３０を結合するために用いられる。

ＬＬＩは、低レイテンシーインタフェースを表す。ＬＬＩは、２つのデバイス間でメモリの共有を一般的に可能にする。双方向インタフェースは、２つのデバイス間のメモリトランザクションを運び、他のデバイスのローカルメモリにデバイスがアクセスすることを可能し、多くの場合、まるで単一のデバイスであるかのように、ソフトウェアの介在なしで行われる。ＬＬＩは、一実施形態において、トラフィック、リンクを介した信号の搬送、ＧＰＩＯカウントの低減の３つのクラスを可能とする。例として、ＬＬＩは、通信用の階層型プロトコルスタックまたは、以下でより詳細に説明されるＭＰＨＹのような物理層（ＰＨＹ）を規定する。

ＳＳＩＣは、ＳｕｐｅｒＳｐｅｅｄ Ｉｎｔｅｒ−Ｃｈｉｐを指す。ＳＳＩＣは、低電力物理層を用いて、高速ＵＳＢデバイスの設計を可能にし得る。例として、ＭＰＨＹ層が用いられる一方、ＵＳＢ３．０準拠のプロトコルおよびソフトウェアがより優れた電力性能のためにＭＰＨＹを介して用いられる。

ＵｎｉＰｒｏは、物理層の抽象化を伴う階層型プロトコルスタックを表現し、幅広い範囲のデバイスおよび構成要素、つまり、アプリケーションプロセッサ、コプロセッサ、モデムおよび周辺機器を相互接続するための汎用のエラー処理高速ソリューションを提供するだけでなく、制御メッセージ、バルクデータ転送およびパケット化されたストリーミングを含む異なるタイプのデータトラフィックをサポートする。ＵｎｉＰｒｏは、ＭＰＨＹまたはＤＰＨＹの利用をサポートし得る。

他のインタフェースはまた、本明細書で説明される装置および方法を用い得る他のインタフェースを介して、デバッグ９９０、ネットワーク９８５、ディスプレイ９７０、カメラ９７５およびストレージ９８０のようなホストプロセッサ９０５に直接結合されてよい。

デバッグインタフェース９９０およびネットワーク９８５は、デバッグインタフェース９９１、例えば、ＰＴＩまたはネットワーク接続、例えば、機能的なネットワーク接続９８５を介して動作するデバッグインタフェース、を介してアプリケーションプロセッサ９０５と通信する。

ディスプレイ９７０は、１又は複数のディスプレイを含む。一実施形態において、ディスプレイ９７０は、タッチ入力を受信／検出することが可能な１又は複数のタッチセンサを有するディスプレイを含む。ここで、ディスプレイ９７０は、ディスプレイインタフェース（ＤＳＩ）９７１を介してアプリケーションプロセッサ９０５に結合される。ＤＳＩ９７１は、ホストプロセッサと周辺機器との間のプロトコルを規定し、Ｄ−ＰＨＹ物理的インタフェースを用い得る。ディスプレイ画素インタフェース２（ＤＰＩ−２）のような、ビデオフォーマットおよびシグナリングのための画素フォーマットおよび規定された命令セットと、ディスプレイ命令セット（ＤＣＳ）を介するような制御ディスプレイモジュールパラメータとを一般的に採用する。例として、ＤＳＩ９７１は、１レーンにつき約１．５ギガビット／秒または６ギガビット／秒で動作する。

カメラ９７５は、一実施形態において、静止画像若しくはビデオキャプチャまたは両方に用いられる画像センサを含む。フロントおよびバックサイドカメラは、モバイルデバイスにおいて一般的である。デュアルカメラは、立体映像サポートを提供するために用いられてよい。図示されるように、カメラ９７５は、ＣＳＩ９７６のような、周辺機器の相互接続を介してアプリケーションプロセッサ９０５に結合される。ＣＳＩ９７６は、周辺機器（例えば、カメラ、画像信号プロセッサ）と、ホストプロセッサ（例えば９０５、ベースバンド、アプリケーションエンジン）との間のインタフェースを規定する。一実施形態において、画像データ転送は、ＤＰＨＹ、つまり、データおよびクロック信号を含む一方向性の差動シリアルインタフェースを介して実行される。周辺機器の制御は、一実施形態において、カメラ制御のような別個のバックチャネルを介して行われる。実施例として、ＣＳＩの速度は、５０Ｍｂｐｓから２Ｇｂｐｓの範囲、またはその中の任意の範囲／値であってよい。

ストレージ９８０は、一例において、大量の情報を格納するアプリケーションプロセッサ９０５により用いられる不揮発性メモリを含む。フラッシュ技術またはハードディスクのようなストレージの磁気タイプに基づいてよい。ここで、ストレージ９８０は、ユニバーサルフラッシュストレージ（ＵＦＳ）相互接続９８１を介してプロセッサ９０５に結合される。ＵＦＳ９８１は、一実施形態において、モバイルシステムのような、低電力コンピューティングプラットホームに適合される相互接続を含む。例として、ランダム読み出し／書き込み速度を向上させるキューイング機能を用いて、２００および５００ＭＢ／ｓの間の転送速度（例えば、３００ＭＢ／ｓ）を提供する。一実施例において、ＵＦＳ９８１は、ＵｎｉＰｒｏのような、ＭＰＨＹ物理層およびプロトコル層を用いる。

モデム９１０は、多くの場合、変調器／復調器を表す。モデム９１０は、一般的にインタフェースを携帯ネットワークに提供する。どの通信規格が用いられるかによって、異なるネットワークのタイプおよび異なる周波数と通信することが可能である。一実施形態において、音声およびデータ接続の両方がサポートされる。モデム９１０は、ＬＬＩ、ＳＳＩＣ、ＵｎｉＰｒｏ、Ｍｏｂｉｌｅ Ｅｘｐｒｅｓｓなどのうちの１又は複数のような任意の既知の相互接続を用いて、ホスト９０５に結合される。

一実施形態において、制御バスは、無線９３５、スピーカ９４０、マイク９４５のような、制御またはデータインタフェースを結合するために用いられる。そのようなバスの例は、ＳＬＩＭｂｕｓ（登録商標）であり、これは、広範囲にわたるオーディオおよび制御のソリューションをサポートすることを可能とするフレキシブルな低電力マルチドロップインタフェースである。他の例は、ＰＣＭ、Ｉ２Ｓ、Ｉ２Ｃ、ＳＰＩおよびＵＡＲＴを含む。無線９３５は、２つのデバイス間の近距離通信規格（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）またはＮＦＣ）のようなインタフェース、位置および／または時間を三角法で測定することを可能とするナビゲーションシステム（例えば、ＧＰＳ）、アナログまたはラジオ放送用の受信機（例えば、ＦＭラジオ）または、他の既知の無線インタフェースまたは規格を含む。（複数の）スピーカ９４０は、呼出し音または音楽を生成する電気機械的なデバイスのような、サウンドを生成する任意のデバイスを含む。複数のスピーカは、ステレオまたはマルチチャネルサウンドのために用いられてよい。マイク９４５は、多くの場合、電話中の会話のような音声入力のために用いられる。

無線周波数集積回路（ＲＦＩＣ）９１５は、例えば、増幅、ミキシング、フィルタリングおよびデジタル変換など、無線信号の処理のような、アナログ処理を実行する。図示されるように、ＲＦＩＣ９１５は、インタフェース９１２を介してモデム９１０に結合される。一実施形態において、インタフェース９１２は、ＬＴＥ、３ＧＰＰ、ＥＧＰＲＳ、ＵＭＴＳ、ＨＳＰＡ＋およびＴＤ−ＳＣＤＭＡのような通信規格をサポートする双方向の高速インタフェース（例えば、ＤｉｇＲＦ）を含む。具体的な例として、ＤｉｇＲＦは、Ｍ−ＰＨＹ物理層に基づくフレーム指向性のプロトコルを用いる。ＤｉｇＲＦは、一般的に、ＲＦフレンドリー、低レイテンシ、低電力でピン数が最適化されているといわれ、１レーンにつき１．５または３Ｇｂｐの間で現在のところ動作し、４レーンのように複数のレーンで設定可能である。

インタフェース９６１（例えば、ＲＦ制御インタフェース）は、単純なデバイスから複雑なデバイスまでをサポートするフレキシブルバスを含む。具体的な例として、インタフェース９６１は、ＲＦフロント−エンドコンポーネントの制御のために設計されたフレキシブルな二線シリアルバスを含む。一つのバスマスタは、ＲＦ信号を増幅する電力増幅器９５０、センサ入力を受信するセンサ、ネットワークモードに応じてＲＦ信号パス間を切り替える（複数の）スイッチモジュール９６０、および、悪いアンテナ状況を補正するまたは帯域幅を向上させるためにアンテナチューナ９６５のような、複数のデバイスに対して書き込みおよび読み出しを行ってよい。インタフェース９６１は、一実施形態において、タイミングクリティカルイベントおよび低ＥＭＩのためのグループトリガ機能を有する。

電力管理９２０は、モバイルデバイス内のコンポーネントの効率性を改善すべく、電圧を低下させる、または電圧を上昇させるような、電力管理電圧をモバイルデバイス９００内の異なるコンポーネントを全てに提供するために用いられる。また一実施形態において、それは、バッテリの充電および残りのエネルギーも制御および監視する。バッテリインタフェースは、電力管理９２０とバッテリとの間で用いられ得る。実施例として、バッテリインタフェースは、移動端末と、スマート／低コストバッテリとの間の単線式通信を含む。

ここで図１０を参照すると、本発明の実施形態に従うコンピュータシステムに存在するコンポーネントのブロック図が示される。図１０に示されるように、システム１０００は、コンポーネントの任意の組み合わせを含む。これらのコンポーネントは、ＩＣ、それらの一部、別個の電子デバイス若しくは他のモジュール、論理、ハードウェア、ソフトウェア、ファームウェア若しくはコンピュータシステムに適合されたそれらの組み合わせとして、または、コンピュータシステムの筐体内に別の方法で組み込まれるコンポーネントとして、実装されてよい。また、図１０のブロック図がコンピュータシステムの多くコンポーネントの上位レベルの考えを示すことを意図していることに留意すべきである。しかしながら、図示されたコンポーネントのうちのいくつかが省かれてよく、追加のコンポーネントが提供されてよく、図示されたコンポーネントの異なる配置が他の実装で行われてよいことが理解されるべきである。結果として、上記で説明された発明は、以下に示され、または説明される１又は複数の相互接続のうちの任意の一部に実装されてよい。

図１０で理解されるように、プロセッサ１０１０は、一実施形態において、マイクロプロセッサ、マルチコアプロセッサ、マルチスレッドプロセッサ、超低電圧プロセッサ、組み込みプロセッサまたは他の既知の処理要素を含む。図示された実施例において、プロセッサ１０１０は、システム１０００の様々なコンポーネントの多くとの通信のためのメイン処理ユニットおよび中央ハブとして機能する。一例として、プロセッサ１０００は、システムオンチップ（ＳｏＣ）として実装される。特定の実施例として、プロセッサ１０１０は、ｉ３、ｉ５、ｉ７またはカリフォルニア州サンタクララのインテル・コーポレーションから入手可能な別のそのようなプロセッサのようなインテル（登録商標）アーキテクチャのコアベースプロセッサを含む。しかしながら、カリフォルニア州サニーベールのアドバンスト・マイクロ・ディバイシズ社（ＡＭＤ）、カリフォルニア州サニーベールのミップステクノロジーズ社のＭＩＰＳベースの設計、ＡＲＭホールディングス社からライセンスされたＡＲＭベースの設計若しくはそれらの顧客、または、それらのライセンシー若しくは採用者から入手可能なような、他の低電力プロセッサが、Ａｐｐｌｅ Ａ５／Ａ６プロセッサ、クアルコム社製のスナップドラゴン（登録商標）プロセッサまたはＴＩ ＯＭＡＰプロセッサのような他の実施形態の代わりに存在してよいことを理解する。そのようなプロセッサの顧客バージョンの多くが修正または変更されているが、しかしながら、それらは、プロセッサのライセンサにより記載されるような規定されたアルゴリズムを実行する特定の命令セットをサポートし、または、認識し得ることを留意すべきである。ここで、マイクロアーキテクチャ実装は、多様であってよいが、プロセッサのアーキテクチャ機能は、大抵一致する。一実施例におけるプロセッサ１０１０のアーキテクチャおよび動作に関する特定の詳細は、実施例を提供すべく、以下でさらに説明される。

プロセッサ１０１０は、一実施形態において、システムメモリ１０１５と通信する。実施例として、実施形態では、既定量のシステムメモリを提供すべく、複数のメモリデバイスを用いて実装されることができる。例として、メモリは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ） ＪＥＳＤ ２０９−２Ｅ（２００９年４月公開）に従う現在のＬＰＤＤＲ２規格、または、帯域幅を増大するためにＬＰＤＤＲ２の拡張を提案するＬＰＤＤＲ３またはＬＰＤＤＲ４と称される次世代ＬＰＤＤＲ規格のようなＪＥＤＥＣの低電力デュアルデータレート（ＬＰＤＤＲ）ベースの設計に従うことができる。様々な実施例において、個々のメモリデバイスは、単一ダイパッケージ（ＳＤＰ）、デュアルダイパッケージ（ＤＤＰ）またはクワッドダイパッケージ（ＱＤＰ）のような異なるパッケージタイプであり得る。これらのデバイスは、いくつかの実施形態において、薄型化の解決策を提供すべく、マザーボード上に直接半田付けされる一方、他の実施形態において、デバイスは、既定のコネクタによりマザーボードに順に結合される１又は複数メモリモジュールとして構成される。当然、例えば、マイクロＤＩＭＭ（ｍｉｃｒｏＤＩＭＭ）、ミニＤＩＭＭ（ＭｉｎｉＤＩＭＭ）を含むが、これらに限定されない、異なる種類のデュアルインラインメモリモジュール（ＤＩＭＭ）などの他のタイプのメモリモジュールのような他のメモリ実装が可能である。特に例示の実施形態において、メモリは、２ＧＢおよび１６ＧＢの間のサイズであり、ボールグリッドアレイ（ＢＧＡ）を介してマザーボードに半田付けされるＤＤＲ３ＬＭパッケージまたはＬＰＤＤＲ２若しくはＬＰＤＤＲ３メモリとして構成され得る。

データ、アプリケーション、１又は複数のオペレーティングシステムなどのような情報の持続的な記憶を提供するために、大容量ストレージ１０２０はまた、プロセッサ１０１０に結合されてもよい。様々な実施形態において、システムの応答性を改善するためだけでなく、より薄く、より軽いシステム設計を可能にするために、この大容量ストレージは、ＳＳＤを用いて実装されてよい。しかしながら、他の実施形態において、大容量ストレージは、主に、システム動作の再開時に迅速な電源投入が可能となるように、パワーダウンイベントの間、コンテキスト状態および他のそのような情報の不揮発性ストレージを可能にするＳＳＤキャッシュとして機能する少容量のＳＳＤストレージを有するハードディスクドライブ（ＨＤＤ）を用いて実装され得る。また図１０に示されるように、フラッシュデバイス１０２２は、例えば、シリアルペリフェラルインタフェース（ＳＰＩ）を介して、プロセッサ１０１０に結合され得る。このフラッシュデバイスは、システムの他のファームウェアだけでなく、基本入出力ソフトウェア（ＢＩＯＳ）を含むシステムソフトウェアの不揮発性ストレージを提供してよい。

様々な実施形態において、システムの大容量ストレージは、ＳＳＤ単独で実装され、または、ＳＳＤキャッシュを有するディスク、光または他のドライブとして実装される。いくつかの実施形態において、大容量ストレージは、ＳＳＤとして、または、復元（ＲＳＴ）キャッシュモジュール付きのＨＤＤとして実装される。様々な実施例において、ＨＤＤは、３２０ギガバイト（ＧＢ）から４テラバイト（ＴＢ）の間、およびそれ以上のストレージを提供する一方、ＲＳＴキャッシュは、２４ＧＢから２５６ＧＢの容量を有するＳＳＤで実装される。そのようなＳＳＤキャッシュは、適切なレベルの応答性を提供すべく、シングルレベルキャッシュ（ＳＬＣ：ｓｉｎｇｌｅ ｌｅｖｅｌ ｃｈａｃｈｅ）またはマルチレベルキャッシュ（ＭＬＣ：ｍｕｌｔｉ−ｌｅｖｅｌ ｃａｃｈｅ）オプションとして構成され得ることに留意すべきである。ＳＳＤだけのオプションにおいて、モジュールは、ｍＳＡＴＡまたはＮＧＦＦスロットのような様々な場所に収容され得る。例として、ＳＳＤは、１２０ＧＢから１ＴＢの範囲の容量を有する。

様々な入力／出力（ＩＯ）デバイスは、システム１０００内に存在し得る。筐体の蓋部内に構成される高精細度ＬＣＤまたはＬＥＤパネルであり得るディスプレイ１０２４が図１０の実施形態において具体的に示される。このディスプレイパネルは、例えば、ディスプレイパネルを介して外部から適合されるタッチスクリーン１０２５を提供してもよく、このタッチスクリーンとのユーザの相互作用を介して、複数のユーザ入力が、例えば、情報の表示、および情報へのアクセスなどに関する所望の複数の動作を可能にするために、システムに提供されることができる。一実施形態において、ディスプレイ１０２４は、高性能グラフィックスインターコネクトとして実装されることができるディスプレイ相互接続を介してプロセッサ１０１０に結合されてよい。タッチスクリーン１０２５は、実施形態においてＩ２Ｃ相互接続となり得る別の相互接続を介してプロセッサ１０１０に結合される。図１０にさらに示されるように、タッチスクリーン１０２５に加えて、タッチを通じたユーザ入力もまた、筐体に構成され、またタッチスクリーン１０２５と同一のＩ２Ｃ相互接続にも結合され得るタッチパッド１０３０を介して行うことができる。

様々な実施形態において、ディスプレイは、例えば、１１．６インチまたは１３．３インチのスクリーンなど、異なるサイズとすることができ、１６：９のアスペクト比および少なくとも３００ニト（ｎｉｔ）の輝度を有し得る。また、ディスプレイは、フル高精細度（ＨＤ）解像度（少なくとも１９２０×１０８０ｐ）であり、エンベデッド・ディスプレイ・ポート（ｅＤＰ：ｅｍｂｅｄｄｅｄ ｄｉｓｐｌａｙ ｐｏｒｔ）と互換性があり、パネルセルフリフレッシュを有する低電力パネルであってよい。

タッチスクリーン機能に関して、システムは、マルチタッチ容量方式であり、かつ、少なくとも５本指対応であるディスプレイマルチタッチパネルを提供し得る。そして、いくつかの実施形態において、ディスプレイは、１０本指対応であってもよい。一実施形態において、タッチスクリーンは、「フィンガーバーン」を低減し、「フィンガースキッピング」を回避すべく、低摩擦用の耐損傷性および耐擦傷性ガラスおよびコーティング（例えば、ゴリラガラス（Ｇｏｒｉｌｌａ Ｇｌａｓｓ）またはゴリラガラス２（Ｇｏｒｉｌｌａ Ｇｌａｓｓ ２））内に収容される。強化されたタッチ経験および応答性を提供するために、タッチパネルは、いくつかの実施例において、ピンチズーム中に、１つの静止画像につき２フレーム（３０Ｈｚ）未満のようなマルチタッチ機能、および、２００ｍｓ（ポインタに対する指の遅れ）で、１フレーム（３０Ｈｚ）につき１ｃｍ未満のシングルタッチ機能を有する。ディスプレイは、いくつかの実施例において、パネル表面と同一平面を成し、マルチタッチを用いときに、１０衝突に限定される最小のスクリーンベゼルを有するエッジツーエッジガラス（ｅｄｇｅ−ｔｏ−ｅｄｇｅ ｇｌａｓｓ）をサポートする。

知覚コンピューティング又は他の目的のために、様々なセンサが、システム内に存在してよく、異なる手法でプロセッサ１０１０に結合され得る。特定の慣性および環境センサは、センサハブ１０４０を介して、例えば、Ｉ２Ｃ相互接続を介して、プロセッサ１０１０に結合され得る。図１０に示される実施形態において、これらのセンサは、加速度計１０４１、環境光センサ（ＡＬＳ）１０４２、コンパス１０４３およびジャイロスコープ１０４４を含んでよい。他の環境センサは、いくつかの実施形態において、システム管理バス（ＳＭＢｕｓ）介してプロセッサ１０１０に結合する１又は複数の熱センサ１０４６を含んでよい。

例えば、電力管理／バッテリ寿命問題に関して、環境光センサからの情報に少なくとも一部基づいて、プラットフォームの位置における環境光の状況が判断され、ディスプレイの輝度が適切に制御される。したがって、ディスプレイの動作における電力消費は、特定の光の状況において減少される。

実施形態において、ＯＳは、コネクテッド・スタンバイ（本明細書ではまた、Ｗｉｎ８ＣＳとも称される）を実装するマイクロソフト（登録商標）ウィンドウズ（登録商標）８ＯＳであってよい。ウィンドウズ（登録商標）８のコネクテッド・スタンバイまたは同様の状態を有する別のＯＳは、本明細書で説明されるプラットフォームを介して、非常に低い電力消費で、例えば、クラウドベースの位置に接続された状態を保つアプリケーションを有効にするための非常に低い超アイドリング電力を提供することができる。プラットフォームは、３つの電源状態、すなわち、スクリーン・オン（通常）、コネクテッド・スタンバイ（デフォルト・オフ状態として）およびシャットダウン（電力消費が０ワット）をサポートする。したがって、コネクテッド・スタンバイ状態において、スクリーンがオフであるにもかかわらず、プラットフォームは、論理的に（最小の電力レベルで）オンとなる。そのようなプラットフォームにおいて、電力管理は、最も低い電力を与えられたコンポーネントに動作を実行させることを可能にするオフロード技術に一部起因して、アプリケーションに対して透過的にすることができ、かつ、常時接続を維持できる。

また図１０で理解されるように、様々な周辺機器が、ロウピンカウント（ＬＰＣ）相互接続を介してプロセッサ１０１０に結合してよい。示される実施形態において、様々なコンポーネントがエンベデッドコントローラ１０３５を介して結合されることができる。そのような複数のコンポーネントは、（例えば、ＰＳ２インタフェースを介して結合される）キーボード１０３６、ファン１０３７、および熱センサ１０３９を含むことができる。いくつかの実施形態において、タッチパッド１０３０はまた、ＰＳ２インタフェースを介してＥＣ１０３５に結合してもよい。加えて、２００３年１０月２日付のトラステッドコンピューティンググループ（ＴＣＧ）のＴＰＭ仕様書バージョン１．２に従う、トラステッドプラットフォームモジュール（ＴＰＭ）１０３８のような、セキュリティプロセッサはまた、このＬＰＣ相互接続を介してプロセッサ１０１０に結合してもよい。しかしながら、本発明の範囲は、この関連で限定されず、セキュア処理およびセキュア情報のストレージは、セキュリティコプロセッサ内のスタティックランダムアクセスメモリ（ＳＲＡＭ）のような別の保護された場所、または、セキュアエンクレーブ（ＳＥ）プロセッサモードにより保護されたときだけ復号化される暗号化データブロブとしてであってもよいことを理解する。

特定の実施例において、周辺ポートは、（フルサイズ、ミニまたはマイクロのような異なる形式の因子とすることができる）高精細度メディアインタフェース（ＨＤＭＩ（登録商標））コネクタと、システムがコネクテッド・スタンバイ状態にあり、かつ、ＡＣ壁面電源にプラグ接続されたときに、（スマートフォンのような）ＵＳＢデバイスの充電のために電力が供給される少なくとも一つを含み、ユニバーサルシリアルバスの改訂３．０仕様書（２００８年１１月）に従う、フルサイズの外部ポートのような１又は複数のＵＳＢポートとを含んでよい。その上、１又は複数のサンダーボルト（登録商標）ポートが提供されることができる。他のポートは、フルサイズＳＤ−ＸＣカードリーダおよび／または無線ＷＡＮ（ＷＷＡＮ）用のＳＩＭカードリーダ（例えば、８ピンカードリーダ）ような外部アクセス可能なカードリーダを含んでよい。オーディオについて、ステレオサウンドおよびマイク機能（例えば、組み合わせの機能）を有する３．５ｍｍジャックは、ジャック検出（例えば、蓋にマイクを用いたヘッドフォンのみをサポートまたは、ケーブルにマイクが付いたヘッドフォン）のサポートを提供する。いくつかの実施形態において、このジャックは、ステレオヘッドフォンとステレオマイク入力との間で再タスク可能（ｒｅ−ｔａｓｋａｂｌｅ）である。また、電源ジャックは、ＡＣブリックに結合されるために提供できる。

システム１０００は、無線を含む様々な手法で、複数の外部デバイスと通信できる。図１０に示される実施形態において、特定の無線通信プロトコルのために構成された無線機にそれぞれ対応できる様々な無線モジュールが提供される。近接場のような短距離における無線通信の一つの方法は、一実施形態において、ＳＭＢｕｓを介してプロセッサ１０１０と通信し得る近接場通信（ＮＦＣ）ユニット１０４５を用いてよい。ここで、このＮＦＣユニット１０４５を介して、互いに極めて接近している複数のデバイスが通信できることに留意すべきである。例えば、ユーザは、システム１０００に対して、２つのデバイスを近接した状態で一緒に適合させ、かつ、識別情報、支払い情報のような情報、画像データなどのようなデータの転送を可能とすることによって、ユーザのスマートフォンのような、別の（例えば）ポータブルデバイスと通信させることを可能することができる。無線電力転送はまた、ＮＦＣシステムを用いて実行されてもよい。

本明細書で説明されるＮＦＣユニットを用いて、ユーザは、複数のデバイスを左右にバンプすることができ、１又は複数のそのようなデバイスのコイルの間の結合を活用することにより、（近接場通信および無線電力転送（ＷＰＴ）のような）近距離結合機能のために複数のデバイスを並べて配置できる。より具体的には、実施形態は、コイルの優れた結合を提供するために、戦略的に形成され、かつ、配置されたフェライト材料を有するデバイスを提供する。各コイルは、システムの共通の共振周波数を可能にすべく、抵抗、容量およびシステムの他の特性と共に選択されることができる関連付けられたインダクタンスを有する。

図１０にさらに示されるように、追加の無線ユニットは、ＷＬＡＮユニット１０５０およびＢｌｕｅｔｏｏｔｈユニット１０５２を含む他の複数の短距離無線エンジンを含むことができる。ＷＬＡＮユニット１０５０を用いて、既定の電気電子技術者協会（ＩＥＥＥ）８０２．１１規格に従うＷｉ−Ｆｉ（登録商標）通信が実現されることができる一方、Ｂｌｕｅｔｏｏｔｈユニット１０５２を介して、Ｂｌｕｅｔｏｏｔｈ（登録商標）プロトコルによる近距離通信を行うことができる。これらのユニットは、例えば、ＵＳＢリンク又は汎用非同期送受信機（ＵＡＲＴ）リンクを介して、プロセッサ１０１０と通信してよい。または、これらのユニットは、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｂａｓｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ ｖｅｒｓｉｏｎ３．０（２００７年１月１７日公開）、または、シリアルデータ入力／出力（ＳＤＩＯ）規格のような、別のそのようなプロトコルなどに従う、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）プロトコルに従って相互接続を介してプロセッサ１０１０に結合してよい。当然、これらの周辺機器の間の実際の物理的な接続は、１又は複数のアドインカード上に構成されてよく、マザーボードに適合されるＮＧＦＦコネクタと称されることができる。

加えて、例えば、携帯または他の無線広域プロトコルに従う無線広域通信は、加入者ＩＤモジュール（ＳＩＭ）１０５７を順に結合するＷＷＡＮユニット１０５６を介して行うことができる。その上、位置情報の受信および利用を可能とするべく、ＧＰＳモジュール１０５５が存在してもよい。図１０に示される実施形態において、ＷＷＡＮユニット１０５６およびカメラモジュール１０５４のような統合されたキャプチャデバイスは、ＵＳＢ２．０または３．０リンクまたはＵＡＲＴ若しくはＩ２Ｃプロトコルのような既定のＵＳＢプロトコルを用いて通信してよいことに留意すべきである。また、これらのユニットの実際の物理的な接続は、マザーボード上に構成されたＮＧＦＦコネクタに対するＮＧＦＦアドインカードの適合を用いることができる。

特定の実施形態において、無線機能は、例えば、ウィンドウズ（登録商標）８ＣＳをサポートするＷｉＦｉ８０２．１ ｌａｃソリューション（例えば、ＩＥＥＥ８０２．１ ｌａｂｇｎと下位互換性のあるアドインカード）で、モジュール式に提供されることができる。このカードは、（例えば、ＮＧＦＦアダプタを用いて）内部スロットに構成されることができる。追加モジュールは、Ｂｌｕｅｔｏｏｔｈ（登録商標）機能（例えば、Ｂｌｕｅｔｏｏｔｈ４．０と下位互換性がある）だけでなく、インテル（登録商標）ワイヤレス・ディスプレイ機能を提供してよい。加えて、ＮＦＣサポートは、別個のデバイスまたはマルチファンクションデバイスを用いて提供されてよく、例として、容易なアクセスのために、筐体の正面右部分に配置されることができる。さらなる追加モジュールは、３Ｇ／４Ｇ／ＬＴＥおよびＧＰＳのサポートを提供できるＷＷＡＮデバイスであってよい。このモジュールは、内部（例えばＮＧＦＦ）スロットに実装されることができる。統合されたアンテナサポートは、ＷｉＦｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＷＷＡＮ、ＮＦＣおよびＧＰＳを提供でき、ＷｉＦｉ（登録商標）から、ＷＷＡＮ無線、ワイヤレスギガビット仕様書（２０１０年７月）に従うワイヤレスギガビット（ＷｉＧｉｇ）へシームレスなトランザクションを可能とし、その逆も同様である。

オーディオ入力および出力を提供するために、オーディオプロセッサは、デジタル信号プロセッサ（ＤＳＰ）１０６０を用いて実装されることができ、ハイディフィニションオーディオ（ＨＤＡ）リンクを介してプロセッサ１０１０に結合し得る。同様に、ＤＳＰ１０６０は、筐体内に実装されてよい出力スピーカ１０６３に順に結合してよい統合符号／復号器（コーデック）およびアンプ１０６２と通信してよい。同様に、増幅器およびコーデック１０６２は、マイク１０６５からオーディオ入力を受信するように結合されることができ、実施形態において、システム内の様々な動作の音声作動制御を可能とする高品質のオーディオ入力を提供すべく、（デジタルマイクアレイのような）デュアルアレイマイクを用いて実装されることができる。ここで、オーディオ出力はまた、増幅器／コーデック（ＣＯＤＥＣ）１０６２からヘッドフォンジャック１０６４に提供されることができることにも留意すべきである。図１０の実施形態では、これらの特定の構成要素を用いて示されているが、本発明の範囲は、この点に限定されるものではないことを理解されたい。

いくつかの実施形態において、プロセッサ１０１０は、プロセッサダイの内部に統合された外部電圧レギュレータ（ＶＲ）および複数の内部電圧レギュレータにより電力が供給されてよく、フル統合電圧レギュレータ（ＦＩＶＲ）と称される。プロセッサにおける複数のＦＩＶＲの使用は、電力が、ＦＩＶＲにより、グループ内のこれら構成要素に対してのみ調整され、供給されるように、別個の電力面に構成要素をグループ化することを可能とする。電力管理の間、プロセッサが特定の低電源状態にあるときに、一つのＦＩＶＲの既定の電力面が電源を落とされ、または、電源を切られてよく、一方、別のＦＩＶＲの別の電力面は、アクティブな状態を保ち、完全に電力が供給される。

一実施形態において、維持電力面は、いくつかのディープスリープ状態の間に用いられ、プロセッサおよびＰＣＨの間のインタフェース、外部ＶＲのインタフェース、ならびに、ＥＣ１０３５のインタフェースのようないくつかのＩ／Ｏ信号のためのＩ／Ｏピンの電源をオンにする。この維持電力面はまた、スリープ状態の間にプロセッサコンテキストが格納される、基板に取り付けられたＳＲＡＭまたは他のキャッシュメモリをサポートするオンダイ電圧レギュレータに電力を供給する。維持電力面はまた、様々なウェイクアップソース信号を監視および処理するプロセッサのウェイクアップ論理に電力を供給するために用いられる。

電力管理の間、プロセッサが特定のディープスリープ状態に入ったとき、他の電力面は、電源が落とされ（ｐｏｗｅｒｅｄ ｄｏｗｎ）、または、電源が切られる（ｐｏｗｅｒｅｄ ｏｆｆ）一方、維持電力面は、上記の構成要素をサポートすべく、電源を投入（ｐｏｗｅｒｅｄ ｏｎ）された状態を保つ。しかしながら、これらの構成要素が必要でないとき、これは、不必要な電力消費または浪費という結果につながり得る。このため、実施形態では、専用の電力面を用いて、プロセッサコンテキストを維持すべく、コネクテッド・スタンバイのスリープ状態を提供してよい。一実施形態において、コネクテッド・スタンバイのスリープ状態は、自身がプロセッサのパッケージに存在し得るＰＣＨのリソースを用いて、プロセッサがウェイクアップするのを容易にする。一実施形態において、コネクテッド・スタンバイのスリープ状態は、プロセッサがウェイクアップするまで、ＰＣＨ内のプロセッサアーキテクチャ機能を維持することを容易にし、これは、全てのクロックをオフすることを含むディープスリープ状態の間に、以前に電源が投入されたままであった全ての不必要なプロセッサの構成要素をオフにすることを可能にする。一実施形態において、ＰＣＨは、コネクテッド・スタンバイ状態の間、システムを制御するためのタイプスタンプカウンタ（ＴＳＣ）およびコネクテッド・スタンバイ論理を含む。維持電力面の統合電圧レギュレータは、ＰＣＨと同様に存在し得る。

実施形態において、コネクテッド・スタンバイ状態の間、プロセッサがディープスリープ状態およびコネクテッド・スタンバイ状態に入ったときに、危機的な状態変数のようなプロセッサコンテキストが格納される専用のキャッシュメモリをサポートすべく、統合電圧レギュレータは、電源を投入された状態を保つ専用の電力面として機能する。この危機的な状態は、アーキテクチャ、マイクロアーキテクチャ、デバッグ状態および／またはプロセッサに関連付けられた同様の状態変数に関連付けられた状態変数を含み得る。

ＥＣ１０３５からのウェイクアップソース信号は、ＰＣＨがプロセッサに代わってウェイクアップ処理を管理できるように、コネクテッド・スタンバイ状態の間、プロセッサに代わってＰＣＨに送信され得る。加えて、ＴＳＣは、プロセッサアーキテクチャ機能を維持することを容易にすべく、ＰＣＨ内に維持される。図１０の実施形態では、これらの特定の構成要素を用いて示されているが、本発明の範囲は、この点に限定されるものではないことを理解されたい。

プロセッサの電力制御は、向上された省電力をもたらすことができる。例えば、電力は、コア間で動的に割り当てられることができ、個々のコアは、周波数／電圧を変更でき、複数の深い低電源状態は、非常に低い電力消費を可能とするために提供されることができる。加えて、コアの動的制御または独立コア部分は、複数の構成要素が用いられていないときに、これらの電源がオフされることにより、低減された電力消費を提供できる。

いくつかの実施例では、プラットフォームの電力を制御すべく、特定の電力管理ＩＣ（ＰＭＩＣ）を提供し得る。この解決策を用いて、システムは、Ｗｉｎ８のコネクテッド・スタンバイ状態にあるときのような、既定のスタンバイ状態にあるとき、拡張期間（例えば、１６時間）を超えて、非常に低い（例えば、５％未満）バッテリの劣化を見込んでいる。Ｗｉｎ８のアイドリング状態において、例えば、９時間を超えるバッテリ寿命が（例えば、１５０ニトで）実現され得る。映像再生に関し、長いバッテリ寿命が実現されることができ、例えば、フルＨＤの映像再生を最低６時間行うことができる。一実施例におけるプラットフォームは、ＳＳＤを用いるＷｉｎ８ＣＳについて、例えば、３５ワット時間（Ｗｈｒ）のエネルギー容量およびＲＳＴキャッシュ設定を有するＨＤＤを用いる、Ｗｉｎ８ＣＳについて、（例えば、）４０〜４４Ｗｈｒのエネルギー容量を有してよい。

異なる実施例において、ＴＰＭのようなセキュリティモジュールは、プロセッサに統合されることができ、または、ＴＰＭ２．０デバイスのような別個のデバイスとすることができる。プラットフォーム・トラスト・テクノロジ（ＰＴＴ）とも称される、統合セキュリティモジュールとともに、ＢＩＯＳ／ファームウェアは、セキュア命令、セキュアブート、インテル（登録商標）アンチセフトテクノロジー、インテル（登録商標）アイデンティテ・プロテクション・テクノロジ、インテル（登録商標）トラステッド・エクゼキューション・テクノロジ（ＴＸＴ）およびインテル（登録商標）マネージャビリティ・エンジン・テクノロジを含む特定のセキュリティ機能について特定のハードウェア機能を、セキュアキーボードおよびディスプレイのようなセキュアユーザインタフェースと連動して、顕在化させることを可能とする。

図４および５のいずれかについて説明されている構成要素、機能、および詳細は、図１、２または３のいずれかにおいて任意に用いられてもよい。さらに、本明細書で説明されている、いずれの装置に関する構成要素、機能、および詳細も、諸実施形態においてこうした装置によっておよび／またはそれを用いて実行され得る、本明細書で説明されているいずれの方法において同様に任意に用いられ得る。

以下の例はさらなる複数の実施形態に関連する。複数の例の詳細は、１又は複数の実施形態の任意の場所で使用され得る。

例１は、ＬＬＩに準拠していない（代替的に、ＬＬＩとは異なる相互接続プロトコルの）トランザクションを生成するプロセッサ含む相互接続アーキテクチャデバイスである。デバイスはまた、プロセッサと結合される変換論理を含み、変換論理は、ＬＬＩに準拠していない（代替的にＬＬＩとは異なる相互接続プロトコルの）トランザクションを、ＬＬＩパケットに変換する。デバイスはまた、変換論理と結合されるＬＬＩコントローラを含み、ＬＬＩコントローラは、相互接続アーキテクチャデバイスをＬＬＩリンクと結合させ、ＬＬＩコントローラは、ＬＬＩリンク上で、ＬＬＩパケットに対応するシンボルを送信する。

例２は、例１の主題を任意に含み、変換論理は、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）トランザクション、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩＥ）トランザクションおよびペリフェラル・コンポーネント・インターコネクト・エクステンデッド（ＰＣＩ−Ｘ）トランザクションから選択されるトランザクションをＬＬＩパケットに変換する論理を有する。

例３は、例１の主題を任意に含み、トランザクションは、ＬＬＩリンクと結合される相互接続アーキテクチャデバイスの列挙および設定のうちの少なくとも一つのためにを用いられる。

例４は、例１の主題を任意に含み、トランザクションは、ＰＣＩ設定トランザクションおよびＰＣＩＥ設定トランザクションから選択され、変換論理は、設定トランザクションをＬＬＩサービスパケットに変換する。

例５は、例１の主題を任意に含み、トランザクションは、ＰＣＩメモリマップトランザクションおよびＰＣＩＥメモリマップトランザクションから選択され、変換論理は、メモリマップトランザクションをＬＬＩトランザクションパケットに変換する。

例６は、例１の主題を任意に含み、変換論理は、ＬＬＩパケットをＬＬＩコントローラのＬＬＩスタックのトランザクション層に提供する。

例７は、例１〜６のいずれかの主題を任意に含み、プロセッサと結合されるメモリ、および、メモリに格納されるモジュールを含む。モジュールは、列挙モジュールおよび設定モジュールから選択される。モジュールは、トランザクションに準拠する（または、代替的に、ＬＬＩとは異なる相互接続プロトコルである）。プロセッサは、モジュールの１又は複数の命令を実行することに応じてトランザクションを生成する。

例８は、例１〜６のいずれかの主題を任意に含み、相互接続アーキテクチャデバイスは、トランザクションに適合する（または、代替的に、ＬＬＩとは異なる相互接続プロトコルである）相互接続プロトコルに適合する相互接続を有さない。

例９は、ＬＬＩコントローラを含む相互接続アーキテクチャデバイスであり、ＬＬＩコントローラは、相互接続アーキテクチャデバイスをＬＬＩリンクと結合し、ＬＬＩリンク上で、シンボルを受信する。デバイスはまた、ＬＬＩコントローラと結合される変換論理を含み、変換論理は、受信したシンボルに対応するＬＬＩパケットをＬＬＩに準拠していないトランザクション（または、代替的に、ＬＬＩとは異なる相互接続プロトコル）に変換する。デバイスはまた、トランザクションを提供すべく、変換論理と結合されるトランザクションに準拠する（または、代替的にＬＬＩとは異なる相互接続プロトコルである）相互接続プロトコルの論理を含む。

例１０は、例９の主題を任意に含み、変換論理は、ＬＬＩパケットをＰＣＩトランザクション、ＰＣＩＥトランザクションおよびＰＣＩ−Ｘトランザクションから選択されるトランザクションに変換する論理を有する。

例１１は、例９の主題を任意に含み、トランザクションに準拠する（または代替的にＬＬＩとは異なる相互接続プロトコルである）ということである論理は、ＰＣＩエンドポイント論理およびＰＣＩＥエンドポイント論理のうちの一つを有する。

例１２は、例９の主題を任意に含み、トランザクションに準拠する（または、代替的に、ＬＬＩとは異なる相互接続プロトコルである）論理は、ルートコンプレックス統合エンドポイント論理を有する。

例１３は、例９の主題を任意に含み、トランザクションは、ＬＬＩリンクと結合される相互接続アーキテクチャデバイスに対して、相互接続アーキテクチャデバイスを設定すること、および、相互接続アーキテクチャデバイスを列挙することのうちの少なくとも一つが用いられる。

例１４は、例９の主題を任意に含み、ＬＬＩパケットは、ＬＬＩサービスパケットを有し、変換論理は、ＬＬＩサービスパケットをＰＣＩ設定トランザクションおよびＰＣＩＥ設定トランザクションのうちの一つに変換する。

例１５は、例９の主題を任意に含み、ＬＬＩパケットは、ＬＬＩトランザクションパケットを含み、変換論理は、ＬＬＩトランザクションパケットをＰＣＩメモリマップトランザクションおよびＰＣＩＥメモリマップトランザクションのうちの一つに変換する。

例１６は、例９〜１５のいずれかの主題を任意に含み、変換論理は、ＬＬＩコントローラのＬＬＩスタックのトランザクション層からＬＬＩパケットを受信し、トランザクションに準拠する（または、代替的に、ＬＬＩとは異なる相互接続プロトコルである）論理は、相互接続プロトコルを用いる相互接続と結合されない。

例１７は、相互接続アーキテクチャデバイス内でＬＬＩとは異なる相互接続プロトコルのトランザクションを生成する段階を含む相互接続アーキテクチャデバイスにおける方法である。方法はまた、ＬＬＩとは異なる相互接続プロトコルのトランザクションをＬＬＩパケットに変換する段階を含む。方法は、ＬＬＩリンク上で、ＬＬＩパケットに対応するシンボルを送信する段階をさらに含む。

例１８は、例１７の主題を任意に含み、変換する段階は、ＰＣＩトランザクション、ＰＣＩＥトランザクションおよびＰＣＩ−Ｘトランザクションのうちの一つをＬＬＩパケットに変換する段階を含む。

例１９は、例１７〜１８のいずれかの主題を任意に含み、生成する段階は、ＬＬＩリンクに結合される相互接続アーキテクチャデバイスの列挙および設定のうちの少なくとも一つの一部として、トランザクションを生成する段階を含む。

例２０は、相互接続アーキテクチャデバイスのＬＬＩリンクで、シンボルを受信する段階を含む相互接続アーキテクチャデバイスにおける方法である。方法はまた、受信したシンボルから導出されるＬＬＩパケットをＬＬＩとは異なる相互接続プロトコルのトランザクションに変換する段階を含む。方法はまた、ＬＬＩとは異なる相互接続プロトコルのトランザクションを提供する段階を含む。

例２１は、例２０の主題を任意に含み、変換する段階は、ＬＬＩパケットをＰＣＩベースのプロトコルのトランザクションに変換する段階を含み、提供する段階は、ＰＣＩベースのプロトコルのエンドポイント論理をトランザクションに提供する段階を含む。

例２２は、例２０〜２１のいずれかの主題を任意に含み、相互接続アーキテクチャデバイスを設定する段階および相互接続アーキテクチャデバイスをトランザクションの提供に基づいて相互接続アーキテクチャデバイスに列挙する段階のうちの少なくとも一つを含む。

例２３は、バッテリ、ダイポールアンテナ、ＰＣＩベースのプロトコルモジュールを格納するメモリ、ＬＬＩリンクおよびＬＬＩリンクと結合される相互接続アーキテクチャデバイスを含むシステムである。相互接続アーキテクチャデバイスは、ＬＬＩリンクと結合されるＬＬＩスタックから受信される複数のＬＬＩパケットをＰＣＩベースのプロトコルの複数のトランザクションに変換する変換論理を含む。

例２４は、例２３の主題を任意に含み、ＰＣＩベースのプロトコルの複数のトランザクションは、相互接続アーキテクチャデバイスを列挙する複数のトランザクションおよび相互接続アーキテクチャデバイスを設定する複数のトランザクションのうちの少なくとも一つを有する。

例２５は、例２３〜２４のいずれかの主題を任意に含み、変換論理と結合され、変換論理からトランザクションを受信するＰＣＩベースの論理を含む。ＰＣＩベースの論理は、ＰＣＩベースのプロトコルバスのいずれとも結合されない。

例２６は、集積回路を備え、メモリマップトランザクションを実行する装置を含む。集積回路は、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）プロトコル標準に準拠するメモリマップトランザクションを生成する処理要素を含む。集積回路は、ＰＣＩｅメモリマップトランザクションを、別のプロトコル標準に準拠する変換されたパケットに変換する変換論理を含む。集積回路は、リンク上で、変換されたパケットを送信すべく、ＭＩＰＩ標準に準拠するモバイル物理層（ＭＰＨＹ）を含む。

例２７は、ＬＬＩとは異なる相互接続プロトコルのトランザクションを生成する手段を含む相互接続アーキテクチャデバイスである。デバイスはまた、生成する手段と結合される変換手段を含み、変換手段は、ＬＬＩとは異なる相互接続プロトコルのトランザクションをＬＬＩパケットに変換する。デバイスはまた、変換手段と結合される送信手段を含み、送信手段は、ＬＬＩリンク上で、ＬＬＩパケットに対応するシンボルを送信する。

例２８は、相互接続アーキテクチャデバイスをＬＬＩリンクと結合し、ＬＬＩリンク上で、シンボルを受信するＬＬＩリンク結合手段を含む相互接続アーキテクチャデバイスである。デバイスはまた、ＬＬＩリンク結合手段と結合される変換手段を含み、変換手段は、シンボルから導出されるＬＬＩパケットをＬＬＩとは異なる相互接続プロトコルのトランザクションに変換する。デバイスはまた、ＬＬＩとは異なる相互接続プロトコルであり、変換手段と結合され、トランザクションを提供する提供手段を含む。

例２９は、例１７〜１９のいずれかに記載の方法を実行する装置を含む。

例３０は、例１７〜１９のいずれかに記載の方法を実行する手段を備える装置を含む。

例３１は、メモリ、バッテリおよび無線モデムを備えるシステムを含み、システムは、例１７〜１９のいずれかに記載の方法を実行する。

例３２は、例２０〜２２のいずれかに記載の方法を実行する装置を含む。

例３３は、例２０〜２２のいずれかに記載の方法を実行する手段を備える装置を含む。

例３４は、メモリ、バッテリおよび無線モデムを備えるシステムを含み、システムは、例２０〜２２のいずれかに記載の方法を実行する。

例３５は、実質的に本明細書で説明されているような方法を実行する装置を含む。

例３６は、実質的に本明細書で説明されているような方法を実行する手段を備える装置を含む。

以下の説明および特許請求の範囲において、「結合」および「接続」という用語は、その派生語とともに使用されていてよい。これらの複数の用語は、互いの類義語として意図されるものではないということが理解されるべきである。むしろ、複数の特定の実施形態では、「接続」は、２つ又はそれより多くの要素が、互いに直接物理的に又は電気的に接触することを示すために用いられてもよい。「結合」は、２つ又はそれより多くの要素が、直接物理的に又は電気的に接触することを意味してもよい。しかしながら、「結合」はまた、２つ又はそれより多くの要素が、互いに直接接触しないものの、依然として互いに連動又は連携することをさらに意味してもよい。例えば、プロセッサは、相互接続および／または１又は複数の他のコンポーネントの介在によって、ＰＣＩＥ−ＬＬＩ変換モジュールと結合されてよい。図では、矢印が接続および結合を示すのに用いられる。

説明および特許請求の範囲では、「論理」という用語が用いられてもよい。本明細書で使用するとき、論理は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの組み合わせを含んでよい。論理の例には、集積回路、特定用途向け集積回路、アナログ回路、デジタル回路、プログラミング論理デバイス、命令を含むメモリデバイスなどが含まれる。いくつかの実施形態において、他の回路部構成要素とともに、ハードウェア論理は、トランジスタおよび／またはゲートを潜在的に含んでよい。

「および／または」という用語が用られていてよい。本明細書で使用されるときに、「および／または」という用語は、一方若しくは他方またはその両方を意味する（例えば、Ａおよび／またはＢは、Ａ若しくはＢまたはＡとＢの両方を意味する）。

上記の説明では、説明の目的のために、多数の特定の詳細が本発明の実施形態の全体的な理解を提供するために記載されている。しかしながら、１又は複数の他の実施形態がこれらの具体的な詳細のうちのいくつかがなくても実施され得ることが、当業者には明らかであろう。説明した特定の実施形態は、発明を限定するために提供されているのではなく、例示的な実施形態を通じてそれを示すために提供されている。本発明の範囲は、具体的な例によってではなく、特許請求の範囲によってのみ決定される。他の例において、周知の回路、構造、デバイスおよび動作は、ブロック図の形式で、または、説明の理解が不明瞭になることを回避するために詳細を説明することなく示されてきた。

適切と考えられる場合には、参照番号または参照番号の末端部分は、明記されているかまたは明らかに異なるものを除き、同様または同一の特徴を任意に有し得る、対応するまたは類似の要素を示すために、図を通して繰り返して使われている。いくつかの場合では、複数の構成要素が説明されてきたが、それらは単一の構成要素に組み込まれてよい。他の場合では、単一の構成要素が説明されてきたが、それは複数の構成要素に分割されてよい。

様々な動作および方法が説明されてきた。方法のうちのいくつかは、比較的基本的な形式でフロー図に説明されているが、動作は、任意にこれらの方法に追加することができ、および／またはこれらの方法から除去することができる。加えて、フロー図は、例示的な実施形態に従う動作の特定の順序を示しているが、その特定の順序は例示的なものである。代替の実施形態は、動作を異なる順序で任意に実行し、特定の動作を組み合わせ、特定の動作をオーバラップさせるなどしてよい。

いくつかの実施形態は、機械可読媒体を含む製造物品（例えば、コンピュータプログラム製品）を含む。媒体は、機械によって読み取り可能な形式の情報を提供する、例えば、格納するメカニズムを含んでよい。機械可読媒体は、機械により実行される場合および／または実行されるときに、本明細書に開示された１又は複数の動作、複数の方法若しくは複数の技術を機械に実行させ、および／または、結果として機械が実行する、１若しくは複数または一連の命令を提供する、または、そこに格納される。いくつかの実施形態において、機械可読媒体は、有形および／または非一時的な機械可読記憶媒体を含んでよい。例えば、有形の非一時的な機械可読記憶媒体は、フロッピー（登録商標）ディスク、光記憶媒体、光ディスク、ＣＤ−ＲＯＭ、磁気ディスク、光磁気ディスク、リードオンリーメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、フラッシュメモリ、相変化メモリなどを含んでよい。有形の媒体は、例えば、半導体材料、相変化材料、磁気材料などのような、１又は複数の固形または有形の物理データストレージ材料を含んでよい。データ記憶媒体は、搬送波、赤外線信号、デジタル信号などのような、一時的に伝達された信号では構成されない。いくつかの実施形態において、記憶媒体は不揮発性である。

適切な機械の例は、デスクトップ、ラップトップ、ノートブック、ネットブック、タブレット、スマートフォン、携帯電話、モバイルインターネットデバイス（ＭＩＤ）、移動無線デバイス、移動端末、電池式の電子デバイス、メディアプレーヤ、および、１又は複数のプロセッサを有する他のコンピューティングまたは電子デバイスを含むが、これらに限定されない。そのような電子デバイスは、一般的に、例えば、１又は複数の非一時的な機械可読記憶媒体、ユーザ入力／出力デバイス（例えば、キーボードタッチスクリーンおよび／またはディスプレイ）のような１又は複数の他のコンポーネントと結合される１又は複数のプロセッサを含む。プロセッサおよび他の構成要素の結合は、一般的に、１又は複数のバスおよびブリッジ（バスコントローラとも呼ばれる）を介してなされる。

また、本明細書を通して、「一実施形態」、「実施形態」または「１又は複数の実施形態」という言及は、例えば、特定の機能が本発明の実施に含まれ得ることを意味すると理解されるべきである。同様に、説明において、様々な機能が、場合によっては、本開示を合理化して様々な本発明の態様の理解を助ける目的で、単一の実施形態、図面または、それらの説明にまとめてグループ化されることもあることが理解されるべきである。開示のこの方法は、しかしながら、本発明が各請求項において明確に記述されたものよりも多くの機能を必要とするという意図を反映するものと解釈されるべきではない。むしろ、以下の特許請求の範囲が反映しているように、本発明の態様は、単一の開示された実施形態の全ての機能よりも少ないところにあり得る。したがって、詳細な説明に続く特許請求の範囲は、ここで、詳細な説明に明確に組み込まれ、各請求項は、本発明の別個の実施形態として自立している。

Claims (25)

1. 相互接続アーキテクチャデバイスであって、
   ＬＬＩに準拠していないトランザクションを生成するプロセッサと、
   前記プロセッサに結合される変換論理であって、ＬＬＩに準拠していない前記トランザクションをＬＬＩパケットに変換する変換論理と、
   前記変換論理に結合されるＬＬＩコントローラであって、前記相互接続アーキテクチャデバイスをＬＬＩリンクに結合させるＬＬＩコントローラと
   を備え、
   前記ＬＬＩコントローラは、前記ＬＬＩリンク上で、前記ＬＬＩパケットに対応するシンボルを送信する、デバイス。
2. 前記変換論理は、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）トランザクション、ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩＥ）トランザクションおよびペリフェラル・コンポーネント・インターコネクト・エクステンデッド（ＰＣＩ−Ｘ）トランザクションから選択された前記トランザクションを前記ＬＬＩパケットに変換する論理を有する、請求項１に記載のデバイス。
3. 前記トランザクションは、前記ＬＬＩリンクに結合されるデバイスの列挙および設定のうちの少なくとも一つに用いられる、請求項１に記載のデバイス。
4. 前記トランザクションは、ＰＣＩ設定トランザクションおよびＰＣＩＥ設定トランザクションから選択され、前記変換論理は、前記設定トランザクションをＬＬＩサービスパケットに変換する、請求項１に記載のデバイス。
5. 前記トランザクションは、ＰＣＩメモリマップトランザクションおよびＰＣＩＥメモリマップトランザクションから選択され、前記変換論理は、前記メモリマップトランザクションをＬＬＩトランザクションパケットに変換する、請求項１に記載のデバイス。
6. 前記変換論理は、前記ＬＬＩパケットを前記ＬＬＩコントローラのＬＬＩスタックのトランザクション層に提供する、請求項１〜５のいずれか一項に記載のデバイス。
7. 前記プロセッサに結合されるメモリと、
   前記メモリに格納されるモジュールと
   をさらに備え、
   前記モジュールは、列挙モジュールおよび設定モジュールから選択され、
   前記モジュールの相互接続プロトコルは、前記ＬＬＩとは異なっており、
   前記プロセッサは、前記モジュールの１又は複数の命令を実行することに応じて前記トランザクションを生成する、請求項１〜５のいずれか一項に記載のデバイス。
8. 前記相互接続アーキテクチャデバイスは、前記トランザクションがＬＬＩに準拠する相互接続プロトコルに適合する相互接続を有していない、請求項１〜５のいずれか一項に記載のデバイス。
9. 相互接続アーキテクチャデバイスであって、
   前記相互接続アーキテクチャデバイスをＬＬＩリンクに結合させ、前記ＬＬＩリンク上でシンボルを受信するＬＬＩコントローラと、
   前記ＬＬＩコントローラに結合され、前記受信したシンボルに対応するＬＬＩパケットを、ＬＬＩに準拠していないトランザクションに変換する変換論理と、
   前記トランザクションを提供する前記変換論理に結合される前記トランザクションに準拠する相互接続プロトコルの論理と
   を備える、デバイス。
10. 前記変換論理は、前記ＬＬＩパケットを、ＰＣＩトランザクション、ＰＣＩＥトランザクションおよびＰＣＩ−Ｘトランザクションから選択されたトランザクションに変換する論理を有する、請求項９に記載のデバイス。
11. 前記論理の前記相互接続プロトコルは、ＰＣＩエンドポイント論理およびＰＣＩＥエンドポイント論理のうちの一つを含む前記トランザクションに準拠する、請求項９に記載のデバイス。
12. 前記論理の前記相互接続プロトコルは、ルートコンプレックス統合エンドポイント論理を含む前記トランザクションに準拠する、請求項１１に記載のデバイス。
13. 前記トランザクションは、前記相互接続アーキテクチャデバイスを設定することと、前記相互接続アーキテクチャデバイスを、前記ＬＬＩリンクに結合される相互接続アーキテクチャデバイスに列挙することとのうち、少なくとも一つに用いられる、請求項９に記載のデバイス。
14. 前記ＬＬＩパケットは、ＬＬＩサービスパケットを含み、前記変換論理は、前記ＬＬＩサービスパケットを、ＰＣＩ設定トランザクションおよびＰＣＩＥ設定トランザクションのうちの一つに変換する、請求項９〜１３のいずれか一項に記載のデバイス。
15. 前記ＬＬＩパケットは、ＬＬＩトランザクションパケットを含み、前記変換論理は、前記ＬＬＩトランザクションパケットを、ＰＣＩメモリマップトランザクションおよびＰＣＩＥメモリマップトランザクションのうちの一つに変換する、請求項９〜１３のいずれか一項に記載のデバイス。
16. 前記変換論理は、前記ＬＬＩコントローラのＬＬＩスタックのトランザクション層から前記ＬＬＩパケットを受信し、前記論理の前記相互接続プロトコルは、前記相互接続プロトコルを用いる相互接続に結合されない前記トランザクションに準拠する、請求項９〜１３のいずれか一項に記載のデバイス。
17. 相互接続アーキテクチャデバイスにおける方法であって、
    前記相互接続アーキテクチャデバイス内のＬＬＩとは異なる相互接続プロトコルのトランザクションを生成する段階と、
    前記ＬＬＩとは異なる前記相互接続プロトコルの前記トランザクションをＬＬＩパケットに変換する段階と、
    ＬＬＩリンク上で、前記ＬＬＩパケットに対応するシンボルを送信する段階と
    を備える、方法。
18. 変換する段階は、ＰＣＩトランザクション、ＰＣＩＥトランザクションおよびＰＣＩ−Ｘトランザクションのうちの一つを前記ＬＬＩパケットに変換する段階を含む、請求項１７に記載の方法。
19. 生成する段階は、前記ＬＬＩリンクに結合される相互接続アーキテクチャデバイスの列挙および設定のうちの少なくとも一つの一部として前記トランザクションを生成する段階を含む、請求項１７または１８に記載の方法。
20. 相互接続アーキテクチャデバイスにおける方法であって、
    前記相互接続アーキテクチャデバイスのＬＬＩリンク上で、シンボルを受信する段階と、
    前記受信したシンボルから導出されたＬＬＩパケットを、ＬＬＩとは異なる相互接続プロトコルのトランザクションに変換する段階と、
    前記ＬＬＩと異なる前記相互接続プロトコルの前記トランザクションを提供する段階と
    を備える、方法。
21. 変換する段階は、前記ＬＬＩパケットをＰＣＩベースのプロトコルのトランザクションに変換する段階を含み、
    提供する段階は、ＰＣＩベースのプロトコルのエンドポイント論理で前記トランザクションを提供する段階を含む、請求項２０に記載の方法。
22. 前記相互接続アーキテクチャデバイスを設定する段階と、前記トランザクションの前記提供に基づいて、前記相互接続アーキテクチャデバイスを他のデバイスに列挙する段階とのうちの少なくとも一つをさらに備える、請求項２０または２１に記載の方法。
23. バッテリと、
    ダイポールアンテナと、
    ＰＣＩベースのプロトコルモジュールを格納するメモリと、
    ＬＬＩリンクと、
    前記ＬＬＩリンクに結合される相互接続アーキテクチャデバイスと
    を備え、
    前記相互接続アーキテクチャデバイスは、
    前記ＬＬＩリンクに結合されるＬＬＩスタックから受信される複数のＬＬＩパケットを、ＰＣＩベースのプロトコルの複数のトランザクションに変換する変換論理を有する、システム。
24. 前記ＰＣＩベースのプロトコルの前記複数のトランザクションは、前記相互接続アーキテクチャデバイスを列挙する複数のトランザクションと、前記相互接続アーキテクチャデバイスを設定する複数のトランザクションとのうちの少なくとも一つを有する、請求項２３に記載のシステム。
25. メモリマップトランザクションを実行する装置であって、
    集積回路を備え、
    前記集積回路は、
    ペリフェラル・コンポーネント・インターコネクト・エクスプレス（ＰＣＩｅ）プロトコル標準に準拠するメモリマップトランザクションを生成する処理要素と、
    前記ＰＣＩｅメモリマップトランザクションを、別のプロトコル標準に準拠する変換されたパケットに変換する変換論理と、
    リンク上で、前記変換されたパケットを送信するＭＩＰＩ標準に準拠するモバイル物理層（ＭＰＨＹ）と
    を含む、装置。

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