KR100679233B1 - 디지털 자동 이득 제어장치 - Google Patents

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Abstract

본 발명은 디지털 자동 이득 제어장치에 관한 것으로, AGC 입력신호 I,Q에 이득조절부로부터 출력된 이득값을 곱하여 충분한 비트 레졸루션을 갖도록 AGC 출력신호 I,Q를 출력하기 위한 이득계산부와, 상기 이득계산부로 출력된 AGC 출력신호 I,Q에 대한 신호전력을 추출하기 위한 전력추출부와, 상기 전력추출부로부터 추출된 신호전력을 제공받아 미리 설정된 패킷 단위의 일정구간 동안의 평균전력레벨을 추출하기 위한 평균전력추출부와, 상기 평균전력추출부로부터 추출된 평균전력레벨을 제공받아 로그값으로 변환하기 위한 로그연산부와, 상기 로그연산부로부터 변환된 로그값과 미리 설정된 임계값을 비교하여 그 차이값을 출력하기 위한 비교부와, 상기 비교부로부터 출력된 차이값에 따라 이득을 조절하여 상기 이득계산부로 상기 조절된 이득값을 출력하기 위한 이득조절부를 포함함으로써, 패킷 또는 심볼 단위의 일정구간별 균일한 신호전력레벨을 유지할 수 있는 효과가 있다.
디지털 자동 이득 제어장치, 심볼, 패킷, 이득계산부, 전력추출부, 평균전력추출부, 이득조절부

Description

디지털 자동 이득 제어장치{Digital automatic gain controller}
도 1은 종래의 디지털 자동 이득 제어장치를 설명하기 위한 전체적인 블록 구성도.
도 2는 본 발명의 일 실시예에 따른 디지털 자동 이득 제어장치를 설명하기 위한 전체적인 블록 구성도.
도 3은 도 2의 이득계산부를 구체적으로 설명하기 위한 블록 구성도.
도 4는 도 2의 평균전력추출부를 구체적으로 설명하기 위한 블록 구성도.
*** 도면의 주요 부분에 대한 부호 설명 ***
100 : 이득계산부, 110 : 곱셈기,
120 : L_쉬프터, 130 : R_쉬프터,
140 : 멀티플렉서, 150 : 레지스터,
200 : 전력추출부, 300 : 평균전력추출부,
310 : 제1 곱셈기, 320 : 누산기,
330 : 이동평균 레지스터, 340 : R_쉬프터,
350 : 비교기, 360 : 제2 곱셈기,
400 : 로그연산부, 500 : 비교부,
600 : 이득조절부
본 발명은 디지털 자동 이득 제어(Automatic Gain Control, 이하, 'AGC'라 함)장치에 관한 것으로, 보다 상세하게는 미리 설정된 패킷 또는 심볼 단위의 일정구간 동안의 평균전력레벨을 균일하게 조정할 수 있도록 한 디지털 자동 이득 제어장치에 관한 것이다.
일반적으로, 고속의 데이터를 처리할 수 있는 ADC(Analog to Digital Converter) 및 DAC(Digital to Analog Converter)가 개발됨에 따라 종래 아날로그 단에서 처리하던 변복조 및 필터링을 디지털 영역에서 처리할 수 있게 되었다.
이를 디지털 라디오(Digital Radio) 또는 소프트웨어 디파인드 라디오(Software Defined Radio, SDR)라하며, 이 디지털 라디오를 적용한 수신단을 디지털 리시버(Digital Receiver)라 한다.
그리고, 상기 ADC의 다이나믹 레인지(Dynamic Range)가 증가함에 따라 디지털 리시버에서 AGC를 수행할 수 있게 되었다.
도 1은 종래의 디지털 자동 이득 제어장치를 설명하기 위한 전체적인 블록 구성도로서, 종래 디지털 리시버에 구비되는 디지털 AGC 장치는, 크게 곱셈기(Multiplier)(10)와, 검파기(Detector)(20)와, 루프필터(Loop Filter)(30)로 이루어지며, 상기 검파기(20)는 감산기(21)와 전력추출기(22)로 구성되어 있으며, 상기 루프필터(30)는 곱셈기(31)와 가산기(32) 및 레지스터(33)로 구성되어 있다.
상기와 같이 구성된 종래의 디지털 자동 이득 제어장치의 경우, 상기 검파기(20)내의 전력추출기(22)는 상기 곱셈기(10)에서 출력되는 AGC 출력신호 I,Q에 대해 평균을 취하여 전력레벨을 추출하고, 상기 감산기(21)를 통해 상기 추출된 전력레벨과 원하는 전력레벨에 해당하는 임계값과 비교한다.
이어 상기 루프필터(30)는 곱셈기(31)와 가산기(32) 및 레지스터(33)를 이용하여 상기 검파기(20)에서 출력되는 전력레벨과 임계값의 전력차를 적분한다. 이때, 상기 루프필터(30)는 저역통과필터로서, 루프이득이 AGC의 시상수를 결정한다.
이후, 상기 곱셈기(10)는 AGC 입력신호 I,Q에 상기 루프필터(30)에서 출력된 AGC값을 곱함으로써 AGC 출력신호 I,Q를 출력한다.
상기와 같이 종래의 기술에서는 루프이득값을 구하는 것이 AGC의 성능을 좌우하였다. 이에 따라, 상기 검파기(20)에 입력되는 입력신호의 레벨에 상관없이 루프이득에 따라 동작하게 되고, 다수의 시험을 통해 트라이얼 앤 에러(Trial and Error) 방식으로 적정한 값을 설정해야만 하는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 입력되는 기본 신호단위를 패킷 또는 심볼 단위로 묶어 패킷 또는 심볼 단위의 평균신호 전력레벨을 추출하고, 그에 대한 평균전력레벨을 일정하게 유지할 수 있도록 한 디지털 자동 이득 제어장치를 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 디지털 자동 이득 제어장치는, AGC 입력신호 I,Q에 이득조절부로부터 출력된 이득값을 곱하여 충분한 비트 레졸루션을 갖도록 AGC 출력신호 I,Q를 출력하기 위한 이득계산부; 상기 이득계산부로 출력된 AGC 출력신호 I,Q에 대한 신호전력을 추출하기 위한 전력추출부; 상기 전력추출부로부터 추출된 신호전력을 제공받아 미리 설정된 패킷 단위의 일정구간 동안의 평균전력레벨을 추출하며, 상기 전력추출부로부터 추출된 신호전력을 제공받아 일정한 웨이트값(w)을 곱하여 출력하는 제1 곱셈기와, 상기 제1 곱셈기로부터 출력된 값과 제2 곱셈기로부터 출력된 값을 덧셈하고 상기 덧셈된 값을 누적하여 출력하는 누산기와, 상기 누산기로부터 출력된 누적값을 일시적으로 저장한 후 출력하는 이동평균 레지스터와, 상기 이동평균 레지스터로터 출력된 누적값의 반복횟수에 따라 쉬프트하여 평균값을 출력하는 쉬프터와, 상기 쉬프터로부터 입출력되는 값을 비교하여 그 차이값을 출력하는 비교기와, 상기 비교기로부터 출력된 차이값에 소정의 웨이트값(1-w)을 곱하여 상기 누산기로 출력하는 제2 곱셈기를 포함하는 평균전력추출부; 상기 평균전력추출부로부터 추출된 평균전력레벨을 제공받아 로그값으로 변환하기 위한 로그연산부; 상기 로그연산부로부터 변환된 로그값과 미리 설정된 임계값을 비교하여 그 차이값을 출력하기 위한 비교부; 및 상기 비교부로부터 출력된 차이값에 따라 이득을 조절하여 상기 이득계산부로 상기 조절된 이득값을 출력하기 위한 이득조절부를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 이득계산부는, 상기 AGC 입력신호 I,Q와 상기 조절된 이득값 중 소수배 이득값을 각각 곱하여 출력하는 곱셈기; 상기 곱셈기로부터 출력된 곱셈값과 상기 조절된 이득값 중 정수배 이득값에 따라 좌/우측으로 쉬프트하여 출력하는 쉬프터; 상기 정수배 이득값의 최상위 비트에 따라 상기 좌/우측으로 쉬프트된 값 중 어느 하나를 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서로부터 출력된 선택값을 일시적으로 저장한 후 출력하는 레지스터를 포함하여 이루어짐이 바람직하다.
삭제
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 2는 본 발명의 일 실시예에 따른 디지털 자동 이득 제어장치를 설명하기 위한 전체적인 블록 구성도이고, 도 3은 도 2의 이득계산부를 구체적으로 설명하기 위한 블록 구성도이며, 도 4는 도 2의 평균전력추출부를 구체적으로 설명하기 위한 블록 구성도이다.
도 2 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 디지털 자동 이득 제어장치(Automatic Gain Control, 이하, 'AGC'라 함)는, 이득계산부(100), 전력추출부(200), 평균전력추출부(300), 로그연산부(400), 비교부(500) 및 이득조절부(600)를 포함하여 이루어진다.
여기서, 상기 이득계산부(100)는 AGC 입력신호 I,Q에 상기 이득조절부(600) 로부터 출력된 이득값을 곱하여 충분한 비트 레졸루션(Bit Resolution)을 갖도록 AGC 출력신호 I,Q를 출력하는 기능을 수행한다.
이러한 이득계산부(100)는 도 3에 도시된 바와 같이, 곱셈기(110), L_쉬프터(120), R_쉬프터(130), 멀티플렉서(140) 및 레지스터(150)로 이루어진다.
상기 곱셈기(110)는 상기 AGC 입력신호 I,Q와 상기 이득조절부(600)로부터 조절된 이득값 중 소수배 이득값을 각각 곱하여 출력하는 기능을 수행한다.
상기 L_쉬프터(Left-Shifter)(120)는 상기 곱셈기(110)로부터 출력된 곱셈값과 상기 이득조절부(600)로부터 조절된 이득값 중 정수배 이득값에 따라 좌측(Left)으로 쉬프트(Shift)하여 출력하는 기능을 수행한다.
상기 R_쉬프터(Right-Shifter)(130)는 상기 곱셈기(110)로부터 출력된 곱셈값과 상기 이득조절부(600)로부터 조절된 이득값 중 정수배 이득값에 따라 우측(Right)으로 쉬프트(Shift)하여 출력하는 기능을 수행한다.
상기 멀티플렉서(Mux)(140)는 상기 이득조절부(600)로부터 출력된 정수배 이득값의 최상위 비트(Most Significant Bit)에 따라 상기 L_쉬프터(120) 및 상기 R_쉬프터(130)로부터 좌/우측으로 쉬프트된 값 중 어느 하나를 선택하여 출력하는 기능을 수행한다.
상기 레지스터(Register)(150)는 상기 멀티플렉서(140)로부터 출력된 선택값을 일시적으로 저장한 후 출력하는 기능을 수행한다.
상기와 같이 구성된 이득계산부(100)는 AGC 입력신호 I,Q에 상기 이득조절부(600)로부터 출력된 정수배 이득값과 소수배 이득값을 분리하여 곱셈 연산처리한 다. 즉, 계산량을 줄이기 위하여 상기 정수배 이득값의 연산처리는 상기 L_쉬프터(120) 및 상기 R_쉬프터(130)를 통하여 쉬프트 동작으로 정수배 이득 곱셈을 처리하고, 상기 소수배 이득값의 연산처리는 상기 곱셈기(110)를 통해 소수배 이득 곱셈을 처리한다.
그리고, 상기 전력추출부(200)는 상기 이득계산부(100)로 출력된 AGC 출력신호 I,Q에 대한 신호전력을 추출하는 기능을 수행한다.
이러한 전력추출부(200)는 AGC 출력신호 I,Q에 대한 신호전력을 매입력마다 계산한다. 즉, 전력추정은 입력신호 I(t)2 + Q(t)2로 하여야 되나, 이런 파워추정을 하려면 곱셈과 덧셈연산 등이 필요하며, 하드웨어 계산량이 많이 소모된다.
따라서, 본 발명의 일 실시예에 적용된 전력추출부(200)는
Figure 112005026819038-pat00001
의 RMS(Root Mean Square) 파워 평균값으로 대치하여 계산할 수 있으며, 하드웨어 양을 줄이기 위하여 곱셈연산 없이 쉬프트(shift) 연산과 덧셈연산으로 간단하게 처리하여 계산량을 줄일 수 있다.
그리고, 상기 평균전력추출부(300)는 상기 전력추출부(200)로부터 추출된 신호전력을 제공받아 미리 설정된 패킷 또는 상기 패킷 내에 포함된 심볼 단위의 일정구간 동안의 평균전력레벨을 추출하는 기능을 수행한다.
이러한 평균전력추출부(300)는 도 4에 도시된 바와 같이, 제1 곱셈기(310), 누산기(320), 이동평균 레지스터(330), R_쉬프터(340), 비교기(350) 및 제2 곱셈기(360)로 이루어진다.
여기서, 상기 제1 곱셈기(310)는 상기 전력추출부(200)로부터 추출된 신호전력을 제공받아 일정한 웨이트값(w)을 곱하여 출력하는 기능을 수행한다.
상기 누산기(320)는 상기 제1 곱셈기(310)로부터 출력된 값과 상기 제2 곱셈기(360)로부터 출력된 값을 덧셈하고, 상기 덧셈된 값을 누적하여 출력하는 기능을 수행한다.
상기 이동평균 레지스터(330)는 상기 누산기(320)로부터 출력된 누적값을 일시적으로 저장한 후 출력하는 기능을 수행한다.
상기 R_쉬프터(340)는 상기 이동평균 레지스터(330)로터 출력된 누적값의 반복횟수에 따라 우측(Right)으로 쉬프트(Shift)하여 평균값을 출력하는 기능을 수행한다.
상기 비교기(350)는 상기 R_쉬프터(340)로부터 입출력되는 값을 비교하여 그 차이값을 출력하는 기능을 수행한다.
상기 제2 곱셈기(360)는 상기 비교기(350)로부터 출력된 차이값에 소정의 웨이트값(1-w)을 곱하여 상기 누산기(320)로 출력하는 기능을 수행한다.
상기와 같은 구성을 갖는 본 발명의 일 실시예에 적용된 평균전력추출부(300)는 8비트(bit)를 적용하였으나, 그 비트 수는 제한하지 않는다.
또한, 상기 평균전력추출부(300)는 일정길이 즉, 패킷 또는 심볼 단위의 신호전력레벨을 추출함으로써, 순간피크전력에 의해 심볼 신호파워가 흔들리지 않게 하기 위함이고, 신호전력이 순시전력보다 패킷 또는 심볼 단위의 평균전력이 유용한 응용에 사용된다.
한편, 패킷 또는 심볼 길이의 평균값을 계산하기 위해서 기본적으로 생각해 볼 수 있는 것은 입력된 신호를 모두 더하여 L개의 길이만큼으로 나누면 평균값을 구할 수 있으나, 이것 또한 누적되는 값의 크기 L이 늘어날수록 기하급수적으로 커질 것이며, 많은 하드웨어를 요구하게 된다.
따라서, 본 발명의 일 실시예에 적용된 평균전력추출부(300)는 이동평균 연산처리 방식을 제안하고 있다. 즉, 입력되는 신호의 평균값을 계속 누적하여 누적된 값과 입력되는 값과의 차이를 계속 누적해 나가는 방식의 이동평균블록을 사용하고 있다. 또한, 이동평균누적의 반복 횟수에 따라 평균값 추적의 정밀도는 변할 수 있다.
그리고, 상기 로그연산부(400)는 상기 평균전력추출부(300)로부터 추출된 평균전력레벨을 제공받아 미리 설정된 임계값(Threshold)과 쉽게 감산할 수 있도록 로그값으로 변환하는 기능을 수행한다.
그리고, 상기 비교부(500)는 상기 로그연산부(400)로부터 변환된 로그값과 미리 설정된 임계값(Threshold)을 비교하여 그 차이값을 출력하는 기능을 수행한다.
그리고, 상기 이득조절부(600)는 상기 비교부(500)로부터 출력된 차이값에 따라 이득을 조절하여 상기 이득계산부(100)로 상기 조절된 이득값을 출력하는 기능을 수행한다.
이러한 이득조절부(600)는 상기 비교부(500)로부터 출력된 차이값을 상기 이득계산부(100)에서 쉽게 실제값으로 곱해질 수 있도록 이득을 조절한다.
또한, 상기 이득조절부(600)는 상기 비교부(500)로부터 출력된 차이값을 제공받아 정수배 이득과 소수배 이득에 대한 변환값을 계산하여 상기 이득계산부(100)에 입력되는 AGC 입력신호 I,Q와 패킷 또는 심볼 단위마다 자동이득제어를 수행한다.
예를 들면, 로그 연산된 값이 6.9375 라면, 정수값 6은 26을 의미하며, 소수값 0.9375는 20.9375를 의미한다.
본 발명의 일 실시예에 적용된 이득조절부(600)에서는 정수값 6을 상기 이득계산부(100)로 입력되는 AGC 입력신호 I,Q를 좌/우측(Left/Right) 쉬프트하여 처리할 수 있도록 한다. 또한, 소수배 이득 20.9375 = 1.9152066이므로, 이 부분은 롬 테이블(ROM Table) 형태로 구현하여 상기 이득계산부(100)로 입력되는 AGC 입력신호 I,Q와 상기 곱셈기(100)를 통하여 곱셈 연산할 수 있도록 한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 디지털 AGC는 이미 RF 튜너(Tuner) 단에서 기본적으로 ADC(Analog to Digital Converter) 입력으로 들어올 때 다이나믹 레인지(Dynamic Range)에 들어오도록 가정하였고, 다음에서 사용될 FFT 또는 복조기의 입력으로 사용될 것이며, 상기 FFT 등의 연산에 오버플로우 방지 및 비터비 디코더의 연판정 메트릭을 올바르게 출력되도록 하기 위한 패킷 또는 심볼 단위의 일정구간별 평균전력레벨을 유지할 수 있도록 조절한다.
전술한 본 발명에 따른 디지털 자동 이득 제어장치에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발 명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
이상에서 설명한 바와 같은 본 발명의 디지털 자동 이득 제어장치에 따르면, 전력추출부와 평균전력추출부를 연동하여 패킷 또는 심볼 단위의 평균전력레벨을 검출하고, 로그연산부를 통해 평균전력을 일정하게 유지하는데 쉽게 구현할 수 있는 이점이 있다.
또한, 본 발명에 따르면, 이득계산에서 정수배 연산은 쉬프터를 사용하여 처리함으로써, 곱셈기가 줄어들어 하드웨어 양을 효율적으로 줄일 수 있는 이점이 있다.
또한, 본 발명에 따르면, 디지털 멀티미디어 방송용 자동 이득 제어장치 및 기타 패킷 또는 심볼 단위의 처리를 요하는 응용에서 유용하게 사용될 수 있는 이점이 있다.

Claims (6)

  1. AGC 입력신호 I,Q에 이득조절부로부터 출력된 이득값을 곱하여 충분한 비트 레졸루션을 갖도록 AGC 출력신호 I,Q를 출력하기 위한 이득계산부;
    상기 이득계산부로 출력된 AGC 출력신호 I,Q에 대한 신호전력을 추출하기 위한 전력추출부;
    상기 전력추출부로부터 추출된 신호전력을 제공받아 미리 설정된 패킷 단위의 일정구간 동안의 평균전력레벨을 추출하며, 상기 전력추출부로부터 추출된 신호전력을 제공받아 일정한 웨이트값(w)을 곱하여 출력하는 제1 곱셈기와, 상기 제1 곱셈기로부터 출력된 값과 제2 곱셈기로부터 출력된 값을 덧셈하고 상기 덧셈된 값을 누적하여 출력하는 누산기와, 상기 누산기로부터 출력된 누적값을 일시적으로 저장한 후 출력하는 이동평균 레지스터와, 상기 이동평균 레지스터로터 출력된 누적값의 반복횟수에 따라 쉬프트하여 평균값을 출력하는 쉬프터와, 상기 쉬프터로부터 입출력되는 값을 비교하여 그 차이값을 출력하는 비교기와, 상기 비교기로부터 출력된 차이값에 소정의 웨이트값(1-w)을 곱하여 상기 누산기로 출력하는 제2 곱셈기를 포함하는 평균전력추출부;
    상기 평균전력추출부로부터 추출된 평균전력레벨을 제공받아 로그값으로 변환하기 위한 로그연산부;
    상기 로그연산부로부터 변환된 로그값과 미리 설정된 임계값을 비교하여 그 차이값을 출력하기 위한 비교부; 및
    상기 비교부로부터 출력된 차이값에 따라 이득을 조절하여 상기 이득계산부로 상기 조절된 이득값을 출력하기 위한 이득조절부를 포함하여 이루어진 디지털 자동 이득 제어장치.
  2. 제 1 항에 있어서, 상기 이득조절부는 상기 비교부로부터 출력된 차이값을 제공받아 정수배 이득값과 소수배 이득값으로 변환하여 출력하고, 상기 이득계산부는 상기 변환된 정수배 이득값과 소수배 이득값을 제공받는 것을 특징으로 하는 디지털 자동 이득 제어장치.
  3. 제 2 항에 있어서, 상기 이득계산부에서 상기 정수배 이득값은 소정의 쉬프터를 이용하여 연산 처리되고, 상기 소수배 이득값은 소정의 곱셈기를 이용하여 연산 처리되는 것을 특징으로 하는 디지털 자동 이득 제어장치.
  4. 제 1 항에 있어서, 상기 이득계산부는,
    상기 AGC 입력신호 I,Q와 상기 조절된 이득값 중 소수배 이득값을 각각 곱하여 출력하는 곱셈기;
    상기 곱셈기로부터 출력된 곱셈값과 상기 조절된 이득값 중 정수배 이득값에 따라 좌/우측으로 쉬프트하여 출력하는 쉬프터;
    상기 정수배 이득값의 최상위 비트에 따라 상기 좌/우측으로 쉬프트된 값 중 어느 하나를 선택하여 출력하는 멀티플렉서; 및
    상기 멀티플렉서로부터 출력된 선택값을 일시적으로 저장한 후 출력하는 레지스터를 포함하여 이루어진 것을 특징으로 하는 디지털 자동 이득 제어장치.
  5. 삭제
  6. 제 1 항에 있어서, 상기 평균전력추출부는, 상기 미리 설정된 패킷 내에 포함된 심볼 단위의 일정구간 동안의 평균전력레벨을 추출하는 것을 특징으로 하는 디지털 자동 이득 제어장치.
KR1020050042909A 2004-12-10 2005-05-23 디지털 자동 이득 제어장치 KR100679233B1 (ko)

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