JP5382393B1 - デジタルａｇｃ制御方法およびフィードバック制御装置 - Google Patents

Abstract

【課題】様々な大きさの基準入力値に対応して、適確なフィードバック制御を可能にするデジタルＡＧＣ制御方法およびフィードバック制御装置を提供する。
【解決手段】デジタルＡＧＣ部１１が基準入力値Ｘに応じた設定値を出力する第１過程と、ＰＩ制御部１２が設定値を用いて制御対象１６の操作量を求める第２過程と、ＤＡＣ１３が操作量を示す出力信号Ｙを生成する第３過程と、ゲイン調整部１４とＡＤＣ１５が制御対象の計測値Ｍを求める第４過程と、計測値ＭをデジタルＡＧＣ部１１へ入力する第５過程とを有し、第１過程は、基準入力値Ｘを第１レジスタに格納し、第５過程で入力した計測値Ｍを第２レジスタに格納して、基準入力値Ｘと計測値Ｍの偏差を求めて第３レジスタへ格納し、第１レジスタの上位側で符号を除く連続する「０」値のビット数を検出し、このビット数に応じて第３レジスタを左シフトし、設定値として偏差設定値を生成することを特徴とする。
【選択図】図３

Description

この発明は、フィードバック制御に用いるデジタルＡＧＣ制御方法およびフィードバック制御装置に関するものである。

任意の制御対象にフィードバック制御を行うとき、一般的には基準入力値と制御対象から取得した計測値との偏差を求め、この偏差を用いてフィードバック制御演算を行い、この演算で求めた操作量によって制御対象を制御し、所望の動作を行わせている。
デジタル化を図ったフィードバック制御では、例えば信号発生器等が生成した制御目標値を偏差器へ入力する。また、検出アンプが荷重や変位などを検出して、この検出値をデジタル変換して上記の偏差器へ入力する。この偏差器は、制御目標値と検出値との偏差を求め、当該偏差に基づいてデジタル制御装置が所定の制御ゲインの下でデジタル演算を行い、ここで求めた制御出力によって制御対象の動作を制御している（例えば、特許文献１参照）。

なお、上記の検出アンプの増幅倍率（検出レンジ）は、レンジ切替制御部によって切替えられ、当該検出レンジにおいて検出された値が偏差器へ出力される。この装置においては、検出レンジの切替えによってフィードバック制御を安定させ、また高精度に実行することを可能にしている。

図１は、従来のフィードバック制御を用いた装置の構成例を示す説明図である。この装置は、デジタル化された基準入力値Ｘに基づいて、アナログ信号の出力信号Ｙを生成して制御対象１０７を制御するように構成されている。なお、この図にはフィードバック制御を行う部分のみを示している。
上記のフィードバック制御を行う部分は、レンジ切替部１０１、偏差算出部１０２、ＰＩ制御あるいはＰＩＤ制御を行う制御部１０３、デジタル／アナログコンバータ（以下、ＤＡＣと記載する）・アナログ出力部１０４、ゲイン調整部１０５、アナログ／デジタルコンバータ（以下、ＡＤＣと記載する）１０６、制御対象１０７によって構成されている。

レンジ切替部１０１は、予め複数の入力レンジが設定されており、外部から基準入力値Ｘを入力するとき、当該基準入力値Ｘの大きさ、具体的には、例えば値を表す有効桁数に応じて適当な入力レンジに切替えて、当該基準入力値Ｘの有効桁数を大きくする適当なゲインを加えている。
レンジ切替部１０１へ入力された基準入力値Ｘは、前述の入力レンジにおいて所定範囲内の有効桁数を有するデータとなる。このデータの有効桁数は、ＡＤＣ１０６から出力される計測値Ｍの有効桁数と同様なものである。レンジ切替部１０１は、上記の有効桁数を有するデータを設定値Ｘ’として出力する。
偏差算出部１０２は、装置が起動して最初に設定値Ｘ’を入力したとき、この設定値Ｘ’には偏差ｅがない旨を示す信号あるいは「０」値の偏差ｅと、設定値Ｘ’を制御部１０３へ出力する。
制御部１０３は、上記の偏差ｅを含めて設定値Ｘ’に対応する制御対象１０７の操作量を求め、例えばＰＩ制御あるいはＰＩＤ制御による制御信号を生成する。なお、レンジ切替部１０１、偏差算出部１０２、制御部１０３において取り扱う各入出力信号はデジタル信号である。

ＤＡＣ・アナログ出力部１０４は、操作量を示す上記の制御信号を入力すると、当該制御信号をＤ／Ａ変換して制御対象１０７の動作を制御することが可能なアナログ信号、または制御対象１０７の駆動電圧等を生成し、これを出力信号Ｙとして制御対象１０７へ出力する。また、制御量Ｚは、フィードバック経路を構成するゲイン調整部１０５へ入力される。
ゲイン調整部１０５は、上記の制御量Ｚの信号レベルを変換してＡＤＣ１０６が入力可能なアナログ信号を生成する。換言すると、ＡＤＣ１０６の入力ダイナミックレンジに適合する信号レベルへ変更する。
詳しくは、ゲイン調整部１０５は、自身に予め設定されている複数の計測レンジの中から、制御対象１０７から出力された制御量Ｚを入力することが可能な計測レンジを選択する。
次に、この計測レンジにおいて入力した制御量Ｚに対して、当該計測レンジに設定されている増幅（あるいは減衰）処理を行ってＡＤＣ１０６へ入力可能な信号レベルへ変更する。

ゲイン調整部１０５における計測レンジの切替え動作は、レンジ切替部１０１が基準入力値Ｘを入力する際の、入力レンジの切替え動作と同期させて行われる。なお、ゲイン調整部１０５に予め設定されている計測レンジは、例えば各レンジの測定範囲が１０の累乗倍となるように設定されている。
ＡＤＣ１０６は、ゲイン調整部１０５から入力したアナログ信号をＡ／Ｄ変換し、所定ビット長の計測値Ｍを生成する。
上記の計測値Ｍは、装置が始動した後、順次レンジ切替部１０１から出力される設定値Ｘ’とともに偏差算出部１０２へ入力され、このとき入力された設定値Ｘ’の偏差ｅを求め、当該偏差ｅを制御部１０３へ出力する。
制御部１０３は、入力した偏差ｅを用いてフィードバック制御演算を行い、フィードバック量を加味した操作量を示す制御信号を生成し、ＤＡＣ・アナログ出力部１０４へ出力する。
ＤＡＣ・アナログ出力部１０４は、制御部１０３から入力した上記のフィードバック量を加味した制御信号に応じて出力信号Ｙの値を変更し、この信号を制御対象１０７へ出力する。図１に例示した装置は、このようにフィードバック制御を行う。

図２は、従来のフィードバック制御を用いた装置の動作例を示す説明図である。この図は、前述のレンジ切替部１０１において切替える各入力レンジの応答性を示したもので、ここではＰＩ制御における応答性を例示している。図中、横軸は制御の経過時間、縦軸は、例えばレンジ切替部１０１が使用した入力レンジにおいて、設定値Ｘ’を表す有効桁数の割合を示している。
図示した特性曲線Ａ（２），Ｂ（２），Ｃ（２）は、レンジ切替部１０１が大きな基準入力値Ｘを入力するときに用いる入力レンジ（ゲインの小さな入力レンジ）によって動作しているときの応答性を表したもので、特性曲線Ｄ（２）は、小さな基準入力値Ｘを入力するときに用いる入力レンジ（ゲインの大きな入力レンジ）によって動作しているときの応答性を表したものである。

本来ＰＩＤ制御理論は、制御対象を含めた系全体が線形性を有しているという前提で成り立っているが、現実の系ではいずれかの部分に非線形な特性が含まれている方が一般的である。例えば制御対象自体、あるいは操作量をアナログ変換する過程において半導体素子が用いられる場合が多々あるが、トランジスタ等の半導体素子自体は、入出力特性(ベース電圧−コレクタ電流特性等)は元来非線形特性であり、大入力時の特性と小入力時の特性とでは大幅に異なるため、同じＰＩ制御のパラメータ値では応答特性が大幅に変化する場合が多い。

前述の大きな値に対応する入力レンジを用いた制御処理では、特性曲線Ａ（２）や特性曲線Ｂ（２）に比べて、特性曲線Ｃ（２）のように設定値Ｘ’もしくは基準入力値Ｘのレベルが小さい場合、偏差ｅを求めるときに桁落ちが発生して当該フィードバック制御を含む装置動作のシステムゲインが小さくなり、当該装置の入力に対する応答が遅くなる。
このように大きな値に用いる入力レンジによって動作しているときには、図２に破線で示した立ち上がり特性曲線Ｅ（２）が示すように、設定値Ｘ’もしくは基準入力値Ｘが小さい程、上記の装置の立ち上がり特性が劣化する。

これに対して、小さな値に対応する入力レンジを用いた動作では、特性曲線Ｃ（２）と同様な小さな値の基準入力値Ｘを入力した場合、大きなゲインが加えられて設定値Ｘ’の有効桁数が大きくなる。そのため、設定値Ｘ’について求めた偏差ｅの有効桁数も大きくなる。
上記のように小さな値に対応する入力レンジを用いたときには、図５に示した特性曲線Ｄ（２）が得られ、特性曲線Ｃ（２）に比べて当該装置の応答性（立ち上がり特性）が良好になり、フィードバック制御の収束が速くなる。
このように、従来のデジタル化されたフィードバック制御において立ち上り特性（制御精度）等を良好にするためには、適当な入力レンジに切替えて基準入力値Ｘを入力することが重要になる。

特開平１１−０６４１９４号公報

従来のデジタル化された基準入力値を用いるフィードバック制御は、上記のような処理動作によって行われているので、基準入力値を入力するときに適当なレンジを選択しないと、入力した値に桁落ちが生じてしまう。
このように基準入力値に桁落ちが発生すると、基準入力値と計測値とを用いて正確な偏差を求めることができなくなり、フィードバック制御を適当な操作量で、また迅速に行うことが難しくなるという問題点があった。

この発明は上記の課題を解決するためになされたもので、様々な大きさの基準入力値に対応して、適切なフィードバック制御を可能にするデジタルＡＧＣ制御方法およびフィードバック制御装置を提供することを目的とする。

この発明に係るデジタルＡＧＣ制御方法は、ＡＧＣ部が基準入力値に応じた設定値を出力する第１過程と、制御部が前記設定値を用いて制御対象の操作量を求める第２過程と、出力部が前記操作量を示す出力信号を生成して前記制御対象へ出力する第３過程と、計測部が前記制御対象の動作の計測値を求める第４過程と、前記計測値を前記ＡＧＣ部へ入力する第５過程と、を有し、前記第１過程は、前記ＡＧＣ部が、前記基準入力値を第１レジスタに格納し、前記第５過程で入力した計測値を第２レジスタに格納して前記第１レジスタに格納された基準入力値と前記計測値との偏差を求めて第３レジスタへ格納する第６過程と、前記第１レジスタの上位ビットのうち、符号ビットを除く連続した「０」値のビット数を検出する第７過程と、前記第７過程で検出したビット数に応じた桁数の左シフトを前記第３レジスタに格納されている偏差に行い、前記設定値として偏差設定値を生成する第８過程と、を含むことを特徴とする。

また、前記第８過程は、前記検出したビット数と同数の桁数をシフトすることを特徴とする。

また、前記第７過程は、前記基準入力値が負数の場合には、あらかじめ正数変換を行うことを特徴とする。

また、前記第８過程は、前記偏差設定値の符号を除くシフト後の最上位ビットが「０」値となるようにシフトすることを特徴とする。

また、前記第８過程は、
前記検出したビット数よりも１つ少ない桁数をシフトし、前記偏差設定値の符号ビットを除く上位ビットを「０」値とすることを特徴とする。

また、前記第８過程は、前記偏差設定値の有効桁数が前記第３レジスタの桁数の５０％よりも大きく１００％以内となるようにシフトすることを特徴とする。

この発明によれば、簡易なビット操作により自動ゲイン制御を行ってフィードバック制御の応答性ならびに操作量の精度を向上させることができる。

従来のフィードバック制御を用いた装置の構成例を示す説明図である。 従来のフィードバック制御を用いた装置の動作例を示す説明図である。 この発明の実施例によるデジタルＡＧＣ制御方法を用いた装置の概略構成を示す説明図である。 この発明の実施例によるデジタルＡＧＣ制御方法を用いた装置の動作を示す説明図である。 この発明の実施例によるデジタルＡＧＣ制御方法を用いた装置の動作特性を示す説明図である。

以下、この発明の実施の一形態を図面に基づいて説明する。
（実施例）
図３は、この発明の実施例によるデジタルＡＧＣ制御方法を用いた装置の概略構成を示す説明図である。
この図は、デジタル化された基準入力値Ｘを入力し、制御対象１６に出力信号Ｙ（アナログ信号）を出力する装置を示したもので、特にフィードバック制御を行う部分を示している。
上記のフィードバック制御を行う部分は、デジタルＡＧＣ部１１、ＰＩ制御部１２、ＤＡＣ・アナログ出力部１３、ゲイン調整部１４、ＡＤＣ１５、制御対象１６によって構成されている。

デジタルＡＧＣ部１１は、外部からデジタル化された基準入力値Ｘを入力し、また、ＡＤＣ１５から出力される計測値Ｍを入力するように接続構成されている。
ＰＩ制御部１２は、デジタルＡＧＣ部１１から出力される偏差ｅ（後述する偏差ｅ２）を入力し、制御対象１６に行う操作量を設定する、換言すると制御対象１６の動作を制御するための制御データ等を生成するように構成されている。

なお、ＰＩ制御部１２は、ＰＩ演算を行うものに限定されず、例えばＰＩＤ制御等のフィードバック制御を行う構成を有したものでもよい。ここではＰＩ制御を行うように構成された制御部を例示して説明する。

前述のデジタルＡＧＣ部１１およびＰＩ制御部１２は、レジスタを有するＣＰＵやＤＳＰ、ＦＰＧＡ等のプロセッサなどを備えており、例えばメモリ等に格納されているプログラムによって上記のプロセッサが処理動作を行うように構成されている。換言すると、デジタルＡＧＣ部１１ならびにＰＩ制御部１２は、外部と数値データや制御信号の入出力を行う入出力手段、複数のレジスタ、これらレジスタのデータ入出力操作やシフト操作などの動作を制御する制御手段などを備えて構成されている。
デジタルＡＧＣ部１１とＰＩ制御部１２は、同一のプロセッサを用いて各々の処理動作を行うように構成してもよく、また、個別にプロセッサを備えて各々の処理動作を行うように構成してもよい。

ＤＡＣ・アナログ出力部１３は、ＰＩ制御部１２から出力された上記の操作量を示すデジタルデータをアナログ信号（電圧値）に変換するＤ／Ａコンバータと、当該Ｄ／Ａコンバータから出力されたアナログ信号を用いて出力信号Ｙを生成するアナログ出力部とを有している。
上記のアナログ出力部は、Ｄ／Ａコンバータの出力信号を用いて例えば制御対象１６へ入力可能な信号レベルの制御信号を生成し、これを出力信号Ｙとして出力する構成を有している。あるいは、Ｄ／Ａコンバータの出力信号を、制御対象１６を駆動する電圧等に変換する構成を有している。なお、この場合には上記の制御信号に替えて駆動電圧等が制御対象１６へ供給される。

ゲイン調整部１４は、例えば予め設定されている複数の計測レンジを適当に切替えて制御対象１６から制御量Ｚを入力し、ＡＤＣ１５が入力可能な所定範囲内の電圧値を有するアナログ信号へ変換（増幅あるいは減衰）する構成を有している。ここで、上記の制御量Ｚは、制御対象１６の例えば駆動電圧等であり、当該制御対象１６に供給されたエネルギ量、もしくは制御対象１６の動作量を表す電圧値（電圧信号）である。
ＡＤＣ１５は、アナログ信号の値を所定ビット数のデジタルデータに変換するＡ／Ｄコンバータであり、ゲイン調整部１４から出力されたアナログ信号を入力し、これをデジタルデータへ変換して計測値Ｍを生成するように接続構成されている。
上記のゲイン調整部１４およびＡＤＣ１５は、制御量Ｚの大きさ等を計測する計測部を構成している。

次に、動作について説明する。
デジタルＡＧＣ部１１は、装置が起動して最初に外部から基準入力値Ｘを入力すると、
例えばデフォルト処理によって基準入力値Ｘに対応する計測値Ｍの初期値を設定し、この計測値Ｍの初期値を用いて後述する処理を行い、当該基準入力値Ｘに関する偏差ｅの初期値を設定し、これをＰＩ制御部１２へ出力する。
ＰＩ制御部１２は、このときデジタルＡＧＣ部１１から入力した偏差ｅの初期値を用いて操作量を求め、この操作量を示す制御信号をＤＡＣ・アナログ出力部１３へ出力する。
ＤＡＣ・アナログ出力部１３は、上記の操作量を示す制御信号に応じて出力信号Ｙを生成して制御対象１６へ出力する。

ゲイン調整部１４は、前述のように予め複数の計測レンジが設定されている。この計測レンジは、制御対象１６から入力する制御量Ｚの例えば増幅度が設定されているもので、各レンジにおいて入力した信号レベルを×１０，×１００，×１０００などに増幅させる処理を行う。
ゲイン調整部１４は、例えば自身に備える選択手段等を用いて、制御対象１６から出力された制御量Ｚの信号レベルを検出し、この信号レベルに応じて適当な計測レンジを選択する。この後、当該選択した計測レンジにおいて入力した制御量Ｚを、ＡＤＣ１５へ入力可能な電圧レベルのアナログ信号へ変換する。なお、基準入力値Ｘの信号レベルをデジタルＡＧＣ部１１が検出し、この信号レベルを表す制御信号をゲイン調整部１４へ入力して、前述の計測レンジの選択を当該制御信号に応じて行うようにしてもよい。

ＡＤＣ１５は、ゲイン調整部１４がレベル変換したアナログ信号を入力すると、このアナログ信号の値をＡ／Ｄ変換し、所定ビット長の計測値Ｍを生成してデジタルＡＧＣ部１１へ出力する。ここでデジタルＡＧＣ部１１へ出力される計測値Ｍは、制御対象１６が生成した制御量Ｚの値を示すデジタルデータであり、後述するデジタルＡＧＣ部１１のレジスタ（ｂ）に格納可能なビット長を有し、例えばデジタルＡＧＣ部１１へ入力された基準入力値Ｘと同等のデータスケールで値を表したものである。

図４は、この発明の実施例によるデジタルＡＧＣ制御方法を用いた装置の動作を示す説明図である。この図は、装置がフィードバック制御を行う際にデジタルＡＧＣ部１１が行う処理動作を示したものである。図示したレジスタ（ａ）〜（ｃ）は、デジタルＡＧＣ部１１に備えられているもので、これらレジスタの操作は当該デジタルＡＧＣ部１１に備えられた制御手段によって行われる。

デジタルＡＧＣ部１１の制御手段は、外部から基準入力値Ｘが入力されると、この値をレジスタ（ａ）に格納する。レジスタ（ａ）に格納された値は、外部から新たな基準入力値Ｘが入力されるまで維持される。
また、ＡＤＣ１５から計測値Ｍを入力すると、この値をレジスタ（ｂ）へ格納し、このときレジスタ（ａ）に格納されている基準入力値Ｘと上記のレジスタ（ｂ）に格納した計測値Ｍとの偏差ｅ１（ここでは偏差ｅの具体的な値として偏差ｅ１を例示する）を求め、レジスタ（ｃ）へ格納する。

なお、図４に例示した各レジスタ（ａ），（ｂ），（ｃ）は、いずれも２４ビットレジスタであり、最上位ビット（以下、ＭＳＢと記載する）を符号ビットとして使用している。ここで上記のＭＳＢは、図中第２３ビット目となる。
図中、各レジスタ上端部分に（１）を表記したビットには、「１」が格納されており、何も表記が無いビットには「０」が格納されている。
図４のレジスタ（ａ）には、例えば、基準入力値Ｘ（０００００１０１１０００１０１１００１００１０）が格納されている。
また、レジスタ（ｂ）には、計測値Ｍ（００００００１０１１０１１００１０１１１１１１）が格納されている。
また、レジスタ（ｃ）には、上記の基準入力値Ｘと計測値Ｍから求めた偏差ｅ１（００００００１０１０１１０００１１０１００１１）が格納されている。

一般的には、任意の２進データをレジスタへ格納するとき、格納するビットデータよりも十分に大きなビット数（桁数）を有するレジスタが用いられる。バイナリ形式の基準入力値Ｘをレジスタ（ａ）に格納したときには、当該レジスタ（ａ）のＭＳＢ側（上位ビット側）に「０」を格納している部分が生じる。
デジタルＡＧＣ部１１の制御手段は、基準入力値Ｘを格納しているレジスタ（ａ）の上位ビットにおいて連続して「０」が格納されているビット数を検出する。詳しくは、上記のレジスタ（ａ）のＭＳＢに隣接するビット（第２２ビット目）から下位ビット側へ連続して「０」が格納されているビット数（桁数）を検出する。

図４に例示した処理動作では、レジスタ（ａ）においてＭＳＢの隣の連続する５ビットに、即ち第２２ビット目から第１８ビット目にわたって「０」が格納されている。
デジタルＡＧＣ部１１の制御手段は、検出したビット数をシフト桁数としてレジスタ（ｃ）内のビットパターンを左へ５ビットシフトし、例えば第１７ビット目に格納されているデータを第２２ビット目へ移動する。ここで、シフト後のレジスタ（ｃ）に格納されているデータを偏差ｅ２（偏差設定値）とする。

前述の検出処理によってレジスタ（ａ）から知得したビット数（シフト桁数）に応じて、レジスタ（ｃ）のシフト操作を行うとき、好ましくは、シフト後の偏差ｅ２の符号ビットを除く最上位ビット（第２２ビット目）が「０」となるようにシフトする桁数（シフト量）を調整する。具体的には、レジスタ（ａ）から検出したビット数（シフト桁数）よりも１つ少ない桁数をシフト量とする。このように偏差ｅ１のシフト量を場合に応じて減少させ、ＭＳＢを除いたシフト後の最上位ビット（第２２ビット目）を「０」とすることにより、偏差ｅ２が基準入力値Ｘよりも大きくなって、フィードバック制御がオーバーフロー状態になることを防ぐことができる。

なお、図４に例示した処理動作では、基準入力値Ｘを格納したレジスタ（ａ）から検出したシフト桁数を用いてレジスタ（ｃ）のシフト操作を行った場合、シフト後の偏差ｅ２は符号ビットを除いた最上位ビットが「０」になる。そのため、図示した処理動作では上記のシフト桁数の調整を行っていない。
また、デジタルＡＧＣ部１１の制御手段は、入力した基準入力値Ｘが負の値であった場合、この基準入力値Ｘの絶対値を求め、前述のように「０」が連続する桁数を検出し、以下、同様に偏差ｅ１を求めて前述のシフト操作を行う。即ち、基準入力値Ｘが負数の場合には、あらかじめ正数変換を行ってからシフト桁数を検出する。
詳しくは、２の補数表現によって負値を表した場合、レジスタ内は最上位ビットの符号から有効数字の位置まで「１」で埋め尽くされる。このことから、基準入力値Ｘが負値の場合には、あらかじめ基準入力値Ｘの絶対値もしくはビット反転を取り、上位の無効ビットを「０」に置き直してから前述のシフト桁数の検出を行う。この場合においても偏差ｅ１は、デジタルＡＧＣ部１１へ入力されたときの符号を有する基準入力値Ｘと計測値Ｍとの差である。

前述のように偏差ｅ１のビットパターンを左シフトすることによって当該偏差ｅ１の有効桁部分はレジスタ（ｃ）の上位ビットに移動しており、偏差ｅ２は偏差ｅ１よりも大きな値になる。
詳しくは、レジスタ（ｃ）等の内容を１桁左シフトすると、元のバイナリデータを２＾１倍に乗算処理したことになり、２桁左シフトしたときには２＾２倍になる。前述のように偏差ｅ１を５ビットシフトした場合には、偏差ｅ２は、偏差ｅ１の２＾５倍、即ち６４倍の値を有するものになる。
例えば、基準入力値Ｘが１／２の値になった場合には、前述のようにレジスタ（ａ）の上位側において「０」値のビット数が１ビット増加する。この１ビット増加した「０」値のビット数を検出して、レジスタ（ｃ）においてこのビット数分を左シフトすると、当該シフト操作によって生成される偏差ｅ２は、偏差ｅ１を２倍にした値になる。

前述のように、基準入力値Ｘが１／２になると偏差ｅ１のシフト量が１ビット増える。また、１ビット左シフトによって当該レジスタ（ｃ）内の値はｅ１×２になる。即ち、基準入力値Ｘが小さい場合にはシフト量が多くなり、また基準入力値Ｘが大きい場合にはシフト量が少なくなる。
また、偏差ｅ１はシフト量（左シフトするビット数）に応じて２の累乗倍された値になることから、上記のシフト量によって値が設定される偏差ｅ２は、基準入力値Ｘが小さい場合には、偏差ｅ１に大きな倍率を掛けたものとなる。また、基準入力値Ｘが大きい場合には、偏差ｅ１に小さな倍率を掛けたものとなる。即ち、前述のようなシフト操作によって基準入力値Ｘの自動ゲイン調整が行われる。換言すると、どのような値の偏差ｅ１でも、シフト操作後には有効桁部分が上位ビットに格納されており、基準入力値Ｘと計測値Ｍとの偏差を、桁落ちすることなく表した偏差ｅ２が得られる。

ＰＩ制御部１２は、前述のように倍化された値の偏差ｅ２を入力すると、当該偏差ｅ２を用いて比例積分演算（ＰＩ演算）を行い、フィードバック量を加味した操作量を求める。
ＤＡＣ・アナログ出力部１３は、上記のフィードバック量を加味した操作量を入力すると、この操作量を表す出力信号Ｙを生成して制御対象１６に出力する。また、制御対象１６が生成する制御量Ｚはゲイン調整部１４へ入力され、前述のようにレベル変換されたアナログ信号がＡＤＣ１５へ出力される。
ＡＤＣ１５は、ＤＡＣ・アナログ出力部１３から入力したアナログ信号をＡ／Ｄ変換して、上記の制御量Ｚの計測値Ｍを生成してデジタルＡＧＣ部１１へ出力する。以降、偏差ｅ１もしくは偏差ｅ２が０へ収束するようにフィードバック制御を繰り返して、適切な操作量を示す出力信号Ｙを制御対象１６へ出力する。

前述のようにフィードバック制御を繰り返す場合、具体的には、デジタルＡＧＣ部１１へ入力される基準入力値Ｘが、例えば数［ｍｓ］以上の期間において一定値を維持するものである場合には、この一定値を維持している期間中に制御対象１６が生成する制御量Ｚのサンプリングを１０〜１００［μｓ］程度の間隔で行い、即ち、上記の間隔でＡＤＣ１５から計測値Ｍを出力させ、各サンプリング時にフィードバック制御を行う。このようにフィードバック制御を繰り返すことによって偏差ｅ１もしくは偏差ｅ２が小さくなるように働き、基準入力値Ｘに対する操作量が良好な値に収束する。

図５は、この発明の実施例によるデジタルＡＧＣ制御方法を用いた装置の動作特性を示す説明図である。この図は、図３に示した装置がフィードバック制御を行うとき、制御量Ｚのサンプリングを繰り返すことによって推移するレジスタ（ｃ）内の値を示している。
ここで、図５の縦軸は、レジスタ（ｃ）に格納可能な最大値を１００％としたとき、シフト操作がなされた後のレジスタ（ｃ）において偏差ｅ２の値を示す部分のビット数（有効桁数）の割合を示している。なお、図５では偏差ｅ２を設定値と表している。
また、図５の横軸は、制御量Ｚのサンプリングを繰り返してフィードバック制御を実行している経過時間を示している。

図示した特性曲線Ａ（１），Ｂ（１）は、レジスタ（ｃ）のシフト量が比較的少ない場合のもので、特性曲線Ｄ（１）はシフト量が比較的多い場合のものである。
なお、上記のシフト量が少ない場合は図２に示した大きな値に用いる入力レンジ（ゲインの小さな入力レンジ）によって動作した場合に相当し、上記のシフト量が多い場合は図２に示した小さな値に用いる入力レンジ（ゲインの大きな入力レンジ）によって動作した場合に相当する。

特性曲線Ａ（１）は、大きな値の基準入力値Ｘをレジスタ（ａ）に格納してフィードバック制御を行ったときの応答性を表している。
デジタルＡＧＣ部１１へ入力された基準入力値Ｘが上記のように大きな値である場合には、レジスタ（ａ）に格納したときの有効桁数も大きくなる。
デジタルＡＧＣ部１１が、上記の大きな基準入力値Ｘについて偏差ｅ１を求めてレジスタ（ｃ）のシフト操作を行ったときには、シフト量は小さくなるがシフト操作によって生成される偏差ｅ２の有効桁数は大きくなる。即ち、デジタルＡＧＣ部１１によるゲイン調整の増幅度は小さいが、偏差ｅ２として設定した値は大きくなることからフィードバック制御におけるループゲインが大きくなり、ＰＩ制御部１２が求める操作量はフィードバック制御を繰り返したとき迅速に収束する。換言すると、この場合には偏差ｅ２が速やかに一定値になり、良好な立ち上り特性が得られる。

特性曲線Ｂ（１）は、中程度の大きさの基準入力値Ｘをレジスタ（ａ）に格納してフィードバック制御を行ったときの応答性を表している。
上記の応答性は、デジタルＡＧＣ部１１へ入力された基準入力値Ｘが中程度の値で、これをレジスタ（ａ）に格納したときの有効桁数が中程度、例えば５０％を若干上回る程度であった場合のものである。
デジタルＡＧＣ部１１の制御手段が、中程度の基準有力値Ｘについて偏差ｅ１を求め、レジスタ（ｃ）のシフト操作を行ったとき、例えば、前述の特性曲線Ａ（１）が得られた大きな基準入力値Ｘの場合と同一、もしくは同程度のシフト量で偏差ｅ２を生成した場合、この偏差ｅ２の有効桁数は、レジスタ（ｃ）の桁数の５０％を若干上回る、もしくはそれ以上になる。このように偏差ｅ２が５０％よりも大きな有効桁数を有しているときには、特性曲線Ａ（１）が得られた場合には劣るが、フィードバック制御において十分な速さを有する立ち上り特性が得られる。

デジタルＡＧＣ部１が小さい値の基準入力値Ｘを入力し、小さいシフト量でレジスタ（ｃ）のシフト操作を行った場合には、生成される偏差ｅ２の有効桁数が小さくなり、当該有効桁数はレジスタ（ｃ）の桁数の５０％以下になることがある。
偏差ｅ２の有効桁数がレジスタ（ｃ）の桁数の５０％以下となる場合には、偏差ｅ２が０へ収束するまでに要する時間が長くなり、立ち上り特性が劣化する。
デジタルＡＧＣ部１１は、前述のように基準入力値Ｘの大きさ（レジスタ（ａ）から検出したビット数）に応じてレジスタ（ｃ）のシフト量を決定し、上記の有効桁数がレジスタ（ｃ）の桁数の５０％よりも大きく、また１００％以内となるように偏差ｅ２を生成する。図５においては、有効桁数が５０％以下になる領域Ｆ（１）には偏差ｅ２が設定されない。

上記のことから、例えば、レジスタ（ｃ）に格納した偏差ｅ１の有効桁数が当該レジスタ（ｃ）の桁数の５０％よりも大きい場合には、シフト操作を行うことなく当該偏差ｅ１をそのまま用いてＰＩ演算等を行うようにしてもよい。
この場合、具体的には、デジタルＡＧＣ部１１の制御手段が、レジスタ（ｃ）に格納した偏差ｅ１の有効桁数を検出し、当該レジスタ（ｃ）の桁数の５０％以下であるか否かを判断する。有効桁数が５０％よりも大きいと判断したときには上記のようにこの偏差ｅ１をＰＩ制御部１２へ出力してフィードバック制御演算に使用させる。また、５０％以下であると判断したときには、基準入力値Ｘを格納しているレジスタ（ａ）の符号を除く上位ビットにおいて「０」値が連続するビット数を検出し、前述のシフト操作によって適当なゲインを有する偏差ｅ２を求め、これをＰＩ制御部１２へ出力してフィードバック制御演算に使用させる。

前述のように、シフト操作によって偏差ｅ２の有効桁数を、レジスタ（ｃ）の桁数の５０％よりも大きく、また１００％以内としてフィードバック制御演算に用いることにより、図５に破線で示した立ち上がり特性曲線Ｅ（１）が概ね直線状態となっている領域においてフィードバック制御が行われる。即ち、基準入力値Ｘの大小によらずフィードバック制御の応答性を良好にすることができる。

図５に破線で示した特性曲線Ｄ（１）は、デジタルＡＧＣ部１１が小さな基準入力値Ｘを入力したとき、大きなゲインとなるようにシフト操作を行い、有効桁数の大きな偏差ｅ２を設定した場合を示している。
デジタルＡＧＣ部１１の制御手段は、小さい値の基準入力値Ｘを入力したときには、レジスタ（ａ）から検出したビット数と例えば同じ桁数のシフト量でレジスタ（ｃ）のシフト操作を行い、偏差ｅ２を設定する際のゲイン調整を行っている。換言すると、このゲイン調整によって、レジスタ（ｃ）内において有効桁数が高い割合となるように偏差ｅ２を設定している。換言すると、小さな基準入力値Ｘを入力した際には偏差ｅ１のシフト量を多くして、大きなゲインを加えた偏差ｅ２を設定し、大きな基準入力値Ｘに基づくシステム制御と同様な応答性が得られるようにしている。

以上のように、この実施例によれば、基準入力値Ｘを格納したレジスタ（ａ）の符号を除く上位ビットにおいて連続して「０」値を格納しているビット数を検出し、基準入力値Ｘと計測値Ｍとの偏差ｅ１を求めてレジスタ（ｃ）へ格納し、上記の検出したビット数に応じた桁数の左シフトをレジスタ（ｃ）に行って偏差ｅ２を求め、この偏差ｅ２を用いてフィードバック制御演算を行うようにしたので、簡易なビット操作によって基準入力値Ｘの大きさに対応したゲイン調整を行うことができ、様々な基準入力値Ｘに対応してフィードバック制御の応答性を向上させることができる。
また、上記のビット操作では、１ビット左シフトを行う毎に２の累乗倍のゲインが得られることから、従来の入力レンジの切替えを行うフィードバック制御に比べて、詳細に制御対象１６の操作量を設定することができる。またさらに、サンプリングを繰り返してフィードバック制御を行う際には偏差ｅ２が急峻に変化することを抑えることができることから、操作量を滑らかに変化させることが可能になる。

１１デジタルＡＧＣ部
１２ＰＩ制御部
１３，１０４ＤＡＣ・アナログ出力部
１４，１０５ゲイン調整部
１５，１０６ＡＤＣ
１６，１０７制御対象
１０１レンジ切替部
１０２偏差算出部
１０３制御部

Claims (7)

1. ＡＧＣ部が基準入力値に応じた設定値を出力する第１過程と、
   制御部が前記設定値を用いて制御対象の操作量を求める第２過程と、
   出力部が前記操作量を示す出力信号を生成して前記制御対象へ出力する第３過程と、
   計測部が前記制御対象の動作の計測値を求める第４過程と、
   前記計測値を前記ＡＧＣ部へ入力する第５過程と、
   を有し、
   前記第１過程は、
   前記ＡＧＣ部が、前記基準入力値を第１レジスタに格納し、前記第５過程で入力した計測値を第２レジスタに格納して前記第１レジスタに格納された基準入力値と前記計測値との偏差を求めて第３レジスタへ格納する第６過程と、
   前記第１レジスタの上位ビットのうち、符号を除く連続した「０」値のビット数を検出する第７過程と、
   前記第７過程で検出したビット数に応じた桁数の左シフトを前記第３レジスタに格納されている偏差に行い、前記設定値として偏差設定値を生成する第８過程と、
   を含む、
   ことを特徴とするデジタルＡＧＣ制御方法。
2. 前記第８過程は、
   前記検出したビット数と同数の桁数をシフトする、
   ことを特徴とする請求項１に記載のデジタルＡＧＣ制御方法。
3. 前記第７過程は、
   前記基準入力値が負数の場合には、あらかじめ正数変換を行う、
   ことを特徴とする請求項１に記載のデジタルＡＧＣ制御方法。
4. 前記第８過程は、
   前記偏差設定値の符号を除くシフト後の最上位ビットが「０」値となるようにシフトする、
   ことを特徴とする請求項１に記載のデジタルＡＧＣ制御方法。
5. 前記第８過程は、
   前記検出したビット数よりも１つ少ない桁数をシフトし、前記偏差設定値の符号を除く上位ビットを「０」値とする、
   ことを特徴とする請求項１に記載のデジタルＡＧＣ制御方法。
6. 前記第８過程は、
   前記偏差設定値の有効桁数が前記第３レジスタの桁数の５０％よりも大きく１００％以内となるようにシフトする、
   ことを特徴とする請求項１から５のいずれか１項に記載のデジタルＡＧＣ制御方法。
7. 請求項１から６のいずれか１項に記載のデジタルＡＧＣ制御方法を用いたことを特徴とするフィードバック制御装置。

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