JP2014195129A - Ａ／ｄ変換回路およびその制御方法 - Google Patents

Abstract

【課題】変換に必要な期間を短縮することが可能なＡ／Ｄ変換回路を提供する。
【解決手段】アナログ入力信号をｎビットのデジタル量に変換するＡ／Ｄ変換回路１で、ｎビットのデジタル量の上位（ｎ−ｍ）ビットを固定して下位のｍビットを変換する変換範囲を指定する変換範囲指定部３０と、所定のデジタル量が変換範囲指定部で指定された変換範囲の中央値となるように基準値を設定する基準値設定部２５と、予測変換値を設定するために、基準値設定部に設定された基準値と組み合わされて演算処理され、可変可能に設けられた下位のｍビットの演算値を保持する演算値設定部２０と、ｎビットの予測変換値に従うアナログ変換信号とアナログ入力信号とを比較して、比較結果に基づいて演算値設定部の下位のｍビットの演算値の上位ビットから逐次変換して予測変換値を調整し、アナログ入力信号をｎビットのデジタル量に変換する変換制御部５０とを備える。
【選択図】図１

Description

本発明は、アナログ量を１ビットずつデジタル量に変換する逐次比較型のアナログ／デジタル（Ａ／Ｄ（analog/digital））変換回路に好適に利用できるものである。

外部から入力されたアナログ量たる入力電圧を分解能に応じた基準電圧と大小比較することによりデジタル量に変換するＡ／Ｄ変換回路が従来より提案されている。

例えば、アナログ量たる入力電圧に対して比較される基準電圧を調整するために、基準電圧に対応するデジタル値に関して最上位ビットから１ビットずつ設定して、入力電圧と基準電圧とを逐次比較することによりデジタル量に変換する逐次比較型のアナログ／デジタル変換回路が提案されている。

この点で、従来においては、直前の変換結果を利用して上位ビットを固定し、下位ビットのみを変換することにより変換に必要な期間を短縮する方式が提案されている（特許文献１および２）。

特開平４−７０１２４号公報 特開平５−３４３９９８号公報

一方で、例えば、入力電圧に対する直前の変換結果に対応する下位ビットの値が上位ビットを変更させる可能性のある値近傍の場合（例えば、一例として下位ビットが３ビット場合、下位ビットの値が「１１１」、「０００」等）には、下位ビットのみを変換するだけでなく上位ビットも変更する必要が発生する場合が高い。その場合、最終的には最上位ビットから１ビットずつ逐次比較して変換する必要が発生し、かえって変換に必要な期間が長くなるという問題が生じる。

上記のような問題を解決するために、変換に必要な期間を短縮することが可能なＡ／Ｄ変換回路およびその制御方法を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、アナログ入力信号をｎビットのデジタル量に変換するＡ／Ｄ変換回路であって、ｎビットのデジタル量のうち上位の（ｎ−ｍ）ビットを固定して下位のｍビットを変換する変換範囲を指定する変換範囲指定部と、所定のデジタル量が変換範囲指定部により指定された変換範囲における中央値となるように基準値を設定する基準値設定部と、ｎビットの予測変換値を設定するために、基準値設定部に設定された基準値と組み合わされて演算処理され、可変可能に設けられた下位のｍビットの演算値を保持する演算値設定部と、ｎビットの予測変換値に従うアナログ変換信号とアナログ入力信号とを比較して、比較結果に基づいて演算値設定部の下位のｍビットの演算値の上位ビットから逐次変換して予測変換値を調整し、アナログ入力信号をｎビットのデジタル量に変換する変換制御部とを備える。

一実施例によれば、上記構成により変換に必要な期間を短縮することが可能である。

本実施の形態に従うＡ／Ｄ変換回路１の構成を説明する概略図である。 本実施の形態に従うアナログ入力電圧ＶＩＮをｎビットに変換する方式を説明する図である。 本実施の形態に従うアナログ入力電圧ＶＩＮをｎビットに変換する方式を説明するフロー図である。 本実施の形態に従う変換結果の状態を説明する図である。 比較例として従来の変換範囲および変換結果を説明する図である。 本実施の形態の変形例に従うＡ／Ｄ変換回路１＃の構成を説明する概略図である。 本実施の形態の変形例に従うアナログ入力電圧ＶＩＮをｎビットに変換する方式を説明するフロー図である。

本実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

＜アナログ／デジタル（Ａ／Ｄ）変換回路の構成＞
図１は、本実施の形態に従うＡ／Ｄ変換回路１の構成を説明する概略図である。

図１を参照して、本例においては、アナログ入力電圧ＶＩＮをｎビットのデジタル量に変換するＡ／Ｄ変換回路１について説明する。

Ａ／Ｄ変換回路１は、変換結果を格納することが可能な変換結果レジスタ２０と、演算値を格納する演算レジスタ２５と、変換範囲を設定する変換範囲設定レジスタ３０と、アナログ入力電圧ＶＩＮをｎビットのデジタル量に変換する変換制御部５０とを含む。

変換制御部５０は、アナログ入力電圧ＶＩＮと基準電圧ＶＲＥＦとを比較する比較器（コンパレータ）５と、逐次比較制御部１５からの指示に従って基準電圧ＶＲＥＦを生成するＶＲＥＦ生成部１０と、比較器５からの出力信号に基づいてアナログ入力電圧をｎビットのデジタル量に逐次変換する逐次比較制御部１５とを含む。

ＶＲＥＦ生成部１０は、ｎビットの分解能を有しており、逐次比較制御部１５の予測変換値に対応する指示に従ってアナログ入力電圧ＶＩＮと比較するための基準電圧ＶＲＥＦを生成する。基準電圧ＶＲＥＦは、逐次比較制御部１５からの予測変換値に対応する指示に従ってアナログ入力電圧ＶＩＮの最大の入力電圧値に対して２ⁿ段階に調整することが可能である。

比較器５は、アナログ入力電圧ＶＩＮと基準電圧ＶＲＥＦとを比較して比較結果に基づく信号「１」または「０」を逐次比較制御部１５に出力する。例えば、比較器５は、一例としてアナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上であれば「１」、基準電圧ＶＲＥＦ未満であれば「０」を出力するものとする。なお、信号のレベルを反転させて出力することも当然に可能である。

逐次比較制御部１５は、変換結果レジスタ２０および演算レジスタ２５に格納されている値および比較器５からの出力信号の入力に基づいて予測変換値を設定して、対応する基準電圧を生成するようにＶＲＥＦ生成部１０に対して指示する。

変換範囲設定レジスタ３０は、変換範囲となるｍビットを指定するレジスタであり、変換結果レジスタのビット数に対応して設けられているものとする。例えば、変換結果レジスタ２０のビット数が８ビットの場合には当該変換範囲設定レジスタ３０のビット数も８ビットとすることが可能である。そして、変換範囲設定レジスタ３０は、変換範囲を指定するビット位置に対して「１」を設定する。例えば、変換範囲を３ビットにする場合には「１１１」を変換範囲設定レジスタ３０に設定することにより当該変換範囲を指定することが可能であるものとする。なお、変換範囲の指定の仕方は特にこれ限られず、例えば、変換範囲を指定するビット数に対応するデータを設定するようにしても良い。

図２は、本実施の形態に従うアナログ入力電圧ＶＩＮをｎビットに変換する方式を説明する図である。

図２を参照して、まず、ここで、前回の演算結果として変換結果レジスタ２０に「１００１１０００」が先に変換された値として格納されている場合について説明する。

本例においては、一例としてアナログ入力電圧ＶＩＮに対してｎ（ｎ＝８）ビットの分解能でデジタル量に変換する場合について説明する。

そして、本例においては、８ビットのうちの上位の５ビットについては固定して下位の３ビットを変換する変換範囲に指定する場合について説明する。

そして、本例においては、先に変換された値（デジタル量）が変換範囲における中央値となるようにまず基準値を設定する。

具体的には、変換範囲の最大の大きさの半分の値分を演算レジスタに設定する。本例においては、変換範囲の最大値（「１１１」＝７）の半分の値は「１００」（＝４）とする。

そして、先に変換されたデジタル量から変換範囲の最大値の半分の値を減算した値を基準値に設定する。本例においては、先の変換された値が「１００１１０００」である。そして、変換範囲の最大値の半分の値は「１００」である。したがって、減算した値である基準値は、「１００１０１００」となる。当該処理により、予め変換範囲の最大値の半分の値分を先に減算処理することにより、先に変換されたデジタル量は変換範囲における中央値となる。当該基準値は、本例においては変換結果レジスタ２０に設定される。

そして、基準値と演算レジスタの値とを加算する予測変換値に関して、下位の３ビットの値を変化させた予測変換値に従うアナログ変換信号とアナログ入力電圧とを比較してデジタル量に変換する。

この場合、上位ビットから変化させて少なくとも３回、逐次比較処理を実行することにより下位の３ビットの値を設定することが可能である。

（Ａ）まず最初に、演算レジスタの最上位ビットを「１」に設定した場合における大小判定を実行する。

この場合、基準値「１００１０１００」に演算レジスタの最上位ビットを「１」に設定した演算値「１００」を加算した予測変換値は「１００１１０００」に設定される。すなわち、先に変換されたデジタル量に相当する。

（１）上記したようにこの場合は、先に変換されたデジタル量を予測変換値に設定し、当該予測変換値に従うアナログ変換信号（基準電圧ＶＲＥＦ）を生成してアナログ入力電圧と比較する。具体的には、基準値（「１００１０１００」）と１ビット目を「１」に設定した演算値（「１００」）とを加算した予測変換値（先に変換されたデジタル量）に基づく基準電圧ＶＲＥＦを生成する。当該基準電圧は、変換範囲で変化する基準電圧の範囲内の中央値となる。

そして、比較器５においてアナログ入力電圧ＶＩＮと予測変換値に対応するアナログ変換信号（基準電圧ＶＲＥＦ）とを比較して比較結果に基づく出力信号を逐次比較制御部１５に出力する。

比較器５の出力信号が「１」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上である場合）には（２）に進む。この場合、演算値の最上位ビットは「１」に設定される。

一方、比較器５の出力信号が「０」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満の場合）には（９）に進む。この場合、演算値の最上位ビットは「０」に設定される。

（Ｂ）次に、演算レジスタの２ビット目を「１」に設定した場合における大小判定を実行する。

（２）において、基準値（「１００１０１００」）と２ビット目を「１」に設定した演算値（「１１０」）とを加算した予測変換値（「１００１１０１０」）に設定し、当該予測変換値に従うアナログ変換信号（基準電圧ＶＲＥＦ）を生成してアナログ入力電圧と比較する。

比較器５の出力信号が「１」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上である場合）には（３）に進む。この場合、演算値の２ビット目は「１」に設定される。

一方、比較器５の出力信号が「０」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満の場合）には（６）に進む。この場合、演算値の２ビット目は「０」に設定される。

（９）において、基準値（「１００１０１００」）と２ビット目を「１」に設定した演算値（「０１０」）とを加算した予測変換値（「１００１０１１０」）に設定し、当該予測変換値に従うアナログ変換信号（基準電圧ＶＲＥＦ）を生成してアナログ入力電圧と比較する。

比較器５の出力信号が「１」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上である場合）には（１０）に進む。この場合、演算値の２ビット目は「１」に設定される。

一方、比較器５の出力信号が「０」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満である場合）には（１３）に進む。この場合、演算値の２ビット目は「０」に設定される。

（Ｃ）次に、演算レジスタの３ビット目を「１」に設定した場合における大小判定を実行する。

（３）において、基準値（「１００１０１００」）と３ビット目を「１」に設定した演算値（「１１１」）とを加算した予測変換値（「１００１１０１１」）に設定し、当該予測変換値に従うアナログ変換信号（基準電圧ＶＲＥＦ）を生成してアナログ入力電圧と比較する。

比較器５の出力信号が「１」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上である場合）には（４）に進む。この場合、演算値の３ビット目は「１」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「１１１」）とを加算した値（「１００１１０１１」）に設定される。

比較器５の出力信号が「０」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満である場合）には（５）に進む。この場合、演算値の３ビット目は「０」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「１１１」）とを加算した値（「１００１１０１０」）に設定される。

（６）において、基準値（「１００１０１００」）と３ビット目を「１」に設定した演算値（「１０１」）とを加算した予測変換値（「１００１１００１」）に設定し、当該予測変換値に従うアナログ変換信号（基準電圧ＶＲＥＦ）を生成してアナログ入力電圧と比較する。

比較器５の出力信号が「１」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上である場合）には（７）に進む。この場合、演算値の３ビット目は「１」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「１０１」）とを加算した値（「１００１１００１」）に設定される。

比較器５の出力信号が「０」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満である場合）には（８）に進む。この場合、演算値の３ビット目は「０」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「１００」）とを加算した値（「１００１１０００」）に設定される。

（１０）において、基準値（「１００１０１００」）と３ビット目を「１」に設定した演算値（「０１１」）とを加算した予測変換値（「１００１１０１１」）に設定し、当該予測変換値に従うアナログ変換信号（基準電圧ＶＲＥＦ）を生成してアナログ入力電圧と比較する。

比較器５の出力信号が「１」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上である場合）には（１１）に進む。この場合、演算値の３ビット目は「１」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「０１１」）とを加算した値（「１００１０１１１」）に設定される。

比較器５の出力信号が「０」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満である場合）には（１２）に進む。この場合、演算値の３ビット目は「０」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「０１０」）とを加算した値（「１００１０１１０」）に設定される。

（１３）において、基準値（「１００１０１００」）と３ビット目を「１」に設定した演算値の（「００１」）とを加算した予測変換値（「１００１０１０１」）に設定し、当該予測変換値に従うアナログ変換信号（基準電圧ＶＲＥＦ）を生成してアナログ入力電圧と比較する。

比較器５の出力信号が「１」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦの電圧レベル以上である場合）には（１４）に進む。この場合、演算値の３ビット目は「１」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「００１」）とを加算した値（「１００１０１０１」）に設定される。

比較器５の出力信号が「０」の場合（アナログ入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満である場合）には（１５）に進む。この場合、演算値の３ビット目は「０」に設定される。これにより変換値は基準値（「１００１０１００」）と演算値（「０００」）とを加算した値（「１００１０１００」）に設定される。

当該処理により下位の３ビットの値を変化させた予測変換値に従うアナログ変換信号とアナログ入力電圧とを比較してデジタル量に変換することが可能である。そして、最終的な変換値は変換結果レジスタ２０に格納されるものとする。

そして、次回の変換の際に当該変換結果レジスタの値が利用される。
なお、当該変換範囲の最小値および最大値となった場合、すなわち、３ビットの変換範囲の予測変換結果として演算レジスタの演算値が「０００」、「１１１」に設定された場合にはアナログ入力電圧を変換した真のデジタル量は変換範囲外である可能性が存在する。

したがって、変換範囲外である可能性がある場合には、変換をやり直して通常の逐次比較処理を実行する。具体的には、８ビットの場合には、最上位ビットから「１」を設定して上記で説明したのと同様の方式に従って演算処理を実行する。この場合８回比較判定処理を実行する必要がある。

なお、本例においては変換範囲として３ビットを例に挙げて説明したが、特に３ビットに限られずさらに複数ビットを変換範囲としても良いし、あるいは反対に変換範囲となるビット数をさらに減少させるようにしても良い。

図３は、本実施の形態に従うアナログ入力電圧ＶＩＮをｎビットに変換する方式を説明するフロー図である。

図３を参照して、まず、変換範囲設定レジスタ３０を設定する（ステップＳ２）。具体的には、変換範囲となるｍビットをセットする。本例においては一例としてｍ（＝３）ビットを指定するものとする。変換範囲設定レジスタ３０に対して３ビットが変換範囲となるように設定する。

次に、演算レジスタを初期化する（ステップＳ４）。具体的には、演算レジスタ２５の値を全て０に初期化する。

次に、変換結果レジスタ２０の値から変換範囲の半分の値を減算する（ステップＳ６）。なお、本例においては、変換結果レジスタ２０には、前の変換結果が格納されているものとする。したがって、最初の変換処理以外には、前の変換結果が変換結果レジスタ２０に格納されている。当該変換結果レジスタ２０に格納されている前の変換結果の値から変換範囲の半分の値を減算する。変換範囲が３ビットに設定されている場合には、変換範囲の半分の値として「１００」を変換結果レジスタ２０に格納されている前の変換結果から減算する。そして、減算した基準値を再び変換結果レジスタ２０に設定する。

次に、ａビット目に１をセットする（ステップＳ８）。具体的には、演算レジスタ２５の最上位ａビットに「１」を設定する。一例として、演算レジスタ２５の値は「１００」に設定される。

次に、変換結果レジスタの値から演算レジスタの値を加算した予測変換値に対応する基準電圧ＶＲＥＦを印加する（ステップＳ１０）。具体的には、変換結果レジスタ２０に格納されている基準値に対して演算レジスタの値を加算した予測変換値を算出し、当該予測変換値に対応する基準電圧ＶＲＥＦを印加するようにＶＲＥＦ生成部１０に対して指示する。

そして、次に、比較器の比較結果がＶＲＥＦ≦ＶＩＮか否かを判断する（ステップＳ１２）。具体的には、逐次比較制御部１５は、比較器５の比較結果に基づく信号が「１」または「０」かを判断する。

ステップＳ１２において、比較器の比較結果がＶＲＥＦ≦ＶＩＮで有ると判断した場合（ステップＳ１２においてＹＥＳ）には、演算レジスタのａビット目に１をセットする（ステップＳ１４）。具体的には、逐次比較制御部１５は、比較器５の出力信号が「１」の場合に演算レジスタのａビット目を「１」に設定する。

次に、ａ＝ａ−１の処理を実行する（ステップＳ１６）。そして、ａ＝０であるかどうかを判断する（ステップＳ１８）。

具体的には、逐次比較制御部１５は、ａ＝３ビット目である場合には、ａ−１の処理を実行して、ａ＝０であるかどうかを判断する。逐次比較制御部１５は、ａ＝０でないと判断した場合には、さらに次のビットの処理を実行するためステップＳ８に戻る。例えば、ａ＝２ビット目の処理を実行する。すなわち、ステップＳ８において、２ビット目を「１」に設定し、予測変換値に対応する基準電圧を印加して、比較器の比較結果を判断する上記の処理を繰り返す。

一方、逐次比較制御部１５は、ａ＝０であると判断した場合には、ステップＳ２２に進む。

ステップＳ２２において、逐次比較制御部１５は、ａ＝０であると判断した場合には、変換結果レジスタの値（基準値）に演算レジスタの値を加算した値を変換結果に設定する。そして、逐次比較制御部１５は、当該結果を変換結果レジスタ２０に格納する。

次に、逐次比較制御部１５は、当該結果において、所定条件を満たすかどうかを判断する（ステップＳ２４）。具体的には、所定条件として、演算レジスタの値が「０００」の場合に当該演算値に従う予測変換値に対応する基準電圧ＶＲＥＦとアナログ入力電圧ＶＩＮとを比較した場合に、ＶＲＥＦ＞ＶＩＮを満たすか否かを判断する。すなわち、アナログ入力電圧ＶＩＮが変換範囲の最小値である基準電圧ＶＲＥＦよりも低い値か否かを判断する。当該条件が満たされる場合には、アナログ入力電圧ＶＩＮは、変換範囲外である可能性がある。

また、演算レジスタの値が「１１１」の場合に当該演算値に従う予測変換値に対応する基準電圧ＶＲＥＦとアナログ入力電圧ＶＩＮとを比較した場合に、ＶＲＥＦ＜ＶＩＮを満たすか否かを判断する。すなわち、アナログ入力電圧ＶＩＮが変換範囲の最大値である基準電圧ＶＲＥＦよりも大きい値か否かを判断する。当該条件が満たされる場合には、アナログ入力電圧ＶＩＮは、変換範囲外である可能性がある。

ステップＳ２４において、所定条件を満たすと判断した場合（ステップＳ２４においてＹＥＳ）には、ステップＳ２２で処理された値は真の変換値ではない可能性があるため通常の逐次比較型の変換処理を再度実行する（ステップＳ２６）。すなわち、逐次比較制御部１５は、変換処理をやり直して、最上位ビットに「１」をセットして比較器で比較した結果に基づいて最上位ビットから逐次「１」、「０」を変換する変換処理を実行する。そして、処理を終了する（エンド）。

一方、ステップＳ２４において、所定条件を満たさないと判断した場合（ステップＳ２２においてＮＯ）には、変換を完了する（ステップＳ２８）。

そして、処理を終了する（エンド）。
図４は、本実施の形態に従う変換結果の状態を説明する図である。

図４を参照して、本例においては、一例として、アナログ入力電圧ＶＩＮをデジタル量に変換する場合にデジタル量「ＸＸＸＸＸ０００」の近傍付近で結果が遷移している場合が示されている。

当該場合に本例においては、変換結果として「ＸＸＸＸＸ０００」の近傍付近で遷移する場合であっても、当該変換結果を中央値として変換範囲が設定されるため当該近傍付近での遷移について変換処理をやり直す必要が生じることはなく常に高速に変換することが可能となる。

図５は、比較例として従来の変換範囲および変換結果を説明する図である。
図５（Ａ）を参照して、ここで、２つの直前の変換結果が一例として挙げられている。具体的には、下位の３ビットが全て「０」の場合と、「１」の場合とが挙げられている。

すなわち、直前の変換結果が「１００１１０００」の場合と、「１００１１１１１」の場合とが示されている。当該いずれの直前の変換結果であった場合でも変換範囲（下位ビットサーチ）は同じ（固定）である。そして、当該変換範囲を超えるアナログ入力電圧ＶＩＮに遷移した場合には、最上位ビットから変換処理（サーチ）する必要が発生する。

図５（Ｂ）を参照して、本例においては、一例として、アナログ入力電圧ＶＩＮをデジタル量に変換する場合に「ＸＸＸＸＸ０００」の近傍付近でデジタル量が遷移している場合が示されている。なお、ここでは下位の３ビットが変換範囲として設定されている場合について説明する。

当該場合に、本例においては、変換結果として「ＸＸＸＸＸ０００」の近傍付近で遷移しているため「ＸＸＸＸＸ０００」の境界を超える毎に最上位ビットからサーチする必要が生じるため変換時間が大きくなることを示している。

Ｔｐｅｒｉｏｄは、１回の変換処理に要する期間とすると、下位ビットのサーチ範囲内での変換処理の場合には３×Ｔｐｅｒｉｏｄの期間で変換が可能である。

一方、変換範囲を超えるような状況すなわち、上位ビットのサーチが必要となる場合には、下位ビットのサーチ処理をした後に、上位ビットのサーチ処理を実行するため１１×Ｔｐｅｒｉｏｄの期間、変換処理に時間がかかることになる。

したがって、変換範囲が固定であるため変換範囲の境界に近い変換結果の場合には下位ビットのサーチ範囲を超える可能性が高いため、変換処理にかなりの時間がかかる可能性が高くなる。

一方で、上記したように、本実施の形態に従う方式により前の変換結果を利用する際、当該前の変換結果を変換範囲の中央値に設定して、変換処理することが可能であるため当該前の変換結果付近で変動があった場合であっても、下位ビットのサーチ範囲内であり、上位ビットからサーチする必要が少なくなり、大幅に変換時間を短縮することが可能である。なお、本例においては、前の変換結果を変換範囲の中央値に設定する方式について説明したが、中央値とは、前の変換結果を変換範囲の完全に半分にした値とする意味ではなく、中央付近、その近傍の値も含まれるものである。前の変換結果を変換範囲の中央付近の値に設定することにより、アナログ入力信号が多少上下に変動しても変換範囲内に収めることが可能であるため同様の効果を達成することが可能である。

（変形例）
図６は、本実施の形態の変形例に従うＡ／Ｄ変換回路１＃の構成を説明する概略図である。

図６を参照して、本例においては、アナログ入力電圧ＶＩＮをｎビットのデジタル量に変換するＡ／Ｄ変換回路１＃について説明する。Ａ／Ｄ変換回路１＃は、Ａ／Ｄ変換回路１と比較して、初期値設定レジスタ３５をさらに設けた点が異なる。その他の構成については図１で説明したのと同様であるのでその詳細な説明は繰り返さない。

初期値設定レジスタ３５は、ユーザが任意に値を設定可能なレジスタであるものとする。

図７は、本実施の形態の変形例に従うアナログ入力電圧ＶＩＮをｎビットに変換する方式を説明するフロー図である。

図３のフロー図と比較して、図７のフロー図は、ステップＳ６をステップＳ７に変更した点が異なる。具体的には、ステップＳ７は、初期値レジスタの値を用いて当該値から変換範囲の半分の値を減算する。

なお、本例においては、初期値設定レジスタ３５には、ユーザが変換範囲の中央値として設定する任意の値が初期値として格納されているものとする。そして、初期値設定レジスタ３５に格納されている初期値から変換範囲の半分の値を減算する。変換範囲が３ビットに設定されている場合には、変換範囲の半分の値として「１００」を初期値設定レジスタ３５に格納されている初期値から減算する。そして、減算した基準値を変換結果レジスタ２０に設定する。以降の処理については図３で説明したのと同様である。

すなわち、演算レジスタ２５の最上位ａビットに「１」を設定し、予測変換値に対応する基準電圧を印加して、比較器の比較結果を判断する上記で説明したのと同様の処理を実行する。

本変形例は、初期値設定レジスタ３５を設けて、ユーザが変換範囲の中央値として任意の値を設定することが可能である。

これにより、例えば、最初にアナログ入力電圧ＶＩＮのデジタル量がある程度予測されるような場合には初期値設定レジスタ３５に所望の値を設定することが可能である。これにより最初（１回目の際）から上位ビットを固定して下位ビットのみ変換範囲に設定してサーチする上記の処理を実行することが可能となり、高速なデジタル量の変換処理を実行することが可能である。図１の構成では予測される前の変換結果が変換結果レジスタ２０に無いためアナログ入力電圧ＶＩＮをデジタル量に変換する際の最初には最上位ビットからサーチする必要があったが、本変形例により最初から初期値を設定して高速な変換処理を実行することが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ Ａ／Ｄ変換回路、５ 比較器、１０ ＶＲＥＦ生成部、１５ 逐次比較制御部、２０ 変換結果レジスタ、２５ 演算レジスタ、３０ 変換範囲設定レジスタ、３５ 初期値設定レジスタ、５０ 変換制御部。

Claims (7)

1. アナログ入力信号をｎビットのデジタル量に変換するＡ／Ｄ変換回路であって、
   ｎビットのデジタル量のうち上位の（ｎ−ｍ）ビットを固定して下位のｍビットを変換する変換範囲を指定する変換範囲指定部と、
   所定のデジタル量が変換範囲指定部により指定された変換範囲における中央値となるように基準値を設定する基準値設定部と、
   ｎビットの予測変換値を設定するために、前記基準値設定部に設定された基準値と組み合わされて演算処理され、可変可能に設けられた下位のｍビットの演算値を保持する演算値設定部と、
   前記ｎビットの予測変換値に従うアナログ変換信号と前記アナログ入力信号とを比較して、比較結果に基づいて前記演算値設定部の前記下位のｍビットの演算値の上位ビットから逐次変換して前記予測変換値を調整し、前記アナログ入力信号をｎビットのデジタル量に変換する変換制御部とを備える、Ａ／Ｄ変換回路。
2. 前記変換制御部は、
   前記ｎビットの予測変換値に従うアナログ変換信号を生成するアナログ変換回路と、
   前記アナログ変換信号と前記アナログ入力信号とを比較する比較回路と、
   前記比較回路の比較結果に基づいて前記演算値設定部の演算値の演算処理を実行する演算回路とを含む、請求項１記載のＡ／Ｄ変換回路。
3. 前記基準値設定部は、ｎビットのデジタル量を保持可能なレジスタに相当し、
   前記レジスタには、前記基準値を設定する前には先に変換された前記所定のデジタル量の値が保持されている、請求項１または２記載のＡ／Ｄ変換回路。
4. 前記変換制御部は、前記基準値と逐次変換した前記演算値とを加算処理した、前記アナログ入力信号をｎビットのデジタル量に変換する変換結果を前記レジスタに格納する、請求項３記載のＡ／Ｄ変換回路。
5. 前記変換制御部は、先に変換された前記所定のデジタル量から変換範囲の半分の大きさの値を減算処理した基準値を前記レジスタに格納する、請求項３記載のＡ／Ｄ変換回路。
6. 前記所定のデジタル量を初期値として保持する初期値設定レジスタをさらに備える、請求項１記載のＡ／Ｄ変換回路。
7. アナログ入力信号をｎビットのデジタル量に変換するＡ／Ｄ変換回路の制御方法であって、
   ｎビットのデジタル量のうち上位の（ｎ−ｍ）ビットを固定して下位のｍビットを予測する変換範囲を指定するステップと、
   所定のデジタル量が指定された変換範囲における中央値となるように基準値を設定するステップと、
   ｎビットの予測変換値を設定するために、可変可能に設けられた下位のｍビットの演算値と前記基準値とを組み合わせて演算処理するステップと、
   前記ｎビットの予測変換値に従うアナログ変換信号と前記アナログ入力信号とを比較して、比較結果に基づいて前記下位のｍビットの演算値の上位ビットから逐次変換して前記予測変換値を調整し、前記アナログ入力信号をｎビットのデジタル量に変換するステップとを備える、Ａ／Ｄ変換回路の制御方法。

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