JPH11220346A

JPH11220346A - 自動利得制御回路

Info

Publication number: JPH11220346A
Application number: JP10020738A
Authority: JP
Inventors: Masahiko Shimizu; 昌彦清水; Hideto Furukawa; 秀人古川; Tomonori Sato; 知紀佐藤; Koji Matsuyama; 幸二松山; Masaaki Fujii; 正明藤井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-02-02
Filing date: 1998-02-02
Publication date: 1999-08-10
Also published as: KR100325556B1; KR19990071380A; US6088583A

Abstract

(57)【要約】【課題】前段と後段との利得制御部に対する自動利得
制御回路に関し、回路規模の縮小を図る。【解決手段】アンテナ１，送受共用部２，受信部３の
前段利得制御部３Ａ，後段利得制御部４，検波部５等を
含み、可変利得増幅器や可変減衰器等の前段の利得制御
部３Ａと、可変利得増幅器等の後段の利得制御部４とを
制御する自動利得制御回路９であって、後段の利得制御
部４の出力信号又は検波部５の出力信号と基準値とを比
較する比較部１０と、この比較部１０の比較出力信号に
応じて後段の利得制御部４の利得制御信号を出力する第
１の利得制御信号出力部１１と、比較部１０の比較出力
信号を基に、第１の利得制御信号出力部１１より時定数
が長く、且つ前段の利得制御部３Ａの利得制御信号を出
力する第２の利得制御信号出力部１２とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波部内の利得
制御部と低周波部内の利得制御部との利得を制御する自
動利得制御回路及びこの自動利得制御回路を備えた無線
装置に関する。無線装置の受信信号レベルは、電波の伝
搬路の特性変動に従って比較的大きく変動するものであ
る。従って、受信処理する信号レベルを所定値に維持す
る為の自動利得制御回路が設けられている。このような
自動利得制御回路の構成を簡単化することが要望されて
いる。

【０００２】

【従来の技術】図８は従来例の自動利得制御回路を備え
た無線受信機の説明図であり、ＣＤＭＡ（Ｃode Ｄivis
ion Ｍultiple Ａccess ）方式に於けるスペースダイバ
ーシティを適用した構成の場合を示し、１０１はアンテ
ナ、１０２は低雑音高周波増幅器、１０３は可変減衰
器、１０４は周波数変換器、１０５は可変利得増幅器、
１０６は検波部、１０７はＡＤ変換器（Ａ／Ｄ）、１０
８は逆拡散部、１０９は乗算器、１１０は合成部、１１
１は信号分岐部、１１２は局部発振器、１１３はＡＤ変
換器（Ａ／Ｄ）、１１４，１１５はＡＧＣ回路（自動利
得制御回路）、１１６はブランチ間の利得を補正する利
得補正部である。

【０００３】アンテナ１０１による受信信号は、低雑音
増幅器１０２により増幅され、ＡＧＣ回路１１４により
制御される可変減衰器１０３を介して周波数変換器１０
４に入力され、局部発振器１１２からの局部発振信号と
混合されて中間周波信号に変換される。この時、可変減
衰器１０３により周波数変換器１０４が飽和しないよう
に信号レベルが制御される。又この中間周波信号は、Ａ
ＧＣ回路１１５によって利得が制御される可変利得増幅
器１０５に分岐部１１１を介して入力され、検波部１０
６が飽和しないように信号レベルが制御される。

【０００４】検波部１０６は、中間周波信号が直交変調
されている場合は直交検波部として検波し、直交したＩ
チャネル信号とＱチャネル信号とを出力する。そして、
ＡＤ変換器１０７によりディジタル信号に変換し、逆拡
散部１０８に入力し、拡散符号によって逆拡散復調し、
乗算器１０９を介して合成部１１０に入力し、ブランチ
間の信号を合成する。

【０００５】又利得補正部１１６は、ＡＧＣ回路１１
４，１１５からの利得制御信号に従ってブランチ間の信
号レベルの補正を行うもので、逆拡散部１０８からの逆
拡散復調された信号レベルはほぼ等しいものとなるか
ら、アンテナ１０１への入力信号レベルに対応したレベ
ルに補正し、合成部１１０に於いて最大比合成等を行う
ものである。

【０００６】

【発明が解決しようとする課題】移動無線通信端末装置
等の無線装置に於いては、安定な受信処理を可能とする
為に、高周波部に於ける可変減衰器１０３等の前段の利
得制御部の利得制御と、低周波部又は中間周波部に於け
る可変利得増幅器１０５等の後段の利得制御部の利得制
御との２段階の利得制御を行う構成が採用されており、
前段の利得制御部の可変減衰器１０３はＡＧＣ回路１１
４により制御され、後段の利得制御部の可変利得増幅器
１０５はＡＧＣ回路１１５により制御される構成を備え
ている。従って、受信経路対応に、利得制御の為の類似
した機能を有する２個のＡＧＣ回路を必要とするから、
回路規模が比較的大きくなる問題があった。本発明は、
ＡＧＣ機能の共用化によって、回路規模の削減を図るこ
とを目的とする。

【０００７】

【課題を解決するための手段】本発明の自動利得制御回
路は、（１）前段の利得制御部３Ａと後段の利得制御部
４との利得を制御する自動利得制御回路であって、後段
の利得制御部４を介した信号レベルと基準値とを比較す
る比較部１０と、この比較部１０の比較出力信号に応じ
て、後段の利得制御部４の利得制御信号を出力する第１
の利得制御信号出力部１１と、比較部１０の比較出力信
号を基に、第１の利得制御信号出力部１１より時定数が
長く、前段の利得制御部３Ａの利得制御信号を出力する
第２の利得制御信号出力部１２とを備えている。即ち、
前段と後段との２段階で利得制御する構成に於いて、前
段と後段との利得制御部を共用化した自動利得制御回路
によって制御することができるから、回路規模を縮小で
きる。

【０００８】又（２）後段の利得制御部４を介した信号
レベルと基準値とを比較する比較部１０と、この比較部
１０の比較出力信号を基に、後段の利得制御部４の利得
制御信号を出力する第１の利得制御信号出力部１１と、
比較部１０の比較出力信号と設定値との比較に基づいて
アップカウントとダウンカウントとを制御するアップダ
ウンカウンタを含み、このアップダウンカウンタのカウ
ント値に応じた前記前段の利得制御部の制御信号を出力
する第２の利得制御信号出力部１２とを備えている。こ
の場合、前段の利得制御部３Ａをアップダウンカウンタ
のカウント値に応じて段階的に利得又は減衰量を制御す
ることになる。

【０００９】又（３）第２の利得制御信号出力部１２
は、アップダウンカウンタと、このアップダウンカウン
タのアップカウント信号をオーバーフロー時に出力し、
ダウンカウント信号をアンダーフロー時に出力する補助
カウンタと、比較部１０の比較出力信号と設定値と前記
アップダウンカウンタのカウント値とを基に、補助カウ
ンタのアップカウント又はダウンカウント信号を出力す
る比較判定部とを備えることができる。

【００１０】又（４）第２の利得制御信号出力部１２の
アップダウンカウンタのカウント値の変化時に、このア
ップダウンカウンタのカウント値に基づく前段の利得制
御部３Ａの利得制御結果による前記第１の利得制御信号
出力部１１からの利得制御信号の変化を抑圧するように
補正する変動量補正部を設けることができる。この変動
量補正部により、前段の利得制御部３Ａの利得制御に伴
う時定数の短い第１の利得制御信号出力部１１による後
段の利得制御部４に対する利得制御信号の変動量を抑圧
し、利得制御の安定化を図る。

【００１１】又（５）複数のブランチ対応の後段の利得
制御部を、ブランチ対応の第１の利得制御信号出力部か
らの利得制御信号により制御し、ブランチ対応の前段の
利得制御部を、複数のブランチで共用化した第２の利得
制御信号出力部からの利得制御信号により制御する構成
とすることができる。それにより、複数のブランチ対応
の第２の利得制御信号出力部を共用化して、回路規模の
縮小を図る。

【００１２】又（６）複数のブランチ間の利得差を２の
冪乗となるように、前段の利得制御部３Ａと後段の利得
制御部４との何れか一方又は両方を制御する第１の利得
制御信号出力部又は第２の利得制御信号出力部を備える
ことができる。それにより、ブランチ間の利得補正処理
をビットシフトにより実現できる。

【００１３】

【発明の実施の形態】図１は本発明の原理説明図であ
り、１はアンテナ、２は送受共用器、３は可変減衰器等
の前段の利得制御部３Ａと低雑音増幅器，周波数変換器
等を含む受信部、４は可変利得増幅器等の後段の利得制
御部、５は検波部、６はＣＤＭＡ方式に適用した場合の
逆拡散復調部、７は利得補正部、８は音声信号のコーデ
ック，スピーカ，マイクロホン，データ入力部，データ
表示部，出力部等を含む送受信処理部、９は自動利得制
御回路、１０は比較部、１１，１２は第１，第２の利得
制御信号出力部、１３は送信増幅器，周波数変換器等を
含む送信部、１４は送信データ処理部である。

【００１４】アンテナ１による受信信号は、受信部３の
利得制御部３Ａによりレベルが所定値となるように制御
され、周波数変換された後、後段の利得制御部４により
レベルが所定値となるように制御され、検波部５により
検波される。この検波出力信号を、ＣＤＭＡ方式に適用
した場合は逆拡散復調部６により復調し、利得補正部７
により信号レベルを補正し、送受信処理部８に入力して
音声再生やデータ再生，表示等を行う。

【００１５】又自動利得制御回路９は、比較部１０と第
１，第２の利得制御信号出力部１１，１２とを含み、後
段の利得制御部４の出力信号又はそれを検波した信号の
レベルを比較部１０に於いて基準値と比較し、その比較
出力信号に対応して後段の利得制御部４の利得制御信号
を第１の利得制御信号出力部１１から出力する。従っ
て、検波出力信号レベルの変動に対応して後段の利得制
御部４の利得が制御されるから、逆拡散復調部６等に入
力される信号レベルの瞬時変動に対して抑圧するように
後段の利得制御部４の利得を制御することができる。

【００１６】又第２の利得制御信号出力部１２は、例え
ば、第１の利得制御信号出力部１１による後段の利得制
御部４の利得を基に利得制御信号を出力することができ
る。例えば、利得制御部４の利得が大きい場合は、入力
信号レベルが小さいことを示すから、前段の利得制御部
３Ａの利得を大きくすることになり、可変減衰器を用い
た場合は減衰量を小さくする。反対に、利得制御部４の
利得が小さい場合は、入力信号レベルが大きいことを示
すから、前段の利得制御部３Ａの利得を小さくすること
になり、可変減衰器を用いた場合は減衰量を大きくす
る。この場合の前段の利得制御部３Ａの利得制御は、信
号レベルの瞬時変動或いはそれより遅い長区間変動に追
従する特性で充分である。

【００１７】図２は本発明の第１の実施の形態の説明図
であり、２１はアンテナ、２２は低雑音増幅器、２３は
可変減衰器、２４は周波数変換器、２５は可変利得増幅
器、２６は直交検波器、２７はＡＤ変換器、２８は逆拡
散復調器、２９は乗算器、３０は合成部、３１はＡＧＣ
回路（自動利得制御回路）、３２は局部発振器、３３は
ブランチ間の利得補正部であり、図８に示す従来例と同
様に、ＣＤＭＡ方式に於けるスペースダイバーシティに
適用した場合を示し、可変減衰器２３が前段の利得制御
部に、可変利得増幅器２５が後段の利得制御部にそれぞ
れ相当することになる。

【００１８】ＡＧＣ回路３１は、図１に示す自動利得制
御回路９と同様に比較部１０と第１，第２の利得制御信
号出力部１１，１２とを含む構成を有し、直交検波器２
６による検波出力信号をＡＤ変換器２７によりディジタ
ル信号に変換して入力する。そして、基準値と比較し、
その比較出力信号を基に第１の利得制御信号出力部から
可変利得増幅器２５の利得制御信号を出力し、第２の利
得制御信号出力部から可変減衰器２３の利得制御信号を
出力する。

【００１９】可変減衰器２３は、周波数変換器２４が飽
和しないように入力信号レベルを制御できる減衰量に制
御すれば良いことになり、又可変利得増幅器２５は、検
波出力信号レベルが所定値となるように利得を制御する
もので、前述のように、第１の利得制御信号出力部から
可変利得増幅器２５の利得を制御する速度に対して、第
２の利得制御信号出力部から可変減衰器２３の利得（減
衰量）を制御する速度を遅くすることができる。そし
て、前段と後段との利得制御部の可変減衰器２３と可変
利得増幅器２５とに対して、共通化したＡＧＣ回路３１
を設けたことにより、回路規模を縮小することができ
る。

【００２０】又利得補正部３３は、第１の利得制御信号
出力部からの利得制御信号と、第２の利得制御信号出力
部からの利得制御信号とを、ブランチ対応に入力し、一
方のブランチの入力信号レベルが小さいことにより、前
段及び後段の利得制御部（可変減衰器２３と可変利得増
幅器２５）との利得を大きくした場合、乗算器２９によ
り信号レベルを小さくし、他方のブランチの入力信号レ
ベルが大きい場合、前段及び後段の利得制御部の利得を
小さくすることになるから、乗算器２９により信号レベ
ルを大きくし、合成部３０はブランチ間の利得補正され
た信号を基に個最大比合成等を行うことになる。

【００２１】図３は本発明の第２の実施の形態の要部説
明図であり、４１はパワー算出部、４２は加算器、４３
は乗算器、４４は加算器、４５は１シンボル分の遅延回
路（Ｄ）、４６はＤＡ変換器（Ｄ／Ａ）、４７は比較判
定部、４８は補助カウンタ、４９はアップダウンカウン
タである。

【００２２】図１の検波部５又は図２の直交検波器２６
からの検波出力信号がパワー算出部４１に入力される。
このパワー算出部４１と加算器４２と乗算器４３とを含
む構成が、図１の比較部１０に相当する機能となり、又
加算器４４と遅延回路４５とＤＡ変換器４６とを含む構
成が、図１の第１の利得制御信号出力部１１に相当する
機能となって、図１の後段の利得制御部４又は図２の可
変利得増幅器２５に加える利得制御信号Ｃ１となる。又
比較判定部４７と補助カウンタ４８とアップダウンカウ
ンタ４９とを含む構成が、図１の第２の利得制御信号出
力部１２に相当する機能となって、図１の前段の利得制
御部３Ａ又は図２の可変減衰器２３に加える利得制御信
号Ｃ２となる。又これらの利得制御信号Ｃ１，Ｃ２は、
図２の利得補正部３３に加える利得制御信号Ｃ３とな
る。

【００２３】パワー算出部４１は、直交検波器からの
Ｉ，Ｑ直交検波出力信号が入力され、例えば、１０ log
₁₀（Ｉ²＋Ｑ²）の演算によりシンボル速度でパワーを
算出し、検波出力信号レベルに相当する信号と基準値と
を比較する。この場合、加算器４２に於いて差分を求め
る構成の場合を示している。そして、その差分信号（比
較出力信号）を乗算器４３に入力する。乗算器４３に於
いては重み付け係数Ｗ１を乗算し、後段に於ける飽和が
生じないようにして加算器４４に入力する。

【００２４】この加算器４４と遅延回路４５とにより積
分器を構成して、乗算器４３の出力信号の遅延回路４５
の遅延時間に相当する時間平均をとり、その出力信号ｘ
をＤＡ変換器４６によりアナログ信号に変換して利得制
御信号Ｃ１とする。この場合、信号レベルが高いと、そ
れに対応したレベルのアナログの利得制御信号Ｃ１とな
り、後段の利得制御部４（図１参照）又は可変利得増幅
器２５の利得を小さくする方向に制御することになる。
又反対に、信号レベルが低いと、後段の利得制御部４又
は可変利得増幅器２５の利得を大きくする方向に制御す
ることになる。この後段の利得制御部４又は可変利得増
幅器２５の利得を、例えば、０〜５０ｄＢの範囲で制御
することができる。

【００２５】又パワー算出部４１が例えばＣＤＭＡ方式
に於けるシンボル速度で動作し、遅延回路４５は１シン
ボルの遅延時間とすることにより、後段の利得制御部３
Ａ又は可変利得増幅器２５を、信号レベルの瞬時変動に
追従して制御することができる。

【００２６】又積分器の出力信号ｘを比較制御部４７に
於いて設定値α，βと比較する。この設定値α，βは、
例えば、出力信号ｘが所望の受信出力信号レベルを示す
時に、β＞ｘ＞αの関係となるように選定する。又アッ
プダウンカウンタ４９のカウント値ｙの０〜１５に対応
して、前段の利得制御部３Ａ（図１参照）又は可変減衰
器２３（図２参照）を２ｄＢ間隔で１６段階の利得（減
衰量）制御を行うことができる。その場合に、α＞ｘで
且つｙ≠１５の時、即ち、出力信号ｘが設定値αより小
さく、且つアップダウンカウンタ４９が最大のカウント
値でない時に１を出力する。又β＜ｘで且つｙ≠０の
時、即ち、出力信号ｘが設定値βより大きく、且つアッ
プダウンカウンタ４９が最小のカウント値でない時に−
１を出力し、それ以外はリセット信号を出力する。

【００２７】補助カウンタ４８は、例えば、１５を初期
値としたアップダウンカウンタで、比較判定部４７の出
力信号の１又は−１に従ったカウントを行い、例えば、
α＞ｘの状態が継続し、アップカウントによりカウント
値が３１を超えるとオーバーフローとなり、その時は１
を出力して、初期値（１５）にリセットする。又反対に
β＜ｘの状態が継続し、ダウンカウントによりカウント
値が０以下となるとアンダーフローとなり、その時は−
１を出力して、初期値（１５）にリセットする。即ち、
補助カウンタ４８は、アップダウンカウンタ４９に加え
る信号ｕｄを、オーバーフロー時に＋１、アンダーフロ
ー時に−１として、カウント値を中心の１５の初期値と
する。

【００２８】アップダウンカウンタ４９は、補助カウン
タ４８からの信号ｕｄのオーバーフローによる１によっ
てアップカウントし、アンダーフローによる−１によっ
てダウンカウントし、そのカウント値ｙを比較判定部４
７に加えると共に、前段の利得制御部３Ａ（図１参照）
又は可変減衰器２３（図２参照）の利得制御信号Ｃ２と
して出力する。

【００２９】従って、出力信号ｘ（入力信号レベルに対
応）が大きい時、即ち、β＜ｘの時に、補助カウンタ４
８のダウンカウントが行われ、これが継続した時に、補
助カウンタ４８の出力信号ｕｄによりアップダウンカウ
ンタ４９のダウンカウントが行われ、カウント値が減少
するから、可変減衰器２３の減衰量を大きくするような
利得制御信号Ｃ２が出力される。反対に、出力信号ｘが
小さい時、即ち、α＞ｘの時に、補助カウンタ４８のア
ップカウントが行われ、これが継続した時に、補助カウ
ンタ４８の出力信号ｕｄによりアップダウンカウンタ４
９のアップカウントが行われ、カウント値が増加するか
ら、可変減衰器２３の減衰量を小さくするな利得制御信
号Ｃ２が出力される。この場合、２ｄＢ間隔で、０〜３
２ｄＢの範囲で段階的に利得（減衰量）の制御が行われ
る。又カウント値が０の場合は補助カウンタ４８からの
信号ｕｄが−１であっても、カウント値０を維持し、同
様に、カウント値が最大値の例えば１５の場合に、補助
カウンタ４８からの信号ｕｄが１であっても、最大値の
カウント値１５を維持する。

【００３０】従って、後段の利得制御部４（図１参照）
又は可変利得増幅器２５（図２参照）は、例えば、ＣＤ
ＭＡ方式に於けるシンボル速度程度で利得制御信号Ｃ１
によって利得が制御され、前段の利得制御部３Ａ（図１
参照）又は可変減衰器２３（図２参照）は、補助カウン
タ４８により長区間の変動分に追従した特性の利得制御
信号Ｃ２によって利得が制御される。又積分器の出力信
号ｘとアップダウンカウンタ４９のカウント値ｙとがブ
ランチ間の利得補正部に加える利得制御信号Ｃ３とな
る。又各部はディジタル信号を処理する構成とし、又プ
ロセッサの演算処理機能によって各部を構成することも
可能である。

【００３１】図４は本発明の第３の実施の形態の要部説
明図であり、図３と同一符号は同一部分を示し、５７は
比較判定部、５８は補助カウンタ、５９はアップダウン
カウンタである。ＤＡ変換器４６は、図３に示す場合と
同様に、後段の利得制御部４（図１参照）又は可変利得
増幅器２５（図２参照）に加える利得制御信号Ｃ１を出
力する。

【００３２】又比較判定部５７は、加算器４２からの差
分信号ｚを入力し、この差分信号ｚと０とを比較する。
そして、０＞ｚの時は１を出力し、０＜ｚの時は−１を
出力して補助カウンタ５８に入力する。補助カウンタ５
８は、比較判定部５７からの信号に対応してアップカウ
ント又はダウンカウントし、オーバーフローの時に１を
出力し、アンダーフローの時に−１を出力してアップダ
ウンカウンタ５９に入力すると共に、初期値（中心値）
にリセットする。

【００３３】アップダウンカウンタ５９は、図３に於け
るアップダウンカウンタ４９と同様に動作し、利得制御
信号Ｃ２を前段の利得制御部３Ａ（図１参照）又は可変
減衰器２３（図２参照）に加えて、カウント値が大きい
時は利得を大きく（減衰量を小さく）し、反対にカウン
ト値が小さい時は利得を小さく（減衰量を大きく）する
ように、段階的な利得制御を行うことになる。

【００３４】従って、入力信号レベルが高い場合は、差
分信号ｚが０より大きくなり、積分器の出力信号も大き
くなるから、後段の利得制御部４（図１参照）又は可変
利得増幅器２５（図２参照）の利得を小さくする方向の
利得制御信号Ｃ１が出力され、信号レベルの瞬時変動を
抑圧するように利得制御が行われる。

【００３５】そして、差分信号ｚが０より大きい状態が
継続すると、補助カウンタ５８はダウンカウントを継続
するからアンダーフローの状態となり、それによって、
アップダウンカウンタ５９はダウンカウントし、カウン
ト値が小さくなるから、前段の利得制御部３Ａ（図１参
照）又は可変減衰器２３（図２参照）の利得を小さくす
る（減衰量を大きくする）方向の利得制御信号Ｃ２が出
力され、長区間変動を抑圧するように利得制御が行われ
る。この場合、長区間変動に追従して利得制御を行うも
のであるから、例えば、時定数の長いランダムウォーク
フィルタを用いて、前段の利得制御部３Ａ又は可変減衰
器２３を制御する構成とすることも可能である。

【００３６】図５は本発明の第４の実施の形態の要部説
明図であり、図３と同一符号は同一部分を示し、６１は
加算器、６２は乗算器、Ｗ２は重み付け係数である。こ
の重み付け係数Ｗ２を乗算する乗算器６６と、加算器６
５とにより変動量補正部を構成しており、この変動量補
正部を図３の構成に付加した場合に相当する。

【００３７】前述のように、後段の利得制御部４（図１
参照）又は可変利得増幅器２５（図２参照）は、瞬時変
動に追従して利得が制御され、前段の利得制御部３Ａ
（図１参照）又は可変減衰器２３（図２参照）は、長区
間変動に追従して利得が制御されるものであるから、前
段の利得制御部３Ａ又は可変減衰器２３の利得制御を行
った時に、後段の利得制御部４又は可変利得増幅器２５
の利得を瞬時変動に対応して制御することになり、この
場合は、前段の利得制御部３Ａ又は可変減衰器２３の利
得制御を打ち消す方向に追従動作することになる。

【００３８】そこで、加算器６１と乗算器６２とを含む
変動量補正部により、前段の利得制御部３Ａ又は可変減
衰器２３の利得変動を、後段の利得制御部４又は可変利
得増幅器２５に対する利得制御信号Ｃ１に反映させて、
全体の自動利得制御特性を改善するものである。即ち、
補助カウンタ４８の出力信号ｕｄが１又は−１となるこ
とにより、利得制御信号Ｃ２が変化するから、その出力
信号ｕｄを乗算器６２に加えて、重み付け係数Ｗ２を乗
算し、その乗算出力信号を加算器６１に加えて、出力信
号ｘから減算する。

【００３９】例えば、出力信号ｘ（入力信号レベルに対
応）が大きく、β＜ｘとなると、補助カウンタ４８がダ
ウンカウントし、それが継続してアンダーフローする
と、補助カウンタ４８の出力信号ｕｄは−１となり、ア
ップダウンカウンタ４９がダウンカウントして、利得制
御信号Ｃ２が変化し、前段の利得制御部３Ａ又は可変減
衰器２３の利得が小さく（減衰量が大きく）なるように
利得制御信号Ｃ２によって制御される。それにより、信
号レベルが低くなるから、出力信号ｘも小さくなる。

【００４０】しかし、その時の補助カウンタ４８の出力
信号ｕｄに、重み付け係数Ｗ２を乗算し、その乗算出力
信号（この場合、出力信号ｕｄ＝−１であるから、乗算
出力信号も負の符号となる）を出力信号ｘから減算する
ことにより、利得制御信号Ｃ１の値の変化を補正し、ほ
ぼ前の状態の利得制御信号Ｃ１を出力することができ
る。反対に、出力信号ｘが小さく、α＞ｘとなると、補
助カウンタ４８はアップカウントし、それが継続してオ
ーバーフローすると、補助カウンタ４８の出力信号ｕｄ
は１となり、アップダウンカウンタ４９はアップカウン
タとし、利得制御信号Ｃ２は、可変減衰器２３の減衰量
を小さくするように変化する。それにより、出力信号ｘ
は大きくなる方向に変化するが、補助カウンタ４８の１
の出力信号に重み付け係数Ｗ２を乗算し、出力信号ｘか
ら減算することにより、利得制御信号Ｃ１の値の変化を
補正し、ほぼ前の状態の利得制御信号Ｃ１を出力するこ
とができる。

【００４１】図６は本発明の第５の実施の形態の要部説
明図であり、スペースダイバーシティ方式に適用した場
合を示し、４１ａ，４１ｂはパワー算出部、４２ａ，４
２ｂは基準値と比較する加算器、４３ａ，４３ｂは重み
付け係数Ｗ１を乗算する乗算器、４４ａ，４４ｂは加算
器、４５ａ，４５ｂは遅延回路（Ｄ）、４６ａ，４６ｂ
はＤＡ変換器（Ｄ／Ａ）、４７Ａは比較判定部、４８Ａ
は補助カウンタ、４９Ａはアップダウンカウンタ、６１
ａ，６１ｂは加算器、６２は重み付け係数Ｗ２と乗算す
る乗算器、Ｃ１ａ，Ｃ１ｂは後段の利得制御部４（図１
参照）又は可変利得増幅器２５（図２参照）に加える利
得制御信号、Ｃ２は前段の利得制御部３Ａ（図１参照）
又は可変減衰器２３（図２参照）に加える利得制御信
号、Ｃ３はブランチ間の利得補正部３３（図２参照）に
加える制御信号である。

【００４２】この実施の形態は、前述の実施の形態と同
様に、パワー算出部４１ａ，４１ｂにより算出したパワ
ーと基準値とを比較し、差分信号に重み付け係数Ｗ１を
乗算し、１シンボルの遅延時間の遅延回路４５ａ，４５
ｂと加算器４４ａ，４４ｂとによる積分器の出力信号ｘ
１，ｘ２を加算器６１ａ，６１ｂを介してＤＡ変換器４
６ａ，４６ｂに入力し、ブランチ対応の後段の利得制御
部又は可変利得増幅器に対してそれぞれアナログの利得
制御信号Ｃ１ａ，Ｃ１ｂを出力する。この場合に、加算
器６１ａ，６１ｂと乗算器６２とを含む変動量補正部に
より補正された利得制御信号Ｃ１ａ，Ｃ１ｂとなる。

【００４３】又比較判定部４７Ａは、各ブランチの積分
器に於ける出力信号ｘ１，ｘ２を入力し、アップダウン
カウンタ４９Ａのカウント値が１５でなく、α＞ｘ１又
はα＞ｘ２の時に１を出力し、アップダウンカウンタ４
９Ａのカウント値が０でなく、β＜ｘ１又はβ＜ｘ２の
時に−１を出力し、それ以外の条件の時はリセット信号
を出力する。

【００４４】補助カウンタ４８Ａ及びアップダウンカウ
ンタ４９Ａは、図５に於ける補助カウンタ４８及びアッ
プダウンカウンタ４９と同様に動作し、アップダウンカ
ウンタ４９Ａのカウント値を、両方のブランチの前段の
利得制御部３Ａ又は可変減衰器２３の利得制御信号Ｃ２
とする。又ブランチ対応の利得制御信号Ｃ１ａ，Ｃ１ｂ
をブランチ間の利得補正部の制御信号Ｃ３とする。

【００４５】補助カウンタ４８Ａは、比較判定部４７Ａ
から１が出力された時にアップカウントし、−１が出力
された時にダウンカウントし、リセット信号が出力され
た時は初期値にリセットする。例えば、０〜３１のカウ
ント値の場合、１５の初期値にリセットする。そして、
アップカウントを継続してオーバーフローする時は、１
を出力してリセットし、アンダカウントを継続してアン
ダーフローする時は、−１を出力してリセットする。

【００４６】アップダウンカウンタ４９Ａは、補助カウ
ンタ４８Ａの出力信号の１によりアップカウントし、−
１によりダウンカウントし、カウント値を前段の利得制
御部３Ａ又は可変減衰器２３の利得制御信号Ｃ２とす
る。この場合、補助カウンタ４８Ａの出力信号と重み付
け係数Ｗ２とを乗算し、乗算出力信号を、加算器６１
ａ，６１ｂに於いて出力信号ｘ１，ｘ２から減算して、
前段の利得制御部３Ａ又は可変減衰器２３の利得（減衰
量）制御による変動量を補正する。

【００４７】従って、比較判定部４７Ａ，補助カウンタ
４８Ａ，アップダウンカウンタ４９Ａ等を含む第２の利
得制御信号出力部を、ブランチ間で共用化することがで
きるから、回路規模を縮小することができる。

【００４８】図７は本発明の第６の実施の形態の要部説
明図であり、図６と同一符号は同一部分を示し、７１は
利得補正制御部である。この実施の形態は、変動量補正
部を構成する加算器６１ａ，６１ｂの出力信号ｙ１，ｙ
２を利得補正制御部７１に入力し、信号ｚ１，ｚ２を後
段の利得制御部３Ａ又は可変利得増幅器２５の利得制御
信号Ｃ１ａ，Ｃ１ｂとして出力し、又ｘ０をブランチ間
の利得補正の制御信号Ｃ３として出力する。

【００４９】この利得補正制御部７１は、ｙ１＞ｙ２の
時に、ｚ１＝（ｉｎｔ）〔（ｙ１−ｙ２）／Ｙ＋０．５〕＊Ｙ
＋ｙ２ｚ２＝ｙ２ｘ０＝（ｉｎｔ）〔（ｙ１−ｙ２）／Ｙ＋０．５〕を出力し、又ｙ１＜ｙ２の時に、ｚ１＝ｙ１ｚ２＝（ｉｎｔ）〔（ｙ２−ｙ１）／Ｙ＋０．５〕＊Ｙ
＋ｙ１ｘ０＝（ｉｎｔ）〔（ｙ２−ｙ１）／Ｙ＋０．５〕を出力する。即ち、出力信号ｙ１，ｙ２のレベルの小さ
い方を基準として他方を演算出力することになる。な
お、（ｉｎｔ）は整数（ｉｎｔｅｇｅｒ）演算を示し、
演算結果の切捨てを行うことを示す。従って、０．５は
四捨五入する為の数値である。又Ｙ＝２０ log₁₀（２）
／（５０／２⁸）である。

【００５０】この場合、ブランチ間の利得差が２の冪乗
であると、ブランチ間の利得補正は冪乗数に従ったビッ
トシフトによりブランチ間の利得を補正することができ
る。例えば、図２の乗算器２９を利得補正部３３からの
制御信号に従ってブランチの何れか一方をビットシフト
させる構成とすることになる。又前段の利得制御部３Ａ
又は可変減衰器２３を、ブランチ対応に別個の利得制御
信号によって制御する場合に、ブランチ間の利得差が２
の冪乗となるように制御することにより、前述のよう
に、ブランチ間の利得補正をビットシフトによって実現
することが可能となる。

【００５１】本発明は、前述の各実施の形態のみに限定
されるものではなく、種々組合せた構成とすることも可
能であり、例えば、前段の利得制御部３Ａとして段階的
に減衰量を制御する可変減衰器２３の代わりに連続的に
減衰量を制御する可変減衰器或いは可変利得増幅器を用
いることができる。又パワー算出部は、他の入力信号レ
ベルを識別できる構成であれば各種の構成を適用できる
ものである。又本発明は、前段と後段との２段階の利得
制御部を備えたＣＤＭＡ方式以外の各種の無線システム
にも適用することができる。

【００５２】

【発明の効果】以上説明したように、本発明は、前段の
利得制御部３Ａと後段の利得制御部４との利得制御を共
通化した構成の自動利得制御回路であり、個別に設ける
従来例に比較して回路規模の縮小を図ることができる利
点がある。又複数ブランチ構成の場合、各ブランチの後
段の利得制御に対する第１の利得制御信号出力部をブラ
ンチ対応に設けると共に、前段の利得制御部に対する第
２の利得制御信号出力部を共通化し、複数ブランチ構成
に於ける自動利得制御回路のブランチ対応の各部の共通
化を図ることも可能であり、又前段の利得制御部の利得
制御に従った後段の利得制御部の利得制御信号を補正す
ることにより、利得制御特性の安定化を図ることもでき
る利点がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施の形態の説明図である。

【図３】本発明の第２の実施の形態の要部説明図であ
る。

【図４】本発明の第３の実施の形態の要部説明図であ
る。

【図５】本発明の第４の実施の形態の要部説明図であ
る。

【図６】本発明の第５の実施の形態の要部説明図であ
る。

【図７】本発明の第６の実施の形態の要部説明図であ
る。

【図８】従来例の自動利得制御回路を備えた無線受信機
の説明図である。

【符号の説明】

１アンテナ３受信部３Ａ前段の利得制御部４後段の利得制御部５検波部６逆拡散復調部７利得補正部８送受信処理部９自動利得制御回路１０比較部１１第１の利得制御信号出力部１２第２の利得制御信号出力部１３送信部１４送信データ処理部

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤知紀神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者松山幸二神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (72)発明者藤井正明神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】前段の利得制御部と後段の利得制御部と
の利得を制御する自動利得制御回路に於いて、前記後段の利得制御部を介した信号レベルと基準値とを
比較する比較部と、該比較部の比較出力信号に応じて前記後段の利得制御部
の利得制御信号を出力する第１の利得制御信号出力部
と、前記比較部の比較出力信号を基に前記第１の利得制御信
号出力部より時定数が長く、前記前段の利得制御部の利
得制御信号を出力する第２の利得制御信号出力部とを備
えたことを特徴とする自動利得制御回路。
【請求項２】前記後段の利得制御部を介した信号レベ
ルと基準値とを比較する比較部と、該比較部の比較出力
信号を基に前記後段の利得制御部の利得制御信号を出力
する第１の利得制御信号出力部と、前記比較部の比較出
力信号と設定値との比較に基づいてアップカウントとダ
ウンカウントとを制御するアップダウンカウンタを含
み、該アップダウンカウンタのカウント値に応じた前記
前段の利得制御部の制御信号を出力する第２の利得制御
信号出力部とを備えたこと特徴とする請求項１記載の自
動利得制御回路。
【請求項３】前記第２の利得制御信号出力部は、前記
アップダウンカウンタと、該アップダウンカウンタのア
ップカウント信号をオーバーフロー時に出力し、ダウン
カウント信号をアンダーフロー時に出力する補助カウン
タと、前記比較部の比較出力信号と設定値と前記アップ
ダウンカウンタのカウント値とを基に前記補助カウンタ
のアップカウント又はダウンカウント信号を出力する比
較判定部とを備えたことを特徴とする請求項１又は２記
載の自動利得制御回路。
【請求項４】前記第２の利得制御信号出力部の前記ア
ップダウンカウンタのカウント値の変化時に、該アップ
ダウンカウンタのカウント値に基づく前記前段の利得制
御部の利得制御結果による前記第１の利得制御信号出力
部からの利得制御信号の変化を抑圧するように補正する
変動量補正部を設けたことを特徴とする請求項１乃至３
の何れか１項記載の自動利得制御回路。
【請求項５】複数のブランチ対応の後段の利得制御部
を、ブランチ対応の第１の利得制御信号出力部からの利
得制御信号により制御し、ブランチ対応の前段の利得制
御部を、複数のブランチで共用化した第２の利得制御信
号出力部からの利得制御信号により制御する構成を備え
たことを特徴とする請求項１乃至４の何れか１項記載の
自動利得制御回路。
【請求項６】複数のブランチ間の利得差を２の冪乗と
なるように、前記前段の利得制御部と前記後段の利得制
御部との何れか一方又は両方を制御する第１の利得制御
信号出力部又は第２の利得制御信号出力部を備えたこと
を特徴とする請求項１乃至５の何れか１項記載の自動利
得制御回路。