KR100930156B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100930156B1
KR100930156B1 KR1020070121487A KR20070121487A KR100930156B1 KR 100930156 B1 KR100930156 B1 KR 100930156B1 KR 1020070121487 A KR1020070121487 A KR 1020070121487A KR 20070121487 A KR20070121487 A KR 20070121487A KR 100930156 B1 KR100930156 B1 KR 100930156B1
Authority
KR
South Korea
Prior art keywords
wiring
sealing material
semiconductor structure
forming
semiconductor substrate
Prior art date
Application number
KR1020070121487A
Other languages
English (en)
Other versions
KR20080048411A (ko
Inventor
히로야스 죠벳토
Original Assignee
가시오게산키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가시오게산키 가부시키가이샤 filed Critical 가시오게산키 가부시키가이샤
Publication of KR20080048411A publication Critical patent/KR20080048411A/ko
Application granted granted Critical
Publication of KR100930156B1 publication Critical patent/KR100930156B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/85411—Tin (Sn) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 반도체장치의 제조방법에서는 배선형성용 금속박의 하면에 박리층 및 베이스판이 설치된 배선형성용 부재를 준비한다.
상기 배선형성용 금속박을 패터닝하여 배선을 형성하고, 반도체기판 및 해당 반도체기판 아래에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체를 상기 배선에 본딩한다.
상기 반도체구성체 및 상기 배선의 적어도 일부를 밀봉재로 덮고, 그 후, 상기 베이스판을 제거하는 것을 특징으로 한다.
금속박, 본딩, 페이스다운 방식, 돌기전극, 언더필재

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 베이스부재를 갖고 있지 않은 반도체장치 및 그 제조방법에 관한 것이다.
반도체칩을 회로기판에 본딩할 때, 반도체칩의 외부접속단자의 피치가 작으면 직접 플립칩 실장하는 것은 곤란하다. 이러한 경우, 반도체칩을 통상, 인터포저(interposer)라 불리우는 적층회로기판에 탑재한 반도체장치를 구성하고, 이 반도체장치를 회로기판에 본딩하는 실장 방식이 채용된다. 일본특허공개공보 평9-36172호는 이러한 반도체칩이 인터포저에 탑재된 반도체장치의 대표적인 일예를 나타낸다. 이 선행문헌에 개시된 반도체장치에서는 양면배선 구조의 배선기판이 적층되고, 상면에 설치된 상층배선과 하면에 설치된 하층배선을 상하 도통부에 의해 접속된 인터포저가 이용되고 있다. 인터포저의 상층배선 상에 반도체칩이 페이스다운 방식에 의해 탑재되고, 인터포저의 하층배선 아래에 복수의 땜납볼이 설치되어 있다. 그리고, 이 땜납볼을 회로기판에 리플로 등, 적절한 방법에 의해 본딩하는 것이다.
그러나, 상기한 선행문헌에 기재된 바와 같은 반도체장치에서는 양면배선 구조이고 상하 도통부를 갖는 비교적 고가의 인터포저를 이용하고 있기 때문에, 고비용으로 되고 또 장치 전체가 두껍게 되어 버린다고 하는 문제가 있었다.
그래서, 본 발명은 코스트를 저감할 수 있고, 또 박형화할 수 있는 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치는, 한 면에 집적회로를 갖는 반도체기판 및 해당 반도체기판 아래에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체와, 상기 반도체기판의 상기 외부접속용 전극에 접속된 일단, 및 상기 반도체기판의 외측으로 연장돌출된 타단을 갖는 배선과, 적어도 상기 반도체구성체의 상기 한 면 및 적어도 상기 외부접속용 전극의 상기 반도체기판에 접속되고, 상기 반도체 기판의 상기 외부접속용 전극에 접속된 상기 배선의 일단을 덮는 언더필재와, 상기 반도체구성체의 다른 면 및 상기 언더필재를 덮는 밀봉재를 구비하고, 상기 배선 및 상기 언더필재의 하면에 상기 배선의 타단부의 접속 패드부에 대응하는 부분에 개구부를 가지는 하층 절연막을 구비하며, 상기 언더필재의 하면 및 상기 배선의 하면이 면일치하도록 형성되며, 상기 언더필재의 하면과 상기 하층 절연막은 밀착하고 있는 것을 특징으로 한다.
삭제
본 발명에 관한 반도체장치의 제조방법은, 배선형성용 금속박의 하면에 박리층 및 베이스판이 설치된 배선형성용 부재를 준비하는 공정과, 상기 배선형성용 금속박을 패터닝하여 배선을 형성하는 공정과, 반도체기판 및 해당 반도체기판 아래에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체를 상기 배선에 본딩하는 공정과, 상기 반도체구성체 및 상기 배선의 적어도 일부를 밀봉재로 덮는 공정과, 상기 베이스판을 제거하는 공정과, 상기 반도체구성체 및 상기 배선의 적어도 일부를 밀봉재로 덮기 전에 상기 반도체구성체와 상기 배선 및 상기 박리층 사이에 언더필재를 형성하는 공정과, 상기 베이스판 및 상기 박리층의 제거에 의하여 노출된 상기 배선, 상기 언더필재 및 상기 밀봉재의 하면에 상기 배선의 접속 패드부에 대응하는 부분에 개구부를 가지는 땜납 레지스트층을 형성하는 공정을 구비하며, 상기 언더필재의 하면과 상기 땜납 레지스트층은 밀착하고 있는 것을 특징으로 한다.
본 발명에 따르면, 반도체구성체를, 그 외부접속용 전극을 배선에 본딩하여, 배선 상에 페이스다운 방식에 의해 탑재하며, 반도체구성체 및 배선의 적어도 일부를 밀봉재로 덮고, 밀봉재의 하면이 배선의 하면과 면일치로 되도록 마련하는 것에 의해, 양면배선 구조이고 상하 도통부를 갖는 비교적 고가의 인터포저를 이용하고 있지 않기 때문에, 코스트를 저감할 수 있고 또 박형화할 수 있다.
<제 1 실시형태>
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치는 땜납 레지스트 등으로 이루어지는 평면 방형상의 하층 절연막(1)을 구비하고 있다. 하층 절연막(1)의 상면에는 동박으로 이루어지는 복수의 배선(2)이 설치되어 있다. 배선(2)의 일단부의 접속패드부 상면에는 주석도금으로 이루어지는 표면처리층(3)이 설치되어 있다. 배선(2)의 타단부의 접속패드부에 대응하는 부분에 있어서의 하층 절연막(1)에는 개구부(4)가 설치되어 있다. 하층 절연막(1)의 개구부(4) 내 및 그 아래쪽에는 땜납볼(5)이 배선(2)의 타단부의 접속패드부에 접속되어 설치되어 있다.
하층 절연막(1)의 중앙부 위쪽에 있어서 복수의 배선(2)의 일단부의 접속패드부 상에는 평면 방형상의 반도체구성체(6)가 페이스다운 방식에 의해 탑재되어 있다. 반도체구성체(6)는 평면 방형상의 실리콘기판(반도체기판)(7)을 구비하고 있다. 실리콘기판(7)의 하면에는 소정 기능의 집적회로(도시하지 않음)가 설치되고, 하면 주변부에는 알루미늄계 금속 등으로 이루어지는 복수의 접속패드(8)가 집적회로에 접속되어 설치되어 있다.
접속패드(8)의 중앙부를 제외한 실리콘기판(7)의 하면에는 산화실리콘 등의 무기재료 혹은 무기재료와 폴리이미드 등의 유기재료의 적층 구조로 이루어지는 절연막(9)이 설치되고, 접속패드(8)의 중앙부는 절연막(9)에 설치된 개구부(10)를 통해 노출되어 있다. 절연막(9)의 개구부(10)를 통해 노출된 접속패드(8)의 하면 및 그 주위의 절연막(9)의 하면에는 크롬, 동 등으로 이루어지는 하지금속층(11)이 설치되어 있다. 하지금속층(11)의 하면 전체에는 금으로 이루어지는 돌기전극(외부접속용 전극)(12)이 설치되어 있다.
그리고, 반도체구성체(6)는 그 돌기전극(12)이 배선(2)의 일단부의 접속패드부 상에 표면처리층(3)을 통해서 금-주석 공정(共晶) 접합되어 있는 것에 의해, 하층 절연막(1)의 중앙부 위쪽에 있어서 복수의 배선(2)의 일단부의 접속패드부 상에 페이스다운 방식에 의해 탑재되어 있다.
반도체구성체(6)와 배선(2)을 포함한 하층 절연막(1)의 사이 및 그 주위에는 에폭시계수지 등의 열경화성수지로 이루어지는 언더필재(13)가 설치되어 있다. 반도체구성체(6), 언더필재(13), 배선(2) 및 하층 절연막(1)의 상면에는 에폭시계수 지 등의 열경화성수지로 이루어지는 밀봉재(14)가 설치되어 있다. 이 상태에서는 밀봉재(14)는 배선(2)의 배치영역보다 큰 영역으로 설치되어 있다. 또, 배선(2), 언더필재(13) 및 밀봉재(14)의 하면은 면일치로 되어 있다.
<제조방법의 일예>
다음에, 이 반도체장치의 제조방법의 일예에 대해 설명한다. 우선, 도 2에 나타내는 바와 같이, 도 1에 나타내는 배선(2)을 형성하기 위한 동 등으로 이루어지는 배선형성용 금속박(21)의 하면에 폴리이미드필름 등으로 이루어지는 박리층(22)이 설치되고, 박리층(22)의 하면에 동박으로 이루어지는 베이스판(23)이 설치된 것을 준비한다. 이 경우, 이 준비한 것의 사이즈는 도 1에 나타내는 완성된 반도체장치를 복수개 형성할 수 있는 사이즈로 되어 있다. 그리고, 도 2에 있어서, 부호 24로 나타내는 영역은 개개의 부재로 하기 위한 절단라인에 대응하는 영역이다.
다음에, 배선형성용 금속박(21)을 포토리소그래피법에 의해 패터닝하는 것에 의해, 도 3에 나타내는 바와 같이, 박리층(22)의 상면에 배선(2)을 형성한다. 다음에, 도 4에 나타내는 바와 같이, 배선(2)의 일단부의 접속패드부 상면에 주석의 무전해도금을 실행하는 것에 의해, 표면처리층(3)을 형성한다.
다음에, 도 5에 나타내는 바와 같이, 반도체구성체(6)를 준비한다. 이 반도체구성체(6)는 웨이퍼상태의 실리콘기판(7) 아래에 집적회로(도시하지 않음), 알루미늄계 금속 등으로 이루어지는 접속패드(8), 무기재료 혹은 무기재료와 유기재료의 적층 구조로 이루어지는 절연막(9), 크롬, 동 등으로 이루어지는 하지금속 층(11) 및, 금 또는 동으로 이루어지는 기둥형상의 돌기전극(12)을 형성한 후, 다이싱에 의해 개개의 부재로 함으로써 얻어진다.
다음에, 반도체구성체(6)의 금 또는 동으로 이루어지는 돌기전극(12)을 동으로 이루어지는 배선(2)의 일단부의 접속패드부 상에 표면처리층(3)을 통해 접합(본딩)하고, 반도체구성체(6)를 하층 절연막(1)의 중앙부 위쪽에 있어서 복수의 배선(2)의 일단부의 접속패드부 상에 페이스다운 방식에 의해 탑재한다.
본 발명의 경우, 도 1에 나타나는 바와 같이, 반도체구성체(6)를 지지하는 회로기판을 갖고 있지 않기 때문에, 반도체구성체(6)와 배선(2)을 접합한 후, 반도체구성체(6)와 배선(2)의 접합 개소에 양자의 열팽창계수차에 기인하는 응력집중이 거의 생기지 않는다. 이 때문에, 집중응력을 완화하기 위한 땜납범프 등은 필요하게 되지 않고, 표면처리층(3)에 가압 가열(본딩)하는 것에 의해, 돌기전극(12)이 금인 경우에는 금-주석 공정 접합, 돌기전극(12)이 동인 경우에는 동-주석 확산 금속 접합되어, 접합 신뢰성을 충분히 확보할 수 있다.
이 경우, 가압 가열(본딩)할 때, 실리콘기판(7)과 배선(2)의 열팽창계수차에 기인하는 응력은 배선(2)이 베이스판(23)에 대해 박리층(22)을 계면으로 하여 수평방향으로 어긋나는(벗겨지는) 것에 의해, 흡수된다.
다음에, 도 6에 나타내는 바와 같이, 반도체구성체(6)와 배선(2)을 포함하는 하층 절연막(1)의 사이 및 그 주위에 에폭시계수지 등의 열경화성수지로 이루어지는 언더필재(13)를 충전하여 형성한다. 다음에, 도 7에 나타내는 바와 같이, 스크린인쇄법, 스핀코트법, 트랜스퍼몰드법 등에 의해, 반도체구성체(6), 언더필 재(13), 배선(2) 및 하층 절연막(1)의 상면에 에폭시계수지 등의 열경화성수지로 이루어지는 밀봉재(14)를 형성한다.
다음에, 베이스판(23)을 에칭 혹은 박리층(22)으로부터의 기계적 박리에 의해 제거한다. 에칭에 의한 경우는 한정하는 의미는 아니지만, 특히 웨트(습식)에칭이 추장된다. 다음에, 박리층(22)을 에칭에 의해 제거하면, 도 8에 나타내는 바와 같이, 배선(2), 언더필재(13) 및 밀봉재(14)의 하면이 노출된다. 이 상태에서는 배선(2), 언더필재(13) 및 밀봉재(14)의 하면은 면일치로 되어 있다. 또, 이 상태에서는 베이스판(23)을 제거해도, 밀봉재(14) 및 언더필재(13)의 존재에 의해, 강도를 충분히 확보할 수 있다.
여기서, 베이스판(23)으로서는 동박 이외에, 알루미늄 등의 그 밖의 금속판, 유리판, 세라믹판, 수지판 등을 이용할 수도 있다. 단, 베이스판(23)으로서 동박을 이용하는 경우에는 박리층(22)으로서의 폴리이미드필름의 양면에 동박이 적층된 것이 시판되고 있으므로, 이 시판되어 있는 것을 그대로 이용할 수 있다.
다음에, 도 9에 나타내는 바와 같이, 스크린인쇄법, 스핀코트법 등에 의해, 배선(2), 언더필재(13) 및 밀봉재(14)의 하면 전체에 땜납 레지스트 등으로 이루어지는 하층 절연막(1)을 형성한다. 다음에, 포토리소그래피법에 의해, 배선(2)의 타단부의 접속패드부에 대응하는 부분에 있어서의 하층 절연막(1)에 개구부(4)를 형성한다.
다음에, 하층 절연막(1)의 개구부(4) 내 및 그 아래쪽에 땜납볼(5)을 배선(2)의 타단부의 접속패드부에 접속시켜 형성한다. 다음에, 도 10에 나타내는 바 와 같이, 서로 인접하는 반도체구성체(6)간에 있어서, 밀봉재(14) 및 하층 절연막(1)을 절단라인(24)을 따라 절단하면, 도 1에 나타내는 반도체장치가 복수개 얻어진다.
이와 같이 해서 얻어진 반도체장치에서는 강도를 충분히 확보할 수 있는 밀봉재(14) 및 언더필재(13)의 하면측에 배선(2)이 매립된 구조이며, 이 매립된 배선(2)의 일단부의 접속패드부 상에 반도체장치(6)를 페이스다운 방식에 의해 본딩하여 탑재하고, 배선(2)의 타단부의 접속패드부 아래에 땜납볼(5)을 설치하는 것에 의해, 양면배선 구조이고 상하 도통부를 갖는 비교적 고가의 인터포저를 이용하지 않기 때문에, 코스트를 저감 할 수 있고 또 박형화할 수 있다.
<제조방법의 다른 예>
다음에, 도 1에 나타내는 반도체장치의 제조방법의 다른 예에 대해 설명한다. 이 경우, 도 6에 나타내는 공정 후에, 도 11에 나타내는 바와 같이 반도체구성체(6)의 주위에 있어서의 배선(2)을 포함하는 박리층(22)의 상면에, 격자형상의 제 1 밀봉재 형성용 시트(25)를 핀 등으로 위치결정하면서 배치한다.
격자형상의 제 1 밀봉재 형성용 시트(25)는 유리천 등으로 이루어지는 기재에 에폭시계수지 등으로 이루어지는 열경화성수지를 함침시키고, 열경화성수지를 반경화 상태로 하여 시트형상으로 이루고, 펀칭 등에 의해 복수의 방형상의 개구부(25a)를 형성한 것이다. 이 경우, 제 1 밀봉재 형성용 시트(25)의 두께는 반도체구성체(6)의 높이보다 어느 정도 두껍게 되어 있다.
다음에, 제 1 밀봉재 형성용 시트(25)의 상면에 제 2 밀봉재 형성용 시트 (26)를 배치한다. 제 2 밀봉재 형성용 시트(26)는 제 1 밀봉재 형성용 시트(25)와 동일한 재료로 이루어지고, 즉 유리천 등으로 이루어지는 기재에 에폭시계수지 등으로 이루어지는 열경화성수지를 함침시키고, 열경화성수지를 반경화 상태로 하여 시트형상으로 이룬 것이다. 다음에, 제 2 밀봉재 형성용 시트(26)의 상면에 보호용 동박(27)을 배치한다.
다음에, 도 12에 나타내는 바와 같이, 한쌍의 가열 가압판(28, 29)을 이용하여 상하로부터 제 1, 제 2 밀봉재 형성용 시트(25, 26)를 가열 가압한다. 그리고, 그 후의 냉각에 의해, 반도체구성체(6), 언더필재(13), 배선(2) 및 하층 절연막(1)의 상면에 밀봉재(14)가 형성되고, 또한 밀봉재(14)의 상면에 보호용 동박(27)이 고착된다.
이 경우, 보호용 동박(27)은 상측의 가열 가압판(28)의 하면에 에폭시계 수지 등으로 이루어지는 열경화성 수지가 불필요하게 부착되는 것을 방지하고, 상측의 가열 가압판(28)을 그대로 재사용할 수 있도록 하기 위한 것이다. 그래서, 다음에, 보호용 동박(27)을 에칭에 의해 제거한다. 또, 베이스판(23) 및 박리층(22)을 에칭 등에 의해 제거하면, 도 8에 나타내는 것이 얻어진다. 보호용 동박(27) 및 베이스판(23)의 에칭은 한정하는 의미는 아니지만, 특히 웨트에칭에 의한 방법이 추장된다.
이하, 상기 제조방법의 일예와 마찬가지의 공정을 거치면, 도 1에 나타내는 반도체장치가 복수개 얻어진다. 이와 같이 하여 얻어진 반도체장치에서는 밀봉재(14)를 유리천 등으로 이루어지는 기재에 에폭시계수지 등으로 이루어지는 열경 화성수지를 함침시킨 것에 의해서 형성하고 있으므로, 에폭시계수지 등의 열경화성수지에만 의해서 형성하는 경우에 비해, 강도를 강하게 할 수 있다.
<제 2 실시형태>
도 13은 본 발명의 제 2 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 1에 나타내는 반도체장치와 다른 점은 반도체구성체(6) 상에 있어서의 밀봉재(14)의 상면에 동박으로 이루어지는 방열층(15)을 설치하고, 방열층(15)에 의해, 반도체기판(7)으로부터 발생하는 열의 방열성을 좋게 한 점이다. 이 경우, 방열층(15)은 예를 들면, 도 12에 나타내는 보호용 동박(27)을 포토리소그래피법에 의해 패터닝하면 형성할 수 있으므로, 상측의 가열 가압판(28)의 하면에 에폭시계수지 등으로 이루어지는 열경화성수지가 불필요하게 부착되는 것을 방지하기 위한 보호용 동박(27)을 유효하게 이용할 수 있다.
<제 3 실시형태>
도 14는 본 발명의 제 3 실시형태로서의 반도체장치의 단면도를 나타낸다. 이 반도체장치에 있어서, 도 1에 나타내는 반도체장치와 크게 다른 점은 밀봉재(14)의 상면에 상층배선(31)을 설치하고, 상층배선(31)의 일단부를 반도체구성체(6)의 주위에 있어서의 밀봉재(14) 내에 설치된 상하 도통부(32)를 통해 배선(2)의 타단부 상면에 접속시킨 점이다.
즉, 상층배선(31)의 일단부는 반도체구성체(6)의 주위에 있어서의 밀봉재(14) 내에 설치된 절두(머리를 자름) 뿔체형상의 하부 돌기전극(33), 하부 접속배선(34), 상하접속부(35), 상부 접속배선(36) 및 절두 뿔체형상의 상부 돌기전 극(37)으로 이루어지는 상하도통부(32)를 통해 배선(2)의 타단부 상면에 접속되어 있다. 상층배선(31)을 포함한 밀봉재(14)의 상면에는 땜납 레지스트 등으로 이루어지는 오버코트막(38)이 설치되어 있다. 상층배선(31)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(38)에는 개구부(39)가 설치되어 있다.
다음에, 본 반도체장치의 제조방법의 일예에 대해 설명한다. 이 경우, 도 6에 나타내는 공정 후에, 도 15에 나타내는 바와 같이, 반도체구성체(6)의 주위에 있어서의 배선(2)을 포함한 박리층(22)의 상면에, 격자형상의 제 1, 제 2 밀봉재 형성용 시트(41, 42)를 핀 등으로 위치결정하면서 배치하고, 그 위에 제 3 밀봉재 형성용 시트(43) 및 상층배선 형성용 금속박(44)을 배치한다. 상층배선 형성용 금속박(44)은 동 등으로 이루어진다.
이 경우에도, 격자형상의 제 1, 제 2 밀봉재 형성용 시트(41, 42)는 유리천 등으로 이루어지는 기재에 에폭시계수지 등의 열경화성수지를 함침시키고, 열경화성수지를 반경화 상태로 하여 시트형상으로 이루고, 펀칭 등에 의해 복수의 방형상의 개구부(41a, 42a)를 형성한 것이다. 제 3 밀봉재 형성용 시트(43)는 제 1, 제 2 밀봉재 형성용 시트(41, 42)와 동일한 재료로 이루어지고, 즉 유리천 등으로 이루어지는 기재에 에폭시계수지 등으로 이루어지는 열경화성수지를 함침시키고, 열경화성수지를 반경화 상태로 하여 시트형상으로 이룬 것이다.
그리고, 제 2 밀봉재 형성용 시트(42)의 복수의 개소에는 포토리소그래피법 또는 레이저조사에 의한 레이저 가공에 의해, 개구부(42b)가 형성되어 있다. 개구부(42b) 내에는 금속 페이스트, 도전 핀 등으로 이루어지는 상하 접속부(35)가 설 치되어 있다. 제 2 밀봉재 형성용 시트(42)의 상하면에는 각각 적층된 동박을 패터닝하는 것에 의해, 상부 접속배선(36) 및 하부 접속배선(34)이 상하 접속부(35)를 통해 서로 접속되어 형성되어 있다.
하부 접속배선(34)의 하면에는 스크린인쇄 등에 의해 금속 페이스트를 도포하는 것에 의해, 뿔꼴형상의 하부 돌기전극(33)이 형성되어 있다. 그리고, 제 1 밀봉재 형성용 시트(41)를 약간 가열한 상태에 있어서, 뿔꼴형상의 하부 돌기전극(33)을 제 1 밀봉재 형성용 시트(41)에 찔러 관통시키는 것에 의해, 제 2 밀봉재 형성용 시트(42)의 하면측에 제 1 밀봉재 형성용 시트(41)가 임시 고착되어 있다.
또, 상층배선 형성용 금속박(44)의 하면에는 스크린인쇄 등에 의해 금속 페이스트를 도포하는 것에 의해, 뿔꼴형상의 상부 돌기전극(37)이 형성되어 있다. 그리고, 제 3 밀봉재 형성용 시트(43)를 약간 가열한 상태에 있어서, 뿔꼴형상의 상부 돌기전극(37)을 제 3 밀봉재 형성용 시트(43)에 찔러 관통시키는 것에 의해, 상층배선 형성용 금속박(44)의 하면에 제 3 밀봉재 형성용 시트(43)가 임시 고착되어 있다.
다음에, 도 16에 나타내는 바와 같이, 한쌍의 가열 가압판(28, 29)을 이용하여 상하로부터 제 1, 제 2, 제 3 밀봉재 형성용 시트(41, 42, 43)를 가열 가압한다. 그리고, 그 후의 냉각에 의해, 반도체구성체(6), 언더필재(13), 배선(2) 및 하층 절연막(1)의 상면에 밀봉재(14)가 형성되고, 또한 밀봉재(14)의 상면에 상층배선 형성용 금속박(44)이 고착된다.
또, 하부 돌기전극(33)의 하부가 배선(2)의 타단부 상면에 눌려져 적절히 짓 눌러지고, 또한 상부 돌기전극(37)의 하부가 상부 접속배선(36)의 상면에 눌려져 적절히 짓눌러진다. 이것에 의해, 상층배선 형성용 금속박(44)은 반도체구성체(6)의 주위에 있어서의 밀봉재(14) 내에 설치된 절두 뿔체형상의 하부 돌기전극(33), 하부 접속배선(34), 상하 접속부(35), 상부 접속배선(36) 및 대략 절두 뿔체형상의 상부 돌기전극(37)으로 이루어지는 상하 도통부(32)를 통해 배선(2)의 타단부 상면에 접속된다. 이 경우, 상층배선 형성용 금속박(44)은 상측의 가열 가압판(28)의 하면에 에폭시계수지 등으로 이루어지는 열경화성수지가 불필요하게 부착되는 것을 방지하는 기능을 갖는다.
다음에, 베이스판(23) 및 박리층(22)을 에칭 등에 의해 제거하고, 또한 상층배선 형성용 금속박(44)을 포토리소그래피법에 의해 패터닝하면, 도 17에 나타내는 바와 같이, 배선(2), 언더필재(13) 및 밀봉재(14)의 하면이 노출되고 또한 밀봉재(14)의 상면에 상층배선(31)이 형성된다. 이 상태에서는 배선(2), 언더필재(13) 및 밀봉재(14)의 하면은 면일치로 되어 있다.
다음에, 도 18에 나타내는 바와 같이, 스크린인쇄법, 스핀코트법 등에 의해, 배선(2), 언더필재(13) 및 밀봉재(14)의 하면 전체에 땜납 레지스트 등으로 이루어지는 하층 절연막(1)을 형성하고, 또한 상층배선(31)을 포함한 밀봉재(14)의 상면 전체에 땜납 레지스트 등으로 이루어지는 오버코트막(38)을 형성한다. 다음에, 포토리소그래피법에 의해, 배선(2)의 타단부의 접속패드부에 대응하는 부분에 있어서의 하층 절연막(1)에 개구부(4)를 형성하고, 또한 상층배선(31)의 접속패드부에 대응하는 부분에 있어서의 오버코트막(38)에 개구부(39)를 형성한다.
다음에, 하층 절연막(1)의 개구부(4) 내 및 그 아래쪽에 땜납볼(5)을 배선(2)의 타단부의 접속패드부에 접속시켜 형성한다. 다음에, 도 19에 나타내는 바와 같이, 서로 인접하는 반도체구성체(6)간에 있어서, 오버코트막(38), 밀봉재(14) 및 하층 절연막(1)을 절단라인(24)을 따라 절단하면, 도 14에 나타내는 반도체장치가 복수개 얻어진다.
이와 같이 하여 얻어진 반도체장치에서는 밀봉재(14)의 상면에 상층배선(31)을 상하 도통부(32)를 통해 배선(2)에 접속시켜 설치하고, 상층배선(31)의 접속패드부 이외를 오버코트막(38)으로 덮고, 상층배선(31)의 접속패드부를 오버코트막(38)의 개구부(39)를 통해 노출시키고 있으므로, 이 노출된 상층배선(31)의 접속패드부 상에 저항이나 콘덴서 등의 칩부품 혹은 다른 반도체구성체를 탑재할 수 있다.
또한, 상기 실시형태에 있어서, 복수의 배선(2)의 일부는 밀봉재(14)에 의해 피복되지 않도록 연장돌출하고, 해당 연장돌출부의 상면에 회로기판이나 접속부재의 접속단자를 접합하도록 해도 좋다. 또, 언더필재(13)를 밀봉재(14)와 동일 재료로 해도 좋고, 그 경우, 밀봉재(14)를 형성하는 공정에서 동시에 형성하도록 해도 좋다.
도 1은 본 발명의 제 1 실시형태로서의 반도체장치의 단면도.
도 2는 도 1에 나타내는 반도체장치의 제조방법의 일예에 있어서, 당초 준비한 것의 단면도.
도 3은 도 2에 계속되는 공정의 단면도.
도 4는 도 3에 계속되는 공정의 단면도.
도 5는 도 4에 계속되는 공정의 단면도.
도 6은 도 5에 계속되는 공정의 단면도.
도 7은 도 6에 계속되는 공정의 단면도.
도 8은 도 7에 계속되는 공정의 단면도.
도 9는 도 8에 계속되는 공정의 단면도.
도 10은 도 9에 계속되는 공정의 단면도.
도 11은 도 1에 나타내는 반도체장치의 제조방법의 다른 예에 있어서, 소정의 공정의 단면도.
도 12는 도 11에 계속되는 공정의 단면도.
도 13은 본 발명의 제 2 실시형태로서의 반도체장치의 단면도.
도 14는 본 발명의 제 3 실시형태로서의 반도체장치의 단면도.
도 15는 도 14에 나타내는 반도체장치의 제조방법의 일예에 있어서, 소정의 공정의 단면도.
도 16은 도 15에 계속되는 공정의 단면도.
도 17은 도 16에 계속되는 공정의 단면도.
도 18은 도 17에 계속되는 공정의 단면도.
도 19는 도 18에 계속되는 공정의 단면도.
[부호의 설명]
1; 하층 절연막 2; 배선
3; 표면처리층 4; 개구부
5; 땜납볼 6; 반도체구성체
7; 실리콘기판 8; 접속패드
9; 절연막 10; 개구부
11; 하지 금속층 12; 돌기전극
13; 언더필재 14; 밀봉재
15; 방열층 21; 배선 형성용 금속박
22; 박리층 23; 베이스판
24; 절단라인 25 제 1 밀봉재 형성용 시트
26; 제 2 밀봉재 형성용 시트 27; 보호용 동박
31; 상층배선 32; 상하 도통부
38; 오버코트막 41; 제 1 밀봉재 형성용 시트
42; 제 2 밀봉재 형성용 시트 43; 제 3 밀봉재 형성용 시트
44; 상층배선 형성용 금속박

Claims (25)

  1. 한 면에 집적회로를 갖는 반도체기판 및 해당 반도체기판 아래에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체와,
    상기 반도체기판의 상기 외부접속용 전극에 접속된 일단, 및 상기 반도체기판의 외측으로 연장돌출된 타단을 갖는 배선과,
    적어도 상기 반도체구성체의 상기 한 면 및 적어도 상기 외부접속용 전극의 상기 반도체기판에 접속되고, 상기 반도체 기판의 상기 외부접속용 전극에 접속된 상기 배선의 일단을 덮는 언더필재와,
    상기 반도체구성체의 다른 면 및 상기 언더필재를 덮는 밀봉재를 구비하고,
    상기 배선 및 상기 언더필재의 하면에 상기 배선의 타단부의 접속 패드부에 대응하는 부분에 개구부를 가지는 하층 절연막을 구비하며,
    상기 언더필재의 하면 및 상기 배선의 하면이 면일치하도록 형성되며,
    상기 언더필재의 하면과 상기 하층 절연막은 밀착하고 있는 것을 특징으로 하는 반도체장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 하층 절연막은 땜납 레지스트인 것을 특징으로 하는 반도체장치.
  4. 제 3 항에 있어서,
    상기 밀봉재는 상기 배선의 적어도 일부를 덮고, 상기 배선의 상기 타단의 바깥둘레로 연장돌출되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 3 항에 있어서,
    상기 하층 절연막의 개구부 내 및 그 아래쪽에 땜납볼이 상기 배선의 접속패드부에 접속되어 설치되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 1 항에 있어서,
    상기 하층 절연막은, 상기 배선, 상기 언더필재 및 상기 밀봉재의 하면에, 상기 배선의 접속패드부에 대응하는 부분에 개구부를 갖는 것을 특징으로 하는 반도체장치.
  7. 제 6 항에 있어서,
    상기 하층 절연막은 땜납 레지스트인 것을 특징으로 하는 반도체장치.
  8. 제 7 항에 있어서,
    상기 하층 절연막의 개구부 내 및 그 아래쪽에 땜납볼이 상기 배선의 접속 패드부에 접속되어 설치되어 있는 것을 특징으로 하는 반도체장치.
  9. 제 1 항에 있어서,
    상기 밀봉재의 상면에 방열층이 설치되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 밀봉재의 상면에 상층배선이 형성되고, 상기 반도체구성체의 주위에 있어서의 상기 밀봉재 내에 상기 상층배선과 상기 배선을 접속하는 상하 도통부가 설치되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 상층배선을 포함하는 상기 밀봉재의 상면에 오버코트막이 설치되어 있는 것을 특징으로 하는 반도체장치.
  12. 반도체기판 및 해당 반도체기판 아래에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체와,
    상기 반도체기판의 상기 외부접속용 전극에 접속되고, 상기 반도체기판의 외측으로 연장돌출된 접속패드부를 갖는 배선과,
    적어도 상기 반도체구성체의 한 면 및 적어도 상기 외부접속용 전극의 상기 반도체기판에 접속되고, 상기 반도체기판의 상기 외부접속용 전극에 접속된 상기 배선의 일단을 덮는 언더필재와,
    상기 반도체구성체의 다른 면 및 상기 언더필재를 덮는 밀봉재와,
    상기 배선 및 상기 언더필재의 하면 상에 직접 형성되고, 상기 배선의 접속패드부에 대응하는 부분에 개구부를 갖는 땜납 레지스트와,
    상기 땜납 레지스트의 상기 개구부 내에 상기 배선의 상기 접속 패드부에 접속되어 설치된 땜납볼을 가지며,
    상기 언더필재의 하면과 상기 땜납 레지스트는 밀착하고 있는 것을 특징으로 하는 반도체장치.
  13. 반도체기판 및 해당 반도체기판 아래에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체와,
    상기 반도체기판의 상기 외부접속용 전극에 접속된 일단 및 상기 반도체기판의 외측으로 연장돌출된 접속패드부를 갖는 배선과,
    적어도 상기 반도체구성체의 한 면 및 적어도 상기 외부접속용 전극의 상기 반도체기판에 접속된 상기 일단을 덮는 언더필재와,
    상기 반도체구성체의 다른 면 및 상기 언더필재를 덮는 밀봉재와,
    상기 배선 및 상기 언더필재의 하면에 상기 배선의 타단부의 접속 패드부에 대응하는 부분에 개구부를 가지는 하층 절연막과,
    상기 배선의 상기 접속패드부 상에 직접 설치된 땜납볼을 구비하며,
    상기 언더필재의 하면 및 상기 배선의 하면은 면일치로 되도록 설치되어 있으며,
    상기 언더필재의 하면과 상기 하층 절연막은 밀착하고 있는 것을 특징으로 하는 반도체장치.
  14. 배선형성용 금속박의 하면에 박리층 및 베이스판이 설치된 배선형성용 부재를 준비하는 공정과,
    상기 배선형성용 금속박을 패터닝하여 배선을 형성하는 공정과,
    반도체기판 및 해당 반도체기판 아래에 설치된 복수의 외부접속용 전극을 갖는 반도체구성체를 상기 배선에 본딩하는 공정과,
    상기 반도체구성체 및 상기 배선의 적어도 일부를 밀봉재로 덮는 공정과,
    상기 베이스판을 제거하는 공정과,
    상기 반도체구성체 및 상기 배선의 적어도 일부를 밀봉재로 덮기 전에 상기 반도체구성체와 상기 배선 및 상기 박리층 사이에 언더필재를 형성하는 공정과,
    상기 베이스판 및 상기 박리층의 제거에 의하여 노출된 상기 배선, 상기 언더필재 및 상기 밀봉재의 하면에 상기 배선의 접속 패드부에 대응하는 부분에 개구부를 가지는 땜납 레지스트층을 형성하는 공정을 구비하며,
    상기 언더필재의 하면과 상기 땜납 레지스트층은 밀착하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 베이스판을 제거하는 공정은 상기 베이스판을 웨트 에칭에 의해 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 삭제
  17. 제 14 항에 있어서,
    상기 베이스판의 제거와 함께, 또는 상기 베이스판의 제거에 계속해서 상기 박리층을 제거하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 삭제
  19. 제 14항에 있어서,
    상기 땜납 레지스트층을 형성하는 공정 후에, 상기 땜납 레지스트층의 개구부 내에 땜납볼을 상기 배선의 상기 접속패드부에 접속시켜 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 14 항에 있어서,
    상기 밀봉재를 형성하는 공정은, 상기 반도체구성체의 주위에 있어서의 상기 배선 및 상기 박리층 상에 상기 반도체구성체에 대응하는 부분에 개구부를 갖는 제 1 밀봉재 형성용 시트를 배치하고, 상기 제 1 밀봉재 형성용 시트 상에 제 2 밀봉재 형성용 시트 및 금속박을 배치하며, 상하로부터 가열 가압하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 14항에 있어서,
    보호용 동박을 상기 밀봉재로부터 분리하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 14 항에 있어서,
    상기 밀봉재를 형성하는 공정은, 상기 반도체구성체의 주위에 있어서의 상기 배선 및 상기 박리층 상에 상기 반도체구성체에 대응하는 부분에 개구부를 갖는 제 1 밀봉재 형성용 시트, 상기 반도체구성체에 대응하는 부분에 개구부를 갖고 또한 상하 도통부를 갖는 제 2 밀봉재 형성용 시트, 제 3 밀봉재 형성용 시트 및, 하면에 상하 도통부를 갖는 상층배선 형성용 금속박을 배치하고, 상하로부터 가열 가압하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 밀봉재 상에 고착된 상기 상층배선 형성용 금속박을 패터닝하여 상층 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 22 항에 있어서,
    상기 상층배선 및 상기 밀봉재의 상면에 오버코트막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 배선형성용 금속박의 하면에 박리층 및 베이스판이 설치된 배선형성용 부재를 준비하는 공정과,
    상기 배선형성용 금속박을 패터닝하여 접속패드부를 갖는 배선을 형성하는 공정과,
    반도체기판 및 해당 반도체기판 아래에 설치된 복수의 돌기전극을 갖는 반도체구성체를, 그 돌기전극을 상기 배선 상에 탑재하여 전기적으로 접속하는 공정과,
    상기 반도체구성체와 상기 박리층 및 상기 배선의 적어도 일부의 사이에 언더필재를 형성하는 공정과,
    상기 반도체구성체, 상기 언더필재의 상기 반도체구성체로부터 노출된 부분 및, 상기 배선의 상기 언더필재로부터 노출된 부분을 밀봉재로 덮는 공정과,
    상기 베이스판을 제거하는 공정과,
    상기 언더필재 및 상기 밀봉재의 하면에 상기 배선의 상기 접속패드부에 대응하는 부분에 개구부를 갖는 땜납 레지스트층을 형성하는 공정을 구비하며,
    상기 언더필재의 하면과 상기 땜납 레지스트층은 밀착하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
KR1020070121487A 2006-11-28 2007-11-27 반도체장치 및 그 제조방법 KR100930156B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006319910A JP4305502B2 (ja) 2006-11-28 2006-11-28 半導体装置の製造方法
JPJP-P-2006-00319910 2006-11-28

Publications (2)

Publication Number Publication Date
KR20080048411A KR20080048411A (ko) 2008-06-02
KR100930156B1 true KR100930156B1 (ko) 2009-12-07

Family

ID=39462820

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070121487A KR100930156B1 (ko) 2006-11-28 2007-11-27 반도체장치 및 그 제조방법

Country Status (5)

Country Link
US (1) US7790515B2 (ko)
JP (1) JP4305502B2 (ko)
KR (1) KR100930156B1 (ko)
CN (1) CN101192587B (ko)
TW (1) TWI371095B (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4596053B2 (ja) * 2008-07-22 2010-12-08 カシオ計算機株式会社 半導体装置の製造方法および半導体構成体組立体
TWI420622B (zh) * 2008-11-07 2013-12-21 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
US8474824B2 (en) * 2008-11-10 2013-07-02 Eaton Corporation Pressure sensing module having an integrated seal plate and method of assembling pressure sensing module
JP4972633B2 (ja) 2008-12-11 2012-07-11 日東電工株式会社 半導体装置の製造方法
US8895359B2 (en) 2008-12-16 2014-11-25 Panasonic Corporation Semiconductor device, flip-chip mounting method and flip-chip mounting apparatus
US9355962B2 (en) * 2009-06-12 2016-05-31 Stats Chippac Ltd. Integrated circuit package stacking system with redistribution and method of manufacture thereof
JP5563814B2 (ja) * 2009-12-18 2014-07-30 新光電気工業株式会社 半導体装置及びその製造方法
CN103378044A (zh) * 2012-04-25 2013-10-30 鸿富锦精密工业（深圳）有限公司 芯片组装结构及芯片组装方法
CN105474538B (zh) * 2013-08-13 2018-03-16 株式会社村田制作所 复合电子部件
JP6524526B2 (ja) * 2015-09-11 2019-06-05 大口マテリアル株式会社 半導体素子実装用基板及び半導体装置、並びにそれらの製造方法
US9896330B2 (en) 2016-01-13 2018-02-20 Texas Instruments Incorporated Structure and method for packaging stress-sensitive micro-electro-mechanical system stacked onto electronic circuit chip
CN109075088B (zh) * 2016-05-09 2022-01-07 昭和电工材料株式会社 半导体装置的制造方法
KR102039710B1 (ko) * 2017-10-19 2019-11-01 삼성전자주식회사 유기 인터포저를 포함하는 반도체 패키지
US10861741B2 (en) 2017-11-27 2020-12-08 Texas Instruments Incorporated Electronic package for integrated circuits and related methods
US11538767B2 (en) 2017-12-29 2022-12-27 Texas Instruments Incorporated Integrated circuit package with partitioning based on environmental sensitivity
CN116525555A (zh) * 2022-01-20 2023-08-01 长鑫存储技术有限公司 一种半导体封装结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003174141A (ja) * 2001-09-27 2003-06-20 Dt Circuit Technology Co Ltd 半導体装置及びその製造方法
JP2003204167A (ja) * 2001-10-26 2003-07-18 Matsushita Electric Works Ltd 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP2003332494A (ja) * 2002-05-14 2003-11-21 New Japan Radio Co Ltd 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2781019B2 (ja) 1989-09-06 1998-07-30 新光電気工業株式会社 半導体装置およびその製造方法
JP3316532B2 (ja) 1995-07-19 2002-08-19 カシオ計算機株式会社 半導体装置及びその製造方法
KR20090068389A (ko) * 1999-09-02 2009-06-26 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
JP4480108B2 (ja) 2000-06-02 2010-06-16 大日本印刷株式会社 半導体装置の作製方法
EP1207555A1 (en) 2000-11-16 2002-05-22 Texas Instruments Incorporated Flip-chip on film assembly for ball grid array packages
TW511405B (en) * 2000-12-27 2002-11-21 Matsushita Electric Ind Co Ltd Device built-in module and manufacturing method thereof
JP3632960B2 (ja) 2001-11-27 2005-03-30 京セラ株式会社 半導体装置
JP3666591B2 (ja) 2002-02-01 2005-06-29 株式会社トッパンＮｅｃサーキットソリューションズ 半導体チップ搭載用基板の製造方法
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP3925809B2 (ja) * 2004-03-31 2007-06-06 カシオ計算機株式会社 半導体装置およびその製造方法
JP2006059992A (ja) * 2004-08-19 2006-03-02 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
US7456493B2 (en) 2005-04-15 2008-11-25 Alps Electric Co., Ltd. Structure for mounting semiconductor part in which bump and land portion are hardly detached from each other and method of manufacturing mounting substrate used therein

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003174141A (ja) * 2001-09-27 2003-06-20 Dt Circuit Technology Co Ltd 半導体装置及びその製造方法
JP2003204167A (ja) * 2001-10-26 2003-07-18 Matsushita Electric Works Ltd 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP2003332494A (ja) * 2002-05-14 2003-11-21 New Japan Radio Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
TWI371095B (en) 2012-08-21
TW200832649A (en) 2008-08-01
KR20080048411A (ko) 2008-06-02
JP2008135521A (ja) 2008-06-12
US20080122087A1 (en) 2008-05-29
US7790515B2 (en) 2010-09-07
CN101192587B (zh) 2011-01-19
CN101192587A (zh) 2008-06-04
JP4305502B2 (ja) 2009-07-29

Similar Documents

Publication Publication Date Title
KR100930156B1 (ko) 반도체장치 및 그 제조방법
US8063490B2 (en) Semiconductor device including semiconductor constituent
KR101053226B1 (ko) 그의 상하면에 반도체 구성체를 갖는 반도체장치 및 그 제조방법
JP4093186B2 (ja) 半導体装置の製造方法
JP4012496B2 (ja) 半導体装置
JP3945483B2 (ja) 半導体装置の製造方法
JP4055717B2 (ja) 半導体装置およびその製造方法
KR20070045929A (ko) 전자 부품 내장 기판 및 그 제조 방법
JP2006173232A (ja) 半導体装置およびその製造方法
KR101161061B1 (ko) 반도체 장치 제조방법
KR101009123B1 (ko) 반도체 장치의 제조방법
JP2008210912A (ja) 半導体装置及びその製造方法
JP5064158B2 (ja) 半導体装置とその製造方法
KR100990396B1 (ko) 적층 웨이퍼 레벨 패키지 및 이의 제조 방법
US8232639B2 (en) Semiconductor-device mounted board and method of manufacturing the same
JP4062305B2 (ja) 半導体装置の製造方法
JP4770195B2 (ja) 半導体装置の製造方法
KR20030085449A (ko) 개량된 플립 칩 패키지
JP4913372B2 (ja) 半導体装置
JP2001345132A (ja) 異方導電シート体およびそれを用いたパッケージ構造ならびに半導体装置
JP4209341B2 (ja) 半導体装置およびその製造方法
JP3979404B2 (ja) 半導体装置
JP4561079B2 (ja) 半導体装置の製造方法
JP2008218941A (ja) 電子回路装置とこれを用いた電子機器、およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121114

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20141103

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20161028

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171027

Year of fee payment: 9