TWI420622B - 嵌埋半導體元件之封裝結構及其製法 - Google Patents

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Description

嵌埋半導體元件之封裝結構及其製法
本發明係有關於一種嵌埋半導體晶片之封裝結構及其製法，尤指一種盲孔能精確對位之嵌埋半導體晶片之封裝結構及其製法。
隨著半導體封裝技術的演進，除了傳統打線式(Wire bonding)半導體封裝技術以外，目前半導體裝置(Semiconductor device)已開發出不同的封裝型態，例如直接在一封裝基板(package substrate)中嵌埋並電性整合一例如具有積體電路之半導體晶片，此種封裝件可縮減整體半導體裝置之體積並提昇電性功能，遂成為一種新的封裝趨勢。
請參閱第1A至1G圖，係為習知之嵌埋半導體元件之封裝結構之製法示意圖。
如第1A圖所示，首先，提供一基板本體10，該基板本體10具有第一表面10a及第二表面10b，並具有貫穿該第一表面10a及第二表面10b之開口100，且於該第一表面10a及第二表面10b分別具有第一核心線路層101及第二核心線路層102，並具有複數貫穿該第一表面10a及第二表面10b之導電通孔103，以電性連接該第一核心線路層101及第二核心線路層102；於該開口100中容置有一半導體晶片11，該半導體晶片11具有一作用面11a及相對之非作用面11b，且該作用面11a係具有複數電極 墊111。
如第1B圖所示，於該基板本體10之第一表面10a及半導體晶片11之作用面11a壓合第一介電層12a，又於該基板本體10之第二表面10b及半導體晶片11之非作用面11b壓合第二介電層12b，且使該第一介電層12a及第二介電層12b填入該開口100中，以將該半導體晶片11固定於該開口100中。
如第1C圖所示，於該第一介電層12a上以雷射鑽孔形成有對應該半導體晶片11之電極墊111的第一開孔120a，以露出該電極墊111之部份表面；於該第二介電層12b上以雷射鑽孔形成有對應部份之該第二核心線路層102之第二開孔120b，以露出部份之第二核心線路層102，而成為電性連接墊102a。
如第1D圖所示，於該第一介電層12a、第一開孔120a之孔壁、及部份之電極墊111上形成有第一導電層13a，且於該第二介電層12b、第二開孔120b之孔壁、及部份之電性連接墊102a上形成有第二導電層13b。
如第1E圖所示，於該第一導電層13a上形成有第一阻層14a，該第一阻層14a並形成有複數第一開口區140a，以露出部份之第一導電層13a；又於該第二導電層13b上形成有第二阻層14b，該第二阻層14b並形成有複數第二開口區140b，以露出部份之第二導電層13b。
如第1F圖所示，於該第一開口區140a及第二開口區140b中之第一導電層13a及第二導電層13b上分別形成 有第一線路層15a及第二線路層15b，且於該第一開孔120a中形成有第一導電盲孔151a，以電性連接該半導體晶片11之電極墊111，又於該第二開孔120b中形成有第二導電盲孔151b，以電性連接該電性連接墊102a。
如第1G圖所示，移除該第一阻層14a及其所覆蓋之第一導電層13a，以露出該第一線路層15a及第一介電層12a，並移除該第二阻層14b及其所覆蓋之第二導電層13b，以露出該第二線路層15b及第二介電層12b。
由上可知，雖該半導體晶片11嵌埋於該開口100中，而可解決習知技術之導線連接路徑過長所產生之種種缺失；惟，習知技術中雷射鑽孔不易精確對準半導體晶片之電極墊，通常是以一個接著一個針對每一元件逐一進行對位方能達到最佳的對位精度，因而影響製程的效率，且每一增層均須重複上述步驟，不僅成本高，更影響製程效率進；再者，雷射鑽孔易因對位偏移而損害到半導體晶片，而容易造成電性失效的問題。
因此，鑒於上述之問題，如何避免習知技術中雷射鑽孔不易精確對準半導體晶片之電極墊，進而影響製程效率，或損害半導體晶片並影響電性功效等問題，實已成為目前亟欲解決之課題。
鑒於上述習知技術之缺失，本發明之主要目的係提供一種嵌埋半導體元件之封裝結構及其製法，能提高雷射鑽孔對準半導體晶片之電極墊之精確度。
為達上述目的，本發明揭露一種嵌埋半導體元件之封裝結構，係包括：半導體晶片，具有相對應之作用面及非作用面，於該作用面上設有複數電極墊，並於該作用面上形成有鈍化層，且該鈍化層具有複數對應外露出各該電極墊之鈍化層開孔；第一介電層，係完整包覆該半導體晶片，且具有複數對應露出各該鈍化層開孔之第一開孔；以及電鍍金屬層，係由設於該第一介電層上的第一線路層及設於各該第一開孔中的第一導電盲孔所構成，且該第一線路層藉由該些第一導電盲孔以對應電性連接各該電極墊。
依上述之嵌埋半導體元件之封裝結構，該第一介電層係由具有第一開孔之第二介電層、與設於該第二介電層及半導體晶片的非作用面上的第三介電層所構成。
又依上述之嵌埋半導體元件之封裝結構，復包括金屬層，係設於各該電極墊、鈍化層開孔之孔壁及其周圍上，該金屬層係可為焊塊底部金屬化(Under bump metallurgy, UBM)結構層。
依上述之封裝結構，第一黏著層，係設於該第二、第三介電層之間、及第二介電層與半導體晶片之間，該第一黏著層上具有複數第一黏著層開孔，以對應容設各該第一導電盲孔。
或依上述之嵌埋半導體元件之封裝結構，復包括第二黏著層，係設於該第一介電層與各該金屬層之間，且該第二黏著層具有第二黏著層開孔，以容設該第一導電盲孔。
依上述之封裝結構，復包括第一增層結構，係設於該 第一介電層及第一線路層上，該第一增層結構係包括至少一第四介電層、設於該第四介電層上之第三線路層、以及複數設於該第四介電層中並電性連接該第一線路層及第三線路層之第二導電盲孔，該第一增層結構最外層之第三線路層復具有複數第一電性接觸墊，於該第一增層結構之最外層上設有第一防焊層，且該第一防焊層具有複數第一防焊層開孔，以對應外露出各該第一電性接觸墊。
又依上述之嵌埋半導體元件之封裝結構，復包括於該第一介電層未設有第一線路層之表面上設有第二線路層，並於該第一介電層中形成有複數導電通孔，以電性連接該第一線路層與第二線路層，且於該第一介電層未設有第一線路層之表面及第二線路層上形成有第二增層結構，該第二增層結構係包括至少一第五介電層、設於該第五介電層上之第四線路層、以及複數設於該第五介電層中並電性連接該第二線路層及第四線路層之第三導電盲孔，該第二增層結構最外層之第四線路層復具有複數第二電性接觸墊，於該第二增層結構之最外層上設有第二防焊層，且該第二防焊層具有複數第二防焊層開孔，以對應外露出各該第二電性接觸墊。
本發明復包括一種嵌埋半導體元件之封裝結構之製法，係包括：提供一承載板，於該承載板上形成有第二介電層，且該第二介電層中形成有複數第一開孔，該些第一開孔係分別對應各該電極墊，於各該第一開孔中形成有金屬柱；於該第二介電層上接置具有相對應之作用面及非 作用面之半導體晶片，於該作用面上形成有複數電極墊，且於該作用面上形成有鈍化層，該鈍化層中形成有複數對應外露出各該電極墊之鈍化層開孔，且令各該電極墊對應連接各該金屬柱；於該第二介電層與半導體晶片的非作用面上形成第三介電層，以將該半導體晶片包覆在第三介電層中；移除該承載板；移除該些金屬柱，以露出各該第一開孔及電極墊；以及形成電鍍金屬層，該電鍍金屬層係包括形成於該第二介電層上之第一線路層、與形成於該第一開孔中並電性連接各該電極墊之第一導電盲孔。
依上述之封裝結構之製法，其中，該第二介電層與第三介電層係相互結合而成為一第一介電層。
依上述之嵌埋半導體元件之封裝結構之製法，復包括於各該電極墊、鈍化層開孔之孔壁及其周圍上形成有金屬層，且令該金屬層對應各該金屬柱，該金屬層係為焊塊底部金屬化(Under bump metallurgy, UBM)結構層。
依上述之嵌埋半導體元件之封裝結構之製法，復包括於該第二介電層與金屬柱上形成第一黏著層；移除該些金屬柱復包括移除該第一開孔中之第一黏著層，以形成第一黏著層開孔，且該第一黏著層係以電漿(plasma)、雷射或反應式離子蝕刻(RIE)方式移除；。
或依上述之嵌埋半導體元件之封裝結構之製法，復包括於該金屬柱上形成第二黏著層；移除該些金屬柱復包括移除該第一開孔中之第二黏著層，以形成第二黏著層開孔，且該第二黏著層係以電漿(plasma)、雷射或反應式 離子蝕刻(RIE)方式移除，而該些金屬柱係以蝕刻方式移除。
依上述之封裝結構之製法，該第一線路層與第一導電盲孔之製法，係包括：於該第二介電層、第一開孔之孔壁與電極墊上形成導電層；於該導電層上形成阻層，該阻層形成有複數開口區，部分之開口區對應外露出各該第一開孔；於該些開口區中之第一開孔中的導電層上形成該第一導電盲孔，且於該些開口區中之第二介電層上的導電層上形成該第一線路層；以及移除該阻層及其所覆蓋之導電層。
依上述之嵌埋半導體元件之封裝結構之製法，復包括於該第二介電層及第一線路層上形成第一增層結構，該第一增層結構係包括至少一第四介電層、形成於該第四介電層上之第三線路層、以及複數形成於該第四介電層中並電性連接該第一線路層及第三線路層之第二導電盲孔，該第一增層結構最外層之第三線路層上復具有複數第一電性接觸墊，且於該第一增層結構之最外層上形成第一防焊層，該第一防焊層形成有複數第一防焊層開孔，以對應外露出各該第一電性接觸墊。
又依上述之嵌埋半導體元件之封裝結構之製法，復包括於該第三介電層之表面上形成有第二線路層，並於該第一介電層中形成複數導電通孔，以電性連接該第一線路層與第二線路層，且於該第三介電層之表面上形成有第二增層結構，該第二增層結構係包括至少一第五介電層、形成 於該第五介電層上之第四線路層、以及複數形成於該第五介電層中並電性連接該第二線路層及第四線路層之第三導電盲孔，該第二增層結構最外層之第四線路層上復具有複數第二電性接觸墊，且於該第二增層結構之最外層上形成第二防焊層，該第二防焊層形成有複數第二防焊層開孔，以對應外露出各該第二電性接觸墊。
本發明之嵌埋半導體元件之封裝結構及其製法，主要係利用該電極墊上之金屬層與金屬柱可精確地自我對準的結構特性以先行對準，接著以具有黏性之介電層或外加之黏著層予以固定，最後移除該金屬柱而形成精確對準半導體晶片之電極墊之盲孔，因此可避免習知技術中雷射鑽孔不易精確對準半導體晶片之電極墊，進而損害到半導體晶片，並影響電性功效等問題，且本發明之製法可大面積地進行對位，進而節省製造成本並改善量產性，又本發明之製法亦適用於狹窄之電極墊間距之結構。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
[第一實施例]
請參閱第2A圖至第2J圖，係提供本發明之嵌埋半導體元件之封裝結構之第一實施例之製法。
如第2A圖所示，提供一提供一承載板23，其上形成有第二介電層24，且該第二介電層24中形成有複數第一 開孔240，該些第一開孔240係分別對應各該電極墊201，於各該第一開孔240中形成有金屬柱25，該金屬柱25之材料係可為銅(Cu)、金(Au)、鎳(Ni)、鎳(Ni)/金(Au)、鎳(Ni)/鈀(Pd)/金(Au)及焊接材料所組成群組之其中一者，該焊接材料係可為錫(Sn)、銅(Cu)、鉛(Pb)、銀(Ag)、鋅(Zn)及鉍(Bi)所組成群組之其中一者；並於該第二介電層24上接置有半導體晶片20，該半導體晶片20，係具有相對應之作用面20a及非作用面20b，於該作用面20a上形成有複數電極墊201，於該作用面20a上形成有鈍化層21，該鈍化層21形成有複數對應外露出各該電極墊201之鈍化層開孔210，於各該電極墊201、鈍化層開孔210之孔壁及其周圍上形成有金屬層22；其中，該金屬層22之材料係可為銅(Cu)、鎳(Ni)、及焊接材料所組成群組之其中一者，該焊接材料係可為錫(Sn)、銅(Cu)、鉛(Pb)、銀(Ag)、鋅(Zn)及鉍(Bi)所組成群組之其中一者；且令各該電極墊201上之金屬層22對應連接各該金屬柱25。
如第2B、2C圖所示，於該第二介電層24與半導體晶片20的非作用面20b上形成第三介電層26，以將該半導體晶片20包覆在第三介電層26中，如第2B圖所示；且使該第二介電層24與第三介電層26係相互結合而成為一第一介電層2a，如第2C圖所示。
如第2D圖所示，移除該承載板23，以露出該第一介電層2a及金屬柱25之表面。
如第2E圖所示，以係如蝕刻方式移除該些金屬柱 25，以露出該第一開孔240及電極墊201上之金屬層22。
如第2F圖所示，以係如電漿(plasma)、雷射或反應式離子蝕刻(RIE)移除殘留於各該第一開孔240中之第一介電層2a。
如第2G圖所示，於該第一介電層2a、第一開孔240之孔壁與部份之金屬層22上形成導電層27。
如第2H圖所示，於該導電層27上形成阻層28，且該阻層28中形成有複數開口區280，其中部分之開口區280對應外露出各該第一開孔240。
如第2I圖所示，於該些開口區280中形成電鍍金屬層29，以於該些開口區280中之第一開孔240中的導電層27上形成第一導電盲孔291，並於該些開口區280中之第一介電層2a上的導電層27上形成第一線路層292。
如第2J圖所示，移除該阻層28及其所覆蓋之導電層27，以露出該第一介電層2a及第一線路層292。
如第2J'圖所示，可於前述步驟中於該第一介電層2a中先形成複數通孔310，並於形成該電鍍金屬層29的同時於該些通孔310中對應形成導電通孔31，且於相對該第一介電層2a未設有第一線路層292之表面上形成第二線路層30，藉由該些導電通孔31電性連接該第一線路層292與第二線路層30。
如第2J"圖所示，承接第2J'圖之結構，於該第一介電層2a及第一線路層292上形成第一增層結構32a，該第一增層結構32a係包括至少一具有複數第四開孔320a 之第四介電層321a、設於該第四介電層321a上之第三線路層322a、以及複數對應設於該第四介電層321a之各該第四開孔320a中並電性連接該第一線路層292及第三線路層322a之第二導電盲孔323a，該第一增層結構32a最外層之第三線路層322a上復具有複數第一電性接觸墊324a，於該第一增層結構32a之最外層上形成第一防焊層33a，且該第一防焊層33a形成有複數第一防焊層開孔330a，以對應外露出各該第一電性接觸墊324a；於相對該第一介電層2a之另一表面及第二線路層30上形成第二增層結構32b，該第二增層結構32b係包括至少一具有複數第五開孔320b之第五介電層321b、形成於該第五介電層321b上之第四線路層322b、以及複數對應形成於該第五介電層321b之各該第五開孔320b中並電性連接該第二線路層30及第四線路層322b之第三導電盲孔323b，該第二增層結構32b最外層之第四線路層322b上復具有複數第二電性接觸墊324b，於該第二增層結構32b之最外層上形成第二防焊層33b，且該第二防焊層33b形成有複數第二防焊層開孔330b，以對應外露出各該第二電性接觸墊324b。復可包括於該第一電性接觸墊324a或第二電性接觸墊324b上電性連接被動元件(圖未示)，該被動元件可為電阻器(Resistors)、電容器(Capacitors)或電感器(Inductors)。
[第二實施例]
請參閱第3A圖至第3F圖，係提供本發明之嵌埋半導 體元件之封裝結構之第二實施例之製法。
如第3A圖所示，在如同第2A圖的結構下，復包括於該第二介電層24與金屬柱25上形成第一黏著層34。
如第3B圖所示，於該第一黏著層34上與半導體晶片20的非作用面20b上形成第三介電層26，以將該半導體晶片20包覆在該第三介電層26中。
如第3C圖所示，移除該承載板23，以露出該第二介電層24及金屬柱25之表面。
如第3D圖所示，移除該些金屬柱25，以露出該第一開孔240及電極墊201上之第一黏著層34。
如第3E圖所示，移除各該第一開孔240中之第一黏著層34，使得該第一黏著層34上形成有複數第一黏著層開孔340，移除各該第一開孔240中之第一黏著層34之方法係可為電漿(plasma)、雷射或反應式離子蝕刻(RIE)。
如第3F圖所示，在如同前述之第2G至2J圖所示的製法形成導電層27與電鍍金屬層29。
如第3F'圖所示，在如同前述之第2J'與2J"圖的製法形成另一種嵌埋半導體元件之封裝結構。
[第三實施例]
請參閱第4A圖至第4G圖，係提供本發明之嵌埋半導體元件之封裝結構之第三實施例之製法。
如第4A圖所示，在如同第2A圖的結構下，復包括於該金屬柱25上形成第二黏著層35。
如第4B、4C圖所示，於該第二介電層24與半導體晶 片20的非作用面20b上形成第三介電層26，以將該半導體晶片20包覆在第三介電層26中，如第4B圖所示；且使該第二介電層24與第三介電層26係相互結合而成為一第一介電層2a，如第4C圖所示。
如第4D圖所示，移除該承載板23。
如第4E圖所示，移除該些金屬柱25，以露出各該第一開孔240及電極墊201上之第二黏著層35，移除該些金屬柱25之方法係可為蝕刻。
如第4F圖所示，移除各該第一開孔240中之第二黏著層35，令該第二黏著層35中形成有第二黏著層開孔350，移除各該第二開孔240中之第二黏著層35之方法係可為電漿(plasma)、雷射或反應式離子蝕刻(RIE)。
如第4G圖所示，在如前述之第2G至2J圖的製法形成導電層27與電鍍金屬層29。
如第4G'圖所示，在如前述之第2J'與2J"圖的製法形成又一種嵌埋半導體元件之封裝結構。
本發明復揭露一種嵌埋半導體元件之封裝結構，係包括：半導體晶片20，具有相對應之作用面20a及非作用面20b，於該作用面20a上設有複數電極墊201，並於該作用面20a上形成有鈍化層21，且該鈍化層21具有複數對應外露出各該電極墊201之鈍化層開孔210；第一介電層2a，係完整包覆該半導體晶片20，且具有複數對應露出各該鈍化層開孔210之第一開孔240；以及電鍍金屬層29，係由設於該第一介電層2a上的第一線路層292及設 於各該第一開孔240中的第一導電盲孔291所構成，該第一線路層292係藉由該第一導電盲孔291以電性連接各該電極墊201。
依上述之嵌埋半導體元件之封裝結構，該第一介電層2a係由具有第一開孔240之第二介電層24、與設於該第二介電層24及半導體晶片20的非作用面20b上的第三介電層26所構成。
又依上述之嵌埋半導體元件之封裝結構，復包括金屬層22，係設於各該電極墊201、鈍化層開孔210之孔壁及其周圍上，該金屬層22係為焊塊底部金屬化(Under bump metallurgy, UBM)結構層。
依上述之封裝結構，復包括第一黏著層34，係設於該第二與第三介電層24, 26之間、及第二介電層24與半導體晶片20之間，該第一黏著層34上具有複數第一黏著層開孔340，以對應容設各該第一導電盲孔291。
或依上述之嵌埋半導體元件之封裝結構，復包括第二黏著層35，係設於該第一介電層2a與金屬層22之間，該第二黏著層35上具有複數第二黏著層開孔350，以對應容設各該第一導電盲孔291。
依上述之封裝結構，復包括第一增層結構32a，係設於該第一介電層2a及第一線路層292上，該第一增層結構32a係包括至少一具有複數第四開孔320a之第四介電層321a、設於該第四介電層321a上之第三線路層322a、以及複數對應設於該第四介電層321a之各該第四開孔 320a中並電性連接該第一線路層292及第三線路層322a之第二導電盲孔323a，該第一增層結構32a最外層之第三線路層322a復具有複數第一電性接觸墊324a，復包括第一防焊層33a，係設於該第一增層結構32a之最外層上，且該第一防焊層33a具有複數第一防焊層開孔330a，以對應外露出各該第一電性接觸墊324a。
又依上述之嵌埋半導體元件之封裝結構，復包括第二增層結構32b，係該第一介電層2a未設有第一線路層292之表面上，該第二增層結構32b係包括第二線路層30、至少一具有複數第五開孔320b之第五介電層321b、設於該第五介電層321b上之第四線路層322b、以及複數對應設於該第五介電層321b之各該第五開孔320b中並電性連接該第二線路層30及第四線路層322b之第三導電盲孔323b，該第二增層結構32b最外層之第四線路層322b復具有複數第二電性接觸墊324b，復包括第二防焊層33b，係設於該第二增層結構32b之最外層上，且該第二防焊層33b具有複數第二防焊層開孔330b，以對應外露出各該第二電性接觸墊324b。
依上述之嵌埋半導體元件之封裝結構，復包括複數導電通孔31，以電性連接該第一增層結構32a與第二增層結構32b。
依上述之結構，復可包括電性連接於該第一電性接觸墊324a或第二電性接觸墊324b上之被動元件(圖未示)，該被動元件可為電阻器(Resistors)、電容器(Capacitors) 或電感器(Inductors)。
本發明之嵌埋半導體元件之封裝結構及其製法，主要係利用該電極墊上之金屬層與金屬柱以精確地先行自我對位，接著以具有黏性之介電層或外加之黏著層予以固定，最後移除該金屬柱而形成精確對準半導體晶片之電極墊之盲孔，因此可避免習知技術中雷射鑽孔不易精確對準半導體晶片之電極墊，進而損害到半導體晶片及影響電性功效等問題，且本發明之製法可大面積地進行對位，進而節省製造成本並改善量產性，又本發明之製法亦適用於狹窄之電極墊間距之結構。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
10‧‧‧基板本體
10a‧‧‧第一表面
10b‧‧‧第二表面
100‧‧‧開口
101‧‧‧第一核心線路層
102‧‧‧第二核心線路層
102a‧‧‧電性連接墊
103、31‧‧‧導電通孔
11、20‧‧‧半導體晶片
11a、20a‧‧‧作用面
11b、20b‧‧‧非作用面
111、201‧‧‧電極墊
12b、24‧‧‧第二介電層
12a、2a‧‧‧第一介電層
120a、240‧‧‧第一開孔
120b‧‧‧第二開孔
13a‧‧‧第一導電層
13b‧‧‧第二導電層
14a‧‧‧第一阻層
140a‧‧‧第一開口區
14b‧‧‧第二阻層
140b‧‧‧第二開口區
15a、292‧‧‧第一線路層
15b、30‧‧‧第二線路層
151a、291‧‧‧第一導電盲孔
151b、323a‧‧‧第二導電盲孔
21‧‧‧鈍化層
210‧‧‧鈍化層開孔
22‧‧‧金屬層
23‧‧‧承載板
25‧‧‧金屬柱
26‧‧‧第三介電層
27‧‧‧導電層
28‧‧‧阻層
280‧‧‧開口區
29‧‧‧電鍍金屬層
32a‧‧‧第一增層結構
32b‧‧‧第二增層結構
320a‧‧‧第四開孔
320b‧‧‧第五開孔
321a‧‧‧第四介電層
321b‧‧‧第五介電層
322a‧‧‧第三線路層
322b‧‧‧第四線路層
323b‧‧‧第三導電盲孔
324a‧‧‧第一電性接觸墊
324b‧‧‧第二電性接觸墊
33a‧‧‧第一防焊層
33b‧‧‧第二防焊層
330a‧‧‧第一防焊層開孔
330b‧‧‧第二防焊層開孔
34‧‧‧第一黏著層
340‧‧‧第一黏著層開孔
35‧‧‧第二黏著層
350‧‧‧第二黏著層開孔
第1A至1G圖係為習知之嵌埋半導體元件之封裝結構及其製法之剖視示意圖；第2A至2J圖係為本發明之嵌埋半導體元件之封裝結構及其製法之第一實施例之剖視示意圖；其中該第2J'及2J"圖分別為第2J圖的另一實施例；第3A至3F圖係為本發明之嵌埋半導體元件之封裝結構及其製法之第二實施例之剖視示意圖；其中該第3F'圖係為第3F圖的另一實施例；以及 第4A至4G圖係為本發明之嵌埋半導體元件之封裝結構及其製法之第三實施例之剖視示意圖；其中該第4G'圖係為第4G圖的另一實施例。
20‧‧‧半導體晶片
20a‧‧‧作用面
20b‧‧‧非作用面
201‧‧‧電極墊
21‧‧‧鈍化層
22‧‧‧金屬層
2a‧‧‧第一介電層
240‧‧‧第一開孔
27‧‧‧導電層
28‧‧‧阻層
280‧‧‧開口區
29‧‧‧電鍍金屬層
291‧‧‧第一導電盲孔
292‧‧‧第一線路層

Claims (26)

  1. 一種嵌埋半導體元件之封裝結構，係包括：半導體晶片，具有相對應之作用面及非作用面，於該作用面上設有複數電極墊，並於該作用面上形成有鈍化層，且該鈍化層具有複數對應外露出各該電極墊之鈍化層開孔；第一介電層，係完整包覆該半導體晶片，且具有複數對應露出各該鈍化層開孔之第一開孔；電鍍金屬層，係由設於該第一介電層上的第一線路層及設於各該第一開孔中的第一導電盲孔所構成，且該第一線路層藉由該些第一導電盲孔以對應電性連接各該電極墊；以及第一黏著層，係設於該第一介電層與該半導體晶片之作用面之間。
  2. 如申請專利範圍第1項之嵌埋半導體元件之封裝結構，其中，該第一介電層係由具有複數第一開孔之第二介電層、與設於該第二介電層及半導體晶片的非作用面上的第三介電層所構成。
  3. 如申請專利範圍第1項之嵌埋半導體元件之封裝結構，復包括金屬層，係設於各該電極墊、鈍化層開孔之孔壁及其周圍上。
  4. 如申請專利範圍第3項之嵌埋半導體元件之封裝結構，其中，該金屬層係為焊塊底部金屬化(Under bump metallurgy,UBM)結構層。
  5. 如申請專利範圍第2項之嵌埋半導體元件之封裝結構，其中，該第一黏著層係設於該第二、第三介電層之間、及第二介電層與半導體晶片之作用面之間，該第一黏著層上具有複數第一黏著層開孔，以對應容設各該第一導電盲孔。
  6. 如申請專利範圍第3項之嵌埋半導體元件之封裝結構，復包括第二黏著層，係設於該第一介電層與各該金屬層之間，且該第二黏著層具有第二黏著層開孔，以容設該第一導電盲孔。
  7. 如申請專利範圍第1項之嵌埋半導體元件之封裝結構，復包括第一增層結構，係設於該第一介電層及第一線路層上，該第一增層結構係包括至少一第四介電層、設於該第四介電層上之第三線路層、以及複數設於該第四介電層中並電性連接該第一線路層及第三線路層之第二導電盲孔，該第一增層結構最外層之第三線路層復具有複數第一電性接觸墊，於該第一增層結構之最外層上設有第一防焊層，且該第一防焊層具有複數第一防焊層開孔，以對應外露出各該第一電性接觸墊。
  8. 如申請專利範圍第1項之嵌埋半導體元件之封裝結構，復包括第二線路層，係形成於該第一介電層未設有第一線路層之表面上。
  9. 如申請專利範圍第8項之嵌埋半導體元件之封裝結構，復包括複數導電通孔，係設於該第一介電層中， 以電性連接該第一線路層與第二線路層。
  10. 如申請專利範圍第8項之嵌埋半導體元件之封裝結構，復包括第二增層結構，係設於該第一介電層未設有第一線路層之表面及第二線路層上，該第二增層結構係包括至少一第五介電層、設於該第五介電層上之第四線路層、以及複數設於該第五介電層中並電性連接該第二線路層及第四線路層之第三導電盲孔，該第二增層結構最外層之第四線路層復具有複數第二電性接觸墊，於該第二增層結構之最外層上設有第二防焊層，且該第二防焊層具有複數第二防焊層開孔，以對應外露出各該第二電性接觸墊。
  11. 一種嵌埋半導體元件之封裝結構之製法，係包括：提供一承載板，於該承載板上形成有第二介電層，且該第二介電層中形成有複數第一開孔，該些第一開孔係分別對應各該電極墊，於各該第一開孔中形成有金屬柱；於該第二介電層上接置具有相對應之作用面及非作用面之半導體晶片，於該作用面上形成有複數電極墊，且於該作用面上形成有鈍化層，該鈍化層中形成有複數對應外露出各該電極墊之鈍化層開孔，且令各該電極墊對應連接各該金屬柱；於該第二介電層與半導體晶片的非作用面上形成第三介電層，以將該半導體晶片包覆在第三介電層中； 移除該承載板；移除該些金屬柱，以露出各該第一開孔及電極墊；以及形成電鍍金屬層，該電鍍金屬層係包括形成於該第二介電層上之第一線路層、與形成於該第一開孔中並電性連接各該電極墊之第一導電盲孔。
  12. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，其中，該第二介電層與第三介電層係相互結合而成為第一介電層。
  13. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，復包括於各該電極墊、鈍化層開孔之孔壁及其周圍上形成有金屬層，且令該金屬層對應各該金屬柱。
  14. 如申請專利範圍第13項之嵌埋半導體元件之封裝結構之製法，其中，該金屬層係為焊塊底部金屬化(Under bump metallurgy,UBM)結構層。
  15. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，復包括於該第二介電層與金屬柱上形成第一黏著層。
  16. 如申請專利範圍第15項之嵌埋半導體元件之封裝結構之製法，其中，移除該些金屬柱復包括移除該第一開孔中之第一黏著層，以形成第一黏著層開孔。
  17. 如申請專利範圍第16項之嵌埋半導體元件之封裝結構之製法，其中，該第一黏著層係以電漿(plasma)、 雷射或反應式離子蝕刻(RIE)方式移除。
  18. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，復包括於該金屬柱上形成第二黏著層。
  19. 如申請專利範圍第18項之嵌埋半導體元件之封裝結構之製法，其中，移除該些金屬柱復包括移除該第一開孔中之第二黏著層，以形成第二黏著層開孔。
  20. 如申請專利範圍第19項之嵌埋半導體元件之封裝結構之製法，其中，該第二黏著層係以電漿(plasma)、雷射或反應式離子蝕刻(RIE)方式移除。
  21. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，其中，該第一線路層與第一導電盲孔之製法，係包括：於該第二介電層、第一開孔之孔壁與電極墊上形成導電層；於該導電層上形成阻層，該阻層形成有複數開口區，部分之開口區對應外露出各該第一開孔；於該些開口區中之第一開孔中的導電層上形成該第一導電盲孔，且於該些開口區中之第二介電層上的導電層上形成該第一線路層；以及移除該阻層及其所覆蓋之導電層。
  22. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，其中，該些金屬柱係以蝕刻方式移除。
  23. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，復包括於該第二介電層及第一線路層上形 成第一增層結構，該第一增層結構係包括至少一第四介電層、形成於該第四介電層上之第三線路層、以及複數形成於該第四介電層中並電性連接該第一線路層及第三線路層之第二導電盲孔，該第一增層結構最外層之第三線路層上復具有複數第一電性接觸墊，且於該第一增層結構之最外層上形成第一防焊層，該第一防焊層形成有複數第一防焊層開孔，以對應外露出各該第一電性接觸墊。
  24. 如申請專利範圍第11項之嵌埋半導體元件之封裝結構之製法，復包括於該第三介電層之表面上形成有第二線路層。
  25. 如申請專利範圍第24項之嵌埋半導體元件之封裝結構之製法，復包括於該第一介電層中形成複數導電通孔，以電性連接該第一線路層與第二線路層。
  26. 如申請專利範圍第24項之嵌埋半導體元件之封裝結構之製法，復包括於該第三介電層之表面及第二線路層上形成有第二增層結構，該第二增層結構係包括至少一第五介電層、形成於該第五介電層上之第四線路層、以及複數形成於該第五介電層中並電性連接該第二線路層及第四線路層之第三導電盲孔，該第二增層結構最外層之第四線路層上復具有複數第二電性接觸墊，且於該第二增層結構之最外層上形成第二防焊層，該第二防焊層形成有複數第二防焊層開孔，以對應外露出各該第二電性接觸墊。
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