KR100872007B1 - 프로그램 가능한 레인 폭들을 갖는 메모리 허브 구조 - Google Patents

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Abstract

프로세서 기반 시스템은 프로세서 버스를 통해 시스템 제어기에 연결되는 프로세서를 포함한다. 상기 시스템 제어기는 적어도 하나의 입력 디바이스와, 적어도 하나의 출력 디바이스와, 적어도 하나의 데이터 저장 디바이스를 상기 프로세서에 연결하기 위해 사용된다. 또한, 상기 프로세서 버스는 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈의 메모리 허브에 연결되는 메모리 허브 제어기에 연결된다. 상기 메모리 허브는 다운스트림 버스 및 업스트림 버스를 통해 상기 메모리 허브 제어기에 연결된다. 상기 다운스트림 버스는 M 비트의 폭을 갖고, 상기 업스트림 버스는 N 비트의 폭을 갖는다. M 및 N의 합이 고정될지라도, M 및 N의 개별적 값들은 상기 다운스트림 버스 및 상기 업스트림 버스의 대역폭들을 조정하기 위해 상기 프로세서 기반 시스템의 동작 동안 조정될 수 있다.
Figure R1020067020981
다운스트림 버스, 메모리 디바이스, 프로세서 버스, 메모리 허브, 업스트림 버스

Description

프로그램 가능한 레인 폭들을 갖는 메모리 허브 구조{Memory hub architecture having programmable lane widths}
관련 출원과의 상호 참조
본 발명은 참조 문헌으로 본 명세서에 포함되는 2004년 3월 8일 출원된, 명칭이 프로그램 가능한 레인 폭들을 갖는 메모리 허브 구조(Memory hub architecture having programmable lane widths)인 미국 특허 출원 제 10/797,727 호의 출원일의 이익을 주장하고 있다.
기술 분야
본 발명은 시스템 메모리를 갖는 프로세서 기반 시스템들, 보다 구체적으로는 메모리 허브들이 다운스트림 버스 및 업스트림 버스에 걸쳐 메모리 허브 제어기를 통해 프로세서에 연결되는 메모리 허브를 포함하는 메모리 모듈들을 갖는 프로세서 기반 시스템들에 관한 것이다.
컴퓨터 시스템들과 같은 프로세서 기반 시스템들은 프로세서에 의해 액세스 되는 데이터 및 명령어들을 저장하기 위한 시스템 메모리와 마찬가지로 동적 랜덤 액세스 메모리("DRAM")와 같은 메모리 디바이스들을 사용한다. 전형적인 컴퓨터 시스템에 있어서, 상기 프로세서는 프로세서 버스 및 메모리 제어기를 통해 그 시스템 메모리와 통신한다. 상기 프로세서는 판독 명령과 같은 메모리 명령과, 데이터 또는 명령어들이 판독되거나 데이터 또는 명령어들이 기록될 위치를 지정하는 어드레스를 포함하는 메모리 요청을 내보낸다. 상기 메모리 제어기는 시스템 메모리에 적용되는 행 및 열 어드레스들 뿐만 아니라 적절한 명령 신호들을 생성하도록 그 명령을 사용하여 어드레스한다. 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리 및 프로세서 사이에서 전송된다. 상기 메모리 제어기는 종종 PCI 버스와 같은 확장 버스에 프로세서 버스를 연결하기 위해 버스 브리지 회로 설계 또한 포함하는 시스템 제어기의 일부이다.
메모리 디바이스들의 동작 속도가 계속해서 증가할지라도, 동작 속도에서 이러한 증가는 프로세서들의 동작 속도에서 증가들에 따르지 못해 왔다. 심지어 메모리 명령들, 어드레스들, 및 데이터가 프로세서들 및 메모리 디바이스들 사이에 연결될 수 있는 증가 속도는 더 느려졌다. 메모리 제어기들 및 메모리 디바이스들의 상대적으로 느린 속도는 프로세서 및 메모리 디바이스들 사이의 데이터 대역폭을 제한한다.
메모리 디바이스들로부터 그 메모리 디바이스로의 데이터 대역폭을 증가시키는데 따른 한 가지 접근 방식은 도 1에 도시된 바와 같은 메모리 허브를 통해 프로세서에 연결되는 다중 메모리 디바이스들을 사용하는 것이다. 메모리 허브 구조를 사용하는 컴퓨터 시스템(100)은 특정 계산들 또는 태스크들을 수행하기 위해 특정한 소프트웨어를 실행하는 것과 같은 다양한 계산 기능들을 수행하도록 프로세서(104)를 포함한다. 프로세서(104)는 통상적으로 어드레스 버스, 제어 버스, 데이터 버스를 포함하는 프로세서 버스(106)를 포함한다. 프로세서 버스(106)는 전형적으로 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(108)에 연결되는 것이 대표적이다. 마지막으로, 프로세서 버스(106)는 버스 브리지로도 때때로 언급되는 시스템 제어기(110)에 연결된다.
시스템 제어기(110)는 프로세서(104)에 연결되는 메모리 허브 제어기(128)를 포함한다. 메모리 허브 제어기(128)는 또한 버스 시스템(134)을 통해 몇 개의 메모리 모듈들(130a-n)에 연결된다. 각각의 메모리 모듈들(130a-n)은 버스(150)와 같이 집합적으로 도시된 명령, 어드레스, 및 데이터 버스들을 통해 몇 개의 메모리 디바이스들(148)에 연결되는 메모리 허브(140)를 포함한다. 메모리 허브(140)는 제어기(128) 및 메모리 디바이스들(148) 사이에서 메모리 요청들 및 응답들을 효율적으로 라우팅한다. 이러한 구조를 활용하는 컴퓨터 시스템들은 또 다른 메모리 모듈(130a-n)이 이전 메모리 액세스에 응답하는 동안 프로세서(104)가 하나의 메모리 모듈(130a-n)에 응답할 수 있기 때문에, 더 높은 대역폭을 가질 수 있다. 예를 들어, 프로세서(104)는 상기 시스템 내 또 다른 메모리 모듈(130a-n)이 프로세서(104)에 판독 데이터를 제공하도록 준비하는 동안 상기 시스템 내 메모리 모듈들(130a-n) 중 하나에 기록 데이터를 출력할 수 있다. 메모리 허브 구조를 사용하는 컴퓨터 시스템들의 동작 효율성은 보다 실용적으로 메모리 시스템의 데이터 대 역폭을 현저히 증가시킬 수 있다. 메모리 허브 구조는 또한 컴퓨터 시스템들 내에 크게 증가된 메모리 용량을 제공할 수 있다.
시스템 제어기(110)는 또한 다양한 다른 구성요소들에 대해 프로세서(104)로의 통신 경로로 작동한다. 보다 구체적으로는, 시스템 제어기(110)는 차례대로 비디오 터미널(114)에 연결되는 그래픽 제어기(112)에 대표적으로 연결되는 그래픽 포트를 포함한다. 시스템 제어기(110)는 또한 운영자가 컴퓨터 시스템(100)을 통해 인터페이싱하도록 허용하기 위해 키보드 또는 마우스와 같은 하나 또는 그 이상의 입력 디바이스들(118)에 연결된다. 대표적으로, 컴퓨터 시스템(100)은 또한 시스템 제어기(110)를 통해 프로세서(104)에 연결되는 프린터와 같은 하나 또는 그 이상의 출력 디바이스들(120)을 포함한다. 하나 또는 그 이상의 데이터 저장 디바이스들(124)은 또한 프로세서(104)가 내부 또는 외부 저장 매체(도시되지 않음)로부터 데이터를 저장하거나 데이터를 검색하도록 허용하기 위해 시스템 제어기(110)를 통해 프로세서에 연결되는 것이 대표적이다. 대표적인 저장 디바이스들(124)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 읽기 전용 메모리들(CD-ROM들)을 포함한다.
메모리 허브 구조는 버스 시스템(134)의 포인트 투 포인트(point-to-point) 성질이 보다 빠른 전기적 신호를 허용하기 때문에, 그리고 DRAM들의 격리된 성질이 몇 개의 모듈들에서 병렬 또는 오버랩핑 활동을 허용하기 때문에 메모리에 저장되어 그로부터 검색될 수 있는 레이트를 현저히 증가시킬 수 있다. 실제로, 각각이 메모리 허브를 포함하는 몇 개의 메모리 모듈들을 사용하는 메모리 시스템은 버스 시스템(134)이 상기 메모리 시스템의 데이터 대역폭을 제한하는 "병목(bottleneck)"이 될 수 있는 그러한 높은 레이트에서 데이터를 집합적으로 송신 및 수신할 수 있다.
메모리 허브 구조를 사용하는 메모리 시스템들의 데이터 대역폭을 최대화하도록 사용돼 왔던 한 가지 테크닉은 고속의 "다운스트림" 버스(154)와, 다운스트림 버스(154)와 별개인 "업스트림" 버스(156)를 사용하여 버스 시스템(134)을 구현하는 것이다. 다운스트림 버스(154) 및 업스트림 버스는 동일한 폭, 즉 도체들의 수를 갖는다. 고속의 다운스트림 버스(154)는 메모리 허브 제어기(128)로부터 메모리 모듈들(130)까지 그리고 메모리 모듈들로부터(130) 메모리 허브 제어기(128)에 더 떨어져 위치되는 메모리 모듈들(130)까지 메모리 명령, 어드레스, 및 기록 데이터를 포함하는 패킷들을 연결한다. 고속의 업스트림 버스(156)는 메모리 모듈들(130)로부터 메모리 허브 제어기(128)까지 그리고 메모리 모듈들(130)로부터 메모리 허브 제어기(128)에 더 가까이 위치되는 메모리 모듈들(130)까지 판독 데이터 및 식별자를 포함하는 패킷을 연결한다. 2개의 서로 다른 단방향 버스들의 사용은 소요 레이턴시(turn around latency)를 제거하여 메모리 허브 제어기가 데이터를 동시에 송신 및 수신하도록 허용하는 장점을 갖는다.
메모리 허브 구조를 사용하는 메모리 시스템들의 데이터 대역폭은 또한 메모리 신호 프로토콜의 서로 다른 형태를 사용함으로써 최대화될 수 있다. 기존의 어드레스, 데이터 및 제어 버스들을 사용하기보다는,각각의 메모리 요청 또는 "트랜잭션(transaction)"에 대한 어드레스, 데이터, 및 제어 비트들이 단일 패킷으로 함 께 전송된다. 상기 패킷은 판독 또는 기록 데이터 이전에 명령 헤더를 포함한다. 그 명령 헤더는 기록 또는 판독 명령과, 요청이 지시되는 메모리 모듈을 명시하는 식별 비트들과, 요청들을 통해 액세스되는 명시된 메모리 모듈에 메모리 디바이스들(148)의 어드레스를 명시하는 어드레스 비트들과 같은 메모리 명령에 대응하는 비트들을 포함한다. 명령 헤더는 또한 그 명령 헤더에 따르는 판독 또는 기록 데이터의 양을 명시할 수 있다. 패킷화 메모리 시스템의 사용은 메모리 허브 제어기(128)가 명령, 어드레스, 및 기록 요청의 경우에서 기록 데이터 신호들의 시퀀스를 송신하는 대신에 단순히 패킷을 송신함으로써 메모리 요청을 내보내도록 허용한다. 결과적으로, 메모리 허브 제어기(128)는 보다 빠른 레이트에서 메모리 요청들을 내보낼 수 있다. 더욱이, 패킷화 메모리 시스템은 메모리 허브 제어기(128)를 각각의 메모리 요청의 프로세싱 세부사항들에 따르는 것으로부터 자유롭게 한다. 메모리 요청이 지시되는 메모리 모듈(130) 내 메모리 허브(140)는 그에 따라 메모리 허브 제어기(128)를 통한 추가적인 상호작용 없이 메모리 요청을 프로세싱한다. 판독 요청의 경우, 메모리 허브(140)는 직접적으로 또는 메모리 모듈들(130)을 개입시켜 판독 데이터를 식별하는 명령 헤더 내 식별 비트들 뿐만 아니라 판독 데이터를 포함하는 메모리 허브 제어기(128)에 다시 패킷을 송신한다. 메모리 허브 제어기(128)는 특정 메모리 요청과 상기 판독 데이터를 연관시키기 위해 식별 비트들을 사용한다.
도 1에 도시된 메모리 허브 구조가 프로세서(104) 및 메모리 디바이스들(148) 사이의 데이터 대역폭에 현저한 증가를 제공할 수 있을지라도, 그럼에도 불구하고 그것은 최적 성능 이하를 제공할 수 있다. 특히, 다운스트림 버스(154) 또는 업스트림 버스(156)의 용량은 패킷들이 메모리 모듈들로부터 또는 그 모듈들에 연결될 수 있는 레이트를 제한할 수 있고, 그에 의해 데이터 대역폭을 제한한다. 오버로드되는 특정한 버스(154, 156)는 통상적으로 메모리 액세스들의 성질에 의존한다. 메모리 기록들은 업스트림 버스(156)를 통한 트래픽과 비교하여 현저히 더 큰 양의 다운스트림 버스(154)를 통한 트래픽을 결과로 나타낸다. 메모리 판독들은 계속해서 명령들 및 어드레스들을 포함하는 패킷들이 데이터스트림 버스(154)를 통해 연결되는 것을 요구하지만, 그것들은 일반적으로 업스트림 버스(156)를 통해 라우팅되는 현저히 더 많은 트래픽을 결과로 나타낸다. 그러므로, 주로 기록들로 구성되는 메모리 액세스들은 다운스트림 버스(154)를 오버로딩하기 쉬우며, 주로 판독들로 구성되는 메모리 액세스들은 업스트림 버스(156)를 오버로딩하기 쉽다. 어느 경우에서도, 그 결과는 프로세서(104) 및 메모리 디바이스들(148) 사이의 감소된 데이터 대역폭을 나타낸다.
그러므로, 메모리 허브 제어기 및 하나 또는 그 이상의 메모리 허브들 사이에 연결되는 다운스트림 버스 또는 업스트림 버스 중에서 오버로딩을 보다 양호하게 피할 수 있는 메모리 허브 구조에 대한 필요성이 존재한다.
발명의 요약
프로세서 기반 시스템에서 사용될 수 있는 메모리 시스템은 메모리 허브를 갖는 적어도 하나의 메모리에 연결되는 메모리 허브와, 그 메모리 허브에 연결되는 복수의 메모리 디바이스들을 포함한다. 명령, 어드레스, 및 데이터 신호들은 메모리 허브 제어기로부터 제 1 용량을 갖는 통신 경로를 사용하는 메모리 허브까지 연결되고, 데이터 신호들은 메모리 허브로부터 제 2 용량을 갖는 통신 경로를 사용하는 메모리 허브 제어기까지 연결된다. 상기 제 1 용량 및 제 2 용량의 합이 고정된 값일지라도, 그 제 1 및 제 2 용량들의 개별적 값들은 메모리 시스템이 통신 경로를 통해 실제 또는 예상되는 신호 흐름의 양에 의존하여 초기화되는 동안과 마찬가지로, 메모리 시스템의 동작 동안 변경된다. 메모리 허브 제어기로부터 메모리 허브까지 실제 또는 예상되는 신호 흐름의 양에 따른 증가의 경우에, 제 1 용량이 증가될 수 있으며 제 2 용량이 감소될 수 있다. 메모리 허브로부터 메모리 허브 제어기까지 실제 또는 예상되는 신호의 양에 따른 증가의 경우에, 제 2 용량이 증가될 수 있고 제 1 용량이 감소될 수 있다.
도 1은 종래의 메모리 허브 구조를 사용하는 시스템 메모리를 갖는 프로세서 기반 시스템을 도시한 블록도.
도 2는 본 발명의 일 실시예에 따라 메모리 허브 구조를 사용하는 시스템 메모리를 갖는 프로세서 기반 시스템을 도시한 블록도.
본 발명의 일 실시예에 따른 프로세서 기반 시스템(200)이 도 2에 도시되어 있다. 시스템(200)은 도 1의 시스템(100)에서 사용되는 동일한 대부분의 구성요소들을 사용하며, 그것들은 동일한 방식으로 동작한다. 그러므로, 간결하게 그것들은 동일한 참조 번호를 통해 제공되며, 그것들의 동작의 설명은 반복되지 않을 것이다. 프로세서 기반 시스템(200)은 다운스트림 버스(154) 및 업스트림 버스(156)의 폭들이 고정되지 않거나 그것들이 서로 반드시 같을 필요는 없는 도 1에 도시된 시스템(100)과 서로 다르다. 대신에, 다운스트림 버스(154)는 M 비트의 폭을 갖고, 업스트림 버스(156)는 N 비트의 폭을 가지며, 여기서 M 및 N의 합은 고정된 값과 같다. 실제 또는 예상되는 메모리 액세스들의 성질에 의존하는 것이 바람직한 M 및 N의 값들은 동적이다. 과도하게 대량의 기록들이 발생하거나 발생할 것으로 예상되는 경우, M의 값은 다운스트림 버스(154)의 용량을 증가시키기 위해 증가되며, N의 값은 업스트림 버스(156)의 용량을 감소시키기 위해 따라서 감소된다. 과도하게 대량의 판독이 발생하거나 발생할 것으로 예상되는 경우, M의 값은 다운스트림 버스(154)의 용량을 감소시키기 위해 감소되며, N의 값은 업스트림 버스(156)의 용량을 증가시키기 위해 따라서 증가된다.
업스트림 버스(156)의 용량 N과 비교하여 다운스트림 버스(154)의 용량 M은 다양한 테크닉들을 사용하여 결정될 수 있다. 시스템(200)은 M 및 N의 값들을 선택하기 위해 하드웨어 점퍼들 등등을 수동으로 조정함으로써 반영구적 방식에 따라 수동적으로 구성될 수 있다. 그러한 경우에, M 및 N의 값들은 시스템(200)의 예상되는 사용에 기초하는 시스템 디자인 동안 결정될 수 있다. 그러나, 정적이기 보다 는, M 및 N의 값들은 동적인 것이 바람직하며, 즉 그것들은 시스템(200)의 동작 동안 변경된다. M 및 N의 값들은 버스들(154, 156)을 통한 실제의 트래픽 흐름이나 버스들(154, 156)을 통한 예상되는 트래픽 흐름에 기초하여 동적으로 변경될 수 있다. 대안적으로, M 및 N의 값들은 메모리 시스템이 초기화될 때와 같이 메모리 시스템의 동작 동안 다른 시간들에서 변경될 수 있다.
실제 트래픽 흐름이 M 및 N을 조정하기 위한 기반으로 사용되는 경우, 버스들(154, 156)을 통한 트래픽은 입력 버퍼들 또는 출력 버프들과 같이 버스들(154, 156) 내 신호 라인들에 연결되는 내부 버퍼들을 구성함으로써 M 및 N을 나중에 조정할 수 있는 메모리 허브들(140) 및 메모리 허브 제어기(128)에 의해 결정될 수 있다. 대안적으로, 버스들(154, 156)을 통한 트래픽은 메모리 허브들(140)에 구성 데이터를 연결할 수 있는 메모리 허브 제어기(128)에 의해서만 결정될 수 있다. 그러한 경우에, M 및 N에 대한 디폴트 값들은 메모리 허브들(140)에 상기 구성을 연결하기 위해 사용된다. 메모리 허브들(140)은 그에 따라 입력 버퍼들 또는 출력 버프들과 같이 버스들(154, 156) 내 신호 라인들에 연결되는 내부 버퍼들을 구성하기 위해 구성 데이터를 사용할 수 있다. 버스들(154, 156)을 통해 트래픽 흐름을 분석하기 위해 하드웨어를 사용하는 대안과 마찬가지로, 실제 트래픽 흐름은 운영 시스템 또는 런 타임 에이전트들(run time agent)과 같은 소프트웨어에 의해 결정될 수 있다. 버스들(154, 156)을 통해 실제 트래픽 흐름을 결정하는 다른 수단 또한 사용될 수 있다.
버스들(154, 156)을 통해 예상되는 트래픽 흐름이 M 및 N을 조정하기 위한 기반으로 사용되는 경우, 예상되는 트래픽 흐름은 사용자에 의해 결정되어, 그 후에 적절한 수단에 의해 메모리 허브 제어기(128) 및 메모리 허브들(140)에 연결될 수 있다. 예를 들어, 예상되는 사용 정보는 JTAG 인터페이스(도시되지 않음) 및/또는 I2C 인터페이스(도시되지 않음)와 같은 적절한 인터페이스를 통해 연결될 수 있다. 어느 경우에서도, 그 다음으로 메모리 허브 제어기(128) 및 메모리 허브들(140)은 그에 따라서 버스들(154, 156) 내 신호 라인들에 연결되는 내부 버퍼들을 구성할 수 있다.
버스들(154, 156)을 통해 예상되는 트래픽 흐름은 상기 설명된 바와 같이 사용자에 의해 직접적으로 결정될 수 있거나, 다른 정보로부터 추론될 수 있다. 버스들(154, 156)을 통해 예상되는 트래픽 흐름은 시스템(200) 내에 포함되는 하드웨어나 프로세서(104)에 의해 실행되는 소프트웨어의 형태에 기초하여 결정될 수 있다. 예를 들어, 프로세서(104)는 M 및 N의 적절한 값들을 결정할 수 있고, 프로세서(104)에 의해 실행되는 애플리케이션 프로그램의 형태에 기초하여 메모리 허브 제어기(128) 및 메모리 허브들(140)에 이러한 값들을 연결할 수 있다. 설치 프로그램이 실행될 때, 통상적으로 대량의 기록 액세스들이 존재한다. 그러한 경우에, 프로세서(104)는 M의 값을 증가시키고 N의 값을 감소시킬 것이다. 반면에, 그래픽 집약적 애플리케이션 프로그램은 통상적으로 과도한 수의 판독 액세스들을 요구하므로, M의 값은 N의 값과 같게 세팅될 것이다. 버스들(154, 156)을 통해 예상되는 트래픽 흐름을 결정하기 위한 다른 하드웨어 또는 소프트웨어 수단이 대안적으로 사용될 수 있다.
버스들(154, 156) 내 모든 신호 라인들은 그것들이 다운스트림 버스(154)의 일부이거나 업스트림 버스(156)의 일부일 수 있도록 양방향으로 구성될 수 있을지라도, M 및 N의 값들을 최소화하기 위한 수에 대응하는 버스들(154, 156) 내 일부 라인들은 단방향일 수 있으므로 다운스트림 버스(154) 또는 업스트림 버스(156)에 전용될 수 있다. 입력 버퍼의 입력이 출력 버퍼의 출력에도 연결되는 각각의 라인에 연결되는 요구사항은 그 라인을 오버로딩하기 위해 일부 경우들에서 경향을 가질 수 있다. 그러나, 이러한 잠재적 문제는 등화 테크닉들에 의해서나, 예를 들어 자신들이 사용중이 아닐 때 버스들(154, 156)의 라인들로부터 입력 버퍼들을 디커플링함으로써 경감될 수 있다. 특정한 하드웨어 및 소프트웨어가 M 및 N의 값들을 결정하도록 사용될 수 있을 뿐만 아니라 입력 및 출력 버퍼들이 버스들(154, 156)에 연결되어야 하는 방식은 본 기술 분야의 당업자들에게 명백할 것이다.
본 발명의 특정 실시예들이 예시의 목적들로 본 명세서에 기술되었을지라도, 다양한 수정들이 본 발명의 취지 및 범위로부터 벗어나지 않으며 가능하다는 것이 당업자에 의해 이해될 것이라는 것은 상술된 것으로부터 이해될 것이다. 예를 들어, 메모리 모듈들이 메모리 허브 제어기로부터 물리적으로 분리되는 것으로 도시되었을지라도, 그것들이 물리적으로 분리될 필요가 없다는 것을 이해할 것이다. 대신에, 메모리 허브 제어기 및 메모리 모듈들은 마더보드와 같은 공통 기판상에 장착될 수 있다. 따라서, 본 발명은 첨부된 특허청구범위를 제외한 어떤 것에도 제한되지 않는다.

Claims (122)

  1. 메모리 허브 제어기와 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈을 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이의 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    제 1 용량을 갖는 통신 경로를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    제 2 용량을 갖는 통신 경로를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계로서, 상기 제 1 용량 및 상기 제 2 용량의 합은 고정된 값인, 상기 연결 단계, 및
    상기 신호들이 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 연결되는 레이트에 기초하고, 상기 신호들이 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 모듈 메모리 허브 제어기까지 연결되는 레이트에 기초하여 상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  2. 제 1 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 메모리 허브 제어기에서, 상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 상기 결정된 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  3. 제 1 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 적어도 하나의 메모리 모듈의 상기 메모리 허브에서, 상기 신호들이 상기 메모리 허브 제어기 및 상기 메모리 허브 사이에 연결되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 메모리 허브 제어기 및 상기 메모리 허브 사이에 연결되는 상기 결정된 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  4. 제 1 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 레이트를 결정하기 위해 컴퓨터 판독가능한 매체 상에서 소프트웨어를 사용하는 단계, 및
    컴퓨터 판독가능한 매체 상에서 상기 소프트웨어에 의해 결정된 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  5. 제 4 항에 있어서,
    상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 사이에 연결되는 레이트를 결정하기 위해 컴퓨터 판독가능한 매체 상에서 소프트웨어를 사용하는 단계는 상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 사이에 연결되는 레이트를 결정하기 위해 컴퓨터 판독가능한 매체 상에서 운영 시스템 소프트웨어를 사용하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  6. 제 1 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 신호들이 상기 적어도 하나의 메모리 모듈의 메모리 허브와는 다른 위치에서의 상기 적어도 하나의 메모리 모듈의 메모리 허브 및 상기 메모리 허브 제어기 사이에 연결되는 레이트를 결정하는 단계,
    상기 적어도 하나의 메모리 모듈의 메모리 허브에 상기 결정된 레이트를 표시하는 정보를 송신하는 단계, 및
    상기 송신된 정보에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  7. 제 1 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 신호들이 상기 메모리 허브 제어기와는 다른 위치에서의 상기 적어도 하나의 메모리 모듈의 메모리 허브 및 상기 메모리 허브 제어기 사이에 연결되는 레이트를 결정하는 단계,
    상기 메모리 허브 제어기에 상기 결정된 레이트를 표시하는 정보를 송신하는 단계, 및
    상기 송신된 정보에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  8. 제 1 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 메모리 허브 제어기와 상기 적어도 하나의 메모리 모듈의 메모리 허브 내 버퍼들을 입력 버퍼들 또는 출력 버퍼들로서 구성하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  9. 제 1 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 신호들이 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 연결될 것이 예상되는 레이트에 기초하고, 상기 신호들이 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 모듈 메모리 허브 제어기까지 연결될 것이 예상되는 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  10. 제 9 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 신호들이 상기 메모리 시스템과 연관된 시스템에 포함되는 하드웨어의 형태에 기초하여 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결될 것이 예상되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  11. 제 1 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 제 1 용량 및 상기 제 2 용량 각각에 대한 최소 및 최대값들의 범위 내에서 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  12. 제 1 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  13. 제 12 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  14. 제 1 항에 있어서,
    상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  15. 제 1 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  16. 삭제
  17. 메모리 허브 제어기와, 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈과, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 M 개의 신호 라인들을 갖는 버스를 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 상기 버스를 통해 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    N+P=M인 경우, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계, 및
    신호들이 상기 버스를 통해 연결되는 레이트에 기초하여 상기 메모리 시스템의 동작 동안 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  18. 제 17 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는,
    상기 메모리 허브 제어기에서, 상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 버스를 통해 상기 결정된 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  19. 제 17 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는,
    상기 적어도 하나의 메모리 모듈의 메모리 허브에서, 상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 버스를 통해 연결되는 상기 결정된 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  20. 제 17 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는,
    상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하기 위해 컴퓨터 판독가능한 매체 상에서 소프트웨어를 사용하는 단계, 및
    컴퓨터 판독가능한 매체 상에서 상기 소프트웨어에 의해 결정된 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  21. 제 20 항에 있어서,
    상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하기 위해 컴퓨터 판독가능한 매체 상에서 소프트웨어를 사용하는 단계는 상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하기 위해 컴퓨터 판독가능한 매체 상에서 운영 시스템 소프트웨어를 사용하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  22. 제 17 항에 있어서,
    상기 신호들이 상기 버스를 통해 연결되는 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계는 상기 신호들이 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 상기 버스를 통해 연결되는 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  23. 제 17 항에 있어서,
    상기 신호들이 상기 버스를 통해 연결되는 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계는 상기 신호들이 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 상기 버스를 통해 연결되는 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  24. 제 17 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는,
    상기 신호들이 상기 적어도 하나의 메모리 모듈의 메모리 허브와는 다른 위치에서 상기 버스를 통해 연결되는 레이트를 결정하는 단계,
    상기 적어도 하나의 메모리 모듈의 메모리 허브에 상기 결정된 레이트를 표시하는 정보를 송신하는 단계, 및
    상기 송신된 정보에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  25. 제 17 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는,
    상기 신호들이 상기 메모리 허브 제어기와는 다른 위치에서 상기 버스를 통해 연결되는 레이트를 결정하는 단계,
    상기 메모리 허브 제어기에 상기 결정된 레이트를 표시하는 정보를 송신하는 단계, 및
    상기 송신된 정보에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  26. 제 17 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 상기 메모리 허브 제어기와 상기 적어도 하나의 메모리 모듈의 메모리 허브 내 버퍼들을 입력 버퍼들 또는 출력 버퍼들로서 구성하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  27. 제 17 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  28. 제 27 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는,
    상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  29. 제 17 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 N 및 P의 최소 및 최대값들 각각의 범위 내에서 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  30. 제 17 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는 상기 N 및 P의 값들을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  31. 제 30 항에 있어서,
    상기 N 및 P의 값들을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  32. 제 17 항에 있어서,
    상기 버스의 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 데이터 신호들을 연결하는 단계는 상기 버스의 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  33. 제 17 항에 있어서,
    상기 버스의 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 데이터 신호들을 연결하는 단계는 N 개의 신호 라인들을 갖는 단방향 다운스트림 버스를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계를 포함하며, 상기 버스의 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계는 P 개의 신호 라인들을 갖는 단방향 업스트림 버스를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  34. 제 17 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  35. 삭제
  36. 메모리 시스템에 있어서,
    M 개의 버퍼들을 갖는 메모리 허브 제어기로서, 상기 M 개의 버퍼들 중 N 개는 출력 버퍼들로 구성되고, 상기 M 개의 버퍼들 중 P 개는 입력 버퍼들로 구성되며, 상기 N 및 P의 값들은 상기 메모리 시스템의 동작 동안 변경 가능한, 상기 메모리 허브 제어기,
    복수의 버퍼들을 갖는 메모리 허브를 포함하는 적어도 하나의 메모리 모듈로서, 그 중 N 개는 입력 버퍼들로 구성되며 그 중 P 개는 출력 버퍼들로 구성되는, 상기 적어도 하나의 메모리 모듈,
    상기 메모리 허브에 연결된 복수의 메모리 디바이스들, 및
    각각이 상기 메모리 허브 제어기의 각각의 버퍼와 상기 메모리 허브의 각각의 버퍼 사이에 연결되는 M 개의 신호 라인들을 갖는 버스로서, 상기 M의 값은 상기 N 및 P의 합과 같으며, 상기 N 및 P의 값들은 상기 N 및 P의 최소 및 최대 값들 각각의 범위 내에서 또한 변경되는, 상기 버스를 포함하는, 메모리 시스템.
  37. 제 36 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 버스를 통해 연결되는 레이트에 기초하여 변경되는, 메모리 시스템.
  38. 제 37 항에 있어서,
    상기 메모리 허브 제어기는 상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 버스를 통해 연결되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  39. 제 37 항에 있어서,
    상기 메모리 허브는 상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 버스를 통해 연결되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  40. 제 37 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 메모리 허브 제어기로부터 상기 메모리 허브까지 상기 버스를 통해 연결되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  41. 제 37 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 상기 버스를 통해 연결되는 레이트에 기초하여 변경되는, 메모리 시스템.
  42. 제 36 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트에 기초하여 변경되는, 메모리 시스템.
  43. 제 42 항에 있어서,
    상기 메모리 허브 제어기는 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  44. 제 42 항에 있어서,
    상기 메모리 허브는 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N의 값들은 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  45. 제 36 항에 있어서,
    상기 메모리 허브 제어기는 상기 메모리 시스템의 초기화 동안 상기 N 및 P의 값들을 변경하도록 동작가능한, 메모리 시스템.
  46. 삭제
  47. 프로세서 기반 시스템에 있어서,
    프로세서 버스를 갖는 프로세서,
    상기 프로세서 버스에 연결되는 시스템 제어기로서, 주변 디바이스 포트를 갖는 상기 시스템 제어기,
    상기 프로세서 버스에 연결되는 메모리 허브 제어기로서, 출력 포트 및 입력 포트를 갖는 상기 메모리 허브 제어기,
    상기 시스템 제어기의 상기 주변 디바이스 포트에 연결되는 적어도 하나의 입력 디바이스,
    상기 시스템 제어기의 상기 주변 디바이스 포트에 연결되는 적어도 하나의 출력 디바이스,
    상기 시스템 제어기의 상기 주변 디바이스 포트에 연결되는 적어도 하나의 데이터 저장 디바이스,
    메모리 허브와 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈,
    M 비트의 폭을 가지며, 상기 메모리 제어기의 출력 포트 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 사이에 연결되는 다운스트림 버스로서, 상기 M의 값은 상기 다운스트림 버스의 대역폭을 조정하기 위해 가변적이며, 상기 M의 값은 상기 신호들이 연결되는 레이트에 기초하여 또한 변경 가능한, 상기 다운스트림 버스, 및
    N 비트의 폭을 가지며, 상기 메모리 제어기의 입력 포트 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 사이에 연결되는 업스트림 버스로서, 상기 N은 M 이하의 고정된 값과 같고, 상기 N의 값은 상기 업스트림 버스의 대역폭을 조정하기 위해 가변적이며, 상기 N의 값은 상기 신호들이 연결되는 레이트에 기초하여 또한 변경 가능한, 상기 업스트림 버스를 포함하는, 프로세서 기반 시스템.
  48. 제 47 항에 있어서,
    상기 메모리 허브 제어기는 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결되는 레이트를 결정하도록 동작가능하며, 상기 M 및 N의 값들은 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결되는 상기 결정된 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  49. 제 47 항에 있어서,
    상기 메모리 허브는 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결되는 레이트를 결정하도록 동작가능하며, 상기 M 및 N의 값들은 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결되는 상기 결정된 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  50. 제 47 항에 있어서,
    상기 M 및 N의 값들은 상기 신호들이 상기 메모리 허브 제어기로부터 상기 메모리 허브까지 상기 다운스트림 버스를 통해 연결되는 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  51. 제 47 항에 있어서,
    상기 M 및 N의 값들은 상기 신호들이 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 상기 업스트림 버스를 통해 연결되는 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  52. 제 47 항에 있어서,
    상기 M 및 N의 값들은 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  53. 제 52 항에 있어서,
    상기 메모리 허브 제어기는 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 M 및 N의 값들은 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  54. 제 52 항에 있어서,
    상기 메모리 허브는 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 M 및 N의 값들은 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  55. 제 47 항에 있어서,
    상기 M 및 N의 값들은 상기 M 및 N의 최소 및 최대값들 각각의 범위 내에서 변경되는, 프로세서 기반 시스템.
  56. 제 47 항에 있어서,
    상기 M 및 N의 값들은 상기 프로세서 기반 시스템의 초기화 동안 변경되는, 프로세서 기반 시스템.
  57. 삭제
  58. 메모리 허브 제어기와 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈을 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이의 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    제 1 용량을 갖는 통신 경로를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    제 2 용량을 갖는 통신 경로를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계로서, 상기 제 1 용량 및 상기 제 2 용량의 합은 고정된 값인, 상기 연결 단계,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계, 및
    상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 내 버퍼들을 입력 버퍼들 또는 출력 버퍼들로서 구성하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  59. 제 58 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 신호들이 상기 메모리 허브 제어기로부터 상기 메모리 허브까지 연결될 것이 예상되는 레이트에 기초하고, 상기 신호들이 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 모듈 메모리 허브 제어기까지 연결될 것이 예상되는 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  60. 제 59 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 신호들이 상기 메모리 시스템과 연관된 시스템에 포함되는 하드웨어의 형태에 기초하여 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결될 것이 예상되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  61. 제 58 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 제 1 용량 및 상기 제 2 용량에 대한 최소 및 최대값들 각각의 범위 내에서 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  62. 제 58 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  63. 제 62 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  64. 제 58 항에 있어서,
    상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷들을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  65. 제 58 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  66. 메모리 허브 제어기와 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈을 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이의 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    제 1 용량을 갖는 통신 경로를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    제 2 용량을 갖는 통신 경로를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계로서, 상기 제 1 용량 및 상기 제 2 용량의 합은 고정된 값인, 상기 연결 단계, 및
    상기 신호들이 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 연결될 것이 예상되는 레이트에 기초하고, 상기 신호들이 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 모듈 메모리 허브 제어기까지 연결될 것이 예상되는 레이트에 기초하여 상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  67. 제 66 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는,
    상기 메모리 시스템과 연관된 시스템 내에 포함되는 하드웨어의 형태에 기초하여 상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결될 것이 예상되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  68. 제 66 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 제 1 용량 및 상기 제 2 용량에 대한 최소 및 최대값들 각각의 범위 내에서 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  69. 제 66 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  70. 제 69 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  71. 제 66 항에 있어서,
    상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  72. 제 66 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  73. 메모리 허브 제어기와 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈을 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이의 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    제 1 용량을 갖는 통신 경로를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    제 2 용량을 갖는 통신 경로를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계로서, 상기 제 1 용량 및 상기 제 2 용량의 합은 고정된 값인, 상기 연결 단계, 및
    상기 제 1 용량 및 상기 제 2 용량에 대한 최소 및 최대값들 각각의 범위 내에서 상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  74. 제 73 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  75. 제 74 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  76. 제 73 항에 있어서,
    상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 데이터 신호들을 연결하는 단계는 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  77. 제 73 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  78. 메모리 허브 제어기와 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈을 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이의 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    제 1 용량을 갖는 통신 경로를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    제 2 용량을 갖는 통신 경로를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계로서, 상기 제 1 용량 및 상기 제 2 용량의 합은 고정된 값인, 상기 연결 단계, 및
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  79. 제 78 항에 있어서,
    상기 제 1 용량 및 상기 제 2 용량을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  80. 제 78 항에 있어서,
    상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  81. 제 78 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  82. 메모리 허브 제어기와 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈을 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이의 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    제 1 용량을 갖는 통신 경로를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷 내에 신호들을 연결하는 단계,
    제 2 용량을 갖는 통신 경로를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계로서, 상기 제 1 용량 및 상기 제 2 용량의 합은 고정된 값인, 상기 연결 단계, 및
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  83. 제 82 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 제 1 용량 및 상기 제 2 용량을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  84. 메모리 허브 제어기와, 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈과, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 M 개의 신호 라인들을 갖는 버스를 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 상기 버스를 통해 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    N+P=M인 경우, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계, 및
    상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 내 버퍼들을 입력 버퍼들 또는 출력 버퍼들로서 구성함으로써 상기 메모리 시스템의 동작 동안 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  85. 제 84 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  86. 제 85 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는,
    상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트를 결정하는 단계, 및
    상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  87. 제 84 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 상기 N 및 P의 최소 및 최대값들 각각의 범위 내에서 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  88. 제 84 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는 상기 N 및 P의 값들을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  89. 제 88 항에 있어서,
    상기 N 및 P의 값들을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  90. 제 84 항에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  91. 제 84 항에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 N 개의 신호 라인들을 갖는 단방향 다운스트림 버스를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계를 포함하며, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계는 P 개의 신호 라인들을 갖는 단방향 업스트림 버스를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  92. 제 84 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  93. 메모리 허브 제어기와, 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈과, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 M 개의 신호 라인들을 갖는 버스를 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 상기 버스를 통해 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    N+P=M인 경우, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계, 및
    상기 메모리 시스템의 동작 동안 N 및 P의 값들을 변경하는 단계로서, 상기 N 및 P의 값들은 상기 N 및 P의 최소 및 최대값들 각각의 범위 내에 있는, 상기 변경 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  94. 제 93 항에 있어서,
    상기 N 및 P의 값들을 변경하는 단계는 상기 N 및 P의 값들을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  95. 제 94 항에 있어서,
    상기 N 및 P의 값들을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  96. 제 93 항에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  97. 제 93 항에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 N 개의 신호 라인들을 갖는 단방향 다운스트림 버스를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계를 포함하며, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계는 P 개의 신호 라인들을 갖는 단방향 업스트림 버스를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  98. 제 93 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  99. 메모리 허브 제어기와, 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈과, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 M 개의 신호 라인들을 갖는 버스를 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 상기 버스를 통해 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    N+P=M인 경우, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계, 및
    상기 메모리 시스템의 동작 동안 N 및 P의 값들을 수동으로 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  100. 제 99 항에 있어서,
    상기 N 및 P의 값들을 수동으로 변경하는 단계는 적어도 하나의 전기적 접속을 수동으로 조정하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  101. 제 99 항에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  102. 제 99 항에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계는 N 개의 신호 라인들을 갖는 단방향 다운스트림을 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계를 포함하며, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계는 P 개의 신호 라인들을 갖는 단방향 업스트림 버스를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  103. 제 99 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 수동으로 변경하는 단계는 상기 메모리 시스템의 초기화 동안 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  104. 메모리 허브 제어기와, 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈과, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 M 개의 신호 라인들을 갖는 버스를 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 상기 버스를 통해 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷 내에 신호들을 연결하는 단계,
    N+P=M인 경우, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계, 및
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  105. 제 104 항에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 포함하는 패킷 내에 신호들을 연결하는 단계는 N 개의 신호 라인들을 갖는 단방향 다운스트림 버스를 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계를 포함하며, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계는 P 개의 신호 라인들을 갖는 단방향 업스트림 버스를 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  106. 제 104 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  107. 메모리 허브 제어기와, 메모리 허브 및 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈과, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 연결되는 M 개의 신호 라인들을 갖는 버스를 갖는 메모리 시스템에서, 상기 메모리 허브 제어기 및 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브 사이에 상기 버스를 통해 명령, 어드레스, 및 데이터 신호들을 연결하는 방법에 있어서,
    상기 버스의 상기 M 개의 신호 라인들 중 N 개를 사용하고, N 개의 신호 라인들을 갖는 단방향 다운스트림 버스를 또한 사용하여 상기 메모리 허브 제어기로부터 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브까지 명령, 어드레스, 및 데이터 신호들을 연결하는 단계,
    N+P=M인 경우, 상기 버스의 상기 M 개의 신호 라인들 중 P 개를 사용하고, P 개의 신호 라인들을 갖는 단방향 업스트림 버스를 또한 사용하여 상기 적어도 하나의 메모리 모듈 내 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 데이터 신호들을 연결하는 단계, 및
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  108. 제 107 항에 있어서,
    상기 메모리 시스템의 동작 동안 상기 N 및 P의 값들을 변경하는 단계는 상기 메모리 시스템의 초기화 동안 상기 N 및 P의 값들을 변경하는 단계를 포함하는, 명령, 어드레스 및 데이터 신호 연결 방법.
  109. 메모리 시스템에 있어서,
    M 개의 버퍼들을 갖는 메모리 허브 제어기로서, 상기 M 개의 버퍼들 중 N 개는 출력 버퍼들로 구성되고, 상기 M 개의 버퍼들 중 P 개는 입력 버퍼들로 구성되며, 상기 N 및 P의 값들은 상기 메모리 시스템의 동작 동안 변경 가능한, 상기 메모리 허브 제어기,
    복수의 버퍼들을 갖는 메모리 허브를 포함하는 적어도 하나의 메모리 모듈로서, 그 중 N 개는 입력 버퍼들로 구성되며 그 중 P 개는 출력 버퍼들로 구성되는, 상기 적어도 하나의 메모리 모듈,
    상기 메모리 허브에 연결되는 복수의 메모리 디바이스들, 및
    각각이 상기 메모리 허브 제어기의 각각의 버퍼와 상기 메모리 허브의 각각의 버퍼 사이에 연결되는 M 개의 신호 라인들을 갖는 버스로서, 상기 M의 값은 상기 N 및 P의 합과 같은, 상기 버스를 포함하는, 메모리 시스템.
  110. 제 109 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 버스를 통해 연결되는 레이트에 기초하여 변경되는, 메모리 시스템.
  111. 제 110 항에 있어서,
    상기 메모리 허브 제어기는 상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 버스를 통해 연결되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  112. 제 110 항에 있어서,
    상기 메모리 허브는 상기 신호들이 상기 버스를 통해 연결되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 버스를 통해 연결되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  113. 제 110 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 메모리 허브 제어기로부터 상기 메모리 허브까지 상기 버스를 통해 연결되는 레이트에 기초하여 변경되는, 메모리 시스템.
  114. 제 110 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 메모리 허브로부터 상기 메모리 허브 제어기까지 상기 버스를 통해 연결되는 레이트에 기초하여 변경되는, 메모리 시스템.
  115. 제 109 항에 있어서,
    상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트에 기초하여 변경되는, 메모리 시스템.
  116. 제 115 항에 있어서,
    상기 메모리 허브 제어기는 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  117. 제 115 항에 있어서,
    상기 메모리 허브는 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 메모리 허브 제어기 및 상기 메모리 허브 내 상기 각각의 버퍼들에 대한 상기 M 및 N 개의 버퍼들의 값들은 상기 신호들이 상기 버스를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 메모리 시스템.
  118. 프로세서 기반 시스템에 있어서,
    프로세서 버스를 갖는 프로세서,
    상기 프로세서 버스에 연결되는 시스템 제어기로서, 주변 디바이스 포트를 갖는 상기 시스템 제어기,
    상기 프로세서 버스에 연결되는 메모리 허브 제어기로서, 출력 포트 및 입력 포트를 갖는 상기 메모리 허브 제어기,
    상기 시스템 제어기의 상기 주변 디바이스 포트에 연결되는 적어도 하나의 입력 디바이스,
    상기 시스템 제어기의 상기 주변 디바이스 포트에 연결되는 적어도 하나의 출력 디바이스,
    상기 시스템 제어기의 상기 주변 디바이스 포트에 연결되는 적어도 하나의 데이터 저장 디바이스,
    메모리 허브와 상기 메모리 허브에 연결되는 복수의 메모리 디바이스들을 갖는 적어도 하나의 메모리 모듈,
    M 비트의 폭을 가지며, 상기 메모리 제어기의 출력 포트 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 사이에 연결되는 다운스트림 버스로서, 상기 M의 값은 상기 다운스트림 버스의 대역폭을 조정하기 위해 가변적이며, 상기 M의 값은 상기 신호들이 적어도 상기 다운스트림 버스를 통해 연결될 것이 예상되는 레이트에 기초하여 또한 변경 가능한, 상기 다운스트림 버스, 및
    N 비트의 폭을 가지며, 상기 메모리 제어기의 입력 포트 및 상기 적어도 하나의 메모리 모듈의 메모리 허브 사이에 연결되는 업스트림 버스로서, 상기 N은 M 이하의 고정된 값과 같고, 상기 N의 값은 상기 업스트림 버스의 대역폭을 조정하기 위해 가변적이며, 상기 N의 값은 상기 신호들이 적어도 상기 업스트림 버스를 통해 연결될 것이 예상되는 레이트에 기초하여 또한 변경 가능한, 상기 업스트림 버스를 포함하는, 프로세서 기반 시스템.
  119. 제 118 항에 있어서,
    상기 메모리 허브 제어기는 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 M 및 N의 값들은 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  120. 제 118 항에 있어서,
    상기 메모리 허브는 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 레이트를 결정하도록 동작가능하며, 상기 M 및 N의 값들은 상기 신호들이 상기 다운스트림 버스 및 상기 업스트림 버스 중 적어도 하나를 통해 연결될 것이 예상되는 상기 결정된 레이트에 기초하여 변경되는, 프로세서 기반 시스템.
  121. 제 118 항에 있어서,
    상기 M 및 N의 값들은 상기 M 및 N의 최소 및 최대값들 각각의 범위 내에서 변경되는, 프로세서 기반 시스템.
  122. 제 118 항에 있어서,
    상기 M 및 N의 값들은 상기 프로세서 기반 시스템의 초기화 동안 변경되는, 프로세서 기반 시스템.
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
DE112004000821B4 (de) * 2003-05-13 2016-12-01 Advanced Micro Devices, Inc. System mit einem Hauptrechner, der mit mehreren Speichermodulen über eine serielle Speicherverbindung verbunden ist
US7245145B2 (en) 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7133991B2 (en) * 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7222224B2 (en) * 2004-05-21 2007-05-22 Rambus Inc. System and method for improving performance in computer memory systems supporting multiple memory access latencies
US7392331B2 (en) 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US9384818B2 (en) 2005-04-21 2016-07-05 Violin Memory Memory power management
US7447831B2 (en) * 2006-05-18 2008-11-04 International Business Machines Corporation Memory systems for automated computing machinery
US7844769B2 (en) * 2006-07-26 2010-11-30 International Business Machines Corporation Computer system having an apportionable data bus and daisy chained memory chips
US7490186B2 (en) * 2006-07-26 2009-02-10 International Business Machines Corporation Memory system having an apportionable data bus and daisy chained memory chips
US7620763B2 (en) * 2006-07-26 2009-11-17 International Business Machines Corporation Memory chip having an apportionable data bus
US7546410B2 (en) * 2006-07-26 2009-06-09 International Business Machines Corporation Self timed memory chip having an apportionable data bus
US8019949B2 (en) * 2007-06-27 2011-09-13 International Business Machines Corporation High capacity memory subsystem architecture storing interleaved data for reduced bus speed
US7809913B2 (en) * 2007-06-27 2010-10-05 International Business Machines Corporation Memory chip for high capacity memory subsystem supporting multiple speed bus
US7822936B2 (en) * 2007-06-27 2010-10-26 International Business Machines Corporation Memory chip for high capacity memory subsystem supporting replication of command data
US7921271B2 (en) * 2007-06-27 2011-04-05 International Business Machines Corporation Hub for supporting high capacity memory subsystem
US8037258B2 (en) * 2007-06-27 2011-10-11 International Business Machines Corporation Structure for dual-mode memory chip for high capacity memory subsystem
US7921264B2 (en) * 2007-06-27 2011-04-05 International Business Machines Corporation Dual-mode memory chip for high capacity memory subsystem
US8037270B2 (en) * 2007-06-27 2011-10-11 International Business Machines Corporation Structure for memory chip for high capacity memory subsystem supporting replication of command data
US7996641B2 (en) * 2007-06-27 2011-08-09 International Business Machines Corporation Structure for hub for supporting high capacity memory subsystem
US8037272B2 (en) * 2007-06-27 2011-10-11 International Business Machines Corporation Structure for memory chip for high capacity memory subsystem supporting multiple speed bus
US20090006774A1 (en) * 2007-06-27 2009-01-01 Gerald Keith Bartley High Capacity Memory Subsystem Architecture Employing Multiple-Speed Bus
US7818512B2 (en) * 2007-06-27 2010-10-19 International Business Machines Corporation High capacity memory subsystem architecture employing hierarchical tree configuration of memory modules
JP5402938B2 (ja) * 2008-03-03 2014-01-29 日本電気株式会社 パイプラインリングバスに接続された異なる帯域幅のプロセシングユニットを有するプロセッサのアーキテクチャにおけるプロセシングユニット間の高速なデータ交換のための制御装置
US8656082B2 (en) * 2008-08-05 2014-02-18 Micron Technology, Inc. Flexible and expandable memory architectures
US8412880B2 (en) 2009-01-08 2013-04-02 Micron Technology, Inc. Memory system controller to manage wear leveling across a plurality of storage nodes
US8463948B1 (en) * 2011-07-01 2013-06-11 Intel Corporation Method, apparatus and system for determining an identifier of a volume of memory
WO2013048508A1 (en) * 2011-09-30 2013-04-04 Intel Corporation Bandwidth configurable io connector
US8830716B2 (en) * 2012-09-29 2014-09-09 Intel Corporation Intelligent far memory bandwith scaling
US10402348B2 (en) * 2013-04-12 2019-09-03 Texas Instruments Incorporated Method and system for using feedback information for selecting a routing bus for a memory transaction
US9141541B2 (en) 2013-09-20 2015-09-22 Advanced Micro Devices, Inc. Nested channel address interleaving
US10445025B2 (en) * 2014-03-18 2019-10-15 Micron Technology, Inc. Apparatuses and methods having memory tier structure and recursively searching between tiers for address in a translation table where information is only directly transferred between controllers
CN104123249B (zh) * 2014-07-22 2018-03-09 山西达鑫核科技有限公司 一种串行访问的新型动态存储器sddr架构阵列
US10339072B2 (en) * 2016-04-01 2019-07-02 Intel Corporation Read delivery for memory subsystem with narrow bandwidth repeater channel
JP7006166B2 (ja) * 2017-11-17 2022-01-24 富士通株式会社 データ転送装置およびデータ転送方法
US11262949B2 (en) * 2020-05-28 2022-03-01 Advanced Micro Devices, Inc. Command throughput in PIM-enabled memory using available data bus bandwidth
US11726659B2 (en) 2021-03-10 2023-08-15 Samsung Electronics Co., Ltd. Systems, methods, and devices for data storage with specified data transfer rate
TWI773517B (zh) * 2021-09-06 2022-08-01 宏正自動科技股份有限公司 集線器系統控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US444384A (en) * 1891-01-06 Tennis-court marker
US630163A (en) * 1898-08-17 1899-08-01 Charles C Ball Heater.

Family Cites Families (330)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3777154A (en) 1972-02-07 1973-12-04 R Lindsey Optical data processing system
US4045781A (en) 1976-02-13 1977-08-30 Digital Equipment Corporation Memory module with selectable byte addressing for digital data processing system
US4253146A (en) 1978-12-21 1981-02-24 Burroughs Corporation Module for coupling computer-processors
US4253144A (en) 1978-12-21 1981-02-24 Burroughs Corporation Multi-processor communication network
US4245306A (en) 1978-12-21 1981-01-13 Burroughs Corporation Selection of addressed processor in a multi-processor network
US4240143A (en) 1978-12-22 1980-12-16 Burroughs Corporation Hierarchical multi-processor network for memory sharing
US4443845A (en) * 1980-06-26 1984-04-17 Texas Instruments Incorporated Memory system having a common interface
KR900007564B1 (ko) * 1984-06-26 1990-10-15 모토로라 인코포레이티드 동적 버스를 갖는 데이터 처리기
US4608702A (en) 1984-12-21 1986-08-26 Advanced Micro Devices, Inc. Method for digital clock recovery from Manchester-encoded signals
US4724520A (en) 1985-07-01 1988-02-09 United Technologies Corporation Modular multiport data hub
DE3614062A1 (de) * 1986-04-23 1987-10-29 Siemens Ag Verfahren zur flusssteuerung von daten innerhalb eines vermaschten datennetzes
US4707823A (en) 1986-07-21 1987-11-17 Chrysler Motors Corporation Fiber optic multiplexed data acquisition system
US4809232A (en) 1986-12-16 1989-02-28 The United States Of America As Represented By The United States Department Of Energy High speed, very large (8 megabyte) first in/first out buffer memory (FIFO)
US4823403A (en) * 1987-03-26 1989-04-18 Switch Tech, Inc. System for optically transmitting data between circuit packs, such as printed circuit boards
JPH07117863B2 (ja) 1987-06-26 1995-12-18 株式会社日立製作所 オンラインシステムの再立上げ方式
US4813772A (en) * 1987-09-08 1989-03-21 The Regents Of The University Of California Electro-optical interface
US4891808A (en) 1987-12-24 1990-01-02 Coherent Communication Systems Corp. Self-synchronizing multiplexer
US5125084A (en) * 1988-05-26 1992-06-23 Ibm Corporation Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller
US5251303A (en) 1989-01-13 1993-10-05 International Business Machines Corporation System for DMA block data transfer based on linked control blocks
US5442770A (en) * 1989-01-24 1995-08-15 Nec Electronics, Inc. Triple port cache memory
US4953930A (en) 1989-03-15 1990-09-04 Ramtech, Inc. CPU socket supporting socket-to-socket optical communications
JPH0359753A (ja) * 1989-07-28 1991-03-14 Seiko Epson Corp 双方向バスバッファ
JPH03156795A (ja) 1989-11-15 1991-07-04 Toshiba Micro Electron Kk 半導体メモリ回路装置
US5317752A (en) 1989-12-22 1994-05-31 Tandem Computers Incorporated Fault-tolerant computer system with auto-restart after power-fall
US5327553A (en) * 1989-12-22 1994-07-05 Tandem Computers Incorporated Fault-tolerant computer system with /CONFIG filesystem
JP2772103B2 (ja) 1990-03-28 1998-07-02 株式会社東芝 計算機システム立上げ方式
IL96808A (en) 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US5243703A (en) 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
GB9108599D0 (en) * 1991-04-22 1991-06-05 Pilkington Micro Electronics Peripheral controller
JP2836321B2 (ja) * 1991-11-05 1998-12-14 三菱電機株式会社 データ処理装置
US5831467A (en) 1991-11-05 1998-11-03 Monolithic System Technology, Inc. Termination circuit with power-down mode for use in circuit module architecture
US5461627A (en) 1991-12-24 1995-10-24 Rypinski; Chandos A. Access protocol for a common channel wireless network
US5307381A (en) * 1991-12-27 1994-04-26 Intel Corporation Skew-free clock signal distribution network in a microprocessor
JP2554816B2 (ja) 1992-02-20 1996-11-20 株式会社東芝 半導体記憶装置
WO1993018463A1 (en) 1992-03-06 1993-09-16 Rambus, Inc. Method and circuitry for minimizing clock-data skew in a bus system
US5355391A (en) 1992-03-06 1994-10-11 Rambus, Inc. High speed bus system
WO1993019422A1 (en) 1992-03-25 1993-09-30 Encore Computer U.S., Inc. Fiber optic memory coupling system
US5432907A (en) * 1992-05-12 1995-07-11 Network Resources Corporation Network hub with integrated bridge
US5270964A (en) 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
US5787475A (en) * 1992-07-21 1998-07-28 Digital Equipment Corporation Controlled prefetching of data requested by a peripheral
US5369550A (en) 1992-09-02 1994-11-29 Vlsi Technology, Inc. Method and apparatus for cooling a molded-plastic integrated-circuit package
GB2270780A (en) * 1992-09-21 1994-03-23 Ibm Scatter-gather in data processing systems.
JP3369227B2 (ja) * 1992-11-09 2003-01-20 株式会社東芝 プロセッサ
US5414819A (en) * 1992-12-18 1995-05-09 Nec Research Institute, Inc. Optical interconnection network
US5423009A (en) * 1993-02-18 1995-06-06 Sierra Semiconductor Corporation Dynamic sizing bus controller that allows unrestricted byte enable patterns
JP3608804B2 (ja) * 1993-05-14 2005-01-12 株式会社ソニー・コンピュータエンタテインメント バス制御装置
JPH0713945A (ja) 1993-06-16 1995-01-17 Nippon Sheet Glass Co Ltd 演算処理部および制御・記憶部分離型マルチプロセッサ ・システムのバス構造
US5497494A (en) 1993-07-23 1996-03-05 International Business Machines Corporation Method for saving and restoring the state of a CPU executing code in protected mode
US5493437A (en) 1993-09-13 1996-02-20 Motorola External communication link for a credit card pager
US5544345A (en) * 1993-11-08 1996-08-06 International Business Machines Corporation Coherence controls for store-multiple shared data coordinated by cache directory entries in a shared electronic storage
US5729709A (en) 1993-11-12 1998-03-17 Intel Corporation Memory controller with burst addressing circuit
US5502621A (en) * 1994-03-31 1996-03-26 Hewlett-Packard Company Mirrored pin assignment for two sided multi-chip layout
US5532856A (en) 1994-06-30 1996-07-02 Nec Research Institute, Inc. Planar optical mesh-connected tree interconnect network
US5566325A (en) 1994-06-30 1996-10-15 Digital Equipment Corporation Method and apparatus for adaptive memory access
US6175571B1 (en) 1994-07-22 2001-01-16 Network Peripherals, Inc. Distributed memory switching hub
US5978567A (en) 1994-07-27 1999-11-02 Instant Video Technologies Inc. System for distribution of interactive multimedia and linear programs by enabling program webs which include control scripts to define presentation by client transceiver
US5703793A (en) 1994-07-29 1997-12-30 Discovision Associates Video decompression
US5553070A (en) 1994-09-13 1996-09-03 Riley; Robert E. Data link module for time division multiplexing control systems
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US5715456A (en) 1995-02-13 1998-02-03 International Business Machines Corporation Method and apparatus for booting a computer system without pre-installing an operating system
US5623534A (en) * 1995-04-07 1997-04-22 Lucent Technologies Inc. Method and apparatus for exchanging administrative information between local area networks
US5608264A (en) * 1995-06-05 1997-03-04 Harris Corporation Surface mountable integrated circuit with conductive vias
US5568574A (en) 1995-06-12 1996-10-22 University Of Southern California Modulator-based photonic chip-to-chip interconnections for dense three-dimensional multichip module integration
US5875352A (en) * 1995-11-03 1999-02-23 Sun Microsystems, Inc. Method and apparatus for multiple channel direct memory access control
US5834956A (en) 1995-12-29 1998-11-10 Intel Corporation Core clock correction in a 2/N mode clocking scheme
US5966724A (en) 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US5832250A (en) 1996-01-26 1998-11-03 Unisys Corporation Multi set cache structure having parity RAMs holding parity bits for tag data and for status data utilizing prediction circuitry that predicts and generates the needed parity bits
US5819304A (en) 1996-01-29 1998-10-06 Iowa State University Research Foundation, Inc. Random access memory assembly
US5659798A (en) * 1996-02-02 1997-08-19 Blumrich; Matthias Augustin Method and system for initiating and loading DMA controller registers by using user-level programs
US5808897A (en) * 1996-03-05 1998-09-15 Micron Technology, Inc. Integrated circuit device having interchangeable terminal connection
JPH09319693A (ja) * 1996-05-28 1997-12-12 Hitachi Ltd データ転送装置および並列コンピュータシステム
US5818844A (en) 1996-06-06 1998-10-06 Advanced Micro Devices, Inc. Address generation and data path arbitration to and from SRAM to accommodate multiple transmitted packets
US5875454A (en) * 1996-07-24 1999-02-23 International Business Machiness Corporation Compressed data cache storage system
JPH1049511A (ja) 1996-08-02 1998-02-20 Oki Electric Ind Co Ltd １チップマイクロコンピュータ
JP4070255B2 (ja) 1996-08-13 2008-04-02 富士通株式会社 半導体集積回路
US6144327A (en) 1996-08-15 2000-11-07 Intellectual Property Development Associates Of Connecticut, Inc. Programmably interconnected programmable devices
TW304288B (en) * 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
DE19636381C1 (de) * 1996-09-09 1998-03-12 Ibm Bus mit anforderungsabhängiger Anpassung der in beiden Richtungen zur Verfügung stehenden Bandbreite
JP3731949B2 (ja) * 1996-09-17 2006-01-05 インターナショナル・ビジネス・マシーンズ・コーポレーション 記録媒体の読み出し装置
US6088774A (en) * 1996-09-20 2000-07-11 Advanced Memory International, Inc. Read/write timing for maximum utilization of bidirectional read/write bus
US5706224A (en) 1996-10-10 1998-01-06 Quality Semiconductor, Inc. Content addressable memory and random access memory partition circuit
JPH10222374A (ja) * 1996-10-28 1998-08-21 Altera Corp 遠隔ソフトウェア技術支援を提供するための方法
US5818984A (en) 1996-11-18 1998-10-06 International Business Machines Corporation Optoelectronic interconnection of integrated circuits
US6167486A (en) 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
EP0849685A3 (en) 1996-12-19 2000-09-06 Texas Instruments Incorporated Communication bus system between processors and memory modules
US6308248B1 (en) 1996-12-31 2001-10-23 Compaq Computer Corporation Method and system for allocating memory space using mapping controller, page table and frame numbers
US6031241A (en) 1997-03-11 2000-02-29 University Of Central Florida Capillary discharge extreme ultraviolet lamp source for EUV microlithography and other related applications
JPH10262020A (ja) * 1997-03-18 1998-09-29 Fujitsu Ltd 回線多重化方式
US6271582B1 (en) 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US5946712A (en) 1997-06-04 1999-08-31 Oak Technology, Inc. Apparatus and method for reading data from synchronous memory
US6243769B1 (en) * 1997-07-18 2001-06-05 Micron Technology, Inc. Dynamic buffer allocation for a computer system
US6073190A (en) * 1997-07-18 2000-06-06 Micron Electronics, Inc. System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair
US6760833B1 (en) 1997-08-01 2004-07-06 Micron Technology, Inc. Split embedded DRAM processor
US6105075A (en) * 1997-08-05 2000-08-15 Adaptec, Inc. Scatter gather memory system for a hardware accelerated command interpreter engine
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US6249802B1 (en) 1997-09-19 2001-06-19 Silicon Graphics, Inc. Method, system, and computer program product for allocating physical memory in a distributed shared memory network
US6067594A (en) * 1997-09-26 2000-05-23 Rambus, Inc. High frequency bus system
JPH11120120A (ja) * 1997-10-13 1999-04-30 Fujitsu Ltd カードバス用インターフェース回路及びそれを有するカードバス用ｐｃカード
US5915123A (en) * 1997-10-31 1999-06-22 Silicon Spice Method and apparatus for controlling configuration memory contexts of processing elements in a network of multiple context processing elements
US6122719A (en) * 1997-10-31 2000-09-19 Silicon Spice Method and apparatus for retiming in a network of multiple context processing elements
US5987196A (en) 1997-11-06 1999-11-16 Micron Technology, Inc. Semiconductor structure having an optical signal path in a substrate and method for forming the same
JP3724215B2 (ja) * 1997-11-10 2005-12-07 富士ゼロックス株式会社 光信号伝送装置および信号処理装置
US6098158A (en) 1997-12-18 2000-08-01 International Business Machines Corporation Software-enabled fast boot
US6111757A (en) 1998-01-16 2000-08-29 International Business Machines Corp. SIMM/DIMM memory module
US6023726A (en) 1998-01-20 2000-02-08 Netscape Communications Corporation User configurable prefetch control system for enabling client to prefetch documents from a network server
GB2333896B (en) * 1998-01-31 2003-04-09 Mitel Semiconductor Ab Vertical cavity surface emitting laser
US7024518B2 (en) * 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6186400B1 (en) * 1998-03-20 2001-02-13 Symbol Technologies, Inc. Bar code reader with an integrated scanning component module mountable on printed circuit board
US6079008A (en) * 1998-04-03 2000-06-20 Patton Electronics Co. Multiple thread multiple data predictive coded parallel processing system and method
US6247107B1 (en) 1998-04-06 2001-06-12 Advanced Micro Devices, Inc. Chipset configured to perform data-directed prefetching
US6084688A (en) * 1998-04-30 2000-07-04 Xerox Corporation Network print server with page-parallel decomposing
JPH11316617A (ja) 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
KR100283243B1 (ko) 1998-05-11 2001-03-02 구자홍 운영체제의 부팅방법
US6167465A (en) 1998-05-20 2000-12-26 Aureal Semiconductor, Inc. System for managing multiple DMA connections between a peripheral device and a memory and performing real-time operations on data carried by a selected DMA connection
JPH11327357A (ja) * 1998-05-20 1999-11-26 Fujitsu Ltd 熱定着器の温度制御方法および装置並びに画像形成装置
SG75958A1 (en) 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6301637B1 (en) * 1998-06-08 2001-10-09 Storage Technology Corporation High performance data paths
US6134624A (en) 1998-06-08 2000-10-17 Storage Technology Corporation High bandwidth cache system
JP2000003589A (ja) * 1998-06-12 2000-01-07 Mitsubishi Electric Corp 同期型半導体記憶装置
US6453377B1 (en) * 1998-06-16 2002-09-17 Micron Technology, Inc. Computer including optical interconnect, memory unit, and method of assembling a computer
JP2000011640A (ja) 1998-06-23 2000-01-14 Nec Corp 半導体記憶装置
FR2780535B1 (fr) * 1998-06-25 2000-08-25 Inst Nat Rech Inf Automat Dispositif de traitement de donnees d'acquisition, notamment de donnees d'image
JP3178423B2 (ja) 1998-07-03 2001-06-18 日本電気株式会社 バーチャルチャネルｓｄｒａｍ
US6286083B1 (en) 1998-07-08 2001-09-04 Compaq Computer Corporation Computer system with adaptive memory arbitration scheme
US6912637B1 (en) 1998-07-08 2005-06-28 Broadcom Corporation Apparatus and method for managing memory in a network switch
US6105088A (en) 1998-07-10 2000-08-15 Northrop Grumman Corporation Backplane assembly for electronic circuit modules providing electronic reconfigurable connectivity of digital signals and manual reconfigurable connectivity power, optical and RF signals
JP3248617B2 (ja) * 1998-07-14 2002-01-21 日本電気株式会社 半導体記憶装置
US6272609B1 (en) 1998-07-31 2001-08-07 Micron Electronics, Inc. Pipelined memory controller
US6061296A (en) 1998-08-17 2000-05-09 Vanguard International Semiconductor Corporation Multiple data clock activation with programmable delay for use in multiple CAS latency memory devices
US6219725B1 (en) 1998-08-28 2001-04-17 Hewlett-Packard Company Method and apparatus for performing direct memory access transfers involving non-sequentially-addressable memory locations
US6029250A (en) 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6229727B1 (en) * 1998-09-28 2001-05-08 Cisco Technology, Inc. Method and apparatus for support of multiple memory devices in a single memory socket architecture
US6587912B2 (en) * 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US6910109B2 (en) 1998-09-30 2005-06-21 Intel Corporation Tracking memory page state
US6343171B1 (en) 1998-10-09 2002-01-29 Fujitsu Limited Systems based on opto-electronic substrates with electrical and optical interconnections and methods for making
US6243831B1 (en) * 1998-10-31 2001-06-05 Compaq Computer Corporation Computer system with power loss protection mechanism
US6226729B1 (en) 1998-11-03 2001-05-01 Intel Corporation Method and apparatus for configuring and initializing a memory device and a memory channel
US6378056B2 (en) * 1998-11-03 2002-04-23 Intel Corporation Method and apparatus for configuring a memory device and a memory channel using configuration space registers
JP3248500B2 (ja) * 1998-11-12 2002-01-21 日本電気株式会社 半導体記憶装置およびそのデータ読み出し方法
US6405273B1 (en) 1998-11-13 2002-06-11 Infineon Technologies North America Corp. Data processing device with memory coupling unit
US6434639B1 (en) 1998-11-13 2002-08-13 Intel Corporation System for combining requests associated with one or more memory locations that are collectively associated with a single cache line to furnish a single memory operation
US6438622B1 (en) 1998-11-17 2002-08-20 Intel Corporation Multiprocessor system including a docking system
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6463059B1 (en) 1998-12-04 2002-10-08 Koninklijke Philips Electronics N.V. Direct memory access execution engine with indirect addressing of circular queues in addition to direct memory addressing
US6349363B2 (en) 1998-12-08 2002-02-19 Intel Corporation Multi-section cache with different attributes for each section
US6067262A (en) * 1998-12-11 2000-05-23 Lsi Logic Corporation Redundancy analysis for embedded memories with built-in self test and built-in self repair
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6191663B1 (en) 1998-12-22 2001-02-20 Intel Corporation Echo reduction on bit-serial, multi-drop bus
JP3589058B2 (ja) 1998-12-25 2004-11-17 富士ゼロックス株式会社 信号通信装置および多重バス制御装置
US6367074B1 (en) * 1998-12-28 2002-04-02 Intel Corporation Operation of a system
US6061263A (en) 1998-12-29 2000-05-09 Intel Corporation Small outline rambus in-line memory module
US6598154B1 (en) 1998-12-29 2003-07-22 Intel Corporation Precoding branch instructions to reduce branch-penalty in pipelined processors
US6618777B1 (en) * 1999-01-21 2003-09-09 Analog Devices, Inc. Method and apparatus for communicating between multiple functional units in a computer environment
KR100686681B1 (ko) 1999-02-01 2007-02-27 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 및 불휘발성 기억 소자
US6285349B1 (en) 1999-02-26 2001-09-04 Intel Corporation Correcting non-uniformity in displays
JP2000268006A (ja) 1999-03-15 2000-09-29 Fuji Xerox Co Ltd マルチプロセッサシステム
US6564329B1 (en) 1999-03-16 2003-05-13 Linkup Systems Corporation System and method for dynamic clock generation
US6434654B1 (en) * 1999-03-26 2002-08-13 Koninklijke Philips Electronics N.V. System bus with a variable width selectivity configurable at initialization
US6229712B1 (en) * 1999-03-31 2001-05-08 International Business Machines Corporation Printed circuit board for coupling surface mounted optoelectric semiconductor devices
US6496909B1 (en) 1999-04-06 2002-12-17 Silicon Graphics, Inc. Method for managing concurrent access to virtual memory data structures
US6381190B1 (en) * 1999-05-13 2002-04-30 Nec Corporation Semiconductor memory device in which use of cache can be selected
US6233376B1 (en) * 1999-05-18 2001-05-15 The United States Of America As Represented By The Secretary Of The Navy Embedded fiber optic circuit boards and integrated circuits
US6449308B1 (en) 1999-05-25 2002-09-10 Intel Corporation High-speed digital distribution system
US6294937B1 (en) 1999-05-25 2001-09-25 Lsi Logic Corporation Method and apparatus for self correcting parallel I/O circuitry
JP3721283B2 (ja) 1999-06-03 2005-11-30 株式会社日立製作所 主記憶共有型マルチプロセッサシステム
JP2001014840A (ja) * 1999-06-24 2001-01-19 Nec Corp 複数ラインバッファ型メモリｌｓｉ
US6826160B1 (en) * 1999-07-07 2004-11-30 3Com Corporation Dynamic bandwidth allocation through multi-channel time slot assignment and migration for broadband access
US6434736B1 (en) 1999-07-08 2002-08-13 Intel Corporation Location based timing scheme in memory design
US6401213B1 (en) 1999-07-09 2002-06-04 Micron Technology, Inc. Timing circuit for high speed memory
US6279072B1 (en) * 1999-07-22 2001-08-21 Micron Technology, Inc. Reconfigurable memory with selectable error correction storage
US7827348B2 (en) 2000-01-06 2010-11-02 Super Talent Electronics, Inc. High performance flash memory devices (FMD)
US6477592B1 (en) 1999-08-06 2002-11-05 Integrated Memory Logic, Inc. System for I/O interfacing for semiconductor chip utilizing addition of reference element to each data element in first data stream and interpret to recover data elements of second data stream
US6629220B1 (en) 1999-08-20 2003-09-30 Intel Corporation Method and apparatus for dynamic arbitration between a first queue and a second queue based on a high priority transaction type
US6493803B1 (en) 1999-08-23 2002-12-10 Advanced Micro Devices, Inc. Direct memory access controller with channel width configurability support
US6552564B1 (en) * 1999-08-30 2003-04-22 Micron Technology, Inc. Technique to reduce reflections and ringing on CMOS interconnections
US6539490B1 (en) * 1999-08-30 2003-03-25 Micron Technology, Inc. Clock distribution without clock delay or skew
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
US6594713B1 (en) * 1999-09-10 2003-07-15 Texas Instruments Incorporated Hub interface unit and application unit interfaces for expanded direct memory access processor
US6438668B1 (en) 1999-09-30 2002-08-20 Apple Computer, Inc. Method and apparatus for reducing power consumption in a digital processing system
US6643787B1 (en) 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
AU2119301A (en) * 1999-10-22 2001-05-08 Teraconnect, Inc. Wafer scale integration and remoted subsystems using opto-electronic transceivers
US6421744B1 (en) * 1999-10-25 2002-07-16 Motorola, Inc. Direct memory access controller and method therefor
US6681341B1 (en) * 1999-11-03 2004-01-20 Cisco Technology, Inc. Processor isolation method for integrated multi-processor systems
JP2001154980A (ja) * 1999-11-12 2001-06-08 Geneticware Corp Ltd データ／アドレスチャンネルを配置可能な情報処理システム
KR100319292B1 (ko) 1999-12-02 2002-01-05 윤종용 빠른 부팅 속도를 갖는 컴퓨터 시스템 및 그 방법
US6344664B1 (en) * 1999-12-02 2002-02-05 Tera Connect Inc. Electro-optical transceiver system with controlled lateral leakage and method of making it
US6507899B1 (en) * 1999-12-13 2003-01-14 Infineon Technologies North American Corp. Interface for a memory unit
US6501471B1 (en) 1999-12-13 2002-12-31 Intel Corporation Volume rendering
JP3546788B2 (ja) * 1999-12-20 2004-07-28 日本電気株式会社 メモリ制御回路
JP3356747B2 (ja) 1999-12-22 2002-12-16 エヌイーシーマイクロシステム株式会社 半導体記憶装置
US20010034839A1 (en) 1999-12-24 2001-10-25 Guenter Karjoth Method and apparatus for secure transmission of data and applications
US6628294B1 (en) 1999-12-31 2003-09-30 Intel Corporation Prefetching of virtual-to-physical address translation for display data
KR100343383B1 (ko) 2000-01-05 2002-07-15 윤종용 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법
US7017002B2 (en) * 2000-01-05 2006-03-21 Rambus, Inc. System featuring a master device, a buffer device and a plurality of integrated circuit memory devices
US6502161B1 (en) 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US6745275B2 (en) 2000-01-25 2004-06-01 Via Technologies, Inc. Feedback system for accomodating different memory module loading
US6785835B2 (en) 2000-01-25 2004-08-31 Hewlett-Packard Development Company, L.P. Raid memory
US6823023B1 (en) 2000-01-31 2004-11-23 Intel Corporation Serial bus communication system
US6256253B1 (en) 2000-02-18 2001-07-03 Infineon Technologies North America Corp. Memory device with support for unaligned access
US6185352B1 (en) 2000-02-24 2001-02-06 Siecor Operations, Llc Optical fiber ribbon fan-out cables
WO2001065735A1 (en) * 2000-02-28 2001-09-07 University Of Maryland Baltimore County Error mitigation system using line coding for optical wdm communications
JP2001265539A (ja) 2000-03-16 2001-09-28 Fuji Xerox Co Ltd アレイ型記憶装置及び情報処理システム
JP2001274323A (ja) 2000-03-24 2001-10-05 Hitachi Ltd 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法
US6772261B1 (en) 2000-04-27 2004-08-03 International Business Machines Corporation Interface that allows testing and using memory modules in computer systems not designed for the modules
US6728800B1 (en) 2000-06-28 2004-04-27 Intel Corporation Efficient performance based scheduling mechanism for handling multiple TLB operations
US6594722B1 (en) 2000-06-29 2003-07-15 Intel Corporation Mechanism for managing multiple out-of-order packet streams in a PCI host bridge
US6799268B1 (en) 2000-06-30 2004-09-28 Intel Corporation Branch ordering buffer
JP2002014875A (ja) * 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体集積回路、半導体集積回路のメモリリペア方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
US6754812B1 (en) 2000-07-06 2004-06-22 Intel Corporation Hardware predication for conditional instruction path branching
US6816947B1 (en) 2000-07-20 2004-11-09 Silicon Graphics, Inc. System and method for memory arbitration
US6661940B2 (en) 2000-07-21 2003-12-09 Finisar Corporation Apparatus and method for rebroadcasting signals in an optical backplane bus system
US6845409B1 (en) 2000-07-25 2005-01-18 Sun Microsystems, Inc. Data exchange methods for a switch which selectively forms a communication channel between a processing unit and multiple devices
JP2002063791A (ja) * 2000-08-21 2002-02-28 Mitsubishi Electric Corp 半導体記憶装置およびメモリシステム
US6366529B1 (en) 2000-08-30 2002-04-02 Texas Instruments Incorporated Fast FiFo memory storage system
US6453393B1 (en) 2000-09-18 2002-09-17 Intel Corporation Method and apparatus for interfacing to a computer memory
US6523092B1 (en) * 2000-09-29 2003-02-18 Intel Corporation Cache line replacement policy enhancement to avoid memory page thrashing
US6859208B1 (en) 2000-09-29 2005-02-22 Intel Corporation Shared translation address caching
US6523093B1 (en) * 2000-09-29 2003-02-18 Intel Corporation Prefetch buffer allocation and filtering system
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
US6570429B1 (en) * 2000-10-20 2003-05-27 Cray Inc. Method and apparatus for providing a clock signal to a semiconductor chip
US6792059B2 (en) 2000-11-30 2004-09-14 Trw Inc. Early/on-time/late gate bit synchronizer
US6631440B2 (en) * 2000-11-30 2003-10-07 Hewlett-Packard Development Company Method and apparatus for scheduling memory calibrations based on transactions
US6807630B2 (en) 2000-12-15 2004-10-19 International Business Machines Corporation Method for fast reinitialization wherein a saved system image of an operating system is transferred into a primary memory from a secondary memory
US6801994B2 (en) 2000-12-20 2004-10-05 Microsoft Corporation Software management systems and methods for automotive computing devices
WO2002052325A1 (en) 2000-12-22 2002-07-04 Nufern Optoelectronic module with hermetically coated optical fiber
US6751703B2 (en) 2000-12-27 2004-06-15 Emc Corporation Data storage systems and methods which utilize an on-board cache
US6622227B2 (en) * 2000-12-27 2003-09-16 Intel Corporation Method and apparatus for utilizing write buffers in memory control/interface
US7035212B1 (en) * 2001-01-25 2006-04-25 Optim Networks Method and apparatus for end to end forwarding architecture
JP2002259327A (ja) * 2001-02-28 2002-09-13 Hitachi Ltd バス制御回路
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
DE10110469A1 (de) * 2001-03-05 2002-09-26 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen und Reparieren desselben
US6721187B2 (en) * 2001-03-16 2004-04-13 International Business Machines Corporation Multi-layered high density connections
US6904499B2 (en) * 2001-03-30 2005-06-07 Intel Corporation Controlling cache memory in external chipset using processor
US8127015B2 (en) * 2001-04-24 2012-02-28 Broadcom Corporation Alerting system, architecture and circuitry
US6910812B2 (en) * 2001-05-15 2005-06-28 Peregrine Semiconductor Corporation Small-scale optoelectronic package
US6670959B2 (en) 2001-05-18 2003-12-30 Sun Microsystems, Inc. Method and apparatus for reducing inefficiencies in shared memory devices
US6697926B2 (en) 2001-06-06 2004-02-24 Micron Technology, Inc. Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
SE524110C2 (sv) 2001-06-06 2004-06-29 Kvaser Consultant Ab Anordning och förfarande vid system med lokalt utplacerade modulenheter samt kontaktenhet för anslutning av sådan modulenhet
US6711652B2 (en) * 2001-06-21 2004-03-23 International Business Machines Corporation Non-uniform memory access (NUMA) data processing system that provides precise notification of remote deallocation of modified data
US6920533B2 (en) * 2001-06-27 2005-07-19 Intel Corporation System boot time reduction method
US6623177B1 (en) * 2001-07-09 2003-09-23 Emc Corporation Systems and methods for providing fiber optic communications between circuit boards
US6721195B2 (en) 2001-07-12 2004-04-13 Micron Technology, Inc. Reversed memory module socket and motherboard incorporating same
JP4812976B2 (ja) * 2001-07-30 2011-11-09 エルピーダメモリ株式会社 レジスタ、メモリモジュール及びメモリシステム
US6792496B2 (en) 2001-08-02 2004-09-14 Intel Corporation Prefetching data for peripheral component interconnect devices
EP1286194A3 (en) * 2001-08-21 2004-05-19 Canon Kabushiki Kaisha Optical waveguide apparatus
US6681292B2 (en) * 2001-08-27 2004-01-20 Intel Corporation Distributed read and write caching implementation for optimized input/output applications
WO2003021439A1 (en) 2001-08-29 2003-03-13 Analog Devices, Inc. Methods and apparatus for improving throughput of cache-based embedded processors by switching tasks in response to a cache miss
US7941056B2 (en) * 2001-08-30 2011-05-10 Micron Technology, Inc. Optical interconnect in high-speed memory systems
US6980748B2 (en) 2001-08-30 2005-12-27 International Business Machines Corporation SiGe or germanium flip chip optical receiver
US6599031B2 (en) * 2001-09-12 2003-07-29 Intel Corporation Optical/electrical interconnects and package for high speed signaling
US6665202B2 (en) 2001-09-25 2003-12-16 Integrated Device Technology, Inc. Content addressable memory (CAM) devices that can identify highest priority matches in non-sectored CAM arrays and methods of operating same
US6718440B2 (en) 2001-09-28 2004-04-06 Intel Corporation Memory access latency hiding with hint buffer
US6681301B1 (en) * 2001-10-02 2004-01-20 Advanced Micro Devices, Inc. System for controlling multiple memory types
US6961834B2 (en) * 2001-10-12 2005-11-01 Sonics, Inc. Method and apparatus for scheduling of requests to dynamic random access memory device
DE10153657C2 (de) 2001-10-31 2003-11-06 Infineon Technologies Ag Anordnung zur Datenübertragung in einem Halbleiterspeichersystem und Datenübertragungsverfahren dafür
US6886048B2 (en) 2001-11-15 2005-04-26 Hewlett-Packard Development Company, L.P. Techniques for processing out-of-order requests in a processor-based system
US6646929B1 (en) 2001-12-05 2003-11-11 Lsi Logic Corporation Methods and structure for read data synchronization with minimal latency
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
US7024547B2 (en) * 2001-12-10 2006-04-04 Intel Corporation Method and system for initializing a hardware device
US6775747B2 (en) 2002-01-03 2004-08-10 Intel Corporation System and method for performing page table walks on speculative software prefetch operations
US6804764B2 (en) 2002-01-22 2004-10-12 Mircron Technology, Inc. Write clock and data window tuning based on rank select
US6661943B2 (en) 2002-01-30 2003-12-09 Intel Corporation Fiber-free optical interconnect system for chip-to-chip signaling
US6912612B2 (en) 2002-02-25 2005-06-28 Intel Corporation Shared bypass bus structure
US6751113B2 (en) * 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
US6795899B2 (en) 2002-03-22 2004-09-21 Intel Corporation Memory system with burst length shorter than prefetch length
US6735682B2 (en) 2002-03-28 2004-05-11 Intel Corporation Apparatus and method for address calculation
US7110400B2 (en) 2002-04-10 2006-09-19 Integrated Device Technology, Inc. Random access memory architecture and serial interface with continuous packet handling capability
TWI270786B (en) 2002-04-10 2007-01-11 Avision Inc Scanner capable of being a universal serial bus host
US6754417B2 (en) 2002-04-24 2004-06-22 Agilent Technologies, Inc. Optical fiber tap capable of random placement along an optical fiber
US20030217223A1 (en) 2002-05-14 2003-11-20 Infineon Technologies North America Corp. Combined command set
US6920510B2 (en) 2002-06-05 2005-07-19 Lsi Logic Corporation Time sharing a single port memory among a plurality of ports
US6731548B2 (en) 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
US7133972B2 (en) * 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US6752539B2 (en) * 2002-06-28 2004-06-22 International Buisness Machines Corporation Apparatus and system for providing optical bus interprocessor interconnection
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7254331B2 (en) * 2002-08-09 2007-08-07 Micron Technology, Inc. System and method for multiple bit optical data transmission in memory systems
US7106973B2 (en) 2002-08-13 2006-09-12 Lightpointe Communications, Inc. Apparatus and method for use in free-space optical communication comprising optically aligned components integrated on circuit boards
US6754117B2 (en) * 2002-08-16 2004-06-22 Micron Technology, Inc. System and method for self-testing and repair of memory modules
US7149874B2 (en) * 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
KR100468761B1 (ko) * 2002-08-23 2005-01-29 삼성전자주식회사 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템
US7836252B2 (en) * 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US6820181B2 (en) * 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US7102907B2 (en) * 2002-09-09 2006-09-05 Micron Technology, Inc. Wavelength division multiplexed memory module, memory system and method
US6821029B1 (en) 2002-09-10 2004-11-23 Xilinx, Inc. High speed serial I/O technology using an optical link
JP2004164579A (ja) * 2002-09-24 2004-06-10 Sharp Corp データバス幅変換装置およびデータ処理装置
US6811320B1 (en) 2002-11-13 2004-11-02 Russell Mistretta Abbott System for connecting a fiber optic cable to an electronic device
JP2004171411A (ja) * 2002-11-21 2004-06-17 Hitachi Global Storage Technologies Netherlands Bv データ記憶装置及びバッファメモリの管理方法
US7093115B2 (en) * 2002-12-19 2006-08-15 Intel Corporation Method and apparatus for detecting an interruption in memory initialization
US20040128421A1 (en) * 2002-12-30 2004-07-01 Intel Corporation Apparatus and method for providing upgraded system memory for mobile platforms using mobile docking stations
US7366423B2 (en) * 2002-12-31 2008-04-29 Intel Corporation System having multiple agents on optical and electrical bus
US6793408B2 (en) 2002-12-31 2004-09-21 Intel Corporation Module interface with optical and electrical interconnects
US7308524B2 (en) * 2003-01-13 2007-12-11 Silicon Pipe, Inc Memory chain
US6961259B2 (en) * 2003-01-23 2005-11-01 Micron Technology, Inc. Apparatus and methods for optically-coupled memory systems
US6949406B2 (en) 2003-04-24 2005-09-27 Sun Microsystems, Inc. Method and apparatus for optically aligning integrated circuit devices
US7136953B1 (en) * 2003-05-07 2006-11-14 Nvidia Corporation Apparatus, system, and method for bus link width optimization
US7426597B1 (en) * 2003-05-07 2008-09-16 Nvidia Corporation Apparatus, system, and method for bus link width optimization of a graphics system
US6982892B2 (en) * 2003-05-08 2006-01-03 Micron Technology, Inc. Apparatus and methods for a physical layout of simultaneously sub-accessible memory modules
DE112004000821B4 (de) * 2003-05-13 2016-12-01 Advanced Micro Devices, Inc. System mit einem Hauptrechner, der mit mehreren Speichermodulen über eine serielle Speicherverbindung verbunden ist
US20040243769A1 (en) 2003-05-30 2004-12-02 Frame David W. Tree based memory structure
US7245145B2 (en) * 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
KR100505689B1 (ko) 2003-06-11 2005-08-03 삼성전자주식회사 송수신 흐름에 따라 공유 버퍼 메모리의 할당량을제어하는 송수신 네트워크 제어기 및 그 방법
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7174432B2 (en) 2003-08-19 2007-02-06 Nvidia Corporation Asynchronous, independent and multiple process shared memory system in an adaptive computing architecture
US7133991B2 (en) 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7177211B2 (en) * 2003-11-13 2007-02-13 Intel Corporation Memory channel test fixture and method
US7216196B2 (en) * 2003-12-29 2007-05-08 Micron Technology, Inc. Memory hub and method for memory system performance monitoring
US7330992B2 (en) * 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7181584B2 (en) * 2004-02-05 2007-02-20 Micron Technology, Inc. Dynamic command and/or address mirroring system and method for memory modules
US7412574B2 (en) 2004-02-05 2008-08-12 Micron Technology, Inc. System and method for arbitration of memory responses in a hub-based memory system
US7366864B2 (en) 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US20050210185A1 (en) 2004-03-18 2005-09-22 Kirsten Renick System and method for organizing data transfers with memory hub memory modules
US7257683B2 (en) 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) * 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US7213082B2 (en) * 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) * 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7222213B2 (en) * 2004-05-17 2007-05-22 Micron Technology, Inc. System and method for communicating the synchronization status of memory modules during initialization of the memory modules
US7363419B2 (en) 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7480808B2 (en) * 2004-07-16 2009-01-20 Ati Technologies Ulc Method and apparatus for managing power consumption relating to a differential serial communication link
US7171508B2 (en) * 2004-08-23 2007-01-30 Micron Technology, Inc. Dual port memory with asymmetric inputs and outputs, device, system and method
US7392331B2 (en) * 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
TWI269975B (en) * 2005-08-25 2007-01-01 Inventec Corp Method and device for automatically adjusting bus width
US7447824B2 (en) * 2005-10-26 2008-11-04 Hewlett-Packard Development Company, L.P. Dynamic lane management system and method
US7584336B2 (en) 2006-06-08 2009-09-01 International Business Machines Corporation Systems and methods for providing data modification operations in memory subsystems
US7793030B2 (en) * 2007-10-22 2010-09-07 International Business Machines Corporation Association of multiple PCI express links with a single PCI express port

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US444384A (en) * 1891-01-06 Tennis-court marker
US630163A (en) * 1898-08-17 1899-08-01 Charles C Ball Heater.

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Publication number Publication date
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