KR100868714B1

KR100868714B1 - 정전압 전원 회로

Info

Publication number: KR100868714B1
Application number: KR1020067012093A
Authority: KR
Inventors: 준지 니시다
Original assignee: 가부시키가이샤 리코
Priority date: 2004-10-22
Filing date: 2005-10-19
Publication date: 2008-11-13
Also published as: US7429851B2; US20080122411A1; KR20070001914A; WO2006043707A1; CN100394661C; CN1906823A; TWI303912B; JP2006121845A; JP4726460B2; TW200629687A; US20070146057A1

Abstract

입력 단자, 출력 단자, 리플 전압과 함께 정전압을 생성하는 정전압 전원부와, 리플 전압 없이 정전압이 출력 단자에서 출력되도록 리플 전압을 제거하기 위한 리플 제거 회로부를 갖는 정전압 전원 회로에 있어서,

상기 리플 제거 회로부는 정전압 전원부과 출력 단자 사이에 접속된 저항;

리플 전압을 검출하고 검출된 그 리플 전압에 따라 신호를 출력하는 리플 전압 검출 회로부; 및

리플 전압 검출 회로부로부터 신호를 수신하고 출력 단자에 전류를 공급하거나 또는 수신된 신호에 응답하여 저항로부터 전류를 흡인하여 출력 단자에서 리플 전압을 제거하는 전류 회로부를 포함하는 것인 정전압 전원 회로.

리플 전압, 검출 회로

Description

정전압 전원 회로{A CONSTANT VOLTAGE POWER SUPPLY CIRCUIT}

본 발명은 정전압 전원 회로에 관한 것으로서, 특히 고전압 효율을 유지하면서 리플 전압(ripple voltage)을 제거할 수 있는 정전압 전원 회로에 관한 것이다.

정전압 전원 회로부를 포함하는 정전압 전원 회로에서, 리플 전압은 다양한 원인에 기인하여, 본질적으로 정전압 전원부의 출력 전압에서 발생한다. 일본출원번호 제1993-0095628호에 기재된 리플 필터는 이러한 리플 전압을 제거하기 위하여 제안되어 있다.

도 5는 리플 필터를 사용하는 종래 정전압 전원 회로(100)를 도시하는 도면이다.

정전압 전원 회로(100)는 소정의 정전압을 발생시키고 출력하는 정전압 전원부(101)와, 출력부(A) 및 출력 단자(OUTa)사이에 접속된 리플 필터(102)를 포함한다.

리플 필터(102)는 NPN 트랜지스터(Qa), 저항(Ra) 및 캐패시터(Ca)를 포함한다. NPN 트랜지스터(Qa)는 정전압 전원부(101)의 출력부(A)에 접속되는 콜렉터, 이 출력 단자(OUTa)에 접속된 에미터, 및 저항(Ra)과 캐패시터(Ca)사이의 노드에 접속된 베이스를 갖는다. 캐패시터(Ca)의 타단은 접지되고 저항(Ra)의 타단은 정 전압 전원부(101)의 출력부(A)에 접속된다. 저항(Ra) 및 캐패시터(Ca)의 시간 상수를 제거될 리플 전압의 주파수보다 충분히 길게 설정한다.

작동 시, 리플 전압이 상승할 때, 즉 정전압 전원부(101)의 출력 전압(Va)이 상승할 때, 저항(Ra)을 통한 전류 흐름이 증가되고, 증가된 전류가 캐패시터(Ca)에 충전되어 캐패시터(Ca)에 전압을 상승시킨다. 그러나, 저항(Ra) 및 캐패시터(Ca)의 시간 상수를 리플 주파수보다 충분히 길게 설정하기 때문에, 캐패시터(Ca) 양단의 전압은 리플 전압이 상승하는 주기 동안 현저하게 변화되지는 않는다. 그 결과, NPN 트랜지스터(Qa)의 베이스 전압이 안정화되므로, 출력 단자(OUTa)에서의 출력 전압(Voa)은 현저하게 변하지 않는다.

한편, 리플 전압이 하강할 때, 이 정전압 전원부(101)의 출력 전압(Va)이 낮을 때, 저항(Ra)을 통한 전류 흐름이 감소하고 캐패시터(Ca)는 방전된다. 그러나, 캐패시터의 양단에 전압이, 실질적으로 리플 전압이 하강하는 주기 동안 현저하게 변화되지는 않기 때문에, NPN 트랜지스터(Qa)의 베이스 전압이 안정되고 이에 따라, 출력 단자(OUTa)에서의 전압(Voa)도 현저하게 변하지 않는다.

도 6은 또 다른 타입의 종래 정전압 전원 회로를 나타내는 블록도이다. 도 6에서 도시된 정전압 전원 회로는 DC/DC 컨버터(105) 및 DC/DC 컨버터(105)의 출력 단자와 정전압 전원 회로의 출력 단자 사이에 접속된 직렬 레귤레이터(106)를 갖는다. DC/DC 컨버터(105)는 본질적으로 그 출력 전압에서 고 주파수 리플 전압이 생성된다. 이러한 리플 전압은 직렬 레귤레이터(106)에 의해 제거된다.

도 5에서 도시된 정전압 전원 회로에 있어서, 정전압 회로부(101)의 출력 부(A)과 출력 단자(OUTa) 사이에서 큰 전압 강하가 발생된다. 캐패시터(Ca)의 전압은 NPN 트랜지스터(Qa)에 대한 기준 에미터 전압(Vbe)에 의해 생성된 출력 전압(Voa)보다 커야만 한다. 캐패시터(Ca)가 저항을 통해서 충전되면 이에 따라 정전압 전원부(101)의 출력 전압(Va)이 커지기 때문에, 전원 효율이 저하된다.

저항(Ra) 및 캐패시터(Ca)의 시간 상수를 충분히 길게 설정하기 위해서는, 저항(Ra)의 저항값과 캐패시터(Ca)의 정전용량 중 어느 하나를 크게 해야한다.

저항(Ra)의 저항값이 큰 경우, NPN 트랜지스터(Qa)의 베이스 전류가 감소된다. 출력 단자(OUTa) 및 이에 접속되는 부하(미도시)에 공급되는 모든 전류가 NPN 트랜지스터(Qa)를 통해 흐르기 때문에, NPN 트랜지스터(Qa)의 베이스 전류가 감소되는 것은 바람직하지 않다. 따라서, 저항(Ra)의 저항값이 점점 커지는 경우, 정전압 전원부(101)의 출력 전압(Va)은 NPN 트랜지스터(Qa)의 충분한 베이스 전류를 확보하기 위해 점점 커져야만 한다. 그 결과, NPN 트랜지스터(Qa)의 양단의 전압 강하가 좀 더 증가함에 따라 전원 효율이 감소한다.

한편, 캐패시터(Ca)의 정전용량이 점점 커지는 경우, 대용량의 캐패시터(Ca)는 캐패시터(Ca)를 집적화하고, 캐패시터(Ca)가 외부적으로 실장되는 것을 불가능하게 한다.

도 6에서 도시된 정전압 전원 회로에서도, 직렬 레귤레이터(106) 전압 강하를 갖는다. 직렬 레귤레이터(106)의 출력 전류가 커질 때, 레귤레이터의 전압 강하가 또한 커지기 때문에, 전원 효율이 감소하는 결과가 초래된다.

본 발명의 목적은 고전압 효율을 유지하면서 리플 전압을 제거할 수 있는 정전압 전원 회로를 제공하는 데 있다. 본 발명의 다른 목적은 이하 상세한 설명에서 그리고 이하 상세한 설명과 첨부 도면으로부터 명확하게 설명되며, 상세한 설명에서 제공되는 지시안에 따른 본 발명의 실시예에 의해 습득될 수 있다. 본 발명의 다른 목적, 특징 및 이점들은 본 발명의 실시를 위하여 당업자가 실시할 수 있도록 하는 완전하고 명확하고 정확한 실시 용어로서 출원서에서 지적된 정보 기록 장치 및 방법에 의해 구현되고 획득될 것이다.

본 발명의 목적에 따른 이러한 특징 및 다른 장점을 획득하기 위하여, 본 발명의 실시예와 상세한 설명이 하기에서 제공된다.

본 발명의 일 실시예에 따라, 입력 단자, 출력 단자, 리플 전압을 갖는 정전압을 생성하는 정전압 전원부와, 리플 전압 없이 정전압이 출력 단자에서 출력되도록 리플 전압을 제거하기 위한 리플 제거 회로부를 갖는 정전압 전원 회로에 있어서,

리플 제거 회로부는 정전압 전원부와 출력 단자 사이에 접속된 저항;

리플 전압 검출 회로부로부터 신호를 수신하고 출력 단자에 전류를 공급하거나 또는 수신된 신호에 응답하여 저항으로부터 전류를 흡인하여 출력 단자에서 리플 전압을 제거하는 전류 회로부를 포함한다.

전류 회로부는 리플 전압이 (-)이라고 수신된 신호가 표시할 때 전류를 공급하며, 리플 전압이 (+)이라고 수신된 신호가 표시할 때 전류를 흡인할 수 있다.

전류 회로부는 전류 송출 회로부 및 전류 흡인 회로부를 포함할 수 있다.

전류 송출 회로부는 수신된 신호에 따라 공급된 전류를 변동하고, 전류 흡인 회로부는 수신된 신호에 따라 흡인된 전류를 변동할 수 있다.

저항의 저항값과, 제공되거나 또는 흡인된 전류의 곱은 리플 전압과 동일할 수 있다.

리플 제거 회로부는 출력 단자 및 전류 회로부의 출력부 사이에 접속된 캐패시터를 더 포함한다.

리플 전압 검출 회로부는 정전압 전원부로부터 전압을 인가받아, 기준 전압과 수신된 전압을 비교하여, 비교값에 따라 신호를 출력할 수 있다.

정전압 전원부 및 리플 제거 회로부는 단일 IC로 집적화될 수 있다.

도 1은 본 발명의 실시예에 따라 정전압 전원 회로를 나타내는 회로도이다.

도 2는 전류 송출 회로에 의해 제공된 전류(io1) 및 리플 전압(Vri)에 응하여 전류 흡인 회로에 의해 흡인된 전류(io2)를 나타내는 그래프이다.

도 3은 도 1에서 도시된 리플 제거 회로부(3)의 일 실시예를 나타내는 회로도이다.

도 4는 도 1에서 도시된 리플 제거 회로부의 또 다른 실시예를 나타내는 회로도이다.

도 5는 리플 필터를 사용하는 정전압 전원 회로를 나타내는 회로도이다.

도 6은 종래 정전압 전원 회로의 또 다른 타입을 나타내는 회로도이다.

하기에서, 본 발명의 실시예가 첨부 도면을 참조하여 개시된다.

본 발명의 실시예는 도 1 내지 도 4를 참조하여 설명된다. 도 1은 본 발명의 실시예에 따라 정전압 전원 회로를 나타내는 회로도이다.

정전압 전원 회로(1)는 전원 공급 전압(Vdd)을 수신하고 이상적으로 소정 정전압(V1)을 생성하고 출력하는 정전압 전원부(2) 및, 정전압 전원부(2)의 출력부(OUT1)와 정전압 전원 회로(1)의 출력부(OUT) 사이에 접속된 리플 제거 회로부(3)를 포함한다.

리플 제거 회로부(3)는 정전압 전원부(2)의 출력부(OUT1)과 출력 단자(OUT) 사이에 접속된 저항(R1), 정전압 전원부(2)의 실질 출력 전압(Vo1)으로 나타나는 리플 전압(Vri)을 검출하기 위한 리플 전압 검출 회로(5), 리플 전압 검출 회로(5)로부터의 출력 신호에 따라 출력 단자(OUT)에 전류(io1)를 공급하는 전류 송출 회로(6) 및 리플 전압 검출 회로(5)로부터의 출력 신호에 따라 저항(R1)을 통하여 전류(io2)를 흡인하는 전류 흡인 회로(7)를 포함한다. 리플 전압 검출 회로(5)는 리플 전압 검출 회로부의 일 예이고, 전류 송출 회로(6)는 전류 송출 회로부의 일 예이며, 전류 흡인 회로(7)는 전류 흡인 회로부의 일 예이다. 전류 송출 회로부 및 전류 흡인 회로부의 조합은 전류 회로부의 일예이다. 정전압 전원부 및 리플 제거 회로부는 단일 IC로 집적화되는 것이 바람직하다.

리플 전압 검출 회로(5)의 입력단으로, 정전압 전원부(2)의 출력 전압(Vo1) 이 입력된다. 리플 전압 검출 회로(5)의 출력 신호는 전류 송출 회로(6) 및 전류 흡인 회로(7)에 입력된다. 전류 송출 회로(6)로부터 공급된 전류(io1)는 출력 단자(OUT)로 출력된다. 전류 흡인 회로(7)에 의해 흡인된 전류(io2)는 저항(R1)를 통해 전류 흡인 회로(7)로 입력된다.

이러한 구조에 있어서, 리플 제거 회로부(3)는 도 2에서 도시된 것과 같은 방법으로 작동한다. 도 2는 정전압 전원부(2)로부터 출력된 정전압(V1) 상에 놓여진 리플 전압(Vri), 리플 전압(Vri)에 응하여 전류 송출 회로(6)로부터 공급된 출력 전류(io1) 및 리플 전압(Vri)에 응하여 전류 흡인 회로(7)에 의해 흡인된 출력 전류(io2)를 도시한다.

도 2는 리플 전압(Vri)이 (-)일 때, 즉 정전압 전원부(2)의 출력 전압류(Vo1)이 정전압(V1)에 비해 낮을 때, 전류 흡인 회로(7)는 작동을 멈추고 전류 송출 회로(6)가 작동한다. 전류 송출 회로(6)로부터 공급된 전류(io1)는 리플 전압(Vri)에 따라 변동하여, 리플 전압(Vri)이 낮아지는 만큼 더 증가한다. 공급된 전류(io1)가 점점 커질 때, 저항(R1)을 통해 공급된 전류 흐름은 감소하고 저항(R1) 상에서 또한 전압 강하가 감소하여, 출력 단자(OUT)에서 출력 전압(Vout)이 강하되는 것이 방지된다.

저항(R1)의 저항값 및/또는 전류 송출 회로(6)로부터 공급된 전류(io1)의 값은, 공급된 전류(io1)에 기인한 저항(R1)의 양단에서 전압 강하의 감소값이 정전압(V1)으로부터 감소된 리플 전압값과 동일해지도록 조정될 수 있다. 이러한 방법으로, 출력 단자(OUT)에서 출력 전압(Vout)이 강하되는 것을 방지할 수 있다.

이어서, 리플 전압(Vri)이 (+)일 때, 즉, 정전압 전원부(2)의 출력 전압(Vo1)이 정전압(V1)보다 더 높을 때, 전류 송출 회로(6)는 작동을 멈추고 전류 흡인 회로(7)가 작동한다. 전류 흡인 회로(7)에 의해 흡인된 전류(io2)는 리플 전압(Vri)에 따라 변동하여, 리플 전압(Vri)이 점점 높아지는 만큼 더 증가한다. 흡인된 전류(io2)가 점점 더 증가할 때, 저항(R1)를 통한 전류 흐름도 증가하고, 저항(R1)의 양단에서 전압 강하도 또한 증가하여, 출력 단자(OUT)에서 출력 전압(Vout)이 상승되는 것이 방지된다.

저항(R1)에서 증가된, 저항의 양 및/또는 전류 흡인 회로(7)에 의해 흡인된 전류(io2)의 양은, 흡인된 전류(io2)에 기인한 저항(R1)의 양단에서 전압 강하 내 증가분이 정전압(V1)으로부터 리플 전압 증가분과 동일해지도록 조정될 수 있다. 이러한 방법으로, 출력 단자(OUT)에서 출력 전압(Vout)이 상승되는 것을 방지할 수 있다.

도 3은 리플 제거 회로부(3)를 예시적으로 나타내는 회로도이다. 리플 전압 검출 회로(5)는 소정 전압(Vs1)을 생성하는 기준 전압 발생 회로(11), 캐패시터(C2) 및 한 쌍의 저항(R4, R5, F6, R7)을 포함한다. 전류 송출 회로(6)는 제1 연산 증폭 회로(AMP1), PMOS 트랜지스터(M1), 캐패시터(C1), 저항(R2, R8, R9)을 포함한다. 전류 흡인 회로(7)는 제2 연산 증폭 회로(AMP2), NMOS 트랜지스터(M2), 캐패시터(C1), 저항(R3, R10, R11)를 포함한다. 캐패시터(C1)는 제 1 캐패시터의 일 예이고, 캐패시터(C2)는 제 2 캐패시터의 일 예이고, 한 쌍의 저항(R4, R5)은 제1 전압 분압 회로의 일 예이며, 한 쌍의 저항(R6, R7)은 제 2전압 분압 회로의 일 예이다.

기준 전압(Vs1) 및 접지 전압 사이에서, 직렬로 연결된 저항(R4, R5) 및 직렬로 연결된 저항(R6, R7)은 병렬로 접속된다.

저항(R4)와 저항(R5) 사이의 노드는 캐패시터(C2)를 통해 정전압 전원부(2)의 출력부(OUT1)에 연결된다. 저항(R4)과 저항(R5) 사이의 노드는 또한 저항(R8)을 통해 제1 연산 증폭 회로(AMP1)의 비반전 입력부에 그리고 저항(R10)을 통해 제2 연산 증폭 회로(AMP2)의 비반전 입력부에 연결된다.

저항(R6) 및 저항(R7) 사이의 노드는 연산 증폭 회로(AMP1, AMP2)의 반전 입력부에 연결된다.

제1 연산 증폭 회로(AMP1)의 출력부로, PMOS 트랜지스터(M1)의 게이트가 접속된다. 제2 연산 증폭 회로(AMP2)의 출력부로, NMOS 트랜지스터(M2)의 게이트가 접속된다. 전원 공급 전압(Vdd) 및 접지 전압 사이에, PMOS 트랜지스터(M1), 저항(R2), 저항(R3) 및 NMOS 트랜지스터(M2)가 직렬로 접속된다. 저항(R2)과 저항(R3) 사이의 노드는 캐패시터(C1)를 통해 출력부(OUT1)에 접속된다. 캐패시터(C1)는 직류 전압을 차단한다.

PMOS 트랜지스터(M1)의 드레인과 저항(R2) 사이의 노드는 저항(R9)을 통해 제1 연산 증폭 회로(AMP1)의 비반전 입력부에 접속된다. 저항(R3)과 NMOS 트랜지스터(M2)의 드레인 사이의 노드는 저항(R11)을 통해 제2 연산 증폭 회로(AMP2)의 비반전 입력부에 접속된다.

이러한 구조에 있어서, 전류 송출 회로(6)는 제1 연산 증폭 회로(AMP1)와 PMOS 트랜지스터(M1)에 의해 형성된 반전 증폭 회로를 갖고, 이의 증폭 팩터는 대개 저항(R8)의 저항값에 의해 분압된 저항(R9)의 저항값으로 표현된다. 이와 유사하게, 전류 흡인 회로(7)는 제2 연산 증폭 회로(AMP2)와 NMOS 트랜지스터(M2)에 의해 형성된 비반전 증폭 회로를 갖고, 이의 증폭 팩터는 대개 저항(R10)의 저항값에 의해 분압된 저항(R11)의 저항값으로 표현된다.

저항(R4~R7)의 저항값은 저항(R4)와 저항(R5)의 비율이 저항(R6)와 저항(R7)의 비율과 동일하도록 조정된다. 이러한 방식으로, 리플 전압이 제거될 때, 저항(R4)과 저항(R5) 사이의 노드에서 전압(V2)은 저항(R6)과 저항(R7) 사이의 노드에서의 전압(V3)과 동일해진다.

리플 전압이 정전압 전원부(2)의 출력 전압(Vo1)에서 나타날 때, 리플 전압은 캐패시터(C2)를 통하여 저항(R4)와 저항(R5) 사이의 노드에서 전압(V2)를 변동한다. 한편, 저항(R6)과 저항(R7) 사이의 노드에서의 전압(V3)은 변동되지 않는다. 따라서, 전압(V2,V3) 사이의 전압차가 전류 송출 회로(6) 및 전류 흡인 회로(7)로 입력되어 그 내부에서 증폭된 후, PMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M2)의 드레인에서 발현된다.

전압(V2)이 전압(V3)보다 낮을 때, 즉 리플 전압(Vri)이 (-)일 때, 전압차는 전류 송출 회로(6) 및 전류 흡인 회로(7)에 의해 증폭되어, 증폭 전압이 개별적으로 PMOS 트랜지스터(M1)을 온시키고 NMOS 트랜지스터(M2)를 오프시켜, PMOS 트랜지스터(M1)의 드레인 전압과 NMOS 트랜지스터(M2)의 소스 전압이 상승되고, 저항(R2)와 저항(R3) 사이의 노드에서 전압이 상승된다. 상승된 전압은 캐패시터(C1)를 통 해 출력 단자(OUT)에 인가되어 출력 단자(OUT)에서 전압이 강하되는 것을 방지한다. 전류 송출 회로(6)로부터 출력 단자(OUT)로 공급된 전류(io1)는 전류 송출 회로(6)의 증폭 팩터 및 저항(R2)의 저항값에 의해 결정된다. 도 1 및 도 2를 참조하여 언급되는 것과 같이, 전류(io1) 및 저항(R1)의 곱이 리플 전압(Vri)과 동일하도록 리플 전압을 조정함으로써, 리플 전압(Vri)은 출력 단자(OUT)에서 제거될 수 있다.

한편, 전압(V2)이 전압(V3)에 비해 좀 더 높을 때, 즉 리플 전압(Vri)이 (+)일 때, 전압 차는 전류 송출 회로(6) 및 전류 흡인 회로(7)에 의해 증폭되어, 증폭 전압이 개별적으로 PMOS 트랜지스터(M1)를 오프시키고 NMOS 트랜지스터(M2)를 온시켜, PMOS 트랜지스터(M1)의 드레인 전압과 NMOS 트랜지스터(M2)의 소스 전압이 하강하고, 저항(R2)와 저항(R3) 사이의 노드에서 전압도 하강한다. 하강된 전압은 캐패시터(C1)를 통해 출력 단자(OUT)에 인가되어 출력 단자(OUT)에서 전압이 상승되는 것을 방지한다. 저항(R1)으로부터 전류 흡인 회로(7)에 의해 흡인된 전류(io2)는 전류 흡인 회로(7)의 증폭 팩터 및 저항(R3)의 저항값에 의해 결정된다. 도 1 및 도 2를 참조하여 언급되는 것과 같이, 전류(io2) 및 저항(R1)의 곱이 리플 전압(Vri)과 동일하도록 리플 전압(Vri)을 조정함으로써, 리플 전압(Vri)은 출력 단자(OUT)에서 제거될 수 있다. 저항(R8~R11)이 저항(R2) 및 저항(R3)에 비해 더 크기 때문에, 저항(R2)와 저항(R3)을 통해서 출력 단자(OUT)로부터 또는 출력 단자(OUT)로 공급되고 흡인된 전류는 실질적으로 영향을 미치지 않는다.

도 3에서, 전류 송출 회로(6) 및 전류 흡인 회로(7)는 두 개의 연산 증폭 회 로(AMP1,AMP2)에 의해 개별적으로 형성된다. 그러나, 전류 송출 회로(6) 및 전류 흡인 회로(7)가 도 4에서 도시된 것과 같은 하나의 제1 연산 증폭 회로(AMP1)에 의해서 형성될 수도 있다.

도 3에서 도시된 구성과 동일하거나 또는 유사한 도 4의 구성에는, 동일하거나 또는 유사한 알파벳 참조 번호가 할당되었으며 이에 대한 설명은 삭제한다. 단 도 3과 다른 점은 하기에서 설명된다.

도 4에서 도시된 실시예에서, 도 3과 비교하여, 제2 연산 증폭 회로(AMP2), PMOS 트랜지스터(M1), NMOS 트랜지스터(M2) 및 저항(R10, R11)이 삭제되고, 대신 다이오드(D1, D2)가 부가된다.

도 4에서 도시된 전류 송출 회로(6)는 제1 연산 증폭 회로(AMP1), 다이오드(D1), 캐패시터(C1) 및 저항(R2, R8, R9)들을 포함한다. 도 4에서 도시된 전류 흡인 회로(7)는 제1 연산 증폭 회로(AMP1), 다이오드(D2), 캐패시터(C1) 및 저항(R3, R8, R9)들을 포함한다.

저항(R4)와 저항(R5) 사이의 노드는 저항(R8)을 통해 제1 연산 증폭 회로(AMP1)의 반전 입력부에 연결된다. 저항(R6)과 저항(R7) 사이의 노드는 제1 연산 증폭 회로(AMP1)의 비반전 입력부에 연결된다. 저항(R9)은 비반전 입력부 및 제1 연산 증폭 회로(AMP1)의 출력부에 접속된다. 캐패시터(C1)의 일단은 출력 단자(OUT)에 접속된다. 캐패시터(C1)의 타단과 제1 연산 증폭 회로(AMP1)의 출력 단자(OUT) 사이에, 직렬로 접속된 다이오드(D1) 및 저항(R2)과, 직렬로 접속된 다이오드(D2) 및 저항(R3)이 병렬로 연결된다.

작동시, 리플 전압(Vri)은 제1 연산 증폭 회로(AMP1)와 저항(R8,R9)에 의해 형성된 반전 증폭 회로에 의해 증폭된다. 리플 전압(Vri)이 (-)일 때, 제1 연산 증폭 회로(AMP1)의 출력 전압이 상승하고, 제1 연산 증폭 회로(AMP1)는 다이오드(D1)와 저항(R2)을 통해 출력 단자(OUT)에 전류를 공급한다. 리플 전압(Vri)이 (+)일 때, 제1 연산 증폭 회로(AMP1)의 출력 전압이 하강하고, 제1 연산 증폭 회로(AMP1)는 저항(R1)로부터 다이오드(D2)와 저항(R3)을 통해 전류(io2)를 흡인한다. 전류가 출력 단자(OUT)에 공급되고, 저항(R1)로부터 흡인된 전류값이 서로 동일한 경우, 다이오드(D1)와 다이오드(D2)는 제거될 수 있고, 저항(R2) 및 저항(R3)도 하나의 저항로 통합될 수 있고, 통합된 저항은 제1 연산 증폭 회로(AMP1) 및 캐패시터(C1) 사이에 접속된다.

도 3 및 도 4에서 도시된 실시예에서, 전류 송출 회로(6) 및 전류 흡인 회로(7)는 보통 하나의 캐패시터(C1)를 공유한다. 이와 달리, 각각의 전류 송출 회로(6) 및 전류 흡인 회로(7)에 캐패시터(C1)가 제공될 수 있으며, 이들 각각은 저항(R2)과 출력 단자(OUT) 사이에 그리고, 저항(R3)과 출력 단자(OUT) 사이에 개별적으로 접속된다.

본 발명의 실시예에 따른 정전압 전원 회로에 있어서, 리플 전압 전압(Vri)이 (-)일 때, 즉 출력 전압(Vo1)이 정전압(V1)에 비해 낮을 때, 전류 흡인 회로(7)는 작동을 멈추고, 전류 송출 회로(6)가 작동한다. 전류 송출 회로(6)에 의해 공급된 전류 양은 리플 전압(Vri)이 작아지는 만큼 점점 커진다. 리플 전압 전압(Vri)이 (+)일 때, 즉 출력 전압(Vo1)이 평균 전압(V1)에 비해 높을 때, 전류 송 출 회로(6)는 그 작동을 멈추고, 전류 흡인 회로(7)가 작동한다. 전류 흡인 회로(7)에 의해 흡인된 전류 양은 리플 전압(Vri)이 커지는 만큼 점점 작아진다. 따라서, 정전압 전원부(2)의 출력 전압(Vo1) 중에서 리플 전압(Vri)이 제거될 수 있다. 정전압 전원부의 출력부(OUT1)과 정전압 전원 회로(1)의 출력 단자(OUT) 사이의 전압 강하는 감소될 수 있으며, 이에 따라 전원 공급 효율이 큰 전류가 출력될 때에도 향상될 수 있다.

또한, 본 발명은 본원 명세서에 개시된 실시예로 한정하는 것은 아니며, 본 발명의 기술적 사상 및 범주를 이탈함이 없이 여러 가지의 변동 및 수정이 이루어질 수 있다.

본 발명은 일본 특허청에 2004년 10월 22일에 출원된 일본특허출원 제2004-308369호를 우선권 주장하고 있으며, 이 특허 출원의 전체 내용은 본원 명세서에서 참고로서 통합되어 있다.

Claims

입력 단자, 출력 단자, 리플 전압과 함께 정전압을 생성하는 정전압 전원부와, 리플 전압 없이 정전압이 상기 출력 단자에서 출력되도록 리플 전압을 제거하기 위한 리플 제거 회로부를 갖는 정전압 전원 회로에 있어서,

상기 리플 제거 회로부는,

상기 정전압 전원부와 상기 출력 단자 사이에 접속된 저항;

상기 리플 전압을 검출하고 그 검출된 리플 전압에 따라 신호를 출력하는 리플 전압 검출 회로부; 및

상기 리플 전압 검출 회로부로부터 상기 신호를 수신하고 상기 출력 단자에 전류를 공급하거나 또는 상기 수신된 신호에 응답하여 상기 저항으로부터 전류를 흡인하여 상기 출력 단자에서 상기 리플 전압을 제거하는 전류 회로부

를 포함하고,

상기 리플 전압 검출 회로부는 상기 정전압 전원부로부터 상기 리플 전압을 수신하고, 기준 전압(V3)과 상기 수신된 리플 전압에 의해 변경된 기준 전압(V2)을 비교하여, 비교값에 따라 상기 신호를 상기 전류 회로부로 출력하는 것인 정전압 전원 회로.
제1항에 있어서, 상기 전류 회로부는 상기 리플 전압이 (-)이라고 상기 수신된 신호가 표시할 때 전류를 공급하며, 상기 수신된 신호가 리플 전압이 (+)라고 표시할 때 전류를 흡인하는 정전압 전원 회로.
제1항에 있어서, 상기 전류 회로부는 전류 송출 회로부 및 전류 흡인 회로부를 포함하는 것인 정전압 전원 회로.
제3항에 있어서, 상기 전류 송출 회로부는 상기 수신된 신호에 따라 상기 공급되는 전류를 변동하고, 상기 전류 흡인 회로부는 상기 수신된 신호에 따라 상기 흡인되는 전류를 변동하는 것인 정전압 전원 회로.
제1항에 있어서, 상기 저항의 저항값과, 상기 공급되거나 또는 흡인된 전류의 곱은 상기 리플 전압과 동일한 것인 정전압 전원 회로.
제1항에 있어서, 상기 리플 제거 회로부는 상기 출력 단자와 상기 전류 회로부의 출력부 사이에 접속된 캐패시터를 더 포함하는 것인 정전압 전원 회로.
삭제
제1항에 있어서, 상기 정전압 전원부 및 상기 리플 제거 회로부는 단일 IC로 집적화되는 것인 정전압 전원 회로.