KR100810863B1 - 측정 장치, 측정 방법, 및 시험 장치 - Google Patents

측정 장치, 측정 방법, 및 시험 장치 Download PDF

Info

Publication number
KR100810863B1
KR100810863B1 KR1020067017933A KR20067017933A KR100810863B1 KR 100810863 B1 KR100810863 B1 KR 100810863B1 KR 1020067017933 A KR1020067017933 A KR 1020067017933A KR 20067017933 A KR20067017933 A KR 20067017933A KR 100810863 B1 KR100810863 B1 KR 100810863B1
Authority
KR
South Korea
Prior art keywords
signal
phase
strobe
strobe signal
level
Prior art date
Application number
KR1020067017933A
Other languages
English (en)
Other versions
KR20060122948A (ko
Inventor
토모유키 야마네
히로카츠 니이지마
Original Assignee
주식회사 아도반테스토
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 아도반테스토 filed Critical 주식회사 아도반테스토
Publication of KR20060122948A publication Critical patent/KR20060122948A/ko
Application granted granted Critical
Publication of KR100810863B1 publication Critical patent/KR100810863B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
    • G01R29/26—Measuring noise figure; Measuring signal-to-noise ratio
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

제1의 스트로브 신호와, 제2의 스트로브 신호를 출력 신호에 동기화하여 생성하고, 전자 디바이스가 출력 신호를 복수 회 출력할 때마다, 스트로브 신호의 위상을 순차적으로 변화시키고, 출력 신호의 신호 레벨을, 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하고, 제1의 스트로브 신호에 대한 출력 신호의 신호 레벨이 H 레벨인 회수를, 제1의 스트로브 신호의 위상마다 계수하고, 제2의 스트로브 신호에 대한 출력 신호의 신호 레벨이 L 레벨인 회수를, 제2의 스트로브 신호의 위상마다 계수하고, 계수한 회수에 기초하여, 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출하는 측정 장치를 제공하고, 출력 신호의 파형의 변화점, 지터량, 및 지터의 분포를 1회의 시험으로 측정한다.
시험, 전자 디바이스, 스트로브 신호, 파형, 위상, 지터

Description

측정 장치, 측정 방법, 및 시험 장치{MEASUREMENT INSTRUMENT, MEASUREMENT METHOD, AND TEST INSTRUMENT}
본 발명은, 반도체 소자 등의 전자 디바이스가 출력하는 출력 신호의 파형을 측정하는 측정 장치, 측정 방법, 및 시험 장치에 관한 것이다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는, 하기의 출원에 기재된 내용을 참조에 의해 본 출원에 편입시키고, 본 출원의 기재의 일부로 한다.
일본특허출원 제2004-029751호 출원일 2004년 2월 5일
종래, 반도체 소자 등의 전자 디바이스의 양부를 판정하기 위해서, 전자 디바이스의 출력 신호의 파형을 측정하는 측정 장치가 이용되고 있다. 출력 신호의 파형의 측정에 있어서는, 예를 들면 출력 신호의 지터의 측정이나, 출력 신호의 파형의 변화점의 측정을 들 수 있다.
종래의 측정 장치는, 예를 들면 지터의 측정을 행하는 경우, 전자 디바이스에 연속하여 복수 회 출력 신호를 출력시키고, 소정의 위상에 있어서의 각각의 출력 신호의 신호 레벨을 검출하며, 검출한 신호 레벨과 미리 정해진 신호 레벨을 비 교한다. 그리고, 신호 레벨을 검출하는 위상을 순차적으로 변화시키고, 각각의 위상마다, 비교 결과가 패스(pass)(또는 패일(fail))인 회수를 구함으로써, 출력 신호의 지터를 측정한다. 이와 같은 경우, 측정 장치는, 출력 신호의 신호 레벨을 검출하는 위상을 정하기 위한 스트로브 신호를 생성하고, 당해 스트로브 신호의 위상을 순차적으로 변화시켜 측정을 행한다.
또한, 출력 신호의 파형의 변화점의 측정을 행하는 경우, 종래의 측정 장치는, 전자 디바이스에 연속하여 복수 회 출력 신호를 출력시키고, 각각의 출력 신호 마다 스트로브 신호의 위상을 변화시키며, 비교 결과가 패스로부터 패일(또는 패일로부터 패스)로 변화하는 위상을, 파형의 변화점으로서 검출한다.
또한, 지터의 측정을 행하는 측정 장치로서, 위상 간격이 정해진 2개의 스트로브 신호를 이용하는 측정 장치가 개시되어 있다(예를 들면, 특허문헌 1 참조). 당해 측정 장치는, 정(定)위상 간격의 2개의 스트로브 신호로 출력 신호를 스캔함으로써, 출력 신호의 지터 분포를 측정한다.
특허문헌 1: 국제공개 제02/50557호 팜플렛
[발명이 해결하고자 하는 과제]
그러나, 종래의 측정 장치는, 출력 신호의 지터량과, 출력 신호의 파형의 변화점을 따로따로 측정해야 하기 때문에, 측정 효율이 나쁜 것이었다. 또한, 2개의 스트로브 신호를 이용하는 측정 장치는, 지터 분포만을 측정하는 것이고, 출력 신호의 파형의 변화점이나, 출력 신호의 에지의 가파르기는 측정할 수 없다. 또한, 2개의 스트로브 신호의 위상 간격을 적절한 값으로 정할 필요가 있다. 이 때문에, 당해 위상 간격을 정하기 위해 측정을 반복하여 행할 필요가 있고, 측정 효율이 저하된다.
이렇게 해서, 본 발명은, 상술한 과제를 해결할 수 있는 측정 장치, 측정 방법, 및 시험 장치를 제공하는 것을 목적으로 한다. 이러한 목적은, 청구의 범위에 있어서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 더욱 유리한 구체예를 규정한다.
[과제를 해결하기 위한 수단]
상기 과제를 해결하기 위해, 본 발명의 제1 형태에 있어서는, 전자 디바이스가 출력하는 출력 신호의 파형을 측정하는 측정 장치에 있어서, 제1의 스트로브 신호와, 제1의 스트로브 신호와는 위상이 다른 제2의 스트로브 신호를, 출력 신호에 동기화하여 생성하는 스트로브 생성부와, 전자 디바이스가 출력 신호를 복수 회 출력할 때마다, 제1의 스트로브 신호의 위상, 및 제2의 스트로브 신호의 위상을 순차적으로 변화시키는 스트로브 시프트부와, 출력 신호의 신호 레벨을, 제1의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제1의 타이밍 비교부와, 출력 신호의 신호 레벨을, 제2의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제2의 타이밍 비교부와, 제1의 타이밍 비교부가 취득한 각각의 출력 신호의 신호 레벨이 H 레벨인 회수를, 제1의 스트로브 신호의 위상마다 계수하는 제1의 카운터와, 제2의 타이밍 비교부가 취득한 각각의 출력 신호의 신호 레벨이 L 레벨인 회수를, 제2의 스트로브 신호의 위상마다 계수하는 제2의 카운터와, 제1의 카운터가 계수한 회수, 및 제2의 카운터가 계수한 회수를 격납하는 패일 메모리를 포함하는 측정 장치를 제공한다.
제1의 카운터가 위상마다 계수한 회수, 및 제2의 카운터가 위상마다 계수한 회수에 기초하여, 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출하는 연산부를 더 포함해도 좋다.
스트로브 시프트부는, 제1의 스트로브 신호의 초기 위상을 나타내는 제1의 초기값을, 일정한 시프트 양만큼 순차적으로 시프트시키고, 시프트된 값을 제1의 스트로브 신호의 위상으로서 출력하는 제1의 시프터와, 제2의 스트로브 신호의 초기 위상을 나타내는 제2의 초기값을, 일정한 시프트 양만큼 순차적으로 시프트시키고, 시프트된 값을 제2의 스트로브 신호의 위상으로서 출력하는 제2의 시프터를 포함하며, 제1의 시프터 및 제2의 시프터는, 제1의 스트로브 신호와 제2의 스트로브 신호의 상대 위상이 변화하도록, 제1의 스트로브 신호의 위상 및 제2의 스트로브 신호의 위상을 순차적으로 시프트시켜도 좋다.
제1의 시프터는 제1의 스트로브 신호의 위상을 순차적으로 증가시키는 가산기이고, 제2의 시프터는 제2의 스트로브 신호의 위상을 순차적으로 감소시키는 감산기여도 좋다.
스트로브 시프트부는, 제1의 시프터의 시프트 양을 연산하는 제1의 가산기와, 제2의 시프터의 시프트 양을 연산하는 제2의 가산기를 더 포함하며, 제1의 가산기에 의해 연산된 시프트 양과 제2의 가산기에 의해 연산된 시프트 양은 실질적으로 동일해도 좋다.
스트로부 시프트부는, 제1 및 제2의 스트로브 신호의 각각의 위상 시프트를 정지시키기 위한 제어 신호를 출력하는 제어부와, 제어 신호를 수취하고 제1의 시프터의 동작을 제어하는 제1의 논리곱 회로와, 제어 신호를 수취하고 제2의 시프터의 동작을 제어하는 제2의 논리곱 회로를 더 포함하고, 제어부는, 제1의 카운터가 제1의 스트로브 신호의 각각의 위상에 있어서 순차적으로 계수하는 출력 신호의 신호 레벨이 H 레벨인 회수가 복수 회 전체가 되고, 또한 제2의 카운터가 제2의 스트로브 신호의 각각의 위상에 있어서 순차적으로 계수하는 출력 신호의 신호 레벨이 L 레벨인 회수가 복수 회 전체가 된 경우에, 제1 및 제2의 논리곱 회로의 각각에 제어 신호를 출력하고, 제어 신호를 수취한 제1의 논리곱 회로는 제1의 시프터의 시프트 동작을 정지시키고, 제어 신호를 수취한 제2의 논리곱 회로는 제2의 시프터의 시프트 동작을 정지시켜도 좋다.
전자 디바이스가 출력 신호를 복수 회 출력할 때마다, 제1의 카운터 및 제2의 카운터의 계수값을, 제1의 스트로브의 위상 및 제2의 스트로브의 위상과 대응시켜 패일 메모리에 격납하고, 제1의 카운터 및 제2의 카운터의 계수값을 리셋하는 측정 장치 제어부를 더 포함해도 좋다.
본 발명의 제2 형태에 있어서는, 전자 디바이스가 출력하는 출력 신호의 파형을 측정하는 측정 방법에 있어서, 제1의 스트로브 신호와, 제1의 스트로브 신호와는 위상이 다른 제2의 스트로브 신호를, 출력 신호에 동기화하여 생성하는 스트로브 생성 단계와, 전자 디바이스가 출력 신호를 복수 회 출력할 때마다, 제1의 스트로브 신호의 위상, 및 제2의 스트로브 신호의 위상을 순차적으로 변화시키는 스트로브 시프트 단계와, 출력 신호의 신호 레벨을, 제1의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제1의 타이밍 비교 단계와, 출력 신호의 신호 레벨을, 제2의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제2의 타이밍 비교 단계와, 제1의 타이밍 비교 단계에 있어서 취득한 각각의 출력 신호의 신호 레벨이 H 레벨인 회수를, 제1의 스트로브 신호의 위상마다 계수하는 제1의 계수 단계와, 제2의 타이밍 비교 단계에 있어서 취득한 각각의 출력 신호의 신호 레벨이 L 레벨인 회수를, 제2의 스트로브 신호의 위상마다 계수하는 제2의 계수 단계와, 제1의 계수 단계에 있어서 계수한 회수, 및 제2의 계수 단계에 있어서 계수한 회수를 격납하는 격납 단계를 포함하는 측정 방법을 제공한다.
제1의 계수 단계에 있어서 위상마다 계수한 회수, 및 제2의 계수 단계에 있어서 위상마다 계수한 회수에 기초하여, 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출하는 연산 단계를 더 포함해도 좋다.
스트로브 시프트 단계는, 제1의 스트로브 신호와, 제2의 스트로브 신호와의 상대 위상이 변화하도록, 제1의 스트로브 신호의 위상 및 제2의 스트로브 신호의 위상을 순차적으로 변화시켜도 좋다.
스트로브 시프트 단계는, 제1의 스트로브 신호의 위상을, 출력 신호의 파형의 변화점의 위상을 포함하는 위상 범위의 일단(一端)으로부터, 위상 범위의 타단(他端)을 향해서 순차적으로 변화시키고, 제2의 스트로브 신호의 위상을, 위상 범위의 타단으로부터, 위상 범위의 일단을 향해서 순차적으로 변화시켜도 좋다. 스트로브 시프트 단계는, 제1의 스트로브 신호의 위상과, 제2의 스트로브 신호의 위상을, 실질적으로 동일한 변화량으로 순차적으로 변화시켜도 좋다.
본 발명의 제3 형태에 있어서는, 전자 디바이스를 시험하는 시험 장치에 있어서, 전자 디바이스를 시험하는 시험 신호를 생성하고, 전자 디바이스에 공급하는 제어부와, 전자 디바이스의 출력 신호의 파형을 측정하고, 전자 디바이스의 양부를 판정하는 측정 장치를 포함하고, 측정 장치는, 제1의 스트로브 신호와, 제1의 스트로브 신호와는 위상이 다른 제2의 스트로브 신호를, 출력 신호에 동기화하여 생성하는 스트로브 생성부와, 전자 디바이스가 출력 신호를 복수 회 출력할 때마다, 제1의 스트로브 신호의 위상, 및 제2의 스트로브 신호의 위상을 순차적으로 변화시키는 스트로브 시프트부와, 출력 신호의 신호 레벨을, 제1의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제1의 타이밍 비교부와, 출력 신호의 신호 레벨을, 제2의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제2의 타이밍 비교부와, 제1의 타이밍 비교부가 취득한 각각의 출력 신호의 신호 레벨이 H 레벨인 회수를, 제1의 스트로브 신호의 위상마다 계수하는 제1의 카운터와, 제2의 타이밍 비교부가 취득한 각각의 출력 신호의 신호 레벨이 L 레벨인 회수를, 제2의 스트로브 신호의 위상마다 계수하는 제2의 카운터와, 제1의 카운터가 계수한 회수, 및 제2의 카운터가 계수한 회수를 격납하는 패일 메모리와, 제1의 카운터가 위상마다 계수한 회수, 및 제2의 카운터가 위상마다 계수한 회수에 기초하여, 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출하고, 전자 디바이스의 양부를 판정하는 연산부를 포함하는 시험 장치를 제공한다.
또한, 상기 발명의 개요는, 본 발명의 필요한 특징의 전체를 열거한 것은 아니며, 이러한 특징군의 서브 콤비네이션도 또한, 발명이 될 수 있다.
[발명의 효과]
본 발명에 의하면, 출력 신호의 파형의 변화점, 지터량, 및 지터의 분포를 1회의 시험으로 측정할 수 있다.
도 1은 본 발명의 실시 형태에 의한 시험 장치 300의 구성의 일례를 도시하는 도면이다.
도 2는 전자 디바이스 200이 출력하는 출력 신호의 일례를 도시하는 도면이 다.
도 3은 메모리부 60에 있어서의 계수(計數) 결과의 일례를 도시하는 도면이다. 도 3(a)는, 제1의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 H 레벨이 아닌(패일) 회수를 도시하고, 도 3(b)는, 제2의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 L 레벨이 아닌(패일) 회수를 도시한다.
도 4는 레벨 비교기 10, 타이밍 비교기 20, 및 타이밍 발생기 80의 구성의 일례를 도시하는 도면이다.
도 5는 논리 비교기 40, 메모리부 60, 및 제어부 70의 구성의 일례를 도시하는 도면이다.
[부호의 설명]
10...레벨 비교기, 12...콤퍼레이터(comparator), 14...콤퍼레이터, 20...타이밍 비교기, 21...스트로브 생성부, 22, 24, 26, 28...가변 지연 회로, 30, 32, 34, 36...타이밍 콤퍼레이터, 40...논리 비교기, 42, 44...배타(排他) 논리합 회로, 46, 48...논리곱 회로, 54...논리합 회로, 55...배타적 논리합 회로, 56...논리합 회로, 57...논리곱 회로, 60...메모리부, 62...제1의 카운터, 64...제2의 카운터, 68...선택부, 70...제어부, 72...패일 메모리, 73...연산부, 80...타이밍 발생기, 82...스트로브 시프트부, 83...논리곱 회로, 84, 86...플립플롭, 88, 90...가산기, 92...측정 장치 제어부, 94...파형 성형기, 96...패턴 발생기, 100...측정 장치, 200...전자 디바이스, 300...시험 장치
이하, 발명의 실시의 형태를 통해 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 기재된 발명을 한정하는 것은 아니며, 또한 실시 형태 중에 설명되는 특징의 조합의 전체가 본 발명의 해결 수단에 필수적인 것이라고는 할 수 없다.
도 1은 본 발명의 실시 형태에 의한 시험 장치 300의 구성의 일례를 도시하는 도면이다. 시험 장치 300은, 반도체 소자 등의 전자 디바이스 200의 양부를 판정하는 장치이고, 제어부 70 및 측정 장치 100을 포함한다. 제어부 70은, 전자 디바이스 200에 시험 신호를 공급하고, 또한 측정 장치 100을 제어한다. 시험 신호는, 전자 디바이스 200을 동작시키고, 전자 디바이스 200에 출력 신호를 출력시키는 신호이다. 측정 장치 100은, 반도체 소자 등의 전자 디바이스 200이 출력하는 출력 신호의 파형을 측정하는 측정 장치이고, 레벨 비교기 10, 타이밍 비교기 20, 논리 비교기 40, 메모리부 60, 및 타이밍 발생기 80을 포함한다. 레벨 비교기 10, 타이밍 비교기 20, 논리 비교기 40, 및 메모리부 60은, 전자 디바이스 200의 복수의 핀에 대응하여 각각 복수 개가 설치된다.
레벨 비교기 10은, 전자 디바이스 200이 출력하는 출력 신호를 수취하고, 수취한 출력 신호의 전압 레벨과, 미리 주어진 전압 레벨을 비교한 비교 결과를 출력한다. 예를 들면 레벨 비교기 10은, 출력 신호의 전압 레벨이 주어진 전압 레벨보 다 큰 경우에 H 논리가 되고, 출력 신호의 전압 레벨이 주어진 전압 레벨보다 작은 경우에 L 논리가 되는 디지털 신호를 출력한다.
타이밍 비교기 20은, 레벨 비교기 10으로부터 주어지는 디지털 신호의 값을, 타이밍 발생기 80으로부터 주어지는 스트로브 신호의 타이밍에서 취득한다. 타이밍 발생기 80은, 제어부 70으로부터 주어지는 신호에 따라 스트로브 신호를 생성하고, 타이밍 비교기 20에 공급한다. 레벨 비교기 10, 타이밍 비교기 20, 및 타이밍 발생기 80의 상세한 구성은, 도 4와 관련하여 후술한다.
논리 비교기 40은, 타이밍 비교기 20이 취득한 값과, 제어부 70으로부터 주어지는 기대값 신호를 비교하고, 비교 결과를 메모리부 60에 공급한다. 그리고, 메모리부 60은, 제어부 70으로부터 비교 결과를 격납하는 지시를 수취한 경우에, 논리 비교기 40에 있어서의 비교 결과를 격납한다. 제어부 70은, 시험 패턴을 생성하는 패턴 발생기, 및 시험 패턴에 기초하여 시험 신호를 생성하고 전자 디바이스 200에 공급하는 파형 성형기로서 더 기능해도 좋다. 논리 비교기 40, 메모리부 60, 및 제어부 70의 상세한 구성은, 도 5와 관련하여 후술한다.
도 2는 전자 디바이스 200이 출력하는 출력 신호의 일례를 도시하는 도면이다. 도 2에 있어서, 종축은 전압 레벨을 나타내고, 횡축은 시간을 나타낸다. 우선, 타이밍 발생기 80은, 제1의 스트로브 신호(STRB1)와, 제1의 스트로브 신호와는 위상이 다른 제2의 스트로브 신호(STRB2)를, 출력 신호에 동기화하여 생성한다. 이때, 타이밍 발생기 80은, 제1의 스트로브 신호를, 출력 신호의 파형의 변화점을 포함하는 위상 범위의 종점(終点)의 위상에 생성하고, 제2의 스트로브 신호를, 위상 범위의 시점(始点)의 위상에 생성한다. 출력 신호의 파형의 변화점을 포함하는 위상 범위는, 전자 디바이스 200의 특성 등에 기초하여, 용이하게 정할 수 있다.
또한, 전자 디바이스 200이 출력 신호를 소정의 복수 회 출력하는 동안, 타이밍 발생기 80은, 제1의 스트로브 신호 및 제2의 스트로브 신호를, 출력 신호에 대한 상대 위상을 변화시키지 않고, 출력 신호에 동기화하여 출력한다. 그리고, 타이밍 비교기 20은, 복수 회 출력된 출력 신호의, 제1의 스트로브 신호 및 제2의 스트로브 신호의 타이밍에 있어서의 값을 각각 취득한다.
또한, 타이밍 발생기 80은, 전자 디바이스 200이 복수 회 출력 신호를 출력할 때마다, 제1의 스트로브 신호의 위상, 및 제2의 스트로브 신호의 위상을 순차적으로 변화시킨다. 본 예에 있어서 타이밍 발생기 80은, 제1의 스트로브 신호의 위상을, 위상 범위의 종점으로부터, 위상 범위의 시점을 향해서 순차적으로 변화시키고, 제2의 스트로브 신호의 위상을, 위상 범위의 시점으로부터, 위상 범위의 종점을 향해서 순차적으로 변화시킨다. 여기서 타이밍 발생기 80은, 제1의 스트로브 신호의 위상과, 제2의 스트로브 신호의 위상을 동일한 변화량으로 순차적으로 변화시키는 것이 바람직하다. 그리고, 타이밍 비교기 20은, 각각의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 값을 복수 회 취득한다.
논리 비교기 40은, 제1의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득한 출력 신호의 값이, 비교 전압 VOH 보다 큰 H 레벨인지 아닌지를 판정한다. 또한, 논리 비교기 40은, 제2의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득한 출력 신호의 값이, 비교 전압 VOH 보다 작은 L 레벨인지 아닌지를 판정한다.
그리고, 메모리부 60은, 제1의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 H 레벨인 회수를 계수하고, 제2의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 L 레벨인 회수를 계수하고, 각각을 스트로브 신호의 위상에 대응시켜서 격납한다. 또한, 다른 예에 있어서는, 메모리부 60은, 제1의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 H 레벨이 아닌 회수를 계수하고, 제2의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 L 레벨이 아닌 회수를 계수하고, 각각을 스트로브 신호의 위상에 대응시켜 격납해도 좋다.
도 3은 메모리부 60에 있어서의 계수(計數) 결과의 일례를 도시한다. 도 3(a)는, 제1의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 H 레벨이 아닌(패일) 회수를 도시하고, 도 3(b)는, 제2의 스트로브 신호의 각각의 위상에 있어서, 출력 신호의 신호 레벨이 L 레벨이 아닌(패일) 회수를 도시한다.
도 2에 도시된 바와 같은 상승 에지의 파형을 측정하는 때에, 제1의 스트로브 신호를 위상 범위 종점(終点)으로부터 위상 범위 시점(始点)까지 순차적으로 위상 시프트하여 측정한 경우, 도 3(a)에 도시된 바와 같이, 제1의 스트로브 신호의 어떤 위상 T2에서 패일이 계수되기 시작한다. 결국, 위상 T2는, 출력 신호가 지터에 의해서 최대한 지연된 경우에 있어서의, H 변화점의 위상을 나타낸다. 그리고, 제1의 스트로브 신호의 위상이 위상 범위 시점에 가까워짐에 따라, 지터의 분포에 따라 패일 회수가 증가한다. 그리고, 지터에 의해서 위상이 최대한 앞선 경우에 도, 출력 신호의 값이 패스가 되지 않는 T1에서, 복수 회 취득한 출력 신호의 값 전체가 패일이 된다.
또한, 마찬가지로 제2의 스트로브 신호를 위상 범위 시점으로부터 위상 범위 종점까지 순차적으로 위상 시프트하여 측정한 경우, 도 3(b)에 도시된 바와 같이, 제2의 스트로브 신호의 어떤 위상 T3에서 패일이 계수되기 시작하고, 제2의 스트로브 신호의 위상이 위상 범위 종점에 가까워짐에 따라 패일 회수가 증가하고, 어떤 위상 T3에서, 복수 회 취득한 출력 신호의 값 전체가 패일이 된다.
본 예에 있어서의 측정 장치 100은, 도 3(a) 및 도 3(b)에 도시된 바와 같은 측정 결과에 기초하여, 출력 신호의 변화점의 위상, 지터량, 및 지터의 분포를 산출한다. 예를 들면, 출력 신호의 지터량은, 지터에 의한 위상의 지연의 최대를 나타내는 위상 T2와, 지터에 의한 위상의 앞섬의 최대를 나타내는 위상 T3와의 차분에 의해서 산출할 수 있다. 또한, 지터의 분포는, 도 3(a) 및 도 3(b)에 도시된 회수의 분포로부터 구할 수 있다. 또한, 측정 장치 100은, 패일이 계수되기 시작하는 제1의 스트로브 신호의 위상 T2를, 출력 신호의 H 레벨의 변화점으로서 검출해도 좋고, 패일이 계수되기 시작하는 제2의 스트로브 신호의 위상 T3를, 출력 신호의 L 레벨의 변화점으로서 검출해도 좋다. 또한, 위상 T2와 위상 T3의 중간점을, 출력 신호의 변화점으로서 검출해도 좋다. 본 예에 있어서의 측정 장치 100에 의하면, 출력 신호의 지터량, 지터의 분포, 및 변화점의 위상을 1회의 측정에 의해서 측정할 수 있다. 또한, 2개의 스트로브 신호에 의해서, 비교 전압 VOH에 대한 패스-패일과, 비교 전압 VOL에 대한 패스-패일을 동시에 측정할 수 있기 때문에, 보다 더 효율적으로 측정을 행할 수 있다.
또한, 본 예에 있어서는, 출력 신호의 상승 에지를 측정하는 경우에 관하여 설명했지만, 출력 신호의 하강 에지에 관해서도, 유사한 동작에 의해 측정할 수 있다. 예를 들면, 출력 신호의 하강 에지를 측정하는 경우, 타이밍 발생기 80은, 제1의 스트로브 신호의 위상을, 위상 범위의 시점으로부터 위상 범위의 종점을 향해서 순차적으로 변화시키고, 제2의 스트로브 신호의 위상을, 위상 범위의 종점으로부터 위상 범위의 시점을 향해서 순차적으로 변화시켜서 측정한다. 또한, 타이밍 발생기 80이, 제1의 스트로브 신호의 위상을, 위상 범위의 종점으로부터 위상 범위의 시점을 향해서 순차적으로 변화시키고, 제2의 스트로브 신호의 위상을, 위상 범위의 시점으로부터 위상 범위의 종점을 향해서 순차적으로 변화시켜서 측정하는 경우에도, 논리 비교기 40에 있어서, 제1의 스트로브 신호의 각각의 위상에서 복수 회 취득한 출력 신호의 값이, 비교 전압 VOL 보다 작은 L 레벨인지 아닌지를 판정하고, 제2의 스트로브 신호의 각각의 위상에서 복수 회 취득한 출력 신호의 값이, 비교 전압 VOH 보다 큰 H 레벨인지 아닌지를 판정함으로써, 마찬가지로 측정할 수 있다.
도 4는, 레벨 비교기 10, 타이밍 비교기 20, 및 타이밍 발생기 80의 구성의 일례를 도시하는 도면이다. 레벨 비교기 10은, 콤퍼레이터 12 및 콤퍼레이터 14를 포함한다.
콤퍼레이터 12는, 전자 디바이스 200의 출력 신호와, 미리 정해진 비교 전압 VOH를 수취하고, 출력 신호를 디지털 신호로 변환하여 출력한다. 본 예에 있어서 콤퍼레이터 12는, 출력 신호의 전압 레벨이 비교 전압 VOH 이상인 경우에 패스(L 논리)가 되고, 출력 신호의 전압 레벨이 비교 전압 VOH 보다 작은 경우에 패일(H 논리)이 되는 디지털 신호를 출력한다. 또한, 콤퍼레이터 14는, 전자 디바이스 200의 출력 신호와, 미리 정해진 비교 전압 VOL을 수취하고, 출력 신호를 디지털 신호로 변환하여 출력한다. 본 예에 있어서 콤퍼레이터 12는, 출력 신호의 전압 레벨이 비교 전압 VOL 이하인 경우에 패스(L 논리)가 되고, 출력 신호의 전압 레벨이 비교 전압 VOL 보다 큰 경우에 패일(H 논리)이 되는 디지털 신호를 출력한다.
타이밍 발생기 80은, 제1의 스트로브 신호의 위상을 시프트시키기 위한 제1의 스트로브 시프트부 82-1, 및 제2의 스트로브 신호의 위상을 시프트시키기 위한 제2의 스트로브 시프트부 82-2를 포함한다. 제1의 스트로브 시프트부 82-1은, 논리곱 회로 83, 플립플롭 84, 플립플롭 86, 가산기 88, 및 가산기 90을 포함한다. 본 예에 있어서, 제1의 스트로브 시프트부 82-1 및 제2의 스트로브 시프트부 82-2는, 스트로브 신호의 위상을 제어하기 위한 위상 신호를 생성한다.
논리곱 회로 83은, 제어부 70으로부터 주어지는 로드 신호(load signal)에 따라, SCAN 데이터를 플립플롭 84에 공급할 것인지 아닌지를 제어한다. 여기서, 논리곱 회로 83에 주어지는 SCAN 데이터는, 제1의 스트로브 신호의 위상 시프트 분해능을 나타내는 데이터이다. 플립플롭 84에는, SCAN 데이터가 논리곱 회로 83을 경유하여 주어지고, 제어부 70으로부터 주어지는 제어 클록에 따라 로드 신호가 입력된 경우에, SCAN 데이터를 가산기 88에 공급한다. 여기서, 제어 클록은, 전자 디바이스 200이 출력하는 출력 신호에 동기화한 클록이다.
플립플롭 86에는, 가산기 88이 출력하는 데이터가 주어지고, 제어부 70으로부터 주어지는 제어 클록에 따라, 수취한 데이터를 가산기 88에 공급한다. 가산기 88은, 플립플롭 84로부터 수취한 SCAN 데이터와, 플립플롭 86으로부터 수취한 데이터를 가산한 데이터를, 가산기 90에 출력한다. 또한, 플립플롭 84 및 플립플롭 86에는, 격납한 값을 초기화하기 위한 클리어 신호(clear signal)가 제어부 70으로부터 주어진다. 여기서, 로드 신호 및 클리어 신호는, 패턴 프로그램 상에 기술된 타이밍에서, 제어 클록과 동기화하여 주어진다.
그리고, 가산기 90에는, 제1의 스트로브 신호의 초기 위상을 나타내는 제1의 초기값이 주어지고, 당해 제1의 초기값에, 가산기 88로부터 수취한 데이터를 가산한 데이터를 출력한다. 결국, 제1의 스트로브 시프트부 82-1은, 제어부 70이 로드 신호를 입력할 때마다, 주어진 제1의 초기값으로부터 SCAN 데이터의 값만큼씩 순차적으로 증가하는 위상 신호를 출력한다. 또한, 제1의 스트로브 시프트부 82-1은, 가산기 90에 대신하여 감산기를 포함해도 좋다. 이 경우, 제1의 스트로브 시프트부 82-1은, 제어부 70이 로드 신호를 입력할 때마다, 주어지는 제1의 초기값으로부터 SCAN 데이터의 값만큼씩 순차적으로 감소하는 위상 신호를 출력한다.
또한, 제2의 스트로브 시프트부 82-2는, 상술한 제1의 스트로브 시프트부 82-1의 구성과 동일한 구성을 갖고, 동일한 SCAN 데이터가 주어지며, 제1의 초기값과는 다른 제2의 초기값이 주어진다. 또한, 제1의 스트로브 시프트부 82-1 및 제2 의 스트로브 시프트부 82-2는, 도 2 및 도 3에 있어서 설명한 바와 같이, 제1의 스트로브 신호와 제2의 스트로브 신호와의 상대 위상이 변화하도록, 제1의 스트로브 신호의 위상 및 제2의 스트로브 신호의 위상을 순차적으로 변화시킨다.
본 예에 있어서는, 제1의 스트로브 시프트부 82-1에는, 도 2 및 도 3에 있어서 설명한 위상 범위 종점에 기초한 제1의 초기값이 주어지고, 제2의 스트로브 시프트부 82-2에는, 위상 범위 시점에 기초한 제2의 초기값이 주어진다. 그리고, 제어부 70이 로드 신호를 입력할 때마다, 제1의 스트로브 시프트부 82-1은, 위상 범위 종점에 기초한 제1의 초기값으로부터 SCAN 데이터의 값만큼씩 순차적으로 감소하는 위상 신호를 출력하고, 제2의 스트로브 시프트부 82-2는, 위상 범위 시점에 기초한 제2의 초기값으로부터 SCAN 데이터의 값만큼씩 순차적으로 증가하는 위상 신호를 출력한다.
또한, 제1의 스트로브 시프트부 82-1 및 제2의 스트로브 시프트부 82-2는, 제1의 스트로브 신호의 각각의 위상에 있어서 순차적으로 계수하는 출력 신호의 신호 레벨이 H 레벨인 회수가 복수 회 전체가 되고, 또한 제2의 스트로브 신호의 각각의 위상에 있어서 순차적으로 계수한 출력 신호의 신호 레벨이 L 레벨인 회수가, 복수 회 전체가 된 경우에, 제1의 스트로브 신호 및 제2의 스트로브 신호의 위상의 변화를 정지시키고, 파형의 측정을 종료시켜도 좋다. 이러한 제어를 행함으로써, 효율적으로 측정을 행할 수 있다.
타이밍 비교기 20은, 복수의 타이밍 콤퍼레이터(30, 32, 34, 및 36), 및 스트로브 생성부 21을 포함한다. 또한 스트로브 생성부 21은, 복수의 가변 지연 회로(22, 24, 26, 및 28)를 포함한다. 각각의 가변 지연 회로(22, 24, 26, 및 28)에는, 전자 디바이스 200이 복수 회 출력하는 출력 신호에 동기화한 기준 클록이 주어지고, 당해 기준 클록을 지연시켜 스트로브 신호를 생성한다.
가변 지연 회로 22 및 가변 지연 회로 26에는, 제1의 스트로브 시프트부 82-1이 출력하는 위상 신호가 지연 설정으로서 주어지고, 당해 위상 신호에 따른 지연량만큼 기준 클록을 지연시켜 출력한다. 즉, 가변 지연 회로 22 및 가변 지연 회로 26은, 제1의 스트로브 신호를 출력한다. 또한, 가변 지연 회로 24 및 가변 지연 회로 28에는, 제2의 스트로브 시프트부 82-2가 출력하는 위상 신호가 지연 설정으로서 주어지고, 당해 위상 신호에 따른 지연량만큼 기준 클록을 지연시켜 출력한다. 즉, 가변 지연 회로 24 및 가변 지연 회로 28은, 제2의 스트로브 신호를 출력한다.
타이밍 콤퍼레이터 30은, 가변 지연 회로 22로부터 주어지는 제1의 스트로브 신호의 타이밍에서 콤퍼레이터 12가 출력하는 패스 또는 패일의 신호를 수취한다. 즉, 타이밍 콤퍼레이터 30은, 제1의 스트로브 신호의 위상에 있어서의 출력 신호의 신호 레벨을, 비교 전압 VOH에 대한 패스 또는 패일로서 취득한다. 본 예에 있어서 타이밍 콤퍼레이터 30은, 출력 신호의 신호 레벨을, 제1의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제1의 타이밍 비교부로서 기능한다.
타이밍 콤퍼레이터 34는, 제1의 스트로브 신호의 타이밍에서 콤퍼레이터 14가 출력하는 패스 또는 패일의 신호를 수취한다. 즉, 타이밍 콤퍼레이터 34는, 제1의 스트로브 신호의 위상에 있어서의 출력 신호의 신호 레벨을, 비교 전압 VOL에 대한 패스 또는 패일로서 취득한다.
타이밍 콤퍼레이터 32는, 가변 지연 회로 24로부터 주어지는 제2의 스트로브 신호의 타이밍에서 콤퍼레이터 12가 출력하는 패스 또는 패일의 신호를 수취한다. 즉, 타이밍 콤퍼레이터 32는, 제2의 스트로브 신호의 위상에 있어서의 출력 신호의 신호 레벨을, 비교 전압 VOH에 대한 패스 또는 패일로서 취득한다.
타이밍 콤퍼레이터 36은, 제2의 스트로브 신호의 타이밍에서 콤퍼레이터 14가 출력하는 패스 또는 패일의 신호를 수취한다. 즉 타이밍 콤퍼레이터 36은, 제2의 스트로브 신호의 위상에 있어서의 출력 신호의 레벨을, 비교 전압 VOL에 대한 패스 또는 패일로서 취득한다. 본 예에 있어서 타이밍 콤퍼레이터 36은, 출력 신호의 신호 레벨을, 제2의 스트로브 신호의 각각의 위상에 있어서 복수 회 취득하는 제2의 타이밍 비교부로서 기능한다.
도 5는 논리 비교기 40, 메모리부 60, 및 제어부 70의 구성의 일례를 도시한 도면이다. 논리 비교기 40은, 복수의 배타 논리합 회로(42-1, 42-2, 44-1, 44-2), 복수의 논리곱 회로(46-1, 46-2, 48-1, 48-2, 52), 복수의 논리합 회로(54-1, 54-2), 및 논리합 회로 56을 포함한다. 또한, 메모리부 60은, 제1의 카운터 62, 제2의 카운터 64, 선택부 68, 패일 메모리 72, 및 연산부 73을 포함한다. 또한, 제어부 70은, 측정 장치 제어부 92, 파형 성형기 94, 및 패턴 발생기 96을 포함한다. 측정 장치 제어부 92는, 측정 장치 100을, 도 1부터 도 4에 있어서 설명한 것과 같이 제어한다. 또한 패턴 발생기 96은, 전자 디바이스 200을 시험하는 시험 패턴을 생성하고, 파형 성형기 94는, 시험 패턴에 기초해서 시험 신호를 생성하여 전자 디 바이스 200에 공급한다. 시험 패턴은, 예를 들면 1/0의 패턴으로 나타내어지는 디지털 신호이다. 또한 시험 신호는, 당해 디지털 신호의 값에 따라 전압 레벨이 변화하는 신호이고, 전자 디바이스 200에 출력 신호를 출력시킨다.
배타 논리합 회로 42-1은, 타이밍 콤퍼레이터 30으로부터 수취한 신호와, 측정 장치 제어부 92로부터 주어지는 기대값 신호의 기대값 신호(EXP1)의 반전 신호와의 배타 논리합을 출력한다. 즉, 배타 논리합 회로 42-1은, 제1의 스트로브 신호의 위상에 있어서의 출력 신호의 신호 레벨이, 기대값 신호 EXP1의 반전 신호와 일치한 경우에, 패스(L 논리)를 출력한다. 여기서, 측정 장치 제어부 92는, 기대값 신호 EXP1으로서, 제1의 스트로브 신호의 위상에 있어서의 출력 신호의 신호 레벨의 기대값을 출력한다. 예를 들면 도 4의 예에 있어서는, 측정 장치 제어부 92는 기대값 신호 EXP1으로서 H 논리를 출력한다. 또한, 배타 논리합 회로 44-1은, 타이밍 콤퍼레이터 34로부터 수취한 신호와, 측정 장치 제어부 92로부터 주어지는 기대값 신호(EXP1)와의 배타 논리합을 출력한다.
또한, 배타 논리합 회로 42-2는, 타이밍 콤퍼레이터 32로부터 수취한 신호와, 측정 장치 제어부 92로부터 주어지는 기대값 신호(EXP2)의 반전 신호와의 배타 논리합을 출력한다. 즉, 배타 논리합 회로 42-2는, 제2의 스트로브 신호의 위상에 있어서의 출력 신호의 신호 레벨이, 기대값 신호 EXP2의 반전 신호와 일치한 경우에, 패스(L 논리)를 출력한다. 여기서, 측정 장치 제어부 92는, 기대값 신호 EXP2로서, 제2의 스트로브 신호의 위상에 있어서의 출력 신호의 신호 레벨의 기대값을 출력한다. 예를 들면 도 2의 예에 있어서는, 측정 장치 제어부 92는 기대값 신호 EXP2로서 L 논리를 출력한다. 또한, 배타 논리합 회로 42-4는, 타이밍 콤퍼레이터 36으로부터 수취한 신호와, 측정 장치 제어부 92로부터 주어지는 기대값 신호(EXP2)와의 배타 논리합을 출력한다.
그리고, 논리곱 회로 46-1은, 배타 논리합 회로 42-1이 출력한 신호와, 측정 장치 제어부 92로부터 주어지는 제어 신호(CPE1)와의 논리곱을 출력한다. 즉, 논리곱 회로 46-1은, 제어 신호 CPE1이 H 논리인 경우에, 배타 논리합 회로 42-1이 출력하는 패스 또는 패일의 신호를 통과시킨다. 또한, 논리곱 회로 48-1은, 배타 논리합 회로 44-1이 출력한 신호와, 측정 장치 제어부 92로부터 주어지는 제어 신호(CPE1)와의 논리곱을 출력한다. 즉, 논리곱 회로 48-1은, 제어 신호 CPE1이 H 논리인 경우에, 배타 논리합 회로 44-1이 출력하는 패스 또는 패일의 신호를 통과시킨다. 여기서 측정 장치 제어부 92는, 출력 신호의 파형의 측정을 행하는 경우에, 제어 신호 CPE1으로서 H 논리를 출력한다.
또한, 논리곱 회로 46-2는, 배타 논리합 회로 42-2가 출력한 신호와, 측정 장치 제어부 92로부터 주어지는 제어 신호(CPE2)와의 논리곱을 출력한다. 또한, 논리곱 회로 48-2는, 배타 논리합 회로 44-2가 출력한 신호와, 측정 장치 제어부 92로부터 주어지는 제어 신호(CPE2)와의 논리곱을 출력한다. 여기서 측정 장치 제어부 92는, 출력 신호의 파형의 측정을 행하는 경우에, 제어 신호 CPE2로서 H 논리를 출력한다.
그리고, 논리합 회로 54-1은, 논리곱 회로 46-1이 출력하는 패스 또는 패일의 신호와, 논리곱 회로 48-1이 출력하는 패스 또는 패일의 신호와의 논리합을 출 력한다. 또한, 논리합 회로 54-2는, 논리곱 회로 46-2가 출력하는 패스 또는 패일의 신호와, 논리곱 회로 48-2가 출력하는 패스 또는 패일의 신호와의 논리합을 출력한다.
그리고, 제1의 카운터 62는, 논리합 회로 54-1이 출력하는 패스 또는 패일의 회수를 계수한다. 본 예에 있어서 제1의 카운터 62는, 배타적 논리합 회로 55-1 및 논리곱 회로 57-1을 경유하여, 논리합 회로 54-1이 출력하는 신호를 수취한다. 예를 들면, 도 3의 예와 같이 논리합 회로 54-1이 출력하는 패일의 회수를 계수하고 싶은 경우에는, 배타적 논리합 회로 55-1은, 모드 신호(mode signal)로서 "0"을 수취하고, 당해 모드 신호와 논리합 회로 54-1이 출력한 신호와의 배타적 논리합을 출력한다. 그리고 논리곱 회로 57-1은, 배타적 논리합 회로 55-1로부터 수취하는 신호와, 제어 신호(CPE1)와의 논리곱을, 제1의 카운터 62에 출력한다. 도 2 및 도 3과 관련하여 설명한 바와 같이, 제1의 카운터 62는, 제1의 스트로브 신호의 위상마다, 당해 패스 또는 패일의 회수를 계수한다. 패스를 계수하는 경우에는, 모드 신호로서 "1"을 입력하고, 유사한 동작에 의해 계수를 행한다. 또한 특정 장치 제어부 92는, 제1의 스트로브 신호의 위상이 시프트할 때마다, 제1의 카운터 62를 리셋하는 것이 바람직하다.
또한, 제2의 카운터 64는, 논리합 회로 54-2가 출력하는 패스 또는 패일의 회수를 계수한다. 제1의 카운터 62와 유사하게, 제2의 카운터 64는, 배타적 논리합 회로 55-2 및 논리곱 회로 57-2를 경유하여, 논리합 회로 54-2가 출력하는 신호를 수취한다. 예를 들면, 논리합 회로 54-2가 출력하는 패일의 회수를 계수하고 싶은 경우에는, 배타적 논리합 회로 55-2는, 모드 신호로서 "0"을 수취하고, 패스를 계수하고 싶은 경우에는, 모드 신호로서 "1"을 수취한다. 그리고 수취한 모드 신호와 논리합 회로 54-2가 출력한 신호와의 배타적 논리합을 출력한다. 논리곱 회로 57-2는, 배타적 논리합 회로 55-2로부터 수취하는 신호와 제어 신호(CPE2)와의 논리곱을, 제2의 카운터 64에 출력한다. 제2의 카운터 64는, 제2의 스트로브 신호의 위상마다, 당해 패스 또는 패일의 회수를 계수한다. 측정 장치 제어부 92는, 제2의 스트로브 신호의 위상이 시프트할 때마다, 제2의 카운터 64를 리셋하는 것이 바람직하다.
패일 메모리 72는, 도 3(a)에 도시된 바와 같이, 제1의 카운터 62가 계수한 회수를 제1의 스트로브 신호의 위상마다 격납하고, 도 3(b)에 도시된 바와 같이, 제2의 카운터 64가 계수한 회수를 제2의 스트로브 신호의 위상마다 격납한다. 연산부 73은, 패일 메모리 72가 격납한 데이터에 기초하여, 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출한다. 연산부 73은, 외부에 설치된 컴퓨터이어도 좋다. 또한, 연산부 73은, 산출한 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포에 기초하여, 전자 디바이스 200의 양부를 판정해도 좋다.
또한, 패일 메모리 72는, 논리합 회로 54-1이 출력하는 패스 또는 패일의 신호, 및 논리합 회로 54-2가 출력하는 패스 또는 패일의 신호를 격납해도 좋다. 선택부 68은, 제1의 카운터 62 및 제2의 카운터 64에 있어서의 계수 결과, 또는 논리합 회로(54-1, 54-2)가 출력하는 신호 중 하나를 패일 메모리 72에 격납할 것인지를 선택한다. 선택부 68에는, 어느 것을 선택할 것인지를 정하는 선택 설정 신호 가 주어지는 것이 바람직하다. 메모리부 60은, 당해 선택 설정 신호를 출력 신호의 파형의 측정 전에 설정하는 레지스터를 더욱 포함해도 좋다.
선택 설정 신호가, 제1의 카운터 62 및 제2의 카운터 64에 있어서의 계수 결과를 패일 메모리 72에 격납하는 설정인 경우, 선택부 68은, 제1의 카운터 62 및 제2의 카운터 64의 계수 결과를 획득하고, 패일 메모리 72에 격납한다. 선택부 68이 제1의 카운터 62 및 제2의 카운터 64의 계수 결과를 획득하는 타이밍은, 측정 장치 제어부 92가 제1의 카운터 62 및 제2의 카운터 64를 리셋하는 타이밍이어도 좋다. 본 예에 있어서, 측정 장치 제어부 92는 제1의 카운터 62 및 제2의 카운터 64를 리셋하는 MST 신호를, 전자 디바이스 200이 출력 신호를 소정의 복수 회 출력할 때마다 생성하고, 선택부 68에도 공급한다. 선택부 68은, MST 신호에 기초한 타이밍에서, 제1의 카운터 62 및 제2의 카운터 64의 계수 결과를 획득한다.
또한, 선택 설정 신호가, 논리합 회로(54-1, 54-2)가 출력하는 신호를 패일 메모리 72에 격납하는 설정인 경우, 선택부 68은, 논리합 회로 54-1이 출력하는 패스 또는 패일 신호, 및 논리합 회로 54-2가 출력하는 패스 또는 패일의 신호를 패일 메모리에 격납한다. 이때, 측정 장치 제어부 92는, 당해 신호를 격납할 것을 허가하는 STORE 신호를 선택부 68에 공급하는 것이 바람직하다.
또한, 논리합 회로 56은, 논리합 회로 54-1이 출력하는 패스 또는 패일의 신호와, 논리합 회로 54-2가 출력하는 패스 또는 패일의 신호와의 논리합을, 측정 장치 제어부 92에 출력한다. 측정 장치 제어부 92는, 논리합 회로 56이 출력하는 신호가 패일을 나타내는 경우에, 다른 핀에 대응하여 설치된 모든 메모리부 60에 있 어서의 패일 메모리 72에, 패일 정보를 격납한다. 이러한 경우, 논리합 회로 54-1 등으로부터 선택부 68에 신호가 전송되는 시간과, 논리합 회로 56으로부터 측정 장치 제어부 92에 신호가 전송되고, 측정 장치 제어부 92로부터 각각의 선택부 68에 제어 신호가 전송되는 시간과의 사이에 차이가 생기기 때문에, 당해 차이를 조정하기 위해, 선택부 68은 지연 회로를 경유하여 논리합 회로 54-1 등으로부터 신호를 수취하는 것이 바람직하다.
이상, 본 발명을 실시의 형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위로는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것이 당업자에게 명백하다. 그러한 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 명확하다.
예를 들면, 도 1에 있어서는, 시험 장치 100은 시험 장치 300에 설치되어 있지만, 다른 예에 있어서는, 측정 장치 100 단독으로 기능하는 것도 가능하다. 이 경우, 측정 장치 100에는, 측정 장치 제어부 92가 설치된다.
이상으로부터 명확한 바와 같이, 본 발명에 의하면, 출력 신호의 파형의 변화점, 지터량, 및 지터의 분포를 1회의 시험으로 측정할 수 있다.

Claims (13)

  1. 전자 디바이스가 출력하는 출력 신호의 파형을 측정하는 측정 장치에 있어서,
    제1의 스트로브 신호와, 상기 제1의 스트로브 신호와는 위상이 다른 제2의 스트로브 신호를, 상기 출력 신호에 동기화하여 생성하는 스트로브 생성부와,
    상기 전자 디바이스가 상기 출력 신호를 복수 회 출력할 때마다, 상기 제1의 스트로브 신호의 위상, 및 상기 제2의 스트로브 신호의 위상을 순차적으로 변화시키는 스트로브 시프트부와,
    상기 출력 신호의 신호 레벨을, 상기 제1의 스트로브 신호의 각각의 위상에 있어서 상기 복수 회 취득하는 제1의 타이밍 비교부와,
    상기 출력 신호의 신호 레벨을, 상기 제2의 스트로브 신호의 각각의 위상에 있어서 상기 복수 회 취득하는 제2의 타이밍 비교부와,
    상기 제1의 타이밍 비교부가 취득한 각각의 상기 출력 신호의 신호 레벨이 H 레벨인 회수를, 상기 제1의 스트로브 신호의 위상마다 계수하는 제1의 카운터와,
    상기 제2의 타이밍 비교부가 취득한 각각의 상기 출력 신호의 신호 레벨이 L 레벨인 회수를, 상기 제2의 스트로브 신호의 위상마다 계수하는 제2의 카운터와,
    상기 제1의 카운터가 계수한 회수, 및 상기 제2의 카운터가 계수한 회수를 격납하는 패일 메모리를 포함하는 측정 장치.
  2. 제1항에 있어서,
    상기 제1의 카운터가 위상마다 계수한 회수, 및 상기 제2의 카운터가 위상마다 계수한 회수에 기초하여, 상기 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출하는 연산부를 더 포함하는 측정 장치.
  3. 제2항에 있어서,
    상기 스트로브 시프트부는,
    상기 제1의 스트로브 신호의 초기 위상을 나타내는 제1의 초기값을, 일정한 시프트 양만큼 순차적으로 시프트시키고, 상기 시프트된 값을 상기 제1의 스트로브 신호의 위상으로서 출력하는 제1의 시프터; 및
    상기 제2의 스트로브 신호의 초기 위상을 나타내는 제2의 초기값을, 일정한 시프트 양만큼 순차적으로 시프트시키고, 상기 시프트된 값을 상기 제2의 스트로브 신호의 위상으로서 출력하는 제2의 시프터를 포함하되,
    상기 제1의 시프터 및 상기 제2의 시프터는, 상기 제1의 스트로브 신호와 상기 제2의 스트로브 신호의 상대 위상이 변화하도록, 상기 제1의 스트로브 신호의 위상 및 상기 제2의 스트로브 신호의 위상을 순차적으로 시프트시키는, 측정 장치.
  4. 제3항에 있어서,
    상기 제1의 시프터는, 상기 제1의 스트로브 신호의 위상을 순차적으로 증가시키는 가산기이고,
    상기 제2의 시프터는, 상기 제2의 스트로브 신호의 위상을 순차적으로 감소시키는 감산기인, 측정 장치.
  5. 제4항에 있어서,
    상기 스트로브 시프트부는,
    상기 제1의 시프터의 시프트 양을 연산하는 제1의 가산기와,
    상기 제2의 시프터의 시프트 양을 연산하는 제2의 가산기를 더 포함하되,
    상기 제1의 가산기에 의해 연산된 시프트 양과 상기 제2의 가산기에 의해 연산된 시프트 양은 실질적으로 동일한, 측정 장치.
  6. 제5항에 있어서,
    상기 스트로부 시프트부는,
    상기 제1 및 제2의 스트로브 신호의 각각의 위상 시프트를 정지시키기 위한 제어 신호를 출력하는 제어부와,
    상기 제어 신호를 수취하고, 상기 제1의 시프터의 동작을 제어하는 제1의 논리곱 회로와,
    상기 제어 신호를 수취하고, 상기 제2의 시프터의 동작을 제어하는 제2의 논리곱 회로를 더 포함하되,
    상기 제어부는, 상기 제1의 카운터가 상기 제1의 스트로브 신호의 각각의 위상에 있어서 순차적으로 계수하는 상기 출력 신호의 신호 레벨이 H 레벨인 회수가, 상기 복수 회 전체가 되고, 또한 상기 제2의 카운터가 상기 제2의 스트로브 신호의 각각의 위상에 있어서 순차적으로 계수하는 상기 출력 신호의 신호 레벨이 L 레벨인 회수가, 상기 복수 회 전체가 된 경우에, 상기 제1 및 제2의 논리곱 회로의 각각에 상기 제어 신호를 출력하고,
    상기 제어 신호를 수취한 상기 제1의 논리곱 회로는, 상기 제1의 시프터의 시프트 동작을 정지시키고,
    상기 제어 신호를 수취한 상기 제2의 논리곱 회로는, 상기 제2의 시프터의 시프트 동작을 정지시키는, 측정 장치.
  7. 제1항에 있어서,
    상기 전자 디바이스가 상기 출력 신호를 상기 복수 회 출력할 때마다, 상기 제1의 카운터 및 상기 제2의 카운터의 계수값을, 상기 제1의 스트로브의 위상 및 상기 제2의 스트로브의 위상과 대응시켜 상기 패일 메모리에 격납하고, 상기 제1의 카운터 및 상기 제2의 카운터의 계수값을 리셋하는 측정 장치 제어부를 더 포함하는, 측정 장치.
  8. 전자 디바이스가 출력하는 출력 신호의 파형을 측정하는 측정 방법에 있어서,
    제1의 스트로브 신호와, 상기 제1의 스트로브 신호와는 위상이 다른 제2의 스트로브 신호를, 상기 출력 신호에 동기화하여 생성하는 스트로브 생성 단계와,
    상기 전자 디바이스가 상기 출력 신호를 복수 회 출력할 때마다, 상기 제1의 스트로브 신호의 위상, 및 상기 제2의 스트로브 신호의 위상을 순차적으로 변화시키는 스트로브 시프트 단계와,
    상기 출력 신호의 신호 레벨을, 상기 제1의 스트로브 신호의 각각의 위상에 있어서 상기 복수 회 취득하는 제1의 타이밍 비교 단계와,
    상기 출력 신호의 신호 레벨을, 상기 제2의 스트로브 신호의 각각의 위상에 있어서 상기 복수 회 취득하는 제2의 타이밍 비교 단계와,
    상기 제1의 타이밍 비교 단계에 있어서 취득한 각각의 상기 출력 신호의 신호 레벨이 H 레벨인 회수를, 상기 제1의 스트로브 신호의 위상마다 계수하는 제1의 계수 단계와,
    상기 제2의 타이밍 비교 단계에 있어서 취득한 각각의 상기 출력 신호의 신호 레벨이 L 레벨인 회수를, 상기 제2의 스트로브 신호의 위상마다 계수하는 제2의 계수 단계와,
    상기 제1의 계수 단계에 있어서 계수한 회수, 및 상기 제2의 계수 단계에 있어서 계수한 회수를 격납하는 격납 단계를 포함하는 측정 방법.
  9. 제8항에 있어서,
    상기 제1의 계수 단계에 있어서 위상마다 계수한 회수, 및 상기 제2의 계수 단계에 있어서 위상마다 계수한 회수에 기초하여, 상기 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출하는 연산 단계를 더 포함하는 측정 방법.
  10. 제9항에 있어서,
    상기 스트로브 시프트 단계는, 상기 제1의 스트로브 신호와, 상기 제2의 스트로브 신호와의 상대 위상이 변화하도록, 상기 제1의 스트로브 신호의 위상 및 상기 제2의 스트로브 신호의 위상을 순차적으로 변화시키는, 측정 방법.
  11. 제10항에 있어서,
    상기 스트로브 시프트 단계는,
    상기 제1의 스트로브 신호의 위상을, 상기 출력 신호의 파형의 변화점의 위상을 포함하는 위상 범위의 일단(一端)으로부터, 상기 위상 범위의 타단(他端)을 향해서 순차적으로 변화시키고,
    상기 제2의 스트로브 신호의 위상을, 상기 위상 범위의 타단으로부터, 상기 위상 범위의 일단을 향해서 순차적으로 변화시키는, 측정 방법.
  12. 제11항에 있어서,
    상기 스트로브 시프트 단계는, 상기 제1의 스트로브 신호의 위상과, 상기 제2의 스트로브 신호의 위상을, 실질적으로 동일한 변화량으로 순차적으로 변화시키는, 측정 방법.
  13. 전자 디바이스를 시험하는 시험 장치에 있어서,
    상기 전자 디바이스를 시험하는 시험 신호를 생성하고, 상기 전자 디바이스에 공급하는 제어부와,
    상기 전자 디바이스의 출력 신호의 파형을 측정하고, 상기 전자 디바이스의 양부를 판정하는 측정 장치를 포함하고,
    상기 측정 장치는,
    제1의 스트로브 신호와, 상기 제1의 스트로브 신호와는 위상이 다른 제2의 스트로브 신호를, 상기 출력 신호에 동기화하여 생성하는 스트로브 생성부와,
    상기 전자 디바이스가 상기 출력 신호를 복수 회 출력할 때마다, 상기 제1의 스트로브 신호의 위상, 및 상기 제2의 스트로브 신호의 위상을 순차적으로 변화시키는 스트로브 시프트부와,
    상기 출력 신호의 신호 레벨을, 상기 제1의 스트로브 신호의 각각의 위상에 있어서 상기 복수 회 취득하는 제1의 타이밍 비교부와,
    상기 출력 신호의 신호 레벨을, 상기 제2의 스트로브 신호의 각각의 위상에 있어서 상기 복수 회 취득하는 제2의 타이밍 비교부와,
    상기 제1의 타이밍 비교부가 취득한 각각의 상기 출력 신호의 신호 레벨이 H 레벨인 회수를, 상기 제1의 스트로브 신호의 위상마다 계수하는 제1의 카운터와,
    상기 제2의 타이밍 비교부가 취득한 각각의 상기 출력 신호의 신호 레벨이 L 레벨인 회수를, 상기 제2의 스트로브 신호의 위상마다 계수하는 제2의 카운터와,
    상기 제1의 카운터가 계수한 회수, 및 상기 제2의 카운터가 계수한 회수를 격납하는 패일 메모리와,
    상기 제1의 카운터가 위상마다 계수한 회수, 및 상기 제2의 카운터가 위상마다 계수한 회수에 기초하여, 상기 출력 신호의 파형의 변화점의 위상, 지터량, 및 지터의 분포를 산출하고, 상기 전자 디바이스의 양부를 판정하는 연산부를 포함하는 시험 장치.
KR1020067017933A 2004-02-05 2005-02-02 측정 장치, 측정 방법, 및 시험 장치 KR100810863B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004029751 2004-02-05
JPJP-P-2004-00029751 2004-02-05

Publications (2)

Publication Number Publication Date
KR20060122948A KR20060122948A (ko) 2006-11-30
KR100810863B1 true KR100810863B1 (ko) 2008-03-06

Family

ID=34835964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067017933A KR100810863B1 (ko) 2004-02-05 2005-02-02 측정 장치, 측정 방법, 및 시험 장치

Country Status (7)

Country Link
US (1) US7262627B2 (ko)
JP (1) JP4355704B2 (ko)
KR (1) KR100810863B1 (ko)
CN (1) CN1997903B (ko)
DE (1) DE112005000311B4 (ko)
TW (1) TWI350382B (ko)
WO (1) WO2005076021A1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7715251B2 (en) * 2006-10-25 2010-05-11 Hewlett-Packard Development Company, L.P. Memory access strobe configuration system and process
JP5012663B2 (ja) * 2008-05-27 2012-08-29 富士通株式会社 回路シミュレーション装置、回路シミュレーションプログラム、回路シミュレーション方法
WO2010007654A1 (ja) * 2008-07-14 2010-01-21 株式会社アドバンテスト 信号出力回路、タイミング発生回路、試験装置、および受信回路
KR101021095B1 (ko) * 2008-11-21 2011-03-14 엠텍비젼 주식회사 위상제어루프의 지터 측정 방법, 장치 및 그 방법을 수행하기 위한 프로그램이 기록된 기록매체
JP5269701B2 (ja) * 2009-06-12 2013-08-21 株式会社アドバンテスト 試験装置およびストローブ信号のタイミング調整方法
JP5193975B2 (ja) * 2009-09-04 2013-05-08 富士通株式会社 半導体試験回路、半導体試験用冶具、半導体試験装置及び半導体試験方法
CN102478279B (zh) * 2010-11-22 2016-02-17 台湾新晃工业股份有限公司 可调节室内空气质量的空调设备
DE102015214541A1 (de) * 2015-07-30 2017-02-02 Siemens Aktiengesellschaft Bestimmen einer durch einen thermischen Jitteranteil bedingten statistischen Abweichung einer Jitter-behafteten Einzeldurchlaufzeit eines Signalwechsels durch eine von mehreren rückkopplungsfrei verschalteten Abbildungseinrichtungen
CN112305400B (zh) * 2020-01-04 2023-09-29 成都华微电子科技股份有限公司 一种参数快速扫描测试装置和方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016565A (en) 1996-06-14 2000-01-18 Advantest Corporation Semiconductor device testing apparatus
KR20010076307A (ko) * 2000-01-18 2001-08-11 오우라 히로시 반도체 디바이스 시험방법 및 그의 장치
KR20020005456A (ko) * 2000-07-06 2002-01-17 오우라 히로시 반도체 디바이스 시험방법·반도체 디바이스 시험장치
US6479983B1 (en) 1999-07-23 2002-11-12 Advantest Corporation Semiconductor device testing apparatus having timing hold function
US20040122620A1 (en) * 2001-06-13 2004-06-24 Masaru Doi Apparatus and method for testing semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53102784A (en) * 1977-02-21 1978-09-07 Iwatsu Electric Co Ltd Distribution measuring instrument of sampling form
JP4360802B2 (ja) * 2000-12-11 2009-11-11 株式会社アドバンテスト ジッタ量算出装置、及び試験装置
DE10132214A1 (de) * 2001-06-30 2002-06-06 Zimmer Ag Verfahren und Vorrichtung zum Behandeln einer Fasermasse
JP4446892B2 (ja) * 2002-12-20 2010-04-07 株式会社アドバンテスト 半導体試験装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6016565A (en) 1996-06-14 2000-01-18 Advantest Corporation Semiconductor device testing apparatus
US6479983B1 (en) 1999-07-23 2002-11-12 Advantest Corporation Semiconductor device testing apparatus having timing hold function
KR20010076307A (ko) * 2000-01-18 2001-08-11 오우라 히로시 반도체 디바이스 시험방법 및 그의 장치
US20010052097A1 (en) * 2000-01-18 2001-12-13 Advantest Corporation Method and apparatus for testing semiconductor devices
KR20020005456A (ko) * 2000-07-06 2002-01-17 오우라 히로시 반도체 디바이스 시험방법·반도체 디바이스 시험장치
US6865698B2 (en) 2000-07-06 2005-03-08 Advantest Corporation Method and apparatus for testing semiconductor devices
US20040122620A1 (en) * 2001-06-13 2004-06-24 Masaru Doi Apparatus and method for testing semiconductor device

Also Published As

Publication number Publication date
DE112005000311T5 (de) 2007-01-18
US20070096762A1 (en) 2007-05-03
TWI350382B (en) 2011-10-11
KR20060122948A (ko) 2006-11-30
US7262627B2 (en) 2007-08-28
WO2005076021A1 (ja) 2005-08-18
CN1997903A (zh) 2007-07-11
CN1997903B (zh) 2010-05-05
TW200530612A (en) 2005-09-16
JPWO2005076021A1 (ja) 2007-10-11
DE112005000311B4 (de) 2011-04-07
JP4355704B2 (ja) 2009-11-04

Similar Documents

Publication Publication Date Title
KR100810863B1 (ko) 측정 장치, 측정 방법, 및 시험 장치
KR100997086B1 (ko) 지터측정장치 및 시험장치
KR101085564B1 (ko) 시험 장치 및 시험 방법
KR100380573B1 (ko) 지연 클록 생성 장치 및 지연 시간 측정 장치
US6377065B1 (en) Glitch detection for semiconductor test system
KR101095642B1 (ko) 시험 장치
US7459915B2 (en) Electric circuit and test apparatus for outputting a recovered clock input signal
KR101044707B1 (ko) 신호 측정 장치 및 시험 장치
KR20070108552A (ko) 시험 장치 및 시험 방법
KR20110093606A (ko) 수신 장치, 시험 장치, 수신 방법, 및 시험 방법
US7782064B2 (en) Test apparatus and test module
JP2003149304A (ja) 試験装置
US7010729B2 (en) Timing generator and test apparatus
JP4792340B2 (ja) 試験装置および試験方法
KR101052458B1 (ko) 시험장치 및 시험방법
JP4394788B2 (ja) 遅延時間判定装置
KR100922815B1 (ko) 시험 장치
US20110121815A1 (en) Measuring apparatus, parallel measuring apparatus, testing apparatus and electronic device
US5614944A (en) Test method and apparatus of sequentially executing synchronous signal test, dot level test, and gradation test of a video signal generator
JP2010263408A (ja) 集積回路、集積回路システム、シリアルパラレル変換装置およびスキュー調整方法
JP3601680B2 (ja) Ｉｃテスタ
JP4408986B2 (ja) 半導体試験装置
JP2011180054A (ja) 半導体試験装置
JP6082419B2 (ja) データ信号発生装置及びデータ信号発生方法
JP2005156328A (ja) 試験装置及び試験方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130201

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140204

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150130

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160129

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170126

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180124

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190123

Year of fee payment: 12