KR100801771B1 - 반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법 - Google Patents

반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법 Download PDF

Info

Publication number
KR100801771B1
KR100801771B1 KR1020027016302A KR20027016302A KR100801771B1 KR 100801771 B1 KR100801771 B1 KR 100801771B1 KR 1020027016302 A KR1020027016302 A KR 1020027016302A KR 20027016302 A KR20027016302 A KR 20027016302A KR 100801771 B1 KR100801771 B1 KR 100801771B1
Authority
KR
South Korea
Prior art keywords
trench
depth
etching
aspect ratio
high aspect
Prior art date
Application number
KR1020027016302A
Other languages
English (en)
Other versions
KR20030012866A (ko
Inventor
네임뮤니르디
리브라이언에스
매써드강가드하라에스
리헌
김병열
모라레스엘리자베스
쿠델카스티븐피
레너드라지브
박영진
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션, 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20030012866A publication Critical patent/KR20030012866A/ko
Application granted granted Critical
Publication of KR100801771B1 publication Critical patent/KR100801771B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

큰 종횡비(즉, >30:1)를 갖는 DRAM에서 RIE 래그(즉, 측벽 막 증착을 사용하여 트렌치 오프닝을 형성하는 동안 발생되는 딥 트렌치(DT)의 바닥에서 중성 및 이온 플럭스)를 최소화하는 방법이 설명된다. 이러한 방법은 기판의 등방성 에칭을 방지하는데 필요한 범위까지 패시베이션 막을 형성하여, 기판내에 있는 요구되는 DT의 프로파일 및 형상을 유지한다. 설명되는 RIE 공정은 기판으로 에칭되어 형성된 부분 DT를 제공하여 소정 깊이를 얻는다. 패시베이션 막은 딥 트렌치의 오프닝이 가까운 범위까지 임의의 두께로 성장할 수 있게 한다. 대안으로, 패시베이션 막이 비RIE 에칭공정으로 제거된다. 이러한 막을 제거하기 위한 비RIE 공정에서는 플루오르화수소산(완충되거나 완충되지않은) 같은 화학물 또는 대안으로 무수의 플로오르화수소산 같은 기상(vapor phase), 비이온화 화학물로 습식에칭될 수 있다. 이러한 막이 두께를 제어하여 종횡비가 큰 구조에 대하여 소정의 DT 깊이를 얻을 수 있게 된다.

Description

반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법{METHOD OF REDUCING RIE LAG FOR DEEP TRENCH SILICON ETCHING}
본 발명은 반도체 디바이스 제조에 관한 것으로, 더 상세하게는, Si 기판에 캐패시터를 구축하기 위해 종횡비가 큰 딥 트렌치 DRAM을 에칭하는 것에 관한 것이다.
Si 기판에 딥 트렌치(deep trench: DT)를 제조하는 것은 DT 캐패시터라고 불리우는 전하 충전 셀을 제조하는 한 방법이다. 반응성 이온 에칭(reactive ion etching: RIE)으로 알려지고 통상적으로 사용되는 건식 에칭 방법을 사용하여 Si 기판 웨이퍼를 에칭함으로써 어느 정도 원추형인 깊은 홀이 형성된다. 통상, 유전율이 큰 유전체 물질이 DT 내부에 정합 층의 형태로 증착된다. 트렌치의 일 측면 상의 내부 표면, 및 유전체 물질의 다른 쪽 측면 상에 충진된 도체 또는 반도체 물질은 캐패시터 플레이트로서 기능한다. 유전 물질의 막 두께는 막이 유지할 수 있는 전하량에 반비례한다. 따라서, 막의 두께는 공정 능력이 허용하는 범위에서 최소로 유지된다. 유전체 막의 표면 영역은 캐패시턴스라고도 알려진 전하 유지 능력에 직접 비례한다. 따라서, 디바이스의 캐패시턴스는 Si에 에칭되어 형성된 DT의 내부 표면 영역에 의존한다.
오늘날, 기판 상에 공간을 확보하여 그에 따라 생산성을 증가시키기 위해서 DT를 더 작게 할 필요성이 증가하고 있다. 이러한 축소 공정은 당 업계에서 그라운드 룰(ground rule: GR) 축소라고 공지되어 있다. GR 축소의 집적적인 결과로 DT의 둘레 또는 원주가 실질적으로 감소한다. DT 캐패시터의 캐패시턴스의 요건을 유지하기 위해서는 그 깊이가 일정하게 증가해야 한다. 이러한 상황은 높은 종횡비(aspect ratio)를 가져오는데, 종횡비란 에칭된 구조의 깊이 대 폭(즉, 평면도로 보면, 그 구조는 사각형 또는 직사각형임) 또는 직경(즉, 평면도로 보면, 그 구조는 원형 또는 타원형임)의 비로 정의된다.
일반적으로 에칭 공정, 구체적으로는, RIE 공정은 구조의 종횡비에 상당히 의존한다. 에칭을 위해 사용되는 전형적인 RIE 공정은 일반적으로 하드 마스크로서 사용되는 질화물(Si3N4) 또는 산화물(SiO2)의 증착을 포함한다. 다음에, 포토리소그래피 공정을 사용하여 하드 마스크에 홀을 오프닝(open)한다. 후속 단계에서, Si 기판에 홀이 에칭되어 DT를 형성한다. RIE를 사용하여 DT를 형성하는 공정은 이미 공지되어 있으며, 예를 들면, 미국 특허 번호 제4,784,720호, 제5,409,563호, 제5,501,893호, 제5,605,600호 및 제5,409,563호에 설명되어 있다.
DT Si RIE 공정은 상대적으로 복잡하다. 일반적으로, Cl2, F 및 Br을 포함하는 가스 입자(gaseous species)가 이온화되어 있는 장치에서 에칭이 수행된다. 에칭은 이온 충돌, 이온 지원 화학 에칭 및 화학 에칭(이온기(radical)에 의해 좌우됨)과 같은 수개의 메커니즘의 결합에 의해 달성된다. DT의 형상 제어 및 프로파일은 기타 공정 상의 이유로 매우 중요하다. 기본적으로, 증착 및 에칭을 제어하는 방법인 RIE 공정은 프로파일을 제어하고 등방성 에칭을 방지하도록 조정된다. 이러한 목적은 패시베이션(passivation)이라 불리우는 증착의 형성 및 그것의 에칭을 제어함으로써 달성된다.
프로파일 및 DT 에칭에 있어서, 패시베이션의 역할은 전술한 Muller 등의 미국 특허 번호 제5,605,600호에 설명되어 있으며, 여기에서는 패시베이션을 형성할 때 기판 온도의 영향이 상세히 기술되어 있다. 또한, 종횡비가 큰 에칭 공정이 전술한 Cathey의 미국 특허 번호 제5,409,563호에 설명되어 있다.
GR 수축의 요건에 따라, DT 측벽(side wall: SW) 패시베이션의 제어는 기본적인 문제로서, 보다 깊은 DT를 형성하는 데 장애물이 되고 있다. 도 1에 도시한 바와 같이, 질화물(20)과 산화물(30) 막은 종래의 방법으로 Si 기판(10) 상에 증착된다. 리소그래피 공정이 이어지고, 막(20, 30)으로 구성된 하드 마스크가 에칭된다. 하드 마스크를 에칭한 후에, Si 에칭이 수행되어 기판에 DT(40)가 형성된다. 이러한 공정은 패시베이션 층(50)의 형성을 포함한다. 이 공정은 패시베이션 층(50)의 성장을 제어하여 등방성 에칭을 방지함으로써 DT 프로파일의 제어를 돕는 방식으로 설계된다는 사실은 이미 공지되어 있다. 종래기술 부분에서 설명한 통상적인 공정에서 막(50)의 두께는 평균적으로 20 내지 40nm이다. 그러나, 에칭 공정 동안 DT(40) 전체 내부 표면 위에 두꺼운 패시베이션 층(50)이 존재하면 Si 에칭율이 상당히 느려진다. 이러한 경우는 전형적으로 종횡비가 45를 초과하는 경우이다. Si 에칭율의 종횡비 의존적(aspect ration dependent: ARD) 저하는 RIE 래그(lag)라 한다. 한 가지 이유는, 막(50)의 두께가 DT(40)의 각 측벽에서 계속 성장하여 DT를 더 좁게 한다는 것이다. 막(50)은 결과적으로 서로 결합하게 되는 범위까지 성장하여, DT 내로 에칭 입자가 통과하는 것과, 에칭 부산물을 DT로부터 제거하는 것을 차단하게 된다. 이러한 차단은 표준 반도체 제조 공정에서 더 작은 GR 에칭 공정에 중요하다.
전술한 문제는 많은 예에서 찾을 수 있는데, 예를 들면, 전형적으로 두 가지 유형의 캐패시터, 즉, i) 크리스탈 실리콘에 있는 딥 트렌치 홀 내부에 형성된 캐패시터, 및 ii) 스택 캐패시터를 사용하여 전하를 저장하는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)와 같은 특정 종류의 반도체 디바이스 제조 동안에 일어날 수 있다. 이러한 메모리 디바이스에서 중요한 디바이스 파라미터는 메모리 셀의 캐패시턴스 값이다. 이러한 셀에서 전하 유지시간(retention time)을 증가시키기 위해서는 보다 높은 값이 바람직하다. 트렌치 캐패시터 기반 디바이스의 경우에, 셀의 캐패시턴스 값은 트렌치 벽 면적에 비례하며, 이 벽 면적은 주어진 트렌치 오프닝 치수에 대하여 트렌치 깊이에 선형적으로 의존한다. 따라서, 전술한 바와 같이, 트렌치 깊이를 깊게 하는 것은 유지시간이 큰 강건한 메모리를 제조하는 데 가장 중요하다.
트렌치 에칭은 일반적으로 여러 가지 가스 혼합물로 이루어진 복잡한 플라즈마에서 수행된다. 이러한 플라즈마에서의 실리콘 에칭은 실리콘 표면 이온의 활성화에 의해 강화되는 F, Br 또는 기타 할로겐과 같은 중성 입자의 반응에 의한 것이다. 에칭 프론트에서 높은 이온 에너지 뿐만 아니라 충분한 중성 및 이온 플럭스를 이용할 수 있는 경우에만 에칭율을 높일 수 있다. 에칭이 깊거나 종횡비가 큰 트렌치 홀은 물리법칙 "트렌치의 바닥 표면에서 중성 및 이온성 입자의 플럭스는 깊이 또는 종횡비(AR)가 증가함에 따라 감소하고 이온 에너지는 트렌치 측벽 상에서 이온의 비탄성 스캐터링에 기인하여 더 깊은 깊이에서는 감소한다"에 따라 적절하지 않다. 에칭율의 감소 결과는 깊은 트렌치의 에칭을 매우 곤란하게 한다. 이러한 영향을 일반적으로 RIE 래그 또는 종횡비 의존 에칭(aspect ratio dependent etching: ARDE)이라 한다. 높은 에칭율로 트렌치를 깊게 하기 위해서는 RIE 래그를 감소시키는 것이 중요하다.
트렌치 에칭에서 제 2 인자는 에칭 프로파일의 이방성이다. 높은 메모리 밀도의 실리콘 칩에서는 트렌치의 위치가 가깝기 때문에, 인접한 트렌치 벽이 병합되는 것을 방지하기 위해 트렌치 프로파일이 수직에 가까울 필요가 있다. 플라즈마에서 몇몇의 할로겐 종(예를 들면, F)은 높은 수준의 등방성으로 실리콘을 에칭하는 경향이 있기 때문에, 특히, F를 함유하는 가스(예를 들면, NF3, SF6)를 사용할 때, 실리콘의 측방향 에칭을 방지하는 데에는 몇 가지 유형의 측벽 패시베이션이 필요하다. 이러한 패시베이션 막의 제어는 종횡비가 높은 트렌치를 형성할 경우에 더욱 중요하다. 문헌에 있는 몇몇 공정에서는, 측벽 패시베이션 막의 증착은 산소와 같은 가스를 에칭 플라즈마에 첨가함으로써 행해진다.
따라서, 본 발명의 목적은 DRAM 디바이스 또는 종횡비가 큰(즉,>30:1) 유사한 메모리 구조에서 DT를 제조하는 동안 RIE 래그를 제거하거나 또는 적어도 최소화하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 DT로부터 물질의 추가 제거를 저지하는 범위까지 측벽 막의 형성을 방지하는 에칭 공정을 제공하는 것이다.
본 발명의 또 다른 목적은 기판의 등방성 에칭을 방지하는 데 필요한 막을 형성하는 공정을 제공하여, 반도체 기판 내에 DT의 요구되는 프로파일 및 모양을 유지하는 것이다.
본 발명의 또 다른 목적은 순환 에칭 공정이라고 지칭되는 RIE 및 습식 에칭공정을 교대로 사용하는 방법을 제공하는 것으로, 막의 제어된 두께를 유지하여 높은 종횡비 구조에 대하여 소정의 DT 깊이를 달성한다.
본 발명의 또 다른 목적은 측벽 막 증착을 사용하여 트렌치 오프닝을 제조하는 동안 발생하는 중성 및 이온 플럭스를 트렌치 바닥에서 감소시키는 것이다.
본 발명의 또 다른 목적은 트렌치를 더 깊게 에칭하여 DRAM 셀의 캐패시턴스를 증가시키는 것이다.
본 발명의 일 양상에서, 기판 내로 부분적인 DT를 에칭하여 소정의 DT 깊이(60)를 달성하는 RIE 공정이 제공된다. 딥 트렌치의 오프닝을 가깝게하는 범위 이하까지 임의의 두께로 막이 성장할 수 있다.
본 발명의 다른 양상에서, 비(non)-RIE 에칭공정에 의해 패시베이션 막이 제거된다. 이러한 막을 제거하기 위한 비-RIE 공정에서는 플루오르화수소산(완충되거나 완충되지 않음) 같은 화학물, 또는 대안으로 무수의 플로오르화수소산과 같은 기상(vapor phase), 비이온화 화학물로 습식에칭될 수 있다.
본 발명의 또 다른 양상에서, 소망 깊이를 갖는 DT는 RIE 또는 산화 공정 내의 패시베이션 형성 공정에 노출되어 트렌치로의 오프닝 통로가 더 이상 차단되지 않거나 적어도 최소로 차단되도록 박막이 형성된다. 이러한 단계의 처리 조건은 DT의 내부에 DT의 깊이까지 균일하게 막이 형성되도록 하는 것이다. 이러한 단계를 인시튜(in-situ) 패시베이션 형성이라고 하며, 후속의 에칭 단계 동안 DT의 추가의 측방향 또는 등방성 에칭을 방지하기 위해 수행된다.
본 발명의 또 다른 양상에서, 추가의 RIE 공정이 수행되어 DT의 깊이를 증가시킨다. 이 공정에서는 진보적인 단계가 사용되어 DT의 바닥에서 막이 에칭되어 제거된다. 이것은 기판, 바람직하게는 Si를 수직방향으로 에칭함으로써 DT 깊이를 더 증가시키고 이방성 에칭을 방지하게 한다. 전술한 공정을 순환하는 형식, 즉, i) RIE 또는 건식 에칭, ii) 습식 또는 비이온화 기상 패시베이션 제거, iii) 인시튜 패시베이션 형성, 및 iv) 딥 트렌치의 브레이크쓰루(break through) 및 추가의 RIE 에칭으로 반복함으로써 DT 깊이를 90까지 증가시킨다.
따라서, 반도체 디바이스에 종횡비가 큰 트렌치를 에칭하는 방법을 제공하는데, 이 방법은 1) 기판 상에 하드마스크를 증착하는 단계, 2) 하드마스크를 패터닝하는 단계, 3) 상기 하드마스크를 사용하고, 결과적으로 상기 트렌치 내부에 패시베이션 층을 증착하는 실질적으로 방향성 에칭 공정으로 상기 기판을 에칭하여 트렌치를 형성하는 단계, 4) 기판을 반복적으로 에칭하는 단계, a) 상기 패시베이션 층을 부분적으로 제거하기 위한 다양한 공정 조건하에서, 패시베이션을 부분적으로 인시튜 또는 엑시튜(ex-situ)로 재성장(증착)하고 b) 상기 실질적으로 방향성 에칭 공정으로 상기 기판을 반복적으로 에칭하여 소망하는 종횡비까지 상기 트렌치를 에칭하는 단계를 포함한다.
본 발명의 전술한 양상, 목적 및 이점과, 그 밖의 양상, 목적 및 이점은 첨부한 도면을 참조하여 다음의 실시예에서 보다 잘 이해할 수 있다.
도 1은 종래 기술의 패터닝된 DT 마스크 스택의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따라 부분적으로 에칭된 실리콘 DT의 개략적인 단면도이다.
도 3은 무수(anhydrous)의 HP 기화물을 사용하여 측벽 패시베이션 막과 같은 i) 부분적으로 제거된 SiO2, 및 ii) 완전하게 제거된 SiO2를 갖는 DT의 개략적인 단면도이다.
도 4는 Si 트렌치 벽의 인시튜 산화 또는 엑시튜 산화 후의 DT의 개략적인 단면도이다.
도 5는 측벽 증착이 제거된 채로 도 2 내지 도 4에 도시한 전술한 공정 단계를 결합하여 완전히 에칭된 트렌치의 개략적인 단면도이다.
도 6은 다양한 인터페이스 경계와 함께 DT 에칭 동안 형성된 측벽 패시베이션 막을 제거하기 전의 DT의 개략적인 단면도이다.
측벽 막 증착에 의한 트렌치 오프닝의 축소로 인한 트렌치 바닥에서의 중성 및 이온 플럭스로 정의되는 RIE 래그를 최소화하는 본원 발명의 주목적을 참조하면, 측벽 막의 두께가 시간 의존적이어서 트렌치 깊이에 영향을 미치므로, 트렌치를 보다 더 깊게 트렌치를 에칭하는 것은 이러한 RIE 지연 문제를 악화시킨다고 알려져 있다. 대부분의 트렌치가 더 작은 종횡비(<5:1)를 갖기 때문에, 제안되는 해결책이 지금까지는 설명되지 않았다. 따라서, DT 깊이를 제한하는 주 공헌자는 측벽 패시베이션의 시간 의존적 형성 및 이온 중성 플럭스이다.
이러한 제 2 공헌자를 커버링하지 않음으로해서, 이러한 제 2 인자에서 비롯되는 RIE 래그 문제를 최소화하거나 제거하는 해결책을 발명하게 되었다. 본 발명의 공정 흐름은 이하에서 도 1 내지 도 6에 개략적으로 도시한 각각의 공정 단계에 따라 설명되며, 다음의 단계 1 내지 단계 5에서 상세히 설명된다.
바람직한 실시예에서, 다음의 공정 단계가 사용된다.
1. 원래의 산화물 브레이크쓰루 공정.
종래 기술인 도 1에 도시한 하드마스크 스택(이 때, 어떠한 레지스트도 존재하지 않음)이 패터닝된 웨이퍼는 다양한 가스 라인과 RF 전력 공급이 용이하게 이루어지는 플라즈마 리액터 내에 배치된다. 마스크 스택은 플라즈마 강화 테트라에틸옥시실리케이트(plasma enhanced tetra-ethil-oxy-silicate: PETEOS) 또는 기타 몇 가지 유사한 캡(cap) 산화물 막(35), 보론 실리케이트 글래스(boro silicate glass: BSG) 또는 보론 포스페이트 실리케이트 글래스(boro phosphate silicate glass: BPSG)과 같은 다른 도핑된 산화물 층의 막(30), 질화물 막(20), 및 얇은 패드 산화물 층(25)과 같이 실리콘 기판(10) 상에 증착된 모든 것을 포함한다. 이 단계에서 사용되는 플라즈마는 500 W 이하의 RF 전력에서 HBr, NF3 및 O2 가스 혼합물로 구성된다. 다른 공정 파라미터의 범위로는 20 - 150℃의 웨이퍼 전극 온도, 2 - 30 torr의 웨이퍼 배면 헬륨 압력, 20 - 300 mtorr의 리액터 압력, 가스 흐름이 100 - 300 sccm인 HBr, 4 - 25 sccm인 NF3, 0 - 25 sccm인 O2 또는 He-O2 혼합물이있다. 이 공정 단계에서는 오픈된 실리콘 영역의 표면 상에 존재하는 원래의 산화물을 에칭하여 마이크로 마스킹이 형성되는 것을 방지하게 되는데, 만약 마이크로 마스킹이 존재한다면, 트렌치 에칭 단계 2 동안 거친 실리콘 표면을 만들 수 있기 때문이다. 이 공정 동안, 기판에 있는 실리콘 중 일부가 에칭될 수 있다.
2. 부분 DT 에칭 공정.
도 3을 참조하면, 단계 1에서와 동일한 리액터를 사용하고 웨이퍼가 놓여 있는 채로, 이 공정에서는 RF 전력이 200 내지 3000 watts의 범위로 세팅되도록 변경된다. 나머지 공정 파라미터는 단계 1에서와 동일한 범위로 세팅된다. 얻어진 깊이(60)가 요구되는 최종 깊이의 20 내지 50% 범위 내로 되면 실리콘 에칭이 완료된다. 전형적인 실시예에서, 깊이는 최종 깊이의 40%이다. 이 단계 동안, 어느 정도의 증착물(50)이 트렌치(40)의 측벽 상에 구축되는데, 여기에서, 두께(x)는 에칭 시간에 의존한다. 부분적으로 구축된 측벽 증착물(50)이 부분적으로 가까워진 트렌치 오프닝(45)과 함께 도 3에 도시되어 있다.
3. 측벽 증착물의 습식 또는 무수의 HF 기화가스 제거.
도 4a와 도 4b를 참조하면, 측벽 막이 제거된 후의 트렌치가 도시되어 있는데, 단계 2에서 형성된 측벽 증착물(50)이 제거된다. 몇 가지 대체 공정이 가능하다. 바람직한 실시예에서, 세 가지 공정이 대안으로 사용될 수 있다. 일 실시예에서는 습식 에칭이 사용된다. 웨이퍼를 플라즈마 리액터에서 꺼내어 측벽 막(50)을 에칭할 수 있는 완충 HF 또는 유사한 에칭제(etchant)용 탱크 안에 담근다. 화학물의 농도 및 에칭 시간은 단계 2에서 사용한 에칭 시간 및 공정 조건과 증착물(50)의 두께에 의존한다. 전형적인 에칭 시간은 10%의 HF 수용액에서 10 - 60초이다.
또 다른 실시예에서, 무수의 플루오르화수소산(anhydrous hydrofluoric acid: A-HF) 기화가스를 사용하여 측벽 증착물(50)을 제거한다. 단계 2에서의 플라즈마 리액터에서 웨이퍼를 꺼내어, A-HF 가스 공급기와 연결된 기화가스 리액터에 놓는다. 이 리액터는 전형적으로 진공 조건 하에서도 동작할 수 있지만 여기에서는 대기압에서 동작시킨다. 전형적으로, 웨이퍼를 순수한 수증기에 우선 노출하여 웨이퍼의 표면 조건을 변화시키고 다음에 5 - 50 초 동안 30 - 50%의 HF 기화 가스에노출시킨다. HF 기화가스 반응이 상온보다 높은 온도에서도 일어날 수 있지만, 본 실시예에서는 웨이퍼가 놓이는 플레이트를 상온으로 유지한다.
또 다른 실시예에서, A-HF 기화가스에 웨이퍼를 노출시키는 것은 단계 1 및 2에서 사용된 동일한 플라즈마 리액터에서 행해질 수 있다. 이 경우에, HF와 물 기화가스 라인은 리액터에 직접 연결되어 있다.
또 다른 실시예에서, 단계 1 및 2의 플라즈마 에칭 리액터와 동일한 클러스터 플랫폼 상에 기화가스 리액터가 사용될 수 있다. 단계 1 및 2 에서와 같이 에칭이 종료된 후에, 바람직하게는 로봇을 사용하여 웨이퍼를 기화가스 리액터로 이동시키고 기화가스 에칭을 종료한다.
4. 트렌치 벽 플라즈마 산화.
산화된 트렌치 벽을 갖는 DT를 도시하는 도 5를 참조하면, 단계 3에서의 측벽 증착물 제거 후에, 웨이퍼는 단계 1 또는 2의 플라즈마 리액터로 또는 산화로로 이송된다. 일 실시예에서는, 산소 플라즈마를 사용하는 플라즈마 리액터에 웨이퍼를 위치시킴으로써, 트렌치 벽이 약간 산화되어 노출된 트렌치 표면 상에 얇은 산화막(70)이 형성된다. 전형적인 플라즈마 산화 조건은 20 - 150℃의 웨이퍼 전극 온도, 5 - 20 torr의 웨이퍼 배면 헬륨 압력, 25 - 250 mtorr의 리액터 압력, 100 - 300 sccm인 산소 흐름 및 100 - 500 watt의 RF 전력이다. 산소가 산화 가스로 사용되었지만, NO2, N2+O2, He+O2와 같은 기타의 산화 가스가 사용될 수 있다.
5. 트렌치 에칭의 계속.
단계 4에서 산화 단계가 끝나면, 웨이퍼를 산화로로부터 단계 1 또는 단계 2의 플라즈마 에칭 리액터로 이송하거나 또는 플라즈마 에칭 리액터에 남겨둔다. 단계 2에서 사용된 공정과 동일하거나 또는 약간 수정한 공정을 사용하여, 실리콘에서 트렌치 에칭을 완료하거나 또는 다른 중간 깊이(90)까지 계속한다.
중간 깊이까지 에칭한다면, 공정 단계 2 내지 단계 4를 반복하여 도 5에 도시된 깊이보다 큰 깊이를 얻는다.
측벽막을 습식 에칭하기 전의 최종 딥 트렌치가 도 5에 도시되어 있으며, 도 6에는 다양한 인터페이스 경계와 함께 DT 에칭 동안 형성된 측벽 패시베이션 막을 제거하기 전의 DT의 개략적인 단면도가 도시되어 있다.
본 발명을 몇개의 실시예를 들어 설명하였지만, 당업자는 첨부된 청구범위의 사상 및 범위 내에서 본 발명을 수정 및 변경하여 실시할 수 있다는 것을 이해할 수 있을 것이다.

Claims (13)

  1. 반도체 디바이스에서 높은 종횡비의 트렌치를 에칭하는 방법에 있어서,
    기판(10) 상에 하드마스크(20, 30)를 증착하는 단계와,
    상기 하드마스크(20, 30)를 패터닝하는 단계와,
    상기 하드마스크(20, 30)를 사용하여 상기 기판(10) 내로 제 1 깊이(60)까지 트렌치(40)를 에칭하는 단계 - 상기 에칭 단계에 의해 상기 트렌치(40) 내부에 측벽 패시베이션 층(50)이 증착됨 - 와,
    상기 측벽 패시베이션 층(50)을 제거하는 단계와,
    상기 트렌치의 표면을 산화시켜 산화막(70)을 형성하는 단계와,
    상기 트렌치(40)의 깊이를 상기 제 1 깊이(60)보다 더 큰 제 2 깊이(90)까지 증가시키도록 상기 트렌치 에칭을 지속하는 단계를 포함하는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  2. 제 1 항에 있어서,
    상기 산화막(70)은 플라즈마 리액터에 상기 기판(10)을 배치함으로써 엑시튜(ex situ)로 형성되는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  3. 제 1 항에 있어서,
    상기 산화막(70)은 산화로(oxidation furnace)에서 형성되는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  4. 제 3 항에 있어서,
    산소 또는 NO2와 같은 산화 가스가 사용되는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    트렌치 에칭은 반응성 이온 에칭에 의해 계속되어, 상기 트렌치(40)의 바닥부(80)로부터 상기 산화막(70)을 제거하는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 트렌치(40)의 상기 제 1 깊이(60)는 상기 제 2 깊이(90)의 20% 내지 50%의 범위에 있는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 깊이(90)는 중간 깊이이고,
    트렌치 깊이를 상기 제 2 깊이(90)까지 증가시킨 후, 상기 트렌치 에칭 단계와, 상기 측벽 패시베이션 층(70) 제거 단계와, 상기 트렌치 표면 산화 단계는 상기 제 2 깊이(90)보다 더 큰 트렌치 깊이를 달성하도록 반복되는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 깊이(90)는 최종 트렌치 깊이인
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판(10)의 오픈 실리콘의 표면 상에 존재하는 원래의 산화물은 하드마스크(20, 30)를 패터닝할 때 에칭되는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 측벽 패시베이션 층(50)은 습식 에칭에 의해서 또는 비이온화된 기화가스나 이온화된 기화가스에 의해서 제거되는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  11. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 측벽 패시베이션 층(50)은 플루오르화수소산(hydrofluoric acid)에 의해 습식 에칭되는
    반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법.
  12. 삭제
  13. 삭제
KR1020027016302A 2000-05-31 2001-05-18 반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법 KR100801771B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/583,963 2000-05-31
US09/583,963 US6284666B1 (en) 2000-05-31 2000-05-31 Method of reducing RIE lag for deep trench silicon etching
PCT/US2001/015997 WO2001093323A2 (en) 2000-05-31 2001-05-18 Method of removing rie lag in a deep trench silicon etching step

Publications (2)

Publication Number Publication Date
KR20030012866A KR20030012866A (ko) 2003-02-12
KR100801771B1 true KR100801771B1 (ko) 2008-02-05

Family

ID=24335335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027016302A KR100801771B1 (ko) 2000-05-31 2001-05-18 반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법

Country Status (6)

Country Link
US (1) US6284666B1 (ko)
EP (1) EP1285460A2 (ko)
JP (1) JP3490408B2 (ko)
KR (1) KR100801771B1 (ko)
TW (1) TW495868B (ko)
WO (1) WO2001093323A2 (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040244382A1 (en) * 1992-10-27 2004-12-09 Hagen David L. Distributed direct fluid contactor
EP1083593A1 (en) * 1999-09-10 2001-03-14 Interuniversitair Micro-Elektronica Centrum Vzw Etching of silicon nitride by anhydrous halogen gas
US6737356B1 (en) * 2000-02-07 2004-05-18 Micron Technology, Inc. Method of fabricating a semiconductor work object
DE10162065A1 (de) * 2001-12-17 2003-06-26 Infineon Technologies Ag Verfahren zum Grabenätzen
US6677197B2 (en) 2001-12-31 2004-01-13 Infineon Technologies Ag High aspect ratio PBL SiN barrier formation
US7074723B2 (en) * 2002-08-02 2006-07-11 Applied Materials, Inc. Method of plasma etching a deeply recessed feature in a substrate using a plasma source gas modulated etchant system
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US7080545B2 (en) * 2002-10-17 2006-07-25 Advanced Technology Materials, Inc. Apparatus and process for sensing fluoro species in semiconductor processing systems
US20040163445A1 (en) * 2002-10-17 2004-08-26 Dimeo Frank Apparatus and process for sensing fluoro species in semiconductor processing systems
US7296458B2 (en) * 2002-10-17 2007-11-20 Advanced Technology Materials, Inc Nickel-coated free-standing silicon carbide structure for sensing fluoro or halogen species in semiconductor processing systems, and processes of making and using same
JP3926272B2 (ja) * 2003-01-08 2007-06-06 株式会社東芝 トレンチキャパシタを含む半導体装置の製造方法
US8101025B2 (en) * 2003-05-27 2012-01-24 Applied Materials, Inc. Method for controlling corrosion of a substrate
US7060624B2 (en) * 2003-08-13 2006-06-13 International Business Machines Corporation Deep filled vias
US20050056313A1 (en) * 2003-09-12 2005-03-17 Hagen David L. Method and apparatus for mixing fluids
DE102004007167A1 (de) * 2004-02-09 2005-09-08 Infineon Technologies Ag Verfahren zum Herstellen geätzter Strukturen
US7959819B2 (en) * 2004-06-29 2011-06-14 Shouliang Lai Method and apparatus for reducing aspect ratio dependent etching in time division multiplexed etch processes
US20060211253A1 (en) * 2005-03-16 2006-09-21 Ing-Shin Chen Method and apparatus for monitoring plasma conditions in an etching plasma processing facility
KR100677772B1 (ko) * 2005-06-30 2007-02-02 주식회사 하이닉스반도체 깊은 콘택홀을 갖는 반도체소자의 제조 방법
JP5058478B2 (ja) * 2005-11-07 2012-10-24 東京エレクトロン株式会社 半導体装置の製造方法、プラズマ処理方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
US7910489B2 (en) * 2006-02-17 2011-03-22 Lam Research Corporation Infinitely selective photoresist mask etch
US20070202700A1 (en) * 2006-02-27 2007-08-30 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7368394B2 (en) * 2006-02-27 2008-05-06 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
JP5091452B2 (ja) * 2006-10-06 2012-12-05 株式会社東芝 半導体装置の製造方法
JP4849614B2 (ja) * 2006-11-01 2012-01-11 東京エレクトロン株式会社 基板処理方法及び基板処理システム
US8206605B2 (en) 2006-11-01 2012-06-26 Tokyo Electron Limited Substrate processing method and substrate processing system
KR100954116B1 (ko) * 2006-11-06 2010-04-23 주식회사 하이닉스반도체 반도체 소자의 리세스패턴 형성방법
JP5177997B2 (ja) * 2006-11-22 2013-04-10 Ｓｐｐテクノロジーズ株式会社 高アスペクト比の開口を有するシリコン構造体、その製造方法、その製造装置、及びその製造プログラム
KR20090091307A (ko) * 2006-11-22 2009-08-27 스미토모 세이미츠 고교 가부시키가이샤 높은 아스펙트비의 개구를 갖는 실리콘 구조체, 이의 제조방법, 이의 제조 장치, 및 이의 제조 프로그램, 및 이의 실리콘 구조체용 에칭 마스크의 제조방법
JP5074009B2 (ja) * 2006-11-22 2012-11-14 Ｓｐｐテクノロジーズ株式会社 高アスペクト比の開口を有するシリコン構造体用エッチングマスクの製造方法及びその装置並びにその製造プログラム
JP4818140B2 (ja) * 2007-01-31 2011-11-16 東京エレクトロン株式会社 基板の処理方法及び基板処理装置
US20080286978A1 (en) * 2007-05-17 2008-11-20 Rong Chen Etching and passivating for high aspect ratio features
WO2008153674A1 (en) * 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
WO2009085672A2 (en) 2007-12-21 2009-07-09 Lam Research Corporation Fabrication of a silicon structure and deep silicon etch with profile control
US8318605B2 (en) * 2008-04-25 2012-11-27 Applied Materials, Inc. Plasma treatment method for preventing defects in doped silicon oxide surfaces during exposure to atmosphere
US8173547B2 (en) 2008-10-23 2012-05-08 Lam Research Corporation Silicon etch with passivation using plasma enhanced oxidation
US9018098B2 (en) * 2008-10-23 2015-04-28 Lam Research Corporation Silicon etch with passivation using chemical vapor deposition
KR101795658B1 (ko) * 2009-01-31 2017-11-08 어플라이드 머티어리얼스, 인코포레이티드 에칭을 위한 방법 및 장치
US8298906B2 (en) * 2009-07-29 2012-10-30 International Business Machines Corporation Trench decoupling capacitor formed by RIE lag of through silicon via (TSV) etch
FR2981196B1 (fr) 2011-10-06 2014-12-26 Altis Semiconductor Snc Procede de fabrication d'un substrat semi-conducteur structure
JP6017170B2 (ja) * 2012-04-18 2016-10-26 東京エレクトロン株式会社 堆積物除去方法及びガス処理装置
TWI473157B (zh) * 2012-08-14 2015-02-11 Univ Nat Central 具有規則結構之矽基板的製造方法
KR102099408B1 (ko) * 2012-09-18 2020-04-10 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치
US8765574B2 (en) * 2012-11-09 2014-07-01 Applied Materials, Inc. Dry etch process
RU2539767C1 (ru) * 2013-10-03 2015-01-27 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский университет "МИЭТ" Способ изготовления глубокопрофилированных кремниевых структур
TWI658509B (zh) 2014-06-18 2019-05-01 L'air Liquide, Societe Anonyme Pour L'etude Et L'exploitation Des Procedes Georges Claude 用於ｔｓｖ／ｍｅｍｓ／功率元件蝕刻的化學物質
RU2572288C1 (ru) * 2014-09-30 2016-01-10 Открытое акционерное общество "Научно-исследовательский институт физических измерений" Способ изготовления глубокопрофилированных кремниевых структур
US9620377B2 (en) * 2014-12-04 2017-04-11 Lab Research Corporation Technique to deposit metal-containing sidewall passivation for high aspect ratio cylinder etch
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
CN107690694B (zh) * 2015-04-02 2021-09-10 东京毅力科创株式会社 通过溢料添加进行部分蚀刻记忆
US10692880B2 (en) * 2016-12-27 2020-06-23 Applied Materials, Inc. 3D NAND high aspect ratio structure etch
CN106935545B (zh) 2017-03-24 2019-12-06 合肥京东方光电科技有限公司 阵列基板及其制备方法和应用
US10677855B2 (en) 2017-09-08 2020-06-09 Globalfoundries Inc. Structure, method and system for measuring RIE lag depth
RU2680264C1 (ru) * 2017-12-11 2019-02-19 Публичное акционерное общество Арзамасское научно-производственное предприятие "ТЕМП-АВИА" Способ изготовления глубокопрофилированных структур в кремниевой пластине
JP2019121750A (ja) * 2018-01-11 2019-07-22 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US20200135898A1 (en) * 2018-10-30 2020-04-30 International Business Machines Corporation Hard mask replenishment for etching processes
CN111627809B (zh) * 2019-02-28 2024-03-22 东京毅力科创株式会社 基片处理方法和基片处理装置
JP7320554B2 (ja) 2021-04-27 2023-08-03 株式会社アルバック エッチング方法
CN113809089A (zh) * 2021-09-14 2021-12-17 长江存储科技有限责任公司 半导体结构、制作方法及三维存储器

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206404A (ja) * 1991-10-02 1993-08-13 Siemens Ag 基板内にトレンチ構造を形成する方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4533430A (en) * 1984-01-04 1985-08-06 Advanced Micro Devices, Inc. Process for forming slots having near vertical sidewalls at their upper extremities
US4994406A (en) * 1989-11-03 1991-02-19 Motorola Inc. Method of fabricating semiconductor devices having deep and shallow isolation structures
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
CA2154357C (en) * 1993-02-04 2004-03-02 Kevin A. Shaw Microstructures and single-mask, single-crystal process for fabrication thereof
US5409563A (en) * 1993-02-26 1995-04-25 Micron Technology, Inc. Method for etching high aspect ratio features
US5395786A (en) 1994-06-30 1995-03-07 International Business Machines Corporation Method of making a DRAM cell with trench capacitor
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
US5891807A (en) * 1997-09-25 1999-04-06 Siemens Aktiengesellschaft Formation of a bottle shaped trench
GB9917305D0 (en) * 1999-07-23 1999-09-22 Surface Tech Sys Ltd Method and apparatus for anisotropic etching

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05206404A (ja) * 1991-10-02 1993-08-13 Siemens Ag 基板内にトレンチ構造を形成する方法

Also Published As

Publication number Publication date
WO2001093323A3 (en) 2002-06-27
TW495868B (en) 2002-07-21
JP3490408B2 (ja) 2004-01-26
WO2001093323A2 (en) 2001-12-06
US6284666B1 (en) 2001-09-04
KR20030012866A (ko) 2003-02-12
EP1285460A2 (en) 2003-02-26
JP2002033313A (ja) 2002-01-31

Similar Documents

Publication Publication Date Title
KR100801771B1 (ko) 반도체 디바이스에서 높은 종횡비의 트렌치 에칭 방법
US6544838B2 (en) Method of deep trench formation with improved profile control and surface area
US6743727B2 (en) Method of etching high aspect ratio openings
US6306772B1 (en) Deep trench bottle-shaped etching using Cl2 gas
KR100892797B1 (ko) 고종횡비 분야용 이방성 피쳐를 형성하는 에칭 방법
US5167762A (en) Anisotropic etch method
KR20010062744A (ko) 고선택비의 에칭이 가능한 드라이 에칭 방법 및 반도체장치의 제조 방법
US5837615A (en) Integrated circuit device fabrication by plasma etching
US5767017A (en) Selective removal of vertical portions of a film
JP3891087B2 (ja) ポリシリコンエッチング方法
US6117764A (en) Use of a plasma source to form a layer during the formation of a semiconductor device
US5968278A (en) High aspect ratio contact
JP3094470B2 (ja) ドライエッチング方法
US6831348B2 (en) Integrated circuit isolation system
JPH0969511A (ja) 半導体装置の製造方法
JP2001250817A (ja) ドライエッチング方法及び半導体装置の製造方法
US20080050871A1 (en) Methods for removing material from one layer of a semiconductor device structure while protecting another material layer and corresponding semiconductor device structures
TW552673B (en) A method of fabricating a semiconductor device
KR20090016815A (ko) 울퉁불퉁한 표면의 원통형 스토리지전극을 갖는 캐패시터의제조 방법
KR100291410B1 (ko) 반도체 소자의 선택적 반구형 실리콘 그레인 전하저장전극 형성방법
US6686234B1 (en) Semiconductor device and method for fabricating the same
KR100272491B1 (ko) 식각 지연 현상을 개선할 수 있는 반도체 장치의 제조 방법
KR100252901B1 (ko) 반도체소자 제조방법
WO2020171953A1 (en) Method for gate stack formation and etching
KR19980026142A (ko) 커패시터의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
LAPS Lapse due to unpaid annual fee