KR100801455B1 - Ｍｒａｍ에서 사용하기 위한 자속 집중층을 제조하는 방법 - Google Patents

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Abstract

자기 메모리 장치들에서 사용하기 위한 자속 집중기(flux concentrator)를 제조하는 방법은, 적어도 하나의 자기 메모리 비트(10)를 제공하는 단계; 및 상기 자기 메모리 비트에 인접하여, 자속 집중층(52)을 포함하는 구리(Cu) 다마신 비트선(56)을 규정하는 재료 스택을 형성하는 단계를 포함한다. 상기 방법은, 상기 자기 메모리 비트(10)에 인접하여 하부 유전층(32), 선택적인 에칭 정지층(34) 및 상부 유전층(36)을 침착하는 단계들을 포함한다. 트렌치(38)는 상기 상부 유전층(36) 및 상기 하부 유전층(32) 내에 에칭된다. 제 1 장벽층(42)은 트렌치(38) 내에 침착된다. 다음으로, 금속 시스템(29)은 제 1 장벽층(42)의 표면 상에 침착된다. 금속 시스템(29)은 구리(Cu) 시드 재료(44), 도금된 구리(Cu) 재료(46), 제 1 외부 장벽층(50), 자속 집중층(52), 및 제 2 외부 장벽층(54)을 포함한다. 금속 시스템(29)은 구리(Cu) 다마신 비트선(56)을 규정하기 위해 패터닝되고 에칭된다.
장벽층, 유전층, 구리 다마신 비트선, 트렌치, 비아, 에칭 정지층

Description

ＭＲＡＭ에서 사용하기 위한 자속 집중층을 제조하는 방법{Method of fabricating flux concentrating layer for use with magnetoresistive random access memories}
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본 발명은 고밀도, 비휘발성 자기 메모리들을 제조하는 방법에 관한 것으로, 보다 구체적으로 비트 스위칭 전류(bit switching current)를 실딩(shielding) 및 감소시키는 것을 제공하기 위해, 통합된 자속 집중층(integrated flux concentrating layer)을 포함하는 MRAM(magnetoresistive random access memory) 자계 프로그래밍선들을 제조하는 개선된 방법들에 관한 것이다.
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MRAM 장치들에서 메모리 셀들은 전류 전달 도전체로부터 생성된 자계에 의해 프로그램된다. 전형적으로 2개의 직교 도전체들, 이후 디지트선(digit line)으로 불릴, 자기 메모리 비트 바로 밑에 형성된 것과, 이후 비트선으로 불릴, 자기 메모리 비트의 상부에 형성된 것은, 비트 프로그래밍을 위한 자계들을 제공하기 위해 교차 점 매트릭스(cross point matrix)에 배치된다. 일반적으로, 진보한 반도체 공정들은 구리 금속 상호 결합들(copper metal interconnects)을 사용한다. 구리 상호 결합들을 형성하는 바람직한 방법은 다마신(damascene) 또는 상감 세공(inlaid) 공정에 의한 것이다. 장치를 형성하는 공정 동안, 자속 집중층이 이용되어 왔다. 구조는 일반적으로 유전층 내의 트렌치(trench)를 먼저 패터닝 및 에칭하고, 그 다음에 제 1 장벽층, 자속 집중층, 제 2 장벽층, 구리(Cu) 시드층, 및 최종적으로 도금된 구리(Cu)층을 침착함으로써 형성된다. 장벽 막들은 몇 가지 이유들로 인해 필요하다. 제 1 장벽층은 구리(Cu) 및 니켈 철(NiFe) 합금들과 같은 빠른 확산 요소들에 대해 확산 장벽으로서 역할을 한다. 이 장벽은 전형적으로 탄탈룸(Ta), 탄탈룸 질화물(TaN), 탄탈룸 실리콘 질화물(Ta/Si/N), 티탄(Ti), 티탄 질화물(TiN) 또는 결정입계 확산(grain boundary diffusion)을 억제하는 역할을 하는 다른 재료들과 같은 재료들로 형성된다. 또한, 이 장벽은 도전성이어야 한다.
자속 집중층은 고투자율 및 자기적으로 부드러워야(낮은 보자력(coercivity)) 한다. 자기변형(magnetostriction)은 또한 낮아야만 한다. 니켈 철(NiFe) 합금들은 이 자속 집중층에 대해 잘 작용한다. 제 2 장벽 막은 니켈 철(NiFe) 합금 및 구리(Cu)간의 확산 장벽으로서 역할을 한다. 니켈 철(NiFe) 합금들 및 구리(Cu)는 쉽게 섞여서, 고투자율 재료에서 자기 불감층(dead layer)을 생성한다. 이 불감층은 그 효과를 감소시키는 고투자율 재료의 유효 두께를 감소시킨다. 이 장벽 재료는 도전체여야만 하고 구리(Cu) 및 니켈 철(NiFe) 합금을 제거하는데 사용되는 연마 화학물질들(polishing chemistries)에 대해 더 높은 선택도를 가지지 않아야 한다. 탄탈룸(Ta)에 기초한 장벽들은 이러한 선택도를 가지며, 따라서 증가된 공정의 복잡성 때문에 제 2 장벽에 대한 이상적인 선택들은 아니다. 코발트(Co) 또는 코발트 철(CoFe)의 제 2 장벽 재료는 니켈 철(NiFe) 및 구리(Cu)간에 장벽으로 역할을 하고 니켈 철(NiFe) 및 구리(Cu)와 유사한 연마 특성들을 가지므로 더 좋은 재료이다. 제 2 장벽층으로서 코발트(Co) 또는 코발트 철(CoFe)의 사용은 자속 집중층의 투자율을 부가시키지만, 보자력 때문에 니켈 철(NiFe)보다 더 얇아질 필요가 있다. 자속 집중층을 포함하는 자기 장치에 관한 다른 정보는 동일한 양수인에게 양도되고 이 참조에 의해 여기에 포함된 1999년 1월 19일자로 발행된, "METHOD OF FABRICATING GMR DEVICES"라는 표제의 미국 특허 번호 제 5,861,328에서 발견될 수 있다.
이전에 설명된 MRAM 장치들과 같은 MRAM 장치들, 보다 구체적으로 일반적인 메모리 셀들의 제조에 있어서 한가지 문제점은 전형적으로 니켈 철(NiFe) 및 구리(Cu) 도전체인 피복층(cladding layer)의 높은 온도들에서의 혼합이다. 게다가, 진보된 CMOS 공정들은 단일 또는 이중 상감 세공의 구리(Cu) 금속 상호 결합들을 사용한다. 이 문제점들을 극복하기 위해서, 상감 세공의 구리(Cu) 프로세싱에 대한 표준 장비 설정을 이용하는 자기 메모리 비트의 바로 밑에 그리고 상부에 형성된 구리(Cu)선들을 피복하기 위한 기술이 필요하다.
각 도전체의 바깥쪽 면들 상의 고투자율 피복 재료의 혼합은 비트 쪽으로 자속을 집중시킬 것이다. 자속 집중 재료들을 이용하는 피복층은 비 피복된(non-cladded) 선들과 비교하면, 대략 2의 인자(factor)로 프로그램 전류를 감소시킬 것이다. 게다가, 피복층은 표유(stray) 외부계들로부터 실딩을 제공할 것이다.
따라서, 구리(Cu) 다마신선들에 자속 집중층을 부가하기 위해 개선된 재료 스택을 제공하는 것이 매우 바람직하다. 피복된 상감 세공의 구리(Cu) 다마신선의 형성을 위해 표준 장비 및 공정들을 이용하는 상기 피복된 구리(Cu) 다마신선들을 형성하기 위한 방법이 기재되고 있다.
그러므로, 본 발명의 목적은, 자속 집중 재료들을 포함하는 MRAM들을 제조하는 새로운 그리고 개선된 방법을 제공하는 것이다.
본 발명의 다른 목적은, 표준 상감 세공 프로세싱 장비를 이용하여, 자기 메모리 비트의 바로 밑에 형성된 디지트선의 제조뿐만 아니라 자기 메모리 비트의 상부 상에 비트선을 피복하기 위한 기술을 포함하는, 자속 집중 재료들을 포함하는 MRAM들을 제조하는 새로운 그리고 개선된 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 자기 비트의 바로 밑에 형성된 디지트선들에 대해, 상기 비트를 향하여 위쪽으로, 그리고 자기 비트의 상부 상에 형성된 비트선들에 대해, 상기 비트를 향하여 아래쪽으로 자속을 집중시키는 장벽층들을 갖는 피복된 선들을 형성하기 위한 개선된 구조들을 갖는 자속 집중 재료들을 포함하는 MRAM들을 제조하는 새로운 그리고 개선된 방법을 제공하는 것이다.
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상기 목적들 및 그 밖의 것들은 전류 전달 도전체들이 자기 메모리 비트의 상부 및 자기 메모리 비트의 바로 밑에 형성되는 자기 메모리 장치들을 제조하는 방법으로 실현되고, 상기 문제점들 및 그 밖의 것들이 상기 방법으로 적어도 부분적으로 해결된다. 상기 제조 방법은 구리(Cu) 다마신선에 자속 집중층을 부가함으로써 개선된 재료 스택을 형성하는 단계를 포함한다. 그 구조는 니켈 철(NiFe) 자속 집중층과 구리(Cu) 비트선간의 확산을 억제하며, 자속 집중층의 투자율을 부가시키며, 제조 복잡성을 감소시킨다.
비트선의 제조 동안, 자속 집중층은 구리(Cu) 다마신 공정들과 양립하는 제조 기술들을 이용하여, 구리(Cu) 다마신선의 상부 상에 부가된다. 자속 집중층은 최대 효율을 위해 비트선의 3개의(3) 측면들을 포함하도록 형성된다.
게다가, 자기 비트의 바로 밑의 측면 상에 전류 전달 도전체 또는 디지트선의 형성이 기재되어 있다. 디지트선의 형성은 구리(Cu) 다마신선에 자속 집중층과 장벽층들을 부가함으로써 개선된 재료 스택을 형성하는 단계를 포함한다.
도 1 내지 도 9는 본 발명에 따른 자기 메모리 장치들을 제조하는 방법에서 몇 가지 단계들을 도시하는 간략화된 단면도.
도면들을 이제 참조하면, 도 1 내지 도 9는 본 발명에 따른 자기 메모리 장치들을 제조하는 방법에서 몇 가지 단계들을 도시하는 간략화된 단면도이다. 특히 도 1을 참조하면, MRAM 비트(10)를 포함하는, MRAM 장치의 제조에서 제 1 단계가 도시된다. 이 특정 실시예에서, MRAM 비트(10)는 이 기술 분야에 잘 알려진 방법들에 따라 형성된 표준 MRAM 비트이다. 표준 MRAM 비트가 편의상 여기에 도시되지만, 많은 다른 타입들의 반도체 장치들이 제공될 수 있음을 당업자는 알 수 있을 것이다. 또한, 단일 MRAM 비트가 편의상 도시되지만, 예를 들어, 자기 메모리 비트들의 어레이의 주위에 장치들 또는 제어/드라이버 회로들의 완전한 어레이가 형성될 수 있음을 알아야 한다. 또한, 도 1은 MRAM 비트(10)를 트랜지스터(도시되지 않음)에 접속시키는 접점 금속층(contact metal layer)(16)을 포함한다. MRAM 비트(10)는 그 위에 형성된 최상부 표면(12), 재료 스택(13) 및 바로 밑에 형성된 접점 금속층(16), 상감 세공의 재료 스택(17)을 부가적으로 포함한다. 또한 도 1 내지 도 9가 이중 다마신 공정들, 보다 구체적으로 2개의 포토 및 에칭 단계들, 하나의 도금 또는 침착 단계를 포함하는 공정을 이용하여 자기 비트선들 및 디지트선들을 형성하는 방법을 도시하고 있으며, 이 명세서에 의해 하나의 도금 또는 침착 단계와 함께 하나의 포토 및 에칭 단계가 포함되는 단일 다마신 공정들을 이용하여 자기 비트선들 및 디지트선들을 형성하는 방법이 기대되어짐을 알아야 한다. 따라서, 출원인들은 여기에 기술된 방법이 단일 및 이중 다마신 공정들 둘 다에 적용 가능하다고 생각한다. 게다가, 도면들이 자기 메모리 비트와 물리적인 접촉으로 비트선을 제조하는 방법을 도시하고 있으며, 자기 메모리 비트와 물리적인 접촉은 갖지 않지만 인접한 비트선을 형성하는 것이 본 명세서에 의해 기대되어짐을 알아야 한다.
MRAM 비트(10)와 함께 형성된 구리(Cu) 다마신의 선들에 자속 집중층을 부가하기 위해 개선된 재료 스택이 바람직하다. 디지트선의 제조 동안, 그 구조는 유전층(18) 내에 트렌치를 우선 패터닝하고 에칭함으로써 형성되며, 그 다음에 제 1 장벽층(20), 자속 집중층(22), 제 2 장벽층(24), 구리(Cu) 시드층(26) 및 최종적으로 도금된 구리(Cu)층(27)을 침착하여 구리 다마신선(28)을 형성한다. 제 1 장벽층(20)은 탄탈룸(Ta), 탄탈룸 질화물(TaN), 탄탈룸 실리콘 질화물(TaSiN), 또는 이와 동일한 것과 같은 내열성(refractory) 금속으로 형성된다. 제 2 장벽층(24)은 코발트(Co) 재료 또는 코발트 철(CoFe) 재료로 구성되며, 구리(Cu) 및 니켈 철(NiFe) 합금들과 같은 빠른 확산 요소들에 대한 확산 장벽으로서 작용한다. 자속 집중층(22)은 고투자율과 자기적으로 부드러운(낮은 보자력) 재료로 만들어진다. 전형적으로 자속 집중층(22)은 니켈 철(NiFe)로 만들어진다. 다음으로, 도금된 구리(27)는 연마되어 구리(Cu) 다마신 디지트선(28)을 형성하고 층간 유전 재료(30)는 디지트선(28) 및 유전 재료(18)의 최상위 표면 상에 침착된다. 다음으로 MRAM 비트(10)는 층간 유전체(30) 상에 삽입된다.
자기 메모리 비트(10)(이제 기재되는)의 상부 또는 자기 메모리 비트(10)에 인접하여 형성되는 비트선의 제조 동안, 제 1 층의 유전 재료층(32)은 MRAM 비트(10)의 표면에 또는 MRAM 비트(10)에 인접하여 침착된다. 설명을 쉽게 하기 위해서, 자기 메모리 비트의 표면 상에 그리고 자기 메모리 비트와 물리적으로 접촉한 구리(Cu) 다마신 비트선의 제조는 도 1 내지 도 9를 참조하여 기재되어질 것이다. 대안적인 실시예에서 다마신 비트선 및 자기 메모리 비트(10)간의 물리적인 접촉이 필요하지 않음을 알 수 있을 것이다. 유전 재료층(32)은 전형적으로 일반적으로 캡층(cap layer)으로 불리는 표준 침착 단계에서 MRAM 장치(10)의 상부 표면(31) 상에 형성된 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN) 재료와 같은, 어떤의 타입의 절연 재료로 형성된다. 유전 재료층(32)은 다음으로 평탄화되며, 비아(via)(이제 기재되는)를 형성하는 역할을 하고, 그리하여 MRAM 비트(10)에 물리적인 접촉을 허용한다. 대안적인 실시예에서 어떠한 물리적인 접촉도 MRAM 비트(10) 및 자기적으로 결합된 비트선(개별적으로 기재되는)간에 형성되지 않음을 알 수 있을 것이다. 다음으로, 에칭 정지층(34)은 유전 재료층(32)의 최상부 표면(33) 상에 형성된다. 에칭 정지층(34)은 플루오르(Fl)에 기초한 화학물질(fluorine based chemistries)에 선택적인 재료로 형성되며, 또는 에칭 정지층(34)은 에칭 공정을 중지하기 위해 종료점(endpoint) 신호를 제공하는 재료로 형성될 수 있다. 원하는 에칭 선택도를 제공하는데 적합한 에칭 정지 재료는 예를 들어, 100Å 내지 500Å 범위의 두께를 갖는 알루미늄 산화물(AlO2) 또는 알루미늄 질화물(AlN)이거나, 또는 실리콘 질화물(SiN) 또는 실리콘 산질화물(oxynitride)(SiON)층은 종료 점 신호를 제공하는데 사용될 수 있다.
제 2 유전층(36)은 에칭 정지층(34)의 최상부 표면(35) 상에 침착된다. 유전층(36)은 구리(Cu) 다마신 비트선(이제 기재되는)을 형성하는 역할을 할 것이다. 유전층(36)은 전형적으로 실리콘 질화물(Si3N4) 상의 실리콘 산화물(SiO2)과 같은, 어떤 타입의 절연 재료, 또는 실리콘 질화물(Si3N4) 상의 알루미늄 질화물(AlN) 또는 알루미늄 산화물(AlO3)과 같은, 에칭 정지층(34) 상의 실리콘 산화물(SiO2)로 이루어진 3 층 스택으로 형성된다. 게다가, 유전층(36)은 습기 및 산화에 대한 장벽들에 관한 특성들을 가져야 한다.
이제 도 2를 참조하면, 도 1의 선 2-2를 통해 도시된 바와 같이 간략화된 단면도에서 자속 집중층을 포함하는 MRAM 장치의 제조에 있어서 다음 단계가 도시되어 있다. 구리(Cu) 다마신 비트선의 형성을 위해 유전층(36)은 패터닝되고 에칭되어 트렌치(38)를 형성한다. 유전층(36)은 RIE와 같은 표준 에칭 기술들을 이용하여 에칭된다. 유전층(36)은 에칭되어, 이전에 기술된 바와 같이 에칭이 쉽지 않은 재료로 된 층으로 형성되거나 또는 종료 점 검출 신호로 인해 에칭을 중지하는 재료의 변화로 간단히 나타나는 에칭 정지층(34)에 의해 에칭이 중지된다. 도 3에 도시된 바와 같이, 개별적인 패턴 및 에칭 단계는 그 다음 MRAM 비트(10)에 비아(40)를 생성하는데 사용된다. 이 에칭은 금속 시스템(이제 기재되는)의 침착을 위해 폼(form) 또는 트렌치를 생성한다.
이제 도 4를 참조하면, 간략화된 단면도에서 자속 집중기를 포함하는 MRAM 장치의 제조에 있어서 다음 단계가 도시되고 있다. 보다 구체적으로, 도시된 바와 같이, 일반적으로 참조 부호 29로 표기된 금속 시스템이 침착되며 몇몇 층들로 구성된다. 처음에, 제 1 장벽층(42)은 트렌치(38) 및 트렌치 내에 형성된 비아(40) 내에 침착된다. 제 1 장벽층(42)은 탄탈룸(Ta), 탄탈룸 질화물(TaN), 탄탈룸 실리콘 질화물(TaSiN) 또는 어떤 다른 적절한 재료로 구성된다. 제 1 장벽층(42)은 PVD(physical vapor deposition) 또는 IMP(ironized metal plasma) 기술들을 사용하여 침착된다. 도 5에 도시된 바와 같이, 구리(Cu)로 된 시드층(44)은 다음으로 PVD, CVD 또는 IMP 기술들을 사용하여 트렌치(38) 및 비아(40)(도 4에 도시된 바와 같이) 내에 침착된다. PVD 또는 IMP 기술들에 의해 침착되는 경우 구리(Cu)로 된 시드층(44)은 다마신 비트선을 전기 도금하기 위해 구리(Cu) 시드층을 형성하는 역할을 할 것이며, 금속 시스템(29)의 일부로서 규정된다. 다음으로, 구리(Cu) 재료는 도금된 구리(Cu) 재료(46)를 형성하기 위해 전기 도금된다. 시드층(44) 및 도금된 구리 재료(46)는 함께 구리 시스템(48)을 형성한다. 초과한 구리(Cu)는 CMP(chemical mechanical polishing) 또는 이와 같은 것에 의해 트렌치(38) 위에서 제거된다.
이제 도 6을 참조하면, 유전층(36)은 에칭 정지층(34) 아래까지 제거된다. 유전층(36)은 습식 화학물질(wet chemistry) 또는 플루오르(Fl)에 기초한 화학물질을 사용하여 건식 에칭 공정에 의해 제거된다.
다음으로, 도 7에 도시된 바와 같이, 제 1 외부 장벽층(50)은 구리 시스템(48) 상에 침착된다. 제 1 외부 장벽층(50)은 코발트(Co), 코발트 철(CoFe), 탄탈룸(Ta), 탄탈룸 질화물(TaN) 또는 다른 적절한 재료와 같은, 내열성 금속 재료로 형성된다. 자속 집중층(52)은 다음으로 제 1 외부 장벽층(50)의 표면 상에 침착된다. 자속 집중층(52)은 고투자율 자기 재료로 형성된다. 자속 집중층(52)은 도전체에 흐르는 전류에 의해 생성된 자속을 집중하는 특징을 가지며, 그러므로 원하는 작용을 생성하기 위해 요구되는 전류의 양을 감소시킨다. 자속 집중층(52)은 원하는 영역에 자속을 집중시키고 야금학적으로 남아 있는 재료 구조와 양립하기 위해 니켈 철(NiFe)과 같은, 고투자율을 갖는 전기적으로 도전체인 자기 재료 또는 충분히 높은 투자율을 갖는 어떤 적절한 재료이다.
다음으로, 제 2 외부 장벽층(54)은 자속 집중 재료층(52)의 표면 상에 침착된다. 제 2 외부 장벽층(54)은 바람직하게 탄탈룸(Ta), 탄탈룸 질화물(TaN), 탄탈룸 실리콘 질화물(TaSiN) 또는 유사한 재료로 형성된다. 도 8에 도시된 바와 같이, 제 1 외부 장벽층(50), 자속 집중층(52) 및 제 2 외부 장벽층(54)은 다음으로 피복된 구리(Cu) 다마신 비트선(56)(cladded copper damascene bit line)을 규정하기 위해 패터닝되고 에칭된다.
마지막으로, 도 9에 도시된 바와 같이, 패시베이션층(58)은 자속 집중층(52)을 포함하는 재료 스택(56) 상에 침착된다. 어떤 통상적인 패시베이션층이 층(58)으로서 사용될 수 있다. 선택적으로, 높은 투자율이 있는 재료로 된 층으로 형성된 실딩층(60)은 패시베이션층(58) 상에 침착된다. 실딩층(60)은 높은 투자율이 있는 재료로 형성되는 경우 니켈(Ni) 및 니켈 철(NiFe) 중 하나를 갖는 층을 형성하는 것을 포함한다. 또한, 개구들(도시되지 않음)은 다양한 회로들에 대한 전기 접촉들을 조사하고 행할 목적으로, 패시베이션층(58) 및 실딩층(60)에서 절단될 수 있다. 실딩층(60)의 목적은 자속 집중층(52)에 의해 제공되는 실딩의 레벨 보다 높은 표유 자계들로부터 부가적인 실딩을 제공하는 것이다.
따라서, MRAM들을 사용하기 위해 자속 집중층들을 제조하는 개선된 방법이 기재되어 있다. 게다가, 본 발명은 디지트선이 자기 메모리 요소 바로 밑에 형성되는 자속 집중 특성들 및 장벽 특성들을 포함하는 구리(Cu) 다마신 디지트선을 제조하는 개선된 방법, 및 비트선이 자기 메모리 요소의 상부 상에 형성되는 구리(Cu) 다마신 비트선에 자속 집중 특성들을 부가하기 위한 재료 스택을 제조하는 개선된 방법을 제공한다. 메모리들을 제조하는 새로운 그리고 개선된 방법은 자기 비트를 쪽으로 자속을 집중시키기 위해서 각 도전선의 바깥쪽 면들 상의 고투자율 피복 재료를 포함하는 단계를 포함한다. 자속 집중 재료들을 이용하는 피복층들은 피복되지 않은 선들과 비교하면, 대략적으로 2의 인자로 프로그램 전류를 감소시킬 것이다. 게다가, 피복층들은 표유 외부계들로부터 실딩을 제공할 것이다.
본 발명의 특정 실시예들을 도시하고 기술하였으나, 다른 수정예들 및 개선들이 당업자에게 상기될 것이다. 그러므로, 본 발명이 도시된 특정 폼들에 한정되지 않는 것으로 이해되어지길 원하며, 첨부된 청구항들 내의 본 발명의 사상 및 범위로부터 벗어남 없이 행해지는 모든 수정예들을 포함하도록 의도한다.

Claims (9)

  1. 자기 메모리 장치들에서 사용하기 위한 자속 집중기(flux concentrator)를 제조하는 방법에 있어서,
    제 1 장벽층, 자속 집중층(flux concentrating layer), 제 2 장벽층 및 구리(Cu) 도전선(copper conducting line)을 포함하는 피복된 디지트선(cladded digit line)을 형성하는 단계;
    상기 피복된 디지트선의 최상위 표면 상에 유전층을 침착(deposit)하는 단계;
    상기 유전층 상에 적어도 하나의 자기 메모리 비트를 제공하는 단계; 및
    구리(Cu) 도전선, 제 1 외부 장벽층, 자속 집중층 및 제 2 외부 장벽층을 포함하는 피복된 비트선을 형성하는 단계를 포함하는, 자속 집중기 제조 방법.
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  8. 자기 메모리 장치들에서 사용하기 위한 자속 집중기를 제조하는 방법에 있어서,
    적어도 하나의 자기 메모리 비트를 제공하는 단계;
    상기 적어도 하나의 자기 메모리 비트 인접하여 하부 유전층 및 상부 유전층을 침착하는 단계;
    상기 상부 유전층 및 상기 하부 유전층 내에 적어도 하나의 트렌치(trench)를 형성하는 단계;
    상기 적어도 하나의 트렌치 내에 제 1 장벽층을 침착하는 단계;
    상기 제 1 장벽층의 표면 상에 자속 집중층을 포함하는 금속 시스템을 침착하는 단계; 및
    구리(Cu) 다마신 비트선(copper damascene bit line)을 규정하기 위해 상기 금속 시스템을 패터닝하는 단계를 포함하는, 자속 집중기 제조 방법.
  9. 자기 메모리 장치들에서 사용하기 위한 자속 집중기를 제조하는 방법에 있어서,
    유전 재료를 제공하는 단계;
    상기 유전 재료의 일부 내에 제 1 장벽층, 자속 집중층, 제 2 장벽층 및 구리(Cu) 도전선을 포함하는 피복된 디지트선을 형성하는 단계;
    상기 피복된 디지트선의 최상부 표면 상에 유전층을 침착하는 단계;
    상기 유전층 상에 적어도 하나의 자기 메모리 비트를 제공하는 단계; 및
    제 1 외부 장벽층, 자속 집중층, 제 2 외부 장벽층 및 구리(Cu)선을 포함하는 피복된 비트선을 형성하는 단계를 포함하며,
    상기 피복된 비트선을 형성하는 단계는,
    상기 자기 메모리 비트의 상부 표면 상에 하부 유전층 및 상부 유전층을 침착하는 단계로서, 상기 하부 유전층은 절연 재료로 형성되고, 상기 상부 유전층은 절연 재료로 형성되는, 상기 하부 유전층 및 상부 유전층을 침착하는 단계;
    다마신 비트선의 형성을 위한 트렌치를 형성하기 위해 상기 하부 유전층 쪽으로 상기 상부 유전층 내에서 적어도 하나의 트렌치를 에칭하는 단계;
    상기 자기 메모리 비트와 물리적인 접촉을 만들기 위해 상기 자기 메모리 비트 쪽으로 상기 하부 유전층 내에서 적어도 하나의 비아를 형성하는 단계;
    상기 자기 메모리 비트 쪽으로, 상기 적어도 하나의 트렌치 및 상기 적어도 하나의 비아 내에 제 1 장벽층을 침착하는 단계;
    상기 제 1 장벽층의 표면상에 구리 시스템을 침착하는 단계로서, 상기 적어도 하나의 트렌치 및 비아 내에 구리(Cu) 시드(seed) 재료를 침착하는 단계, 상기 구리(Cu) 시드 재료의 표면 상에 도금된 구리(Cu) 재료를 침착하는 단계, 및 상기 도금된 구리(Cu)를 버핑(buffing)하고 연마하는 단계, 상기 구리 시스템의 상부 유전체를 제거하는 단계, 상기 도금된 구리(Cu)의 표면상에 상기 제 1 외부 장벽층, 상기 자속 집중층 및 상기 제 2 외부 장벽층을 침착하는 단계를 포함하는, 상기 구리 시스템을 침착하는 단계; 및
    구리(Cu) 다마신 비트선을 규정하기 위해 상기 구리 시스템을 패터닝하는 단계를 포함하는, 자속 집중기 제조 방법.
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