KR100800642B1 - 기판처리시스템 및 기판처리방법 - Google Patents

Abstract

기판처리시스템은 수개의 처리유닛, 각 유닛에서 처리된 웨이퍼를 반출하고, 또한 각 유닛으로부터 처리되어진 웨이퍼(W)를 반송하는 로드/언로드부와, 상기 로드/언로드부에서 기판을 주고 받음하여 각 유닛에 기판을 순차 반송하는 서브아암기구를 구비한다. 상기 처리유닛 및 서브아암기구는 컨트롤러에 의해 제어되며, 각 유닛은 상기 소요시간 t1 내지 tn을 각 처리 유닛의 대수 m으로 나눔으로써 얻어진 소요시간 t1/m 내지 tn/m 중 최대의 소요시간을 1 사이클시간으로서 기판을 순서대로 처리한다. 상기 컨트롤러는 각 처리유닛에 전대기시간(전(前) 처리)을 설정한다.

Description

기판처리시스템 및 기판처리방법{SUBSTRATE PROCESSING SYSTEM AND SUBSTRATE PROCESSING METHOD}

도 1은 본 발명의 제 1 실시형태에 관하는 기판처리시스템의 전체구성을 나타내는 평면도,

도 2는 동실시형태에 관하는 기판처리시스템의 정면도,

도 3은 동실시형태에 관하는 기판처리시스템의 배면도,

도 4는 동실시형태에 관하는 기판처리시스템을 구성하는 처리 유닛의 개략도,

도 5는 동실시형태에 관하는 기판처리시스템의 제어블럭도,

도 6은 동실시형태에 관하는 기판처리시스템의 플로우 챠트를 도시한 도면,

도 7은 동실시형태에 관하는 메인 패널에의 데이터의 입력예를 나타내는 도면,

도 8A 및 8B는 동실시형태에 관하는 기판처리시스템의 종단면도,

도 9는 동실시형태에 관하는 기판처리의 과도상태에 있어서의 타이밍챠트를 도시한 도면,

도 10은 동실시형태에 관하는 기판처리의 정상상태에 있어서의 타이밍챠트를 도시한 도면,

도 11은 본 발명의 제 2 실시형태에 관하는 기판처리시스템의 정상상태에 있어서의 타이밍챠트를 도시한 도면,

도 12는 본 발명의 제 3 실시형태에 관하는 기판처리시스템의 정상상태에 있어서의 타이밍챠트를 도시한 도면,

도 13은 본 발명의 적용되는 기판처리시스템의 변형예의 전체구성을 나타내는 평면도이다.

<도면의 주요부분에 대한 부호의 설명>

1 : 기판처리 시스템 2 : 로드/언로드부

2a : 메인 패널 3 : 처리부

4 : 인터페이스부 5 : 재치대

5a : 돌기부 6 : 제 1 서브아암기구

7 : 메인아암기구 8 : 메인 아암

9 : 가이드 10 : 제 2 서브아암기구

11 : 레일 12 : 노광장치

13 : 컨트롤러 13a : 메모리

101 : 열처리 유닛 102 : 블록

103 : 보온기 104 : 리프트핀

105 : 지지부재 106 : 상부 커버

107 : 배기구 108 : 셔터

본 발명은 반도체웨이퍼 및 액정표시장치용 유리기판 등의 각종 피처리기판에 대하여 일련의 처리를 하는 기판처리시스템 및 기판처리방법에 관한 것이다.

액정표시장치용 유리기판(LCD기판)이나 반도체 디바이스의 제조 프로세스에 있어서는, 미세한 회로 패턴이 포토리소그래피의 기술을 이용하여 형성된다.

포토리소그래피기술에 의하면, LCD 기판이나 반도체 웨이퍼 등의 피처리기판의 표면에 레지스터를 도포 및 성막한 후, 이것을 소정의 패턴에 노광하고, 또한 현상처리 및 에칭처리함에 의해 소정의 회로 패턴을 형성한다.

이 포토리소그래피 시스템은 근년의 반도체 웨이퍼의 대구경화(大口徑化)에 따라 매엽처리화가 진행하고 있다. 예컨대 레지스트 도포처리 및 현상처리를 1개의 시스템내에서 하는 복합처리 시스템으로서는, 카세트로부터 웨이퍼를 1장씩 취득, 처리 유닛내에서 웨이퍼를 1장씩 처리하고, 처리된 웨이퍼를 1장씩 카세트로 되돌리는 것이 행하여지고 있다.

그런데, 이러한 복합처리 시스템으로서는, 각 유닛에 의한 처리에 관한 시간을 각각 1 사이클로 하여, 이 1 사이클로 모든 유닛에 의한 처리가 종료하지 않으면 다음 처리를 개시할 수가 없다.

따라서, 복합처리 시스템에서 각 처리를 기다려 다음 처리 유닛에 반송되는 방식이면, 그 처리가 수행되는 처리 유닛의 전의 유닛에 있어서의 프로세스의 영향 을 받기 쉽다.

연속 처리에서, 예컨대, 베이킹, 쿨링 및 현상이라는 프로세스를 생각한다. 이 경우, 현상에는 비교적 긴 처리시간이 필요하게 되지만, 이 프로세스의 영향을 받아, 현상보다도 비교적 단시간으로 처리가능한 프로세스, 즉 베이킹 및 쿨링을 거친 웨이퍼는, 베이킹 유닛내 혹은 쿨링 유닛내에서 대기하여야 한다. 여기서, 예컨대 베이킹 유닛내에서 대기한 경우에는, 열이력의 영향을 받아, 오버베이킹되어 버린다.

근년의 웨이퍼 처리 프로세스로서는, 대단히 치밀한 열처리시간의 관리를 하고 있지만, 그와 같은 대기시간에 의해 관리된 시간이상의 베이킹이 행하여져, 레지스트 등에 의해 그려진 패턴의 선폭이 변동하고, 원하는 패턴을 얻을 수 없다는 문제가 있다.

본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 목적은 다른 처리부에 의한 불필요한 대기시간이 소비되는 영향을 저감하는 기판처리장치를 제공하는 것에 있다.

본 발명은 소요시간 t1 내지 tn에서 제 1 내지 제 n의 웨이퍼 처리를 하는 제 1 내지 제 n의 처리 유닛(n=1,2, ···N)을 각 처리마다 하나 이상 가지며, 각 처리를 제 1 내지 제 n 유닛으로부터 행하고, 복수의 기판을 다른 처리 유닛에서 1 사이클로 동시에 처리하는 기판처리시스템으로서, 상기 기판을 반입 및 반출하는 로드/언로드부; 상기 로드/언로드부와의 사이에서 기판을 주고 받음하여, 상기 각 처리 유닛에 기판을 순차 반송하는 제 1 반송부; 및 상기 소요시간 t1 내지 tn을 해당 제 1 내지 제 n 처리 유닛의 대수 m으로 나눔으로써 얻어진 소요시간 t1/m 내지 tn/m 중 최대의 소요시간을 1 사이클시간으로서 기판을 순서대로 처리하는 각 처리유닛 및 상기 제 1 반송부를 제어하는 컨트롤러를 구비하는 것을 특징으로 하는 기판처리 시스템을 제공한다.

본 발명에 따른 이 기판처리시스템에서, 상기 컨트롤러는 상기 제 1 반송부 및 상기 처리유닛을 제어하며, 상기 처리시간은 상기 1 사이클시간에 대응하는 각 처리유닛에 요구된다. 각 처리유닛에 요구된 상기 처리시간은 전반송시간, 실처리시간, 후반송시간 및 복수의 대기시간을 포함해도 좋다. 상기 대기시간은 각 처리유닛에 요구된 처리시간에서, 전반송시간, 실처리시간 및 후반송시간의 하나에 전 또는 후에 할당될 수 있다.

본 발명에 따른 이 기판처리시스템에서, 상기 컨트롤러는 제 1 반송부 및 상기 처리유닛을 제어하며, 상기 처리시간은 정수에 의해 1 사이클시간의 분할에 대응하는 각 처리유닛에 요구된다. 각 처리유닛에 요구된 상기 처리시간은 전반송시간, 실처리시간 및 후반송시간을 포함한다. 원하는 처리유닛에 요구된 상기 처리시간은 대기시간을 더욱 포함해도 좋다.

본 발명에 따른 이 기판처리시스템에서, 상기 컨트롤러는 제 1 반송부 및 상기 제 1 처리유닛을 제어하며, 처리유닛의 연속적인 "n"수에 대하여 상기 처리시간의 총계는 1 사이클시간 xn과 같은 것이다. 각 처리유닛에 요구된 상기 처리시간 은 전반송시간, 실처리시간 및 후반송시간을 포함한다. 원하는 처리유닛에 요구된 상기 처리시간은 대기시간을 더욱 포함해도 좋다.

본 발명에 따른 이 기판처리시스템에서, 상기 처리유닛은 하나 이상의 열처리유닛을 포함한다. 상기 열처리 유닛은 가열기구와, 해당 가열기구에 대하여 상기 기판을 이격하여 유지하는 리프트업기구를 가지며, 해당 리프트업기구에 의해 상기 기판을 상기 가열기구로부터 이격하여 유지하는 동안에 열처리하는 열처리 유닛을 대기한다.

본 발명에 따른 이 기판처리시스템에서, 상기 처리 유닛은 각 기판에 도포된 레지스트를 현상하는 현상유닛을 하나 이상 포함한다.

본 발명에 따른 이 기판처리시스템에서, 상기 처리유닛은 각 기판에 도포한 레지스트를 노광하는 노광장치를 하나 이상 포함한다.

본 발명에 따른 이 기판처리시스템은 하나의 처리유닛에서 다른 처리유닛에 각 기판을 반송하는 제 2 반송수단을 더욱 구비한다.

게다가, 본 발명은 소요시간 t1 내지 tn에서 제 1 내지 제 n의 웨이퍼 처리를 하는 제 1 내지 제 n의 처리 유닛(n=1,2, ···N)을 각 처리마다 하나 이상 가지며, 각 처리를 제 1 내지 제 n 유닛으로부터 행하고, 복수의 기판을 다른 처리 유닛에서 1 사이클로 동시에 처리하는 기판처리시스템으로서, 상기 기판을 반입 및 반출하는 로드/언로드부; 상기 로드/언로드부와의 사이에서 기판을 주고 받음하여, 상기 각 처리 유닛에 기판을 순차 반송하는 제 1 반송부; 상기 각 처리유닛에서 기판을 주고 받음하는 제 2 반송부; 및 상기 기판들을 다른 처리유닛에서 동시에 처 리를 하는 경우에, 각 처리유닛은 제 1 총반송시간 또는 제 2 총반송시간 중 큰쪽에 대응하는 1 사이클 내에 순서대로 기판을 처리하며, 상기 제 1 총반송시간은 상기 로드/언로드부에서 각 기판을 주고 받음하고 각 처리유닛에서 기판을 반송하는데 요구된 제 1 반송부의 1사이클내에 총기간이며, 제 2 총반송시간은 상기 처리유닛에서 기판을 주고받음하는데 요구된 제 2 반송부의 1사이클내에 총기간이며, 상기 제 1 반송부, 상기 제 2 반송부 및 상기 처리유닛을 제어하는 컨트롤러를 포함하여 구성되는 기판처리시스템을 제공한다.

본 발명에 따른 이 기판처리시스템에서, 상기 컨트롤러는 상기 소요시간 t1 내지 tn을 해당 제 1 내지 제 n 처리유닛의 대수 m으로 나눔으로써 얻어진 소요시간 t1/m 내지 tn/m 중의 최대의 소요시간을 산출하고, 해당 최대 소요시간은, 상기 제 1 총반송시간 및 제 2 총반송시간중 가장 큰 것을 제 1 및 제 2 반송부를 제어하는 1 사이클시간으로서 설정한다.

본 발명에 따른 이 기판처리시스템에서, 상기 처리유닛중의 하나는, 각 기판을 처리하고 받기 위한 기판 받음 유닛이고, 상기 컨트롤러는 각 기판을 처리하고 받기 위한 기판 받음 유닛의 처리하고 받아 들이는데 시간의 총계를 산출하고, 이 처리하고 받음 기간의 총계와 상기 제 1 총반송시간 및 제 2 반송시간중 큰 쪽을 1 사이클시간으로서 설정한다.

본 발명에 따른 이 기판처리시스템은 노광장치; 및 상기 각 처리유닛에서 기판을 받고 상기 노광장치로 기판을 반송하는 제 3의 반송부를 더욱 구비하고, 상기 컨트롤러는 1 싸이클에 필요한 상기 제 1 총반송시간, 상기 제 2 총반송시간 및 상 기 제 3 반송부의 제 3 총반송시간중의 가장 큰 것을 1 사이클시간으로서 설정한다.

게다가, 본 발명은 소요시간 t1 내지 tn에서 제 1 내지 제 n의 웨이퍼 처리를 하는 제 1 내지 제 n의 처리 유닛(n=1,2, ···N)을 각 처리마다 하나 이상 가지며, 각 처리를 제 1 내지 제 n 유닛으로부터 행하고, 복수의 기판을 다른 처리 유닛에서 1 사이클로 동시에 처리하는 기판처리방법으로서, 상기 소요시간 t1 내지 tn을 해당 제 1 내지 제 n 처리 유닛의 대수 m으로 나눔으로써 얻어진 소요시간 t1/m 내지 tn/m 중 최대의 소요시간을 1 사이클시간으로서 기판을 순서대로 처리하는 단계; 및 대기시간에 하나 이상의 처리유닛에서 각 기판을 처리하는 수행단계를 특징으로 하는 기판처리방법을 제공한다.

[발명의 실시의 형태]

이하, 첨부된 도면을 참조하면서 본 발명의 실시형태를 설명한다.

제 1 실시형태

도 1∼도 5는 본 발명의 기판처리시스템(1)을 설명하기 위한 도면이다. 도 1,2 및 도 3은 각각 노광장치(12)를 제외한 기판처리시스템(1)의 전체구성을 나타내는 평면도, 정면도 및 배면도이다.

도 1에 나타낸 바와 같이, 이 기판처리시스템(1)은, 기판으로서의 웨이퍼(W)가 수용된 카세트(CR)에서 웨이퍼(W)를 순차 꺼내는 로드/언로드부(2)와, 로드/언로드부(2)에 의해서 꺼내어진 웨이퍼(W)에 대하여 레지스트액 도포 및 현상등의 프로세스처리를 하는 처리부(3), 및 레지스트액이 도포된 웨이퍼(W)를 처리부로서의 노광장치(12)에 주고받는 인터페이스부(4)를 구비하고 있다.

인터페이스부(4)에는 제 2 서브아암기구(10)가 설치된다. 웨이퍼(W)는 이 제 2 서브아암기구(10)에 의해 노광장치(12)에 반송되어진다. 로드/언로드부(2)는 반도체 웨이퍼를 예컨대 25장 단위로 수납한 카세트(CR)가 출납되는 재치대(5)를 구비하고 있다.

도 1에 나타낸 바와 같이, 재치대(5)상의 위치 결정 돌기부(5a)의 위치에, 여러개 예컨대 4개의 카세트(CR)가, 각기의 웨이퍼출입구를 처리부(3)측에 향하여 X방향에 일렬로 재치된다.

이 카세트배열방향(X방향) 및 카세트(CR) 내에 수용된 웨이퍼(W)의 웨이퍼배열방향(Z방향; 수직방향)에 이동가능한 제 1 반송수단으로서의 제 1 서브아암기구 (6)가 각 카세트(CR)에 선택적으로 엑세스하게 되고 있다.

또한, 이 제 1 서브아암기구(6)는, θ방향에 회전이 자유롭게 구성되어 있고, 이 웨이퍼(W)를 처리부(3)에 설정된 제 2 반송수단으로서의 메인아암기구(7)에 주고받을 수 있게 되고 있다. 또한, 후술한 바와 같이 처리부(3)측의 제 3 처리 유닛군(G3)의 다단유닛부에 속하는 얼라이먼트 유닛(ALIM) 및 익스텐션 유닛(EXT)에 엑세스할 수 있도록 되어 있다.

로드/언로드부(2)와 처리부(3)사이에서의 웨이퍼(W)의 주고받음은 제 3 유닛군(G3)을 통해 행하여진다. 이 제 3 처리 유닛군(G3)은, 도 3에 나타낸 바와 같이 복수의 프로세스처리 유닛을 세로틀에 쌓아 올려 구성한 것이다.

즉, 제 3 처리 유닛군(G3)은, 웨이퍼(W)를 냉각 처리하는 쿨링 유닛(COL), 웨이퍼(W)에 대한 레지스트액의 정착성을 높이는 소수화처리를 하는 어드히젼유닛 (AD), 웨이퍼(W)의 위치맞춤을 하는 얼라이먼트 유닛(ALIM), 웨이퍼(W)를 대기시켜 놓기 위한 익스텐션 유닛(EXT), 노광처리전의 가열처리를 하는 2개의 프리베이킹 유닛(PREBAKE), 현상후의 가열처리를 하는 포스트베이킹 유닛(POBAKE) 및 노광처리후의 가열처리를 하는 포스트익스포저베이킹유닛(PEBAKE)을 순차로 밑에서 위로 쌓아 올리고 구성되어 있다.

웨이퍼(W)의 메인아암기구(7)에의 반송은, 익스텐션 유닛(EXT)및 얼라이먼트 유닛(ALIM)을 통해 행하여진다. 도 1에 나타낸 바와 같이, 이 메인아암기구(7)의 주위에는, 제 3 처리유닛군(G3)을 포함하는 제 1∼제 5 처리 유닛군(G1∼G5)이 둘러싸도록 설치되고 있다. 전술한 제 3 처리 유닛군(G3)과 마찬가지로 다른 처리유닛군(G1,G2,G4 및 G5)도 각종 처리유닛을 상하방향으로 쌓아 올리는 식으로 구성되어 있다.

메인아암기구(7)는, 도 3에 나타낸 바와 같이, 수직방향에 연접된 통형상의 가이드(9)의 안쪽에, 메인 아암(8)을 Z 방향으로 승강이 자유롭게 장비하고 있다. 통형상의 가이드(9)는 모터(도시하지 않음)의 회전축으로 접속되어 사람이 모터의 회전구동력에 의해서, 상기 회전축을 중심으로 하여 메인 아암(8)과 일체로 회전하고, 이에 따라 메인 아암(8)은 θ방향으로 회전이 자유롭게 되어있다. 또, 통형상의 가이드(9)는 모터에 의해서 회전되는 별도의 회전축(도시하지 않음)에 접속하도록 구성되어 있어도 좋다.

상기한 바와 같이 메인아암(8)을 수직방향으로 구동함으로써, 웨이퍼(W)를 각 처리 유닛군(G1∼G5)의 각 처리 유닛에 대하여 반송시킬 수 있게 되어 있다.

제 4 처리 유닛군(G4)은, 도 3에 나타낸 바와 같이, 2개의 쿨링 유닛(COL), 익스텐션 유닛(EXT), 쿨링 유닛(COL), 2개의 프리베이킹 유닛(PREBAKE), 및 2개의 포스트베이킹 유닛(POBAKE)을 밑에서 위로 순차 쌓아 올려 구성한 것이다.

또, 제 5 처리 유닛군(G5)은, 선택적으로 설정됨으로써, 이 예로서는 제 4 처리 유닛군(G4)과 같이 구성되어 있다. 또한, 이 제 5 처리 유닛군(G5)은 레일 (11)에 의해서 이동가능하게 유지되고, 메인아암기구(7) 및 제 1∼제 4 처리 유닛군(G1∼G4)에 대한 유지관리처리를 용이하게 하여 얻을 수 있게 되어 있다.

본 발명을 도 1∼도 3에 나타낸 기판처리 시스템에 적용한 경우, 각 처리 유닛이 상하에 쌓아 올리는 식으로 구성되어 있으니까 장치의 설치면적을 현저히 감소시킬 수 있다.

도 4는 이 기판처리 시스템에 배치되는 각 처리 유닛을 유닛군마다 모식적으로 나타내는 개략도이다. 도 4에 나타낸 바와 같이, 특히 소요시간이 긴 처리 유닛, 예컨대 프리베이킹 유닛(PREBAKE), 레지스트현상장치(DEV) 등은 복수 설치된다.

이와 같이, 처리에 비교적 장시간을 요하는 유닛을 복수배치함으로써, 해당 유닛에 의한 시스템전체의 처리의 불필요한 대기시간 소비를 억제할 수가 있다. 또한, 복수의 프로세스로 쓰이는 유닛 예컨대 쿨링 유닛(COL) 등도, 같은 이유에 의해 복수 배치되어 있다. 또, 이와 같이 복수의 유닛을 가지는 경우에는, 각 유닛을 구별하기 위해, 각 유닛에 COT1 및 COT2와 같이 처리 유닛명의 뒤에 부호를 붙여 나타내고 있다.

도 5는 이 기판처리 시스템(1)의 제어블럭도이다. 로드/언로드부(2)의 정면측 외벽에는 레시피설정, 웨이퍼 플로우의 등록, 알람처리 등, 시스템전체의 제어나 조작을 하기 위한 메인 패널(2a)이 설치된다. 이 메인 패널(2a)은 터치센서방식으로 되어 있고, 장치에 대한 조작은 화면상에 표시된 입력부분을 직접 터치펜을 사용하여 터치함으로서 이루어진다.

메인 패널(2a)은 컨트롤러(13)에 접속되어 있고, 메인 패널(2a)에서 입력된 레시피 등의 데이터는 컨트롤러(13)에 출력할 수 있다. 컨트롤러(13)는 레시피 등 여러가지의 데이터에 근거하여, 각부의 제어지령을 로드/언로드부(2), 처리부(3), 인터페이스부(4) 및 노광장치(12)에 보내어, 이들 각부를 제어한다. 또, 도 5로서는 모식적으로 시스템(1)밖에 컨트롤러(13)가 표시되고 있지만, 실제로는 예컨대 로드/언로드부(2)내에 배치되어 있다.

또한, 메인 패널(2a)의 표시의 소정의 위치를 터치하면, 표시화면이 변함, 해당 처리 유닛의 상세한 프로세스조건 예컨대 온도, 실처리시간, 도포장치의 회전수 등을 설정할 수 있도록 되어 있다.

이상에서 표시된 기판처리시스템(1)으로 하는 기판처리 프로세스를 도 6의 플로우 챠트에 따라 설명한다.

실제의 기판처리를 하기 전에, 도 1∼도 3에 나타내는 기판처리 시스템의 정면측에 설치된 메인 패널(2a)에서 레시피를 설정한다.

이 레시피설정으로서는 우선 반송레시피를 설정한다. 반송레시피란, 처리를 해야되는 처리내용 예컨대, 어드히젼, 현상처리, 노광 등으로, 그 순서이다. 레시피설정에서는 더욱 처리를 행하는 웨이퍼(W)의 매수를 설정하여도 좋다. 레시피의 설정은 로드/언로드부(2)에 설정된 메인 패널(2a)에 터치펜으로 터치함으로서 이루어진다.

구체적으로는, 레시피 설정에서 예컨대 도 7에 나타낸 바와 같이 스텝 및 처리 유닛을 지정한다. 또, 하나의 처리내용에 관해서 복수의 처리 유닛이 설치되는 경우에는, 실제로 입력하는 데이터로서 구체적인 처리 유닛을 지정하는 필요는 없다. 또한, 각 처리 유닛에 있어서의 상세한 처리조건 예컨대 온도 및 처리시간(프로세스레시피)는, 미리 컨트롤러(13)내의 메모리(13a)에 기억해두어도 좋다. 혹은 스텝 또는 처리 유닛의 지정시에 더욱 상세히 작업자스스로가 설정하더라도 좋다.

이상의 순서로 반송레시피 등이 입력되면, 메인 패널(2a)에는 레시피의 플로우 등이 표시된다. 메인 패널(2a)을 사용하여 레시피가 정확하게 설정된 경우, 컨트롤러(13)가 시스템의 정상상태에서 각 유닛에서의 처리의 1 사이클을 규정하는 최대 프로세스처리시간 Tmax를 자동적으로 산출한다.

우선, 하나의 처리 유닛에 의한 처리가 다른 처리 유닛에 의한 처리에 영향을 주지 않은 소위 과도상태의 기판처리를 설명한다.

복수의 웨이퍼(W)가 카세트(CR) 내에 수용된다. 이 카세트(CR)는, 도 1 내지 도 3에 나타내는 로드/언로드부(2)의 재치대(5)상에 놓여지고, 위치 결정된 후, 서브아암기구(6)에 의해 추출되고, 로드/언로드부(2)내에 1장씩 반송된다(스텝S1). 반송된 웨이퍼(W)는, X축방향에 이동하고, 그 위에 처리부(3)내에 반입된다.

이 웨이퍼(W)는, 우선 제 3 처리 유닛군(G3)내의 얼라이먼트 유닛(ALIM)에 반입된다. 그리고, 이 웨이퍼(W)는 얼라이먼트 유닛(ALIM)으로 위치 결정된 후, 메인아암기구(7)를 사용하여 어드히젼유닛(AD)에 반송된다.

얼라이먼트 유닛(ALIM)에 반입되고 나서 어드히젼유닛(AD)에 반입되기까지의 소요시간을 t1로 한다. 또, 이 과도상태에 있어서의 기판처리의 타이밍챠트를 도 9에 나타낸다. 또한, 처리부(3)내에 반입되고, 최초에 웨이퍼(W)를 수용하는 유닛로서 얼라이먼트 유닛(ALIM)을 나타내었으나, 익스텐션 유닛(EXT)이더라도 좋다.

웨이퍼(W)는 이 어드히젼유닛(AD)에서 소수화처리가 이루어진다(스텝S2). 어드히젼유닛(AD)에서 소수화처리를 하는 시간을 t2로 한다.

이어서 어드히젼유닛(AD)부터 웨이퍼(W)를 꺼내어, 쿨링 유닛 (COL)에 반입한다. 이 쿨링 유닛(COL)에서 웨이퍼(W)는 냉각 처리된다(스텝S3). 이 소수화 처리에 요하는 시간을 t3으로 한다. 냉각 처리는 쿨링 유닛(COL1∼C0L4)의 4개의 유닛이 있지만, 어떠한 유닛으로 처리하더라도 좋다. 이는 후술하는 어느 처리와 같다. 이하, 마찬가지로, 과도상태로 동일처리에 관해서 복수의 유닛이 설치되는 경우에는, 어느 쪽의 경우에도 아무 유닛으로 처리하여도 좋다. 또한, 메인아암기구 (7)에 의해 웨이퍼(W)를 가장 단시간에서 반송가능한 유닛을 선택하는 것이 바람직하다.

다음에, 웨이퍼(W)는 메인아암기구(7)에 의해서 제 1 처리 유닛군(G1)의 레지스트액 도포처리장치(COT1) 혹은 제 2 처리 유닛군(G2)의 레지스트 도포처리장치 (COT2)에 대향위치 결정되고, 반입된다. 그리고, 소정의 프로세스시간 t4에 의해 레지스트가 회전도포된다(스텝S4).

레지스트가 도포된 웨이퍼(W)는 프리베이킹 유닛(PREBAKE)에 삽입되고, 레지스트액으로부터 용제(신나)를 휘발시켜 건조된다(스텝S5). 이 프리베이킹에게 요하는 시간을 t5로 한다.

다음에, 프리베이킹 유닛(PREBAKE)에서 반출된 웨이퍼(W)는 쿨링 유닛(COL)으로 소요시간 t6을 사용하여 냉각되고(스텝S6), 그 후 익스텐션 유닛(EXT)을 통해 인터페이스부(4)에 설치된 제 2 서브아암기구(9)에 주고받아진다.

웨이퍼(W)를 받아들인 제 2 서브아암기구(9)는, 받아들인 웨이퍼(W)를 순차 버퍼카세트(BUCR)에 수납한다. 이 인터페이스부(4)는 웨이퍼(W)를 도시하지 않은 노광장치(12)에 주고 받고, 노광처리(스텝S7)후의 웨이퍼(W)를 받아들인다. 노광후의 웨이퍼(W)는 주변노광장치(WEE)로써 웨이퍼(W) 주변부의 필요없는 레지스트를 노광하고, 상기와는 반대의 동작을 지나서 메인아암기구(7)에 주고받아진다.

이 메인아암기구(7)는 이 노광후의 웨이퍼(W)를 포스트익스포저베이킹유닛 (PEBAKE)에 반송한다. 쿨링 유닛(COL)에서 웨이퍼(W)가 반출되어 노광종료후 포스트익스포저베이킹유닛(PEBAKE)안에 반입되기까지의 소요시간을 t7로 한다.

웨이퍼(W)는 포스트익스포저베이킹유닛(PEBAKE)으로 소요시간 t8로 가열처리되고(스텝S8), 그 후, 쿨링 유닛(COL)에 반입된다. 그리고, 소정의 온도에 소요시간 t9로 냉각 처리된다(스텝S9).

냉각 처리된 웨이퍼(W)는 제 1 처리 유닛군(G1)(혹은 제 2 처리 유닛군(G2))의 레지스트현상장치(DEV)에 삽입되어 소요시간 t10으로 현상된다(스텝S10).

현상된 웨이퍼(W)는 포스트베이킹 유닛(POBAKE)에 반입되어 소요시간 t11로 가열건조처리된다(스텝S11). 또한, 웨이퍼(W)는 메인아암기구(7)에 의해 쿨링 유닛(COL4)에 반입되어 소요시간 t12로 냉각처리되고(스텝S12), 제 3의 처리 유닛군 (G3)의 익스텐션유닛(EXT)을 통해 로드/언로드부(2)에 반송되어, 다시 카세트(CR)에 수용된다(스텝S13).

전반송시간은 처리를 시작하는 유닛에 웨이퍼(W)가 도달하고 나서 실제로 웨이퍼(W)의 실처리가 시작되기까지의 시간(전의 처리 유닛에서 나와 실제로 그 처리 유닛로 처리가 행하여지기까지의 시간)이다.

실처리시간은 소정의 유닛내에서 웨이퍼(W)의 실처리에 필요한 시간이다.

후반송시간은 다시 웨이퍼(W)가 메인아암기구(7)에 받기까지의 시간이다.

실처리시간은, 레지스트의 종류 등의 여러가지의 조건에 의해 일정하게 유지되는 것이다. 전반송시간과 후반송시간에 대기시간을 부가함으로써, 프로세스의 자유도를 높일 수 있다. 이 과도상태로서는, 웨이퍼(W)는 먼저 처리를 행하고 있는 웨이퍼(W)에 의해서 불필요한 대기시간이 소비되는 일은 없기 때문에, 대기시간이 필요가 없다. 즉, 소정의 실처리시간과 최소한의 반송시간으로 각 소요시간 t1∼t13은 정해진다.

본 실시형태로서는, 메인아암기구(7)에 의한 반송시간은 약 5 sec 정도이다. 또, 후반송시간은 메인아암기구(7)에 의한 웨이퍼(W)의 반출을 위해 필요한 시간이다. 따라서, 이다음 대기시간을 0 sec로 할 수는 없으나, 처리조건을 안정시키기 위해서 가능한 짧게 하는 것이 바람직하다.

이러한 과도상태로 웨이퍼(W)를 카세트(CR)에서 순차 반출하여, 각각 처리를 하고 있으면, 먼저 카세트(CR)에서 공급된 웨이퍼(W)가 전번의 처리 유닛에서 처리중에 있는 경우가 생기기 때문에, 전번의 웨이퍼(W)의 처리에 의해 후의 웨이퍼(W)의 처리가 불필요한 대기시간 소비를 야기한다.

이와 같이 시스템의 불필요한 대기시간 소비가 생기게 되는 시점에서, 이 시스템(1)은 최대 처리시간제어를 개시한다.

시간제어에 대하여, 각 처리 유닛에 각각 처리중에 있는지의 여부를 판정하는 센서(도시하지 않음)가 설치되어 있다. 이들 각 센서는 컨트롤러(13)에 접속되어 있고, 이들 각 센서의 검출신호에 따라서 불필요한 대기시간 소비가 발생하고 있는지 컨트롤러(13)가 판정한다. 불필요한 대기시간 소비가 발생하고 있다고 판정한 경우, 과도상태에 있어서의 기판처리가 종료하여, 정상상태에 있어서의 기판처리가 시작된다.

정상상태란, 복수의 웨이퍼(W)가 처리부(3)내에 복수 공급되어 있고, 또한 전후의 유닛사이에서 불필요한 대기시간 소비가 발생하고 있는 상태를 나타낸다.

이 정상상태로서는, 이하에 나타내는 최대 처리시간 제어가 행하여진다.

이 제어에서, 레시피 설정시에 컨트롤러(13)에 의해 산출된 최대 처리시간 Tmax를 1 사이클로서 각 처리유닛마다 처리가 행하여진다. 최대 처리시간 Tmax는, 처리를 하는 유닛각각의 소요시간 tn을 그 유닛의 대수 m에서 나눈 1대당의 소요시간 tn/m 중 최대의 소요시간이다. 또, 소요시간이란, 전반송시간, 실처리시간 및 후반송시간을 가산한 시간이다.

현상장치(DEV)가 가장 긴 처리시간을 요구하는 경우, 전반송시간, 실처리시간 및 후반송시간을 tDEV로 하면, 레지스트현상장치(DEV)는 시스템내에 2대 있기 때문에, 최대 처리시간 Tmax은 tDEV/2가 된다.

1대당 처리가 긴 처리시간을 최대 처리시간 Tmax라고 정하기 때문에, 예컨대 노광장치(EXP)에 있어서의 전반송시간, 실처리시간 및 후반송시간을 tEXP로 하고, 노광장치가 1대이고, tEXP/1> tDEV/2인 경우에는 tEXP/1이 최대 처리시간 Tmax가 된다.

이와 같이 정해진 최대 처리시간 Tmax을 1 사이클로서 각 처리 유닛로 처리하기 때문에, 1대당 최대의 소요시간을 요하는 처리 유닛이외의 처리 유닛로서는, (전반송시간)+(실처리시간)+(후반송시간)< Tmax(=1 사이클)으로 된다. 따라서, 그 유닛로서는 (전반송시간)+(실처리시간)+(후반송시간)에 덧붙여 대기시간을 설정하여 처리를 한다. 또, (최대 처리시간)+(잉여시간)으로 1사이클을 결정하여도 좋다.

이하, 정상상태시에 최초에 처리부(3)에 공급된 웨이퍼(W)의 각 처리 유닛에서의 사이클을 Tmax1, Tmax2, ···, 및 Tmax12(=Tmax)로 하여 설명한다. 또, 이 정상상태에 있어서의 타이밍챠트를 도 10에 나타낸다.

우선, 최초의 사이클인 최대 처리시간 Tmax1에서는, 처리부(3)내에 반입된 웨이퍼(W)가 제 3 처리 유닛군(G3)내의 얼라이먼트 유닛(ALIM)에 반입된다. 그리고, 이 얼라이먼트 유닛(ALIM)으로 웨이퍼(W)는 위치 결정된다(스텝S1). 정상상태이기 때문에, 이 웨이퍼(W)보다도 더욱 이전에는 복수의 웨이퍼(W)가 처리부(3)의 각 유닛으로 각각 처리가 진행하고 있다.

이 최대 처리시간 Tmax중, 얼라이먼트 유닛(ALIM4)에 반송되기까지의 전반송시간을 Tmax1a, 실제로 얼라이먼트를 행하는 시간을 실처리시간 Tmax1b, 또한 이 얼라이먼트 유닛(ALIM)에서 웨이퍼(W)를 반출하기까지의 반송시간을 후반송시간 Tmax1c로 한다.

그러면, Tmax1a + Tmax1b + Tmax1c < Tmax가 된다. 따라서, 1 사이클시간만큼 대기시간이 필요하다. 따라서, 실처리시간 Tmax1b 후에, 해당 유닛내에서 소정의 후대기시간 Tmax1d만 대기한 후에 후반송을 하는 것으로 한다.

또, 이하에 나타내는 유닛으로, 1대당 소요시간이 시스템내에서 최대가 되는 유닛 이외이며 특히 대기시간이 표시되고 있지 않은 유닛으로서는, 전부 이 얼라이먼트 유닛(ALIM)으로 같은 후대기시간이 설정된다.

이 위치 결정된 웨이퍼(W)는 메인아암기구(7)에 의해 어드히젼유닛(AD)에 반입된다. 어드히젼유닛(AD)에서는, 웨이퍼(W)에 소수화처리가 실시된다(스텝S2). 웨이퍼(W)가 반입되고 나서 소수화처리가 실시되고 어드히젼유닛(AD)에서 반출되기까지의 시간은 Tmax2이다. 이 최대 처리시간 Tmax2의 사이에, 다음 웨이퍼(W)는 얼라이먼트 유닛(ALIM)에 반입되고, 위치 결정이 이루어진다(스텝S1).

각 웨이퍼(W)의 처리의 사이클은, 소정의 시간차를 설치하여 설정되는 것이 바람직하다. 구체적으로는 예컨대, 어떤 웨이퍼(W)의 1 사이클의 개시시간에 대하여 그 다음에 처리부(3)내에 공급되는 웨이퍼(W)의 1 사이클의 개시시간을 5 sec 정도 늦춘다.

이와 같이, 소정의 시간차를 메인아암기구(7)에 의한 각 처리 유닛사이의 반송시간으로 설정해 놓으면, 메인아암기구(7)는 각 웨이퍼(W) 에 대한 반송과 간섭하지 않고 행할 수 있다. 구체적으로는 예컨대 있는 웨이퍼(W)가 어드히젼유닛 (AD)부터 쿨링 유닛(COL)으로 메인아암기구(7)를 사용하여 예컨대 5 sec로 반송을 하고, 그 후에 다음 웨이퍼(W)를 얼라이먼트 유닛(ALIM)에서 어드히젼유닛(AD)에 동일한 메인아암기구(7)에 의해 5 sec에서 반송을 행한다.

시간 Tmax2에서 소수화처리가 실시된 웨이퍼(W)는, 쿨링 유닛(COL)으로 냉각 처리된다(스텝S3). 이 냉각 처리에 요하는 시간은 Tmax3이다. 또, 쿨링 유닛 (COL)은, COL1∼COL4의 4개의 유닛이 설치되어 있으나, 어떠한 유닛을 사용하여 처리하여도 좋다. 단지, 먼저 공급되어 처리가 실시되고 있는 웨이퍼(W)와 서로 간섭하지 않도록 유닛을 선택한다.

이 유닛의 선택은, 각 유닛에 설치된 센서(도시하지 않음)부터의 출력에 따라서 컨트롤러(13)가 판단한다. 이 센서(도시하지 않음)는, 각 처리 유닛이 웨이퍼를 처리중 및 반송중인지, 혹은 비어있는지의 여부를 판단하는 센서이다. 또, 이 센서출력을 상시 메인 패널(2a)에서 확인할 수 있도록 해두어도 좋다.

또한, 이하의 처리에서도 동일 프로세스에 관해서 복수의 유닛이 설치되는 경우가 있지만, 어느 경우에도 어떠한 유닛을 선택하여도 좋지만, 다른 웨이퍼(W)의 처리와 서로 간섭하지 않도록 한다.

이 Tmax3의 사이에 1장 뒤에 처리부(3)에 반입된 웨이퍼(W)는 어드히젼유닛 (AD)으로 소수화처리가 실시된다(스텝S2). 또한, 2장 뒤에 처리부(3)에 반입된 웨 이퍼(W)는 얼라이먼트 유닛(ALIM)에 반입되어, 위치 결정된다.

다음에, 냉각 처리된 웨이퍼(W)는 레지스트 도포처리장치(COT)에 반입된다. 그리고, 처리시간 Tmax4에 의해 레지스트가 회전도포된다(스텝S4). 1장 뒤에 처리부(3)에 반입된 웨이퍼(W)는 쿨링 유닛(COL)안에서 냉각 처리가 실시된다. 마찬가지로, 2장 뒤에 반입된 웨이퍼(W)는 어드히젼유닛(AD)에서, 소수화처리가 실시된다.(스텝S2) 3장 뒤에 반입된 웨이퍼(W)는 얼라이먼트 유닛(ALIM)에 반입되어 위치 결정된다(스텝S1).

이하의 처리시간 Tmax5∼Tmax11이라도, 마찬가지로 순차 다른 처리 유닛로 웨이퍼(W)가 처리되지만 그 설명은 생략한다.

처리시간 Tmax4내에 레지스트가 도포된 웨이퍼(W)는, 다음 프로세스시간 Tmax5의 개시와 동시에 프리베이킹 유닛(PREBAKE)에 반입된다.

프리베이킹 유닛(PREBAKE)이나 그 외의 열처리를 행하는 열처리 유닛의 일례의 종단면도를 도 8(A) 및 (B)에 나타낸다.

열처리 유닛(101)은, 상부가 해방된 블록(102)을 가진다. 이 블록(102)내에는 웨이퍼(W)를 재치하여 이것을 가열하는 보온기(103)가 배치되어 있다. 이 보온기(103)에는, 웨이퍼(W)의 반입 및 반출시에 보온기(103)로부터 돌출하여 웨이퍼 (W)의 하면을 지지하는 복수 라인, 예컨대 3개의 리프트핀(104)이 승강이 자유롭게 보온기(103)를 관통한 바와 같이 형성되어 있고, 이들 리프트핀(104)의 하단부는 핀지지부재(105)를 통해 승강구동장치(도시하지 않음)에 연결되어 있다.

또한, 보온기(103)의 위쪽에는 웨이퍼(W)의 반출입용의 공간(S)을 확보하여 상부 커버(106)가 설치된다. 이 상부 커버(106)에는 가열처리시에 발생하는 가스를 배기하는 배기구(107)가 연통하고 있다.

또한, 블록(102)내에는, 반출입용 공간(S) 및 보온기(103)의 주위를 덮는 원통형의 셔터(108)가 승강구동장치(도시하지 않음)에 의해서 승강이 자유롭게 설치된다.

웨이퍼(W)의 반입시에는, 웨이퍼(W)를 리프트핀(101)에서 보온기(103)로부터 리프트업한 상태로 반입된다. 이 때, 셔터(108)가 상승하여 내부상태는 폐쇄된다. 웨이퍼(W)는 프리베이킹처리를 위해 대기하는 경우에는, 이 리프트업한 상태가 유지된다.

프리베이킹유닛(PREBAKE)에서의 열처리에서는, 우선 전반송(전 처리)시간 Tmax5a에서 유닛내에 웨이퍼(W)가 반입되어, 소정의 전대기(전 처리)시간 Tmax5b의 사이 리프트업한 상태로 대기한다.

그 후에, 도 8(B)에 나타낸 바와 같이, 리프트핀(104)을 하강이동시켜 보온기(103)에 접촉시키고, 실처리시간 Tmax5b의 사이 프리베이킹을 행한다(스텝S5). 그 후, Tmax5d의 후반송(후 처리)시간을 요하여 프리베이킹유닛(PREBAKE)에서 반출된다.

또, 이들 전반송시간, 전대기시간, 실처리시간 및 후반송시간을 합친 시간은, 처리시간 Tmax5와 동일하며, Tmax5a + Tmax5b + Tmax5c + Tmax5d = Tmax5가 성립한다.

다음에, 웨이퍼(W)는 쿨링 유닛(COL)내에서 처리시간 Tmax6으로 냉각처리되 고(스텝S6), 그 후 노광장치(EXP) 내에 반입된다. 그리고, 처리시간 Tmax7로 원하는 패턴이 노광된다(스텝S7). 이 처리시간에는, 주변노광장치(WEE)에 의한 주변노광도 행해진다.

노광처리가 실시된 웨이퍼(W)는, 또한 포스트익스포저베이킹유닛(PEB)에 반입된다. 이 반입시에는, 도 8(A)에 나타낸 바와 같이 웨이퍼(W)를 리프트핀으로 보온기(103)로부터 리프트업한 상태로 전반송시간 Tmax8a 내에 반입된다.

그리고, 소정의 전대기시간 Tmax8b의 내에 리프트업한 상태로 대기한 후, 리프트핀(104)을 하강이동시켜 보온기(103)에 접촉시키고, 실처리시간 Tmax8c의 내에 포스트익스포저베이킹유닛(PEBAKE)을 행한다(스텝S8). 그 후, Tmax8d의 내에 포스트익스포저베이킹유닛(PEBAKE)에서 반출된다.

이들 전반송시간, 전대기시간, 실처리시간 및 후반송을 합친 시간은, 처리시간 Tmax8과 같고, Tmax8a + Tmax8b + Tmax8c + Tmax8d = Tmax8이 성립한다.

이와 같이 가열처리가 실시된 웨이퍼(W)는 또한 쿨링 유닛(COL)에 반입되고, 처리시간 Tmax9에 냉각 처리가 실시된다(스텝S9). 또한, 이 웨이퍼(W)는 쿨링 유닛(COL)에서 반출되어, 레지스트 현상장치(DEV)에 반입된다. 그리고, 처리시간 Tmax10에 현상처리가 실시되고(스텝S10), 또한 포스트베이킹유닛(POBAKE)에 반송되어, 소정의 사이클 타임 Tmax11만큼 가열건조처리가 실시된다. 이 포스트베이킹유닛(POBAKE)에서도, 다른 열처리 유닛과 같이, 소정의 전대기시간 Tmax11b가 설정된다.

그 후, 메인아암기구(7)에 의해 웨이퍼(W)는 쿨링 유닛(COL)에 반입된다. 처리시간 Tmax12만큼 냉각처리가 실시되고(스텝S12), 카세트(CR)에 웨이퍼(W)가 복귀된다(스텝S13).

이와 같이, 정상상태에서는, 1장의 웨이퍼(W)가 처리부(3)에 반입되고나서 반출될 때까지 Tmax1∼Tmax12까지의 시간을 거친다.

따라서, 본 발명은 정상상태에 있어서의 웨이퍼(W)의 처리를, 웨이퍼(W)의 레시피에서 결정되는 최대 처리시간 Tmax 마다 구분하여 각 유닛으로 처리를 하고, 또한 열처리계의 프로세스로서는 최대 처리시간의 최초에 웨이퍼(W)를 리프트업한 상태로 전대기시간을 함으로써, 열이력의 영향을 대폭 저감한 처리가 가능해진다.

제 2 실시형태

본 실시형태로서는, 불필요한 대기시간 소비가 생기는 1개의 처리 유닛에 대하여 2개의 처리 유닛에 전대기시간을 설정하는 형태에 관한 것이다. 과도상태의 프로세스는 제 1 실시형태와 공통하기 때문에 생략한다.

본 실시형태에서 사용하는 기판처리 시스템은, 제 1 실시형태의 도 1∼도 3과 동일하다. 또한, 본 실시형태로 행하여지는 기판처리의 프로세스 플로우는 제 1 실시형태의 도 6과 공통한다.

제 2 실시형태와 제 1 실시형태가 다른 것은, 각 처리부에서의 대기 타이밍이다. 도 11은, 본 실시형태에 관하는 기판처리의 타이밍챠트를 도시한 도면이다. 제 1 실시형태의 타이밍챠트를 도시한 도 9에서는, 불필요한 대기시간을 소비시키는 1개의 처리 유닛에 대하여, 1개의 최대 처리시간내에서 전대기시간을 조정하는 경우를 나타내었으나, 본 실시형태에서는, 불필요한 대기시간 소비시키는 1개의 처 리 유닛에 대하여 2개의 처리유닛의 처리시간내에서 전대기시간을 조정한다.

현상처리(DEV)전의 전대기시간설정을 예로 들어 설명한다.

본 실시형태에서는, 우선 제 1 실시형태와 같이 최대 처리시간 Tmax를 산출한다. 제 1 실시형태에서는, 이 최대 처리시간마다 각 처리 유닛에 있어서의 처리를 한다. 그렇지만, 제 1 실시형태와 같이, 제 2 실시형태는 1대당의 처리시간이 긴 처리에서는, 그 프로세스에 의해 그 전공정이 불필요한 대기시간 소비될 가능성이 있다. 이 불필요한 대기시간 소비는, 패턴의 치수의 변화 등의 악영향을 미치게 한다. 따라서, 2 사이클에 해당하는 최대 처리시간을 통합하여, 열처리계의 실처리시간 Tmaxb가 현상의 실처리시간까지 가장 대기시간이 적어지도록 설정한다.

포스트익스포저베이킹유닛(PEBAKE)에 할당되는 최대 처리시간 Tmax8은, 전반송시간 Tmax8a, 실처리시간 Tmax8b, 후반송시간 Tmax8c 및 대기시간 Tmax8d로 이루어진다.

또한, 쿨링 유닛(COL)에 할당되는 최대 처리시간은, 전반송시간 Tmax9a, 실처리시간 Tmax9b, 후반송시간 Tmax9c 및 대기시간 Tmax9d로 이루어진다. 이들 시간중, 전반송시간 Tmaxa와 후반송시간 Tmaxc은, 소정의 최소시간은 필요하게 된다.

따라서, 포스트익스포저베이킹유닛(PEBAKE)에 할당된 대기시간 Tmax8d를 실처리시간 앞에 설정하여, 또한 쿨링 유닛 (COL)에 할당된 대기시간 Tmax9d를 영으로 한다. 이에 따라, 포스트익스포저베이킹유닛(PEB)의 실처리 후의 현상의 실처리시간까지의 대기시간을 최소로 할 수 있다.

즉, 제 1 실시형태의 경우에는 각 처리 유닛에 1 사이클을 할당하고 있었기 때문, 쿨링 유닛(COL)에서 생기는 대기시간을 거친 후에 없으면 현상처리를 행할 수 없는데 비하여, 본 실시형태로서는 반송에 필요한 최소시간을 제외하고 나누어 현상공정으로 진행시킬 수 있다.

마찬가지로, 노광(EXP)전의 프리베이킹(PREBAKE) 및 쿨링(COL)의 처리시간의 대기시간이 조정한다.

이와 같이, 본 실시형태에 의하면, 제 1 실시형태보다도 열처리계 프로세스후의 대기시간을 더욱 단축할 수가 있고, 열이력의 영향을 받기 어려운 시스템을 실현할 수 있다.

또, 본 실시형태에서는 현상(DEV)전, 혹은 프리베이킹(PREBAKE)전 각각의 2개의 처리유닛의 대기시간을 조정하는 경우를 나타내었지만, 이에 한정되는 것이 아니다. 예컨대, 2개의 유닛처리의 대기시간을 조정하여도, 대기시간이 최소가 되지 않은 경우에는, 3가지, 혹은 4개의 유닛처리의 대기시간을 조정함으로써 열처리계 프로세스뒤의 대기시간을 단축가능하다.

예컨대 3가지의 유닛처리의 대기시간의 조정이 필요하게 되는 것은, 현상(DEV)전의 조정을 예로 들면, Tmax8a-min+Tmax8c-min+Tmax9a-min+Tmax9c-min < Tmax10b가 되는 경우이다.

즉, 최대 처리시간에 차지하는 실처리시간 Tmaxb의 비율에 따라 여러가지 대기시간의 조정의 변경이 가능해진다.

제 3 실시형태

본 실시형태에서는, 1 사이클에 2개의 처리 유닛을 할당하는 형태에 관한 것 이다. 과도상태의 프로세스 및 시스템의 구성은 제 1 실시형태와 공통하기 때문에 생략한다.

본 실시형태에서 사용하는 기판처리 시스템은, 제 1 실시형태의 도 1∼도 3과 동일하다. 또한, 본 실시형태로 행하여지는 기판처리의 프로세스 플로우는 제 1 실시형태의 도 6과 공통한다.

제 3 실시형태와 제 1 실시형태가 다른 것은, 각 처리부에서 타이밍챠트이다. 도 12는, 본 실시형태에 관하는 기판처리의 타이밍챠트를 나타낸 도면이다.

본 실시형태에서는, 어드히젼유닛(AD) 및 쿨링 유닛(COL)의 2개의 처리 유닛으로부터 이루어지는 처리를 1 사이클인 최대 처리시간 Tmax2a에서 한다.

마찬가지로, 프리베이킹 유닛(PREBAKE)및 쿨링 유닛(COL)의 2개의 처리 유닛에 1 사이클을, 또한 포스트익스포저베이킹유닛(PEBAKE) 및 쿨링 유닛(COL)의 2개의 처리 유닛에 1 사이클을 또한 포스트익스포저베이킹(POBAKE) 및 쿨링 유닛(COL)의 2개의 처리 유닛에 1사이클을 할당한다.

상기 기판처리 시스템으로서는, 쿨링 유닛의 소요시간은 비교적 단시간이다. 따라서, 열처리 유닛에 의한 열처리와, 쿨링 유닛에 의한 냉각처리의 소요시간을 더하여도 노광장치(EXP)나 현상장치(DEV)의 1대당의 소요시간에 채워지지 않는 경우가 있다. 이러한 경우에, 열처리 유닛과 쿨링 유닛각각의 처리에 1 사이클을 할당하면, 실처리시간에 비교하여 대기시간이 매우 장시간이 되어 버린다.

따라서, 이들 2개의 유닛에 의한 처리에 1 사이클을 할당한다.

프리베이킹 유닛(PEBAKE) 및 쿨링유닛(COL)의 경우를 예로 들면, 1 사이클 은, 프리베이킹 유닛(PEBAKE)으로의 전반송시간 Tmax6a-1, 전대기시간 Tmax6d, 프리베이킹을 행하는 실처리시간 Tmax6b-1, 프리베이킹유닛(PEBAKE)으로부터의 반출을 위한 후반송시간 Tmax6c-1, 쿨링 유닛(COL)으로 반입하기 위한 전반송시간 Tmax6a-2, 쿨링을 하는 실처리시간 Tmax6b-2, 쿨링 유닛(COL)으로부터의 반출을 위한 후반송시간 Tmax6c-2가 각각 순서대로 설정된다.

또, 다른 유닛에서의 할당도 같이 대기시간 Tmax2d, Tmax4d 및 Tmax8d가 설정된다.

이와 같이, 2개의 유닛에 의한 처리에 1 사이클을 할당하는 것에 의해, 전체로서의 사이클수가 감소하여, 스루풋이 향상한다.

또, 이러한 2개의 처리 유닛에 의한 소요시간이 다른 1대당의 최대소요시간을 넘는 경우이더라도 이러한 사이클이 할당을 행하여도 좋다. 이 경우, 이들 2개의 처리 유닛에 의한 소요시간을 최대 처리시간으로 하면 좋다. 또한, 3가지 이상의 처리 유닛에 1 사이클을 할당하여도 좋다.

제 4 실시형태

제 1 실시형태에서는, 웨이퍼의 각 처리 유닛에서의 체재시간에 따라서 사이클 타임을 설정하는 경우를 나타내었다.

본 실시형태로서는, 웨이퍼의 각 처리 유닛에서의 체재시간에 따라서 설정되는 잠정적인 사이클 타임(이하, 웨이퍼체재시 불필요한 대기시간 소비 사이클 타임으로 칭한다)으로, 아암을 쓴 웨이퍼의 반송시간에 따라서 설정되는 잠정적인 사이클 타임(이하, 반송시 불필요한 대기시간 소비사이클타임으로 칭한다)중 어느 하나 에 의해 사이클 타임을 결정하는 경우를 나타낸다.

또, 본 실시형태를 실현하기 위한 장치구성 등에 있어서는 제 1 실시형태와 공통하기 때문에 상세한 설명을 생략한다.

반송시 불필요한 대기시간 소비 사이클 타임(반송시 비율 제어 사이클 타임)의 산출수법을 이하 설명한다.

우선, 반송시 불필요한 대기시간 소비사이클타임의 산출에 필요한 파라미터를 설정한다.

제 1 로, 로드/언로드부(2)의 카세트(CR) 내에서 제 1의 서브아암기구(6)가 웨이퍼(W)를 추출하러 갈 때부터, 처리부(3)의 처음 웨이퍼(W)를 수용하는 유닛 예컨대 얼라이먼트 유닛(ALIM)이나 익스텐션유닛(EXT)등에 웨이퍼(W)를 반입하고, 다음 웨이퍼(W)를 추출하러 갈 때까지의 시간(이하, cra 시간으로 칭한다)을 설정한다. 이 cra 시간은 기판처리 시스템이 다르면 다른 시간이 설정되는 것으로, 일률적으로 예컨대 20 sec 등으로 설정된다.

제 2로, 메인 아암(8)의 사이클 1순회 시간(이하, pra 시간으로 칭한다)을 설정한다. 이 pra 시간이란, 처리부(3)에 있어서의 메인 아암(8)이 1 사이클 종료할 때까지 행하는 각 처리 유닛부터의 웨이퍼(W)의 반출 및 각 처리 유닛에의 웨이퍼(W)의 반입의 동작에 필요한 시간의 총계이다. 처리 유닛에 대한 웨이퍼(W)의 반출 및 웨이퍼(W)의 반입에 필요한 아암의 소요시간은, 각 유닛마다 다르다. 따라서, 1 사이클중에 필요한 아암의 소요시간을 각 처리 유닛마다 가산한 값이 pra 시간이 된다.

제 3으로, 처리부(3)와 노광장치(12)와의 사이의 웨이퍼(W)의 반송 에 필요한 시간(이하, ira 시간으로 칭한다)을 설정한다. ira 시간은, 구체적으로는 1장의 웨이퍼(W)의 처리부(3)로부터 노광장치(12)에의 반송시간에 노광장치(12)로부터 1장의 웨이퍼(W)를 받아들이는 시간을 가산한 1장당의 반송 소요시간 ts에, 1 사이클중에 필요한 반송 및 수취의 공정수 p를 승산한 시간으로 산출한다. 예컨대 주고받음 소요시간 ts=7.5 sec로 하면, ira 시간은 7.5 sec×p가 된다.

이상과 같이 산출된 3가지의 파라미터 cra시간, pra 시간 및 ira 시간 중, 최대가 되는 시간을 반송시 불필요한 대기시간 소비 사이클 타임으로 한다.

또, 웨이퍼체재시 불필요한 대기시간 소비 사이클 타임(웨이퍼체재시 비율 제어 사이클 타임)은, 상기 제 1 내지 제 3 실시형태에 나타낸 바와 같기 때문에 설명은 생략한다.

다음에, 상기 산출된 웨이퍼체재시 불필요한 대기시간 소비 사이클 타임과 반송시 불필요한 대기시간 소비 사이클 타임을 비교하여, 큰 쪽을 잠정 사이클 타임으로 한다.

그리고, 아래와 같이 하여, 잠정 사이클 타임이 정규의 사이클 타임으로서 채용할 수 있는가를 판정한다. 또, 본 실시형태로서는, 정규의 사이클 타임이외의 사이클 타임은 전부 사이클 타임의 결정에 쓰이는 가상의 사이클 타임이고, 실제의 프로세스처리는 정규의 사이클 타임마다 순차 행하여진다.

우선, 노광장치(12)에 웨이퍼(W)가 반입될 때의 처음 처리 유닛(이하, 스타트 유닛으로 칭한다)에, 웨이퍼(W)가 반입되기까지의 시간(이하, ira 반송시간으로 칭한다)을 산출한다.

또, 스타트 유닛은 노광장치(12)에 반입될 때의 웨이퍼(W)의 반입기능과 웨이퍼(W)에 대한 프로세스처리기능(예컨대 냉각기능)을 겸비한 유닛이다.

또, 이 ira 반입시간은, 1 사이클중 노광장치(12)에 웨이퍼(W)가 반입되기까지의 각 처리 유닛사이에서의 아암의 반송시간의 총계가 되지만, 반출과 반입을 동시에 행할 수 있는 유닛의 경우, 반송시간이 반으로 줄기 때문에, 반송시간을 2로 나눈 값을 가산하는 것이 바람직하다.

다음에, 스타트 유닛의 처리에 필요한 시간(이하, ira 처리시간으로 칭한다)을 산출한다. 다음에, ira 반송시간 및 ira 처리시간으로부터 잠정 사이클 타임을 뺀다. 그 값을 ira 지연시간으로 한다. 즉, 이하의 식에 의해 ira 지연시간이 도출된다.

(ira 지연시간)={(ira 반송시간)+(ira 처리시간)}-(잠정 사이클타임)

이 ira 지연시간은, 노광장치(12)에서의 스타트 유닛의 처리가 잠정 사이클 타임을 넘어버리는 시간을 나타내는 것이며, 이 ira 지연시간이 없어지도록 사이클 타임을 설정하지 않으면, 다른 처리부(3) 등에서의 처리 유닛에서의 처리가 사이클 타임내에 수습되는 경우라도, 이 스타트 유닛에서의 처리에 의해 불필요한 대기시간이 소비되어 버리게 된다.

따라서, ira 시간과 ira 지연시간의 합이 잠정 사이클 타임보다 큰지 혹은 작은지를 판정한다. ira 시간과 ira 지연시간의 합이 잠정 사이클 타임을 넘어버린 경우, 스타트 유닛에서의 처리에 의해 다른 처리 유닛에서의 처리가 불필요한 대기시간 소비를 일으킨다.

따라서, (ira 시간)+(ira 지연시간)>(잠정 사이클 타임)의 경우에는, 스타트 유닛에서의 처리를 처리부(3)의 처리 유닛을 포함시킨 전부의 처리를 불필요한 대기시간 소비하는 것이라고 판정하여, (ira 시간)+ (ira 지연시간)을 정규의 사이클 타임으로서 결정한다.

한편, (ira 시간)+(ira 지연시간)<(잠정 사이클 타임)의 경우에는, 스타트 유닛에서의 처리는 다른 처리 유닛에서 불필요한 대기시간 소비할만한 것이 아니라고 판정하여, 잠정 사이클 타임을 정규의 사이클 타임으로서 채용한다.

이와 같이 본 실시형태에 의하면, 각 처리 유닛에서의 처리에 불필요한 대기시간 소비와 반송수단에 의한 처리의 불필요한 대기시간 소비의 쌍방을 고려한 사이클 타임의 설정이 가능해진다.

또, 본 실시형태로서는 노광장치(12)로의 반송시에 이용되는 스타트 유닛의 경우에 적용하였다.

그러나, 처리부(3)의 익스텐션 유닛(EXT) 등을 스타트 유닛으로서 상기와 같은 사이클 타임의 결정을 할 수도 있다.

예컨대 처리부(3)내의 제 3∼제 5 처리 유닛군(G3∼G5)에 설정된 익스텐션유닛(EXT)이 예컨대 냉각기능등의 프로세스처리기능을 구비하고, 프로세스처리를 반입·반출과 겸하여 행하는 경우, 상기 ira시간, ira지연시간, ira 처리시간은 익스텐션 유닛(EXT)을 스타트 유닛으로서 상기 사이클 타임의 결정을 한다.

또한, 이상에 나타낸 정규의 사이클 타임은 예컨대 컨트롤러(13)에 의해 산 출된다. 또한, 컨트롤러(13)는 또한, 이 정규의 사이클 타임에 따라서, 로드/언로드부(2), 처리부(3), 인터페이스부(4) 및 노광장치(12)의 각 처리 유닛에 있어서의 전반송시간, 후반송시간을 산출한다.

전반송시간 및 후반송시간은, 예컨대 제1실시형태의 도 10과 같이 산출된다. 이와 같이 산출된 각 처리 유닛마다의 전반송시간 및 후반송시간은, 데이터베이스(도시하지 않음)에 기억됨과 동시에, 각 처리 유닛에 각각 접속되어, 각 처리 유닛을 동작시키기 위한 제어기구(도시하지 않음)에 보내어진다. 제어기구는, 전반송시간 및 후반송시간으로 정해진 타이밍에 따라서 처리 유닛을 제어한다.

본 발명은 상기 실시형태에 한정되는 것이 아니다. 본 발명의 기판처리 시스템은 상기 기판처리 유닛 이외의 장치에도 적용가능한 것은 물론 이다.

예컨대, 각 처리 유닛군에 배치되는 유닛종은, 별종의 처리를 실시하는 것을 설치하여도 좋고, 또한 그 대수도 여러가지 변경가능하다.

상기 실시형태에서는 포토리소그래피공정에 사용되는 기판처리 시스템에 적용하였는데, 예컨대 도 13에 나타내는 것 같은 처리 시스템이더라도 좋다.

도 13에 있어서, 도 1과 동일한 구성에는 동일부호를 부착하고, 이에 대한 설명은 생략한다.

도 13에 도시한 바와 같이, 이 처리 시스템은, 로드/언로드부(2) 및 처리부 (3)로 이루어지며, 인터페이스부(4) 및 노광장치(12)를 갖지 않는다. 또한, 처리부(3)의 제 1 및 제 2 처리 유닛군(G1,G2)에 배치되는 처리장치는 레지스트도포장치(COT), 레지스트현상장치(DEV)는 아니며, 다른 액처리장치를 배치하여도 좋다.

또한, 기타 본 발명의 요지를 일탈하지 않은 범위에서 여러가지 변경가능하다.

또한, 상기 실시형태에서는, 열처리계의 유닛내에서 웨이퍼(W)를 리프트업시켜 전대기(전 처리)하는 경우를 나타내었지만, 이것에 한정되는 것이 아니다. 예컨대, 일단 비어있는 유닛(예컨대 익스텐션 유닛(EXT))안에 대기시킨 후, 더욱 열처리계의 유닛에 반입시키는 것으로 전대기를 행하는 것도 좋다.

이상 상술한 바와 같이 본 발명에 의하면, 1 사이클을 1대당의 소요시간의 가장 긴 유닛에 따라서 설정하고, 또한 그 사이클속에서 전대기시간을 설정하기 때문에, 다른 처리부에 의한 불필요한 대기시간 소비의 영향을 대폭 저감할 수가 있다.

Claims (20)

1. 소요시간 t1 내지 tn에서 제 1 내지 제 n의 웨이퍼 처리를 하는 제 1 내지 제 n의 처리 유닛(n=1,2, ···N)을 각 처리마다 하나 이상 가지며, 각 처리를 제 1 내지 제 n 유닛으로부터 행하고, 복수의 기판을 다른 처리 유닛에서 1 사이클로 동시에 처리하는 기판처리시스템으로서,

   상기 기판을 반입 및 반출하는 로드/언로드부;

   상기 로드/언로드부와의 사이에서 기판을 주고 받음하여, 상기 각 처리 유닛에 기판을 순차 반송하는 제 1 반송부; 및

   상기 소요시간 t1 내지 tn을 해당 제 1 내지 제 n 처리 유닛의 대수 m으로 나눔으로써 얻어진 소요시간 t1/m 내지 tn/m 중 최대의 소요시간을 1 사이클시간으로서 기판을 순서대로 처리하는 각 처리유닛 및 상기 제 1 반송부를 제어하는 컨트롤러를 포함하여 구성되는 것을 특징으로 하는 기판처리시스템.
2. 제 1 항에 있어서, 상기 컨트롤러는 상기 제 1 반송부 및 상기 처리유닛을 제어하며, 상기 처리시간은 상기 1 사이클시간에 대응하는 각 처리유닛에 요구되는 것을 특징으로 하는 기판처리시스템.
3. 제 2 항에 있어서, 각 처리유닛에 요구된 상기 처리시간은 전반송시간, 실처리시간, 후반송시간 및 복수의 대기시간을 포함하는 것을 특징으로 하는 기판처리 시스템.
4. 제 3 항에 있어서, 상기 대기시간은 각 처리유닛에 요구된 처리시간에서, 전반송시간, 실처리시간 및 후반송시간의 하나에 전 또는 후에 할당되는 것을 특징으로 하는 기판처리시스템.
5. 제 1 항에 있어서, 상기 컨트롤러는 제 1 반송부 및 상기 처리유닛을 제어하며, 상기 처리시간은 정수에 의해 1 사이클시간의 분할에 대응하는 각 처리유닛에 요구되는 것을 특징으로 하는 기판처리시스템.
6. 제 5 항에 있어서, 각 처리유닛에 요구된 상기 처리시간은 전반송시간, 실처리시간 및 후반송시간을 포함하는 것을 특징으로 하는 기판처리시스템.
7. 제 6 항에 있어서, 원하는 처리유닛에 요구된 상기 처리시간은 대기시간을 더욱 포함하는 것을 특징으로 하는 기판처리시스템.
8. 제 1 항에 있어서, 상기 컨트롤러는 제 1 반송부 및 상기 제 1 처리유닛을 제어하며, 처리유닛의 연속적인 "n"수에 대하여 상기 처리시간의 총계는 1 사이클시간 xn과 같은 것을 특징으로 하는 기판처리시스템.
9. 제 8 항에 있어서, 각 처리유닛에 요구된 상기 처리시간은 전반송시간, 실처리시간 및 후반송시간을 포함하는 것을 특징으로 하는 기판처리시스템.
10. 제 9 항에 있어서, 원하는 처리유닛에 요구된 상기 처리시간은 대기시간을 더욱 포함하는 것을 특징으로 하는 기판처리시스템.
11. 제 1 항에 있어서, 상기 처리유닛은 하나 이상의 열처리유닛을 포함하는 것을 특징으로 하는 기판처리시스템.
12. 제 11 항에 있어서, 상기 열처리 유닛은 가열기구와, 해당 가열기구에 대하여 상기 기판을 이격하여 유지하는 리프트업기구를 가지며, 해당 리프트업기구에 의해 상기 기판을 상기 가열기구로부터 이격하여 유지하는 동안에 열처리하는 열처리 유닛을 대기하는 것을 특징으로 하는 기판처리시스템.
13. 제 1 항에 있어서, 상기 처리 유닛은 각 기판에 도포된 레지스트를 현상하는 현상유닛을 하나 포함하는 것을 특징으로 하는 기판처리시스템.
14. 제 1 항에 있어서, 상기 처리유닛은 각 기판에 도포한 레지스트를 노광하는 노광장치를 하나 이상 포함하는 것을 특징으로 하는 기판처리시스템.
15. 제 1 항에 있어서, 하나의 처리유닛에서 다른 처리유닛에 각 기판을 반송하는 제 2 반송수단을 더욱 구비하는 것을 특징으로 하는 기판처리시스템.
16. 소요시간 t1 내지 tn에서 제 1 내지 제 n의 웨이퍼 처리를 하는 제 1 내지 제 n의 처리 유닛(n=1,2, ···N)을 각 처리마다 하나 이상 가지며, 각 처리를 제 1 내지 제 n 유닛으로부터 행하고, 복수의 기판을 다른 처리 유닛에서 1 사이클로 동시에 처리하는 기판처리시스템으로서,

    상기 기판을 반입 및 반출하는 로드/언로드부;

    상기 로드/언로드부와의 사이에서 기판을 주고 받음하여, 상기 각 처리 유닛에 기판을 순차 반송하는 제 1 반송부;

    상기 각 처리유닛에서 기판을 주고 받음하는 제 2 반송부; 및

    상기 기판들을 다른 처리유닛에서 동시에 처리를 하는 경우에, 각 처리유닛은 제 1 총반송시간 또는 제 2 총반송시간 중 큰쪽에 대응하는 1 사이클내에 순서대로 기판을 처리하며, 상기 제 1 총반송시간은 상기 로드/언로드부에서 각 기판을 주고받음하고 각 처리유닛에서 기판을 반송하는데 요구된 제 1 반송부의 1사이클내에 총기간이며, 제 2 총반송시간은 상기 처리유닛에서 기판을 주고받음하는데 요구된 제 2 반송부의 1사이클내에 총기간이며, 상기 제 1 반송부, 상기 제 2 반송부 및 상기 처리유닛을 제어하는 컨트롤러를 포함하여 구성되는 것을 특징으로 하는 기판처리시스템.
17. 제 16 항에 있어서, 상기 컨트롤러는 상기 소요시간 t1 내지 tn을 해당 제 1 내지 제 n 처리유닛의 대수 m으로 나눔으로써 얻어진 소요시간 t1 내지 tn/m 중의 최대의 소요시간을 산출하고, 해당 최대 소요시간은, 상기 제 1 총반송시간 및 제 2 총반송시간중 가장 큰 것을 제 1 및 제 2 반송부를 제어하는 1 사이클시간으로서 설정하는 것을 특징으로 하는 기판처리시스템.
18. 제 16 항에 있어서, 상기 처리유닛중의 하나는, 각 기판을 처리하고 받기 위한 기판 받음 유닛이고, 상기 컨트롤러는 각 기판을 처리하고 받기 위한 기판 받음 유닛의 처리하고 받아 들이는데 시간의 총계를 산출하고, 이 처리하고 받음 기간의 총계와 상기 제 1 총반송시간 및 제 2 반송시간중 큰 쪽을 1 사이클시간으로서 설정하는 것을 특징으로 하는 기판처리시스템.
19. 제 16 항에 있어서, 노광장치; 및

    상기 각 처리유닛에서 기판을 받고 상기 노광장치로 기판을 반송하는 제 3의 반송부를 더욱 구비하고,

    상기 컨트롤러는 1 싸이클에 필요한 상기 제 1 총반송시간, 상기 제 2 총반송시간 및 상기 제 3 반송부의 제 3 총반송시간중의 가장 큰 것을 1 사이클시간으로서 설정하는 것을 특징으로 하는 기판처리시스템.
20. 소요시간 t1 내지 tn에서 제 1 내지 제 n의 웨이퍼 처리를 하는 제 1 내지 제 n의 처리 유닛(n=1,2, ···N)을 각 처리마다 하나 이상 가지며, 각 처리를 제 1 내지 제 n 유닛으로부터 행하고, 복수의 기판을 다른 처리 유닛에서 1 사이클로 동시에 처리하는 기판처리방법으로서,

    상기 소요시간 t1 내지 tn을 해당 제 1 내지 제 n 처리 유닛의 대수 m으로 나눔으로써 얻어진 소요시간 t1/m 내지 tn/m 중 최대의 소요시간을 1 사이클시간으로서 기판을 순서대로 처리하는 단계; 및

    대기시간에 하나 이상의 처리유닛에서 각 기판을 처리하는 수행단계를 포함하여 구성되는 기판처리방법.

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