KR100740399B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체장치는 기판(11) 상에 성장한 Ⅲ족 질화물 반도체로 이루어지는 활성영역과, 상기 활성영역의 주위에 Ⅲ족 질화물 반도체가 산화되어 이루어지는 절연산화막을 갖는다. 활성영역 상에는 이 활성영역과 쇼트키 접촉하는 동시에 절연산화막 상에 연장되도록 형성되고 이 절연산화막 상에 인출부를 갖는 게이트전극과 이 게이트전극의 게이트 길이방향측의 양측부와 간격을 두고 각각 소스전극 및 드레인전극이 되는 오믹전극이 형성된다.
기판, 절연산화막, 소스전극, 게이트전극

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1의 (a) 및 (b)는 본 발명의 제 1 실시예에 관한 GaN계 산화분리형 HEMT를 도시하는 것으로, 도 1의 (a)는 평면도, 도 1의 (b)는 도 1의 (a)의 Ib-Ib선의 구성단면도
도 2는 본 발명의 제 1 실시예에 관한 산화분리형 HEMT에서의 절연산화막 상의 쇼트키전극과 활성영역 상의 오믹전극의 전압-전류특성을 도시한 그래프
도 3은 본 발명의 제 1 실시예에 관한 산화분리형 HEMT와 종래의 메사분리형 HEMT의 드레인전류의 게이트전압 의존성을 도시한 그래프
도 4의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 산화분리형 HEMT의 제조방법을 도시한 공정순서의 구성단면도
도 5의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 산화분리형 HEMT의 제조방법을 도시한 공정순서의 구성단면도
도 6은 본 발명의 제 1 실시예에 관한 산화분리형 HEMT의 GaN계 반도체로 이루어지는 적층체를 상세히 도시한 구성단면도
도 7은 본 발명의 제 1 실시예에 관한 산화분리형 HEMT에서의 절연산화막의 막두께의 열처리 시간의존성을 도시한 그래프
도 8은 본 발명의 제 1 실시예에 관한 산화분리형 HEMT에서의 절연산화막의 막두께와 소자 사이의 누설전류의 관계를 도시한 그래프
도 9의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 산화분리형 HEMT에서의 기판의 깊이방향의 원자의 프로파일을 도시하는 것으로, 도 9의 (a)는 열처리하여 보호막을 제거한 후의 절연산화막의 그래프, 도 9의 (b)는 보호막에 의해 마스크된 상태의 활성영역을 도시한 그래프, 도 9의 (c)는 열처리하지 않은 상태의 적층체를 도시한 비교용 그래프
도 1O은 본 발명의 제 1 실시예에 관한 산화분리형 HEMT에서의 열처리 후의 보호막과 절연산화막의 불초산에 의한 습윤에칭의 에칭량의 시간의존성을 도시한 그래프
도 11은 본 발명의 제 1 실시예에 관한 산화분리형 HEMT에서의 오믹전극의 접촉저항의 암모니아 처리의 유무에 의한 전극간격 의존성을 도시한 그래프
도 12는 본 발명의 제 2 실시예에 관한 웨이퍼상태의 GaN계 반도체장치에서의 스크라이브 영역을 도시한 구성단면도
도 13은 본 발명의 제 2 실시예에 관한 웨이퍼상태의 반도체장치와 종래의 웨이퍼상태의 반도체장치에서의 스크라이브시의 불량률과 스크라이브 영역의 폭의 관계를 도시한 그래프
도 14는 본 발명의 제 2 실시예의 일변형예에 관한 웨이퍼상태의 GaN계 반도체장치에서의 스크라이브 영역을 도시한 구성단면도
도 15의 (a)∼(c)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 도시한 공정순서의 구성단면도
도 16의 (a) 및 도 16의 (b)는 본 발명의 제 2 실시예에 관한 반도체장치의 제조방법을 도시한 공정순서의 구성단면도
도 17은 본 발명의 제 3 실시예에 관한 GaN계 반도체장치에서의 패드전극부를 도시한 구성단면도
도 18의 (a)∼(c)는 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법을 도시한 공정순서의 구성단면도
도 19의 (a) 및 (b)는 본 발명의 제 3 실시예에 관한 반도체장치의 제조방법을 도시한 공정순서의 구성단면도
도 20의 (a) 및 (b)는 본 발명의 제 4 실시예에 관한 Ⅲ족 질화물 반도체 레이저장치를 도시하는 것으로, 도 20의 (a)는 사시도, 도 20의 (b)는 도 20의 (a)의 XXb-XXb선에서의 구성단면도
도 21의 (a)∼(c)는 본 발명의 제 4 실시예에 관한 반도체 레이저장치의 제조방법을 도시하는 것으로, (a)는 에피택셜성장 후의 구성단면도, 도 21의 (b)는 도 21의 (c)의 XXIb-XXIb선에서의 구성단면도, 도 21의 (c)는 레이저 구조체의 정면도
도 22의 (a)∼(d)는 본 발명의 제 4 실시예에 관한 반도체 레이저장치의 제조방법을 도시한 공정순서의 구성단면도
도 23의 (a) 및 (b)는 종래의 웨이퍼상태의 GaN계 반도체장치를 도시하는 것으로, (a)는 평면도, 도 23의 (b)는 도 23의 (a)의 XXIIIb-XXIIIb선에서의 구성단 면도
도 24는 종래의 메사분리형 HEMT를 모방한 의사소자의 구성단면도
도 25는 도 24에 도시한 의사소자의 쇼트키전극과 활성영역 상의 오믹전극의 전압-전류특성을 도시한 그래프
본 발명은 일반식 InxAlyGa1-x-yN(O ≤x ≤1, O ≤y ≤1, O ≤x + y ≤1)로 나타내는 Ⅲ족 질화물 반도체로 이루어지는 반도체장치에 관한 것이다. 특히 Ⅲ족 질화물 반도체가 산화된 산화막을 갖는 반도체장치 및 그 제조방법에 관한 것이다.
InxAlyGa1-x-yN의 조성을 갖는 Ⅲ족 질화물 반도체, 소위 질화갈륨(GaN)계 화합물 반도체는 전자의 밴드간 천이가 직접 천이이고, 밴드갭이 1.95eV∼6eV까지 광범위하게 변화하기 때문에 LED나 반도체 레이저소자 등의 발광장치의 재료로서 유망시되고 있다.
최근 특히 정보처리기기의 고밀도화 및 고집적도화를 실현하기 위해 청자색 파장을 출력할 수 있는 반도체 레이저소자의 개발이 활발하게 이루어지고 있다. 또 GaN은 높은 절연파괴 전계강도, 높은 열전도율 및 높은 전자포화속도를 갖기 때문에 고주파용 파워디바이스 재료로서도 유망하다. 그 중에서도 질화알루미늄 갈륨(AlGaN)과 질화갈륨(GaN)으로 된 헤테로 접합구조는 전계강도가 1 ×1O5V/cm에 까지 미치고 비화갈륨(GaAs)의 2배 이상의 전자속도를 갖기 때문에 소자가 미세화되는 동시에 고주파동작을 기대할 수 있다.
Ⅲ족 질화물 반도체는 IV족원소의 실리콘(Si) 또는 게르마늄(Ge) 등으로 이루어지는 n형 불순물을 도프함으로써 n형 특성을 나타내기 때문에 전계효과 트랜지스터(FET)로의 전개가 도모되고 있다. 또 Ⅲ족 질화물 반도체는 Ⅱ족 원소인 마그네슘(Mg), 바륨(Ba) 또는 칼슘(Ca) 등으로 된 p형 불순물을 도프함으로써 p형 특성을 나타내기 때문에 p형 반도체와 n형 반도체의 pn 접합구조로 된 LED나 반도체 레이저소자로의 전개가 도모되고 있다. 전자디바이스로서는 전자의 수송특성이 뛰어난 Ⅲ족 질화물 반도체로, 예를 들어 AlGaN과 GaN으로 된 헤테로 접합을 갖는 고전자 이동도 트랜지스터(High Electron Mobility Transistor : HEMT)가 널리 검토되고 있다.
이하 종래의 AlGaN/GaN계 HEMT에 대하여 도면을 참조하여 설명하기로 한다.
도 23의 (a) 및 도 23의 (b)는 종래의 AlGaN/GaN계 HEMT로서, (a)는 평면구성을 도시하며, (b)는 (a)의 XXⅢb-XXⅢb선에서의 단면구성을 도시한다. 도 23의 (a) 및 (b)에 도시된 바와 같이 실리콘 카바이드(SiC)로 된 기판(101) 위에는 제 1 HEMT(10OA)와 제 2 HEMT(1OOB)가 기판(1O1)을 트랜지스터별로 칩으로서 분할하기 위한 스크라이브 영역(110)을 사이에 두고 형성되어 있다.
제 1 HEMT(10OA) 및 제 2 HEMT(10OB)는 각각 기판(101) 위에 성장한 GaN으로 된 버퍼층(102) 위에 형성되고, AlGaN/GaN의 헤테로 접합층이 메사 에칭되는 활성영역(103)을 갖는다.
각 활성영역(103) 위에는 이 활성영역(103)과 쇼트키 접촉하는 게이트전극(104)과, 상기 게이트전극(104)의 게이트 길이방향측의 양측부와 간격을 두고 또 활성영역(103)과 각각 오믹 접촉하는 오믹전극(105)이 형성된다.
각 활성영역(103)의 상방 및 그 주변부는 게이트전극(104) 및 오믹전극(105)을 포함해서 전면에 걸쳐 절연막(106)으로 덮여 있고 각 절연막(106) 위에는 각 게이트전극(104) 및 각 오믹전극(105)과 각각 전기적으로 접속된 패드전극(107)이 형성된다. 각 절연막(106)은 각 패드전극(107)이 노출되도록 표면보호막(108)으로 덮여 있다.
활성영역(103)을 덮는 절연막(106)은 일반적으로 산화실리콘 등으로 이루어지고, 활성영역(103)의 표면을 보호하는 동시에 게이트전극(104)을 형성할 때 리프트오프법에 의한 상기 게이트전극(104)의 형성을 용이하게 하기 위해 설치된다.
그런데 도 23의 (a)에 도시된 바와 같이 게이트전극(104)은 패드전극(107)과 접속되는 인출부(104a)를 설치해야 하므로 게이트전극(104)은 활성영역(103)의 위 뿐만아니라 메사 에칭에 의해 노출된 GaN으로 된 버퍼층(102) 위에도 형성된다.
그러나 상기 종래의 AlGaN/GaN계 HEMT는 인출부(1O4a)와 버퍼층(102)은 금속과 반도체의 접촉, 소위 쇼트키접촉이 되기 때문에 메사 에칭시의 반도체 표면의 손상 등에 의해 누설전류가 발생되기 쉽다는 문제점이 있다. 이 누설전류는 트랜지스터의 핀치오프특성에 크게 영향을 주어 트랜지스터 특성의 열화를 야기한다.
또 GaN으로 이루어지는 버퍼층(102)과 산화실리콘으로 이루어지는 절연막(106)의 밀착성이 충분하지 않기 때문에 절연막(106) 상에 형성되어 있는 패드전극(107)의 와이어본딩 공정에서 상기 절연막(106)이 벗겨지는 문제점이 있다.
또 SiC로 된 기판(1O1) 및 GaN계 반도체는 어느 것이나 경도가 높고 Si나 GaAs에 비해 칩분할을 위한 스크라이브 처리를 하기가 매우 어렵다. 그 때문에 스크라이브시에 활성영역(103)에까지 도달하는 균열이 발생되어 제품수율이 저하되거나 스크라이브 영역(110) 근방의 표면보호막(108)이나 절연막(106)이 벗겨져 신뢰성이 저하되는 문제점이 있다.
또한 Ⅲ족 질화물 반도체를 적층하여 이루어지는 레이저 구조체를 이용한 반도체 레이저소자에는 일반적으로 사파이어로 된 기판이 이용된다. 사파이어를 기판에 이용하는 경우에는 사파이어와 상기 사파이어 상에 형성된 레이저 구조체의 결정축의 차이 때문에 벽개(劈開)에 의해 레이저 공진기 구조를 형성하기가 어려우므로 공진기 구조를 드라이에칭으로 형성하는 경우가 많다. 그러나 드라이에칭에 의해 공진기를 형성하면 형성된 공진기 단면에 고유의 결함이 생겨 비발광 중심이 형성되기 때문에 동작전류(임계값전류)값이 커지거나 신뢰성이 저하되는 문제점이 있다.
본 발명은 상기 종래의 문제점을 감안하여 구성된 것으로, Ⅲ족 질화물 반도체와의 밀착성, 전기적 특성 또는 광학적 특성이 뛰어난 절연막을 형성하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명은 Ⅲ족 질화물 반도체로 이루어지는 반 도체장치를 상기 Ⅲ족 질화물 반도체 자체가 직접 산화된 산화막을 갖는 구성으로 한다.
구체적으로 본 발명에 관한 제 1의 반도체장치는 기판 위에 형성된 Ⅲ족 질화물 반도체로 이루어지는 활성영역과, 기판 상의 활성영역의 주변부에 형성되고, Ⅲ족 질화물 반도체가 산화되어 이루어지는 절연산화막을 구비한다.
제 1의 반도체장치에 의하면 후술하는 바와 같이 Ⅲ족 질화물 반도체와 Ⅲ족 질화물 반도체의 산화물로 이루어지는 산화막의 결합강도는, 예를 들어 Ⅲ족 질화물 반도체와 실리콘 산화막의 결합강도보다 3배 정도 커진다. 이 때문에 절연산화막과 기판 또는 절연산화막과 활성영역의 밀착성이 양호하게 되어 절연산화막의 박리 등을 방지할 수 있으므로 장치의 제품수율 및 신뢰성이 향상된다.
제 1의 반도체장치에 있어서, 활성영역 상에는 게이트전극과 게이트전극을 사이에 둔 소스전극 및 드레인전극이 형성되는 것이 바람직하다. 이와 같이 하면 Ⅲ족 질화물 반도체로 된 전계효과형 트랜지스터를 얻을 수 있다.
이 경우에 게이트전극이 활성영역으로부터 절연산화막 상에 연장되도록 형성되는 것이 바람직하다. 이와 같이 하면 게이트전극에서의 절연산화막 상에 위치하는 부분을 게이트전극의 인출부로서 이용해도 상기 인출부는 Ⅲ족 질화물 반도체가 산화되어 이루어지는 절연산화막과의 사이에서 쇼트키 접촉이 되지 않기 때문에 이 인출부에 누설전류가 발생되지 않으므로 장치의 신뢰성이 향상된다.
본 발명에 관한 제 2의 반도체장치는 복수의 반도체장치로서, 웨이퍼형상의 기판의 스크라이브 영역에 둘러싸여 이루어지는 복수의 소자형성영역에 각각 형성된 Ⅲ족 질화물 반도체로 이루어지고, 기판 상에서의 스크라이브 영역의 주변부에 형성되어 Ⅲ족 질화물 반도체가 산화되어 이루어지는 보호산화막을 구비한다.
제 2의 반도체장치에 의하면, 하나의 웨이퍼 상에 형성된 복수의 반도체장치를 칩마다 분할할 때 소자형성영역을 덮고 있는 절연막이 벗겨지거나 소자형성영역에 균열이 발생되는 일이 없으므로 장치의 제품수율 및 신뢰성이 향상된다.
본 발명에 관한 제 3의 반도체장치는 기판 상에 형성된 패드전극을 구비하며, 기판과 패드전극 사이에는 Ⅲ족 질화물 반도체가 산화되어 이루어지는 절연산화막이 형성된다.
제 3의 반도체장치에 의하면, Ⅲ족 질화물 반도체와 그 절연산화막의 결합강도는 실리콘산화막 등보다 크기 때문에 패드전극이 기판으로부터 벗겨지는 일이 없게 되어 장치의 제품수율 및 신뢰성이 향상된다.
본 발명에 관한 제 4의 반도체장치는 기판 상에 형성되고, 복수의 Ⅲ족 질화물 반도체로 이루어지는 공진기를 갖는 레이저 구조체와, 레이저 구조체에서의 공진기의 단면을 포함하는 측면에 형성되고 Ⅲ족 질화물 반도체가 산화되어 이루어지는 보호산화막을 구비한다.
제 4의 반도체장치에 의하면, 공진기 미러의 미러면이 에칭단면과 보호산화막의 계면에 의해 형성되어 에칭단면 그대로가 아니기 때문에 에칭에 의한 결함 등의 영향을 받지 않게 된다. 게다가 Ⅲ족 질화물 반도체를 직접 산화시키고 있기 때문에 단면코트의 결함에 의한 누설전류도 생기지 않게 되므로 높은 신뢰성을 얻을 수 있다.
본 발명에 관한 제 1의 반도체장치의 제조방법은 기판 상에 Ⅲ족 질화물 반도체층을 형성하는 반도체층 형성공정과, Ⅲ족 질화물 반도체층 상에 이 Ⅲ족 질화물 반도체층의 활성영역을 덮는 보호막을 형성하는 보호막 형성공정과, 형성된 보호막을 마스크로 하여 Ⅲ족 질화물 반도체층을 산화함으로써 기판 상의 활성영역을 제외하는 영역에 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 절연산화막을 형성하는 산화막 형성공정과, 보호막을 제거함으로써 활성영역을 노출하는 활성영역 노출공정을 구비한다.
제 1의 반도체장치의 제조방법에 의하면, 보호막을 마스크로 하여 Ⅲ족 질화물 반도체층을 산화함으로써 기판 상의 활성영역을 제외하는 영역에 절연산화막을 형성하기 때문에 본 발명의 제 1의 반도체장치를 확실히 실현할 수 있다.
제 1의 반도체장치의 제조방법은, 활성영역 노출공정보다 후에 활성영역 상에 오믹전극을 형성하는 오믹전극 형성공정과, 활성영역 상에 절연산화막 상에 걸쳐 연장되는 게이트전극을 형성하는 게이트전극 형성공정을 추가로 구비하는 것이 바람직하다.
제 1의 반도체장치의 제조방법은 반도체층 형성공정과 보호막 형성공정 사이에 Ⅲ족 질화물 반도체층을 암모니아에 노출시키는 암모니아 처리공정을 추가로 구비하는 것이 바람직하다. 이와 같이 하면 활성영역이 되는 소자형성영역의 표면이 암모니아에 의해 산화물 등이 제거되어 청정화되기 때문에 활성영역의 접촉저항률이 감소되므로 장치의 전기적 특성이 양호하게 된다.
이 경우에 암모니아 처리공정은 암모니아를 플라즈마화하는 공정을 포함하는 것이 바람직하다.
본 발명에 관한 제 2의 반도체장치의 제조방법은 웨이퍼형상의 기판 위에 Ⅲ족 질화물 반도체층을 형성하는 반도체층 형성공정과, Ⅲ족 질화물 반도체층에 Ⅲ족 질화물 반도체층에 형성되는 복수의 소자형성영역과, 각 소자형성영역을 각각 칩형상으로 분할할 때의 분할영역인 스크라이브 영역을 설정하는 영역설정공정과, 스크라이브 영역 상에 이 스크라이브 영역을 덮는 보호막을 형성하는 보호막 형성공정과, 형성된 보호막을 마스크로 하여 Ⅲ족 질화물 반도체층을 산화함으로써 기판 상의 스크라이브 영역의 측방의 영역에 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 보호산화막을 형성하는 산화막 형성공정을 구비한다.
제 2의 반도체장치에 의하면, 기판 상의 스크라이브 영역의 측방의 영역에 보호산화막을 형성하기 때문에 스크라이브 공정에서 소자형성영역을 덮고 있는 절연막이 벗겨지거나 소자형성영역에 균열이 발생하지 않는 본 발명의 제 2의 반도체장치를 확실히 실현할 수 있다.
제 1 및 제 2의 반도체장치의 제조방법에 있어서 보호막이 실리콘, 산화실리콘 또는 질화실리콘으로 이루어지는 것이 바람직하다.
본 발명에 관한 제 3의 반도체장치는 기판 상에 Ⅲ족 질화물 반도체층을 형성하는 반도체층 형성공정과, Ⅲ족 질화물 반도체층에 이 Ⅲ족 질화물 반도체층에 형성되는 소자형성영역과, 이 소자형성영역에 형성되는 소자의 외부와의 도통을 도모하는 패드전극 형성영역을 설정하는 영역설정공정과, Ⅲ족 질화물 반도체층 상에서의 패드전극 형성영역을 제외하는 영역을 덮는 보호막을 형성하는 보호막 형성공정과, 형성된 보호막을 마스크로 하여 Ⅲ족 질화물 반도체층을 산화함으로써 기판 상의 패드전극 형성영역에 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 절연산화막을 형성하는 산화막 형성공정과, 절연산화막 상에 패드전극을 형성하는 공정을 구비한다.
제 3의 반도체장치의 제조방법에 의하면, 보호막을 마스크로 하여 Ⅲ족 질화물 반도체층을 산화함으로써 기판 상의 패드전극 형성영역에 절연산화막을 형성하기 때문에 본 발명의 제 3의 반도체장치를 확실히 실현할 수 있다.
제 1∼제 3의 반도체장치의 제조방법에 있어서 산화막 형성공정이 상기 Ⅲ족 질화물 반도체층을 산소분위기에서 열처리하는 공정을 포함하는 것이 바람직하다.
또 제 1∼제 3의 반도체장치의 제조방법에 있어서 산화막 형성공정이 Ⅲ족 질화물 반도체층에 대하여 산소를 이온주입하면서 열처리하는 공정을 포함하는 것이 바람직하다.
본 발명에 관한 제 4의 반도체장치의 제조방법은 기판 상에 복수의 Ⅲ족 질화물 반도체층을 형성함으로써 복수의 Ⅲ족 질화물 반도체층으로 된 공진기를 포함하는 레이저 구조체를 형성하는 레이저 구조체 형성공정과, 레이저 구조체에서의 공진기의 양단면을 노출하는 공정과, 레이저 구조체에서의 공진기의 양단면을 포함하는 양측면을 산화함으로써 양측면에 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 보호산화막을 형성하는 산화막 형성공정을 구비한다.
제 4의 반도체장치의 제조방법에 의하면, 레이저 구조체에서의 공진기의 양단면을 포함하는 양측면에 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 보호산화막을 형성하기 때문에 본 발명의 제 4의 반도체장치를 확실히 실현할 수 있다. 또 단면코트를 형성하는 공정을 생략할 수 있기 때문에 제조공정을 간략화할 수 있다.
제 4의 반도체장치의 제조방법에 있어서 산화막 형성공정은 상기 Ⅲ족 질화물 반도체층을 산소분위기에서 열처리하는 공정을 포함하는 것이 바람직하다.
(실시예)
(제 1 실시예)
본 발명의 제 1 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 1의 (a) 및 도 1의 (b)는 본 발명의 제 1 실시예에 관한 Ⅲ족 질화물 반도체로 이루어지는 HEMT, 특히 소자가 GaN계 산화물에 의해 분리되어 되는 산화분리형 HEMT로서, (a)는 평면구성을 도시하고, (b)는 (a)의 Ib-Ib선에서의 단면구성을 도시한다. 도 1의 (a) 및 도 1의 (b)에 도시된 바와 같이 본 실시예에 관한 HEMT는 예를 들어 실리콘 카바이드(SiC)로 된 기판(11) 상에 성장한 GaN계 반도체로 이루어지는 활성영역(12A)과, 상기 활성영역(12A) 주위에 GaN계 반도체가 산화되어 이루어지는 절연산화막(12B)을 갖는다.
활성영역(12A) 위에는 상기 활성영역(12A)과 쇼트키 접촉하는 동시에 절연산화막(12B) 위에 연장되도록 형성되고 상기 절연산화막(12B) 상에 인출부(13a)를 갖는 게이트전극(13)과, 이 게이트전극(13)의 게이트 길이방향측의 양측부와 간격을 두고 각각이 소스전극 및 드레인전극이 되는 오믹전극(14)이 형성된다.
여기에서 종래의 메사분리형 HEMT와 본 실시예에 관한 산화분리형 HEMT에서의 쇼트키전극과 오믹전극 사이의 전압-전류특성을 비교한다. 도 24는 종래의 메사분리형 HEMT를 모방한 의사소자의 단면구성을 도시한다. 즉 SiC로 이루어지는 기판(121) 상에는 GaN계 반도체로 이루어지는 섬형상의 활성층(122)과, 상기 활성층(122) 위에 형성된 섬형상의 오믹전극(123)과, 활성층(122)과 간격을 두고 기판과 쇼트키 접촉하는 쇼트키전극(124)이 설치된다. 여기에서는 이 쇼트키전극(124)이 도 23의 (a)에 도시한 인출부(104a)와 대응한다. 이 의사소자는 도 25와 같은 정류특성을 나타내며, 역방향 내압은 크지만 누설전류는 마이크로암페어(μA) 오더로 흐른다. 이와 같이 도 23의 (a) 및 (b)에 도시한 종래의 메사분리형 HEMT는 게이트전극(104)의 인출부(104a)가 메사 분리된 GaN으로 이루어지는 버퍼층(102) 상에 형성되어 있기 때문에 게이트전극(104)의 인출부(104a)와 버퍼층(102)의 접촉이 쇼트키 접촉이 되어 누설전류가 발생하기 쉬운 것을 알 수 있다.
한편 본 실시예에 관한 산화분리형 HEMT에서의 절연산화막(12B) 상의 쇼트키전극(13)과 활성영역(12A) 상의 오믹전극(14) 사이의 전압-전류특성은 도 2에 도시된 바와 같이 각 전극 사이에 100V 이상의 전압을 인가해도 나노암페어(nA) 오더의 전류밖에 흐르지 않는다.
도 3은 각각의 게이트폭이 1OO㎛인 본 실시예에 관한 산화분리형 HEMT와 종래의 메사분리형 HEMT의 드레인전류의 게이트전압 의존성을 도시한다. 게이트전압이 높고 드레인전류가 크게 흐르는 영역에서는 특성에 차이는 나타나지 않지만 드레인전류를 좁힌 핀치오프 부근에서는 큰 차이가 나타난다. 즉 종래의 메사분리형 HEMT에서는 게이트전극(104)의 인출부(104a)에 생기는 누설전류에 의해 핀치오프특성이 열화되는 것을 알 수 있다.
이와 같이 본 실시예에 관한 산화분리형 HEMT는 종래의 메사분리형 HEMT와 같이 게이트전극의 인출부(13a)에서의 누설전류가 발생하지 않고 핀치오프특성이 뛰어난 HEMT를 얻을 수 있다.
또 본 실시예에 관한 산화분리형 HEMT는 절연산화막(12B)이 활성영역(12A)이 되는 Ⅲ족 질화물 반도체(GaN) 자체의 산화에 의해 형성되어 있기 때문에 활성영역(12A)의 측단부와 절연산화막(12B)의 경계부분에는 메사형 HEMT와 같은 단차부가 형성되지 않고 완만해진다. 이 때문에 종래의 HEMT의 게이트전극(104)은 예를 들어 제조시에 활성영역(103)의 측단부와 버퍼층(102)의 상면으로 이루어지는 단차부에 의해 게이트전극(104)이 도중에서 끊기는, 소위 단절이 발생될 우려가 있지만 본 실시예는 그 우려가 없이 높은 신뢰성을 확보할 수 있다.
또 본 실시예에서는 HEMT에 대하여 설명하였지만, 이것에 한정되지 않고 전계효과형 트랜지스터(MESFET)나 헤테로 바이폴라 트랜지스터(HBT) 등의 소자분리가 필요한 디바이스이면 같은 효과를 얻는다.
또 본 실시예에 관한 HEMT는 기판에 실리콘 카바이드(SiC)를 이용하였지만, SiC 대신 사파이어 등의 Ⅲ족 질화물 반도체로 이루어지는 활성영역이 에피택셜성장 가능한 기판을 이용해도 된다.
이하 상기와 같이 구성된 산화분리형 HEMT의 제조방법에 대하여 도면을 참조하여 설명하기로 한다.
도 4의 (a)∼(c) 및 도 5의 (a)∼(c)는 본 실시예에 관한 산화분리형 HEMT의 제조방법의 공정순서의 단면구성을 도시한다.
우선 도 4의 (a)에 도시된 바와 같이, 예를 들어 전자선 에피택시(MBE)법을 이용하여 SiC로 이루어지는 기판(11) 위에 GaN/AlGaN의 적층체(12)를 형성한다. 또 적층체(12)의 상세한 구성은 후술하기로 한다.
다음으로 도 4의 (b)에 도시된 바와 같이 예를 들어 화학적 기상성장(CVD)법 또는 MBE법 등을 이용하여 적층체(12) 위에 전면에 걸쳐 실리콘(Si)으로 된 보호막 형성막을 형성하고, 그 후 형성한 보호막 형성막에 대하여 리소그래피법에 의한 패터닝을 행하여 적층체(12) 위의 섬형상의 활성영역 형성영역(20)을 덮는 보호막(21)을 형성한다.
다음으로 도 4의 (c)에 도시된 바와 같이 적층체(12) 상에 보호막(21)을 형성한 채로 온도가 약 900℃인 산소분위기에서 1시간 정도 열처리함으로써 적층체(12)에서의 활성영역(12A)을 제외하는 영역에 적층체(12)가 산화되어 이루어지는 절연산화막(12B)을 형성한다.
다음으로 도 5의 (a)에 도시된 바와 같이 보호막(21)을 불초산을 이용하여 제거함으로써 활성영역(12A)을 노출하고, 그 후 도 5의 (b)에 도시된 바와 같이 증착법 및 리소그래피법을 이용하여 활성영역(12A) 위에 각각 티타늄(Ti)/알루미늄(Al)으로 된 오믹전극(14)을 선택적으로 형성한다.
다음으로 도 5의 (c)에 도시된 바와 같이 증착법 및 리소그래피법을 이용하여 활성영역(12A) 위에 각 오믹전극(14) 사이에 각각 간격을 두는 동시에 절연산화막(12B) 상에 걸쳐 연장되도록 예를 들어 팔라듐(Pd)/티타늄(Ti)/금(Au)으로 된 게이트전극(13)을 선택적으로 형성한다. 이어서, 도시하지는 않지만 활성영역(12A)의 상방 및 주변부에 게이트전극(13) 및 각 오믹전극(14)을 포함해서 전면에 예를 들 어 실리콘산화막으로 된 보호절연막을 형성한다. 또 상기 보호절연막 위에 각 게이트전극(13) 및 오믹전극(14)과 각각 전기적인 도통을 하기 위한, 예를 들어 티타늄(Ti)/금(Au)으로 된 패드전극을 형성한다.
이와 같이 본 실시예에 관한 HEMT는 활성영역(12A)을 구성하는 Ⅲ족 질화물 반도체를 그대로 산화시킴으로서 소자분리를 행한다. 따라서 상기와 같이 형성된 활성영역(12A)과 절연산화막(12B)의 소자간 분리특성 및 활성영역(12A)의 기판특성은 HEMT의 동작특성에 매우 중요하므로 이하 이것을 검증한다.
도 6은 검증에 이용한 적층체(12)의 단면구성을 도시한다. 적층체(12)는 기판(11) 상에 차례로 성장한 두께가 약 1OOnm인 질화알루미늄(AlN)으로 된 버퍼층(31), 두께가 약 3㎛인 진성의 질화갈륨(GaN)으로 된 활성층(32), 두께가 약 2nm인 진성의 질화알루미늄갈륨(AlGaN)으로 된 제 1 장벽층(33), 두께가 약 25nm인 n형의 질화알루미늄갈륨(AlGaN)으로 된 제 2 장벽층(34) 및 두께가 약 3nm인 진성의 질화 알루미늄갈륨(AlGaN)으로 된 제 3 장벽층(35)으로 구성된다.
도 7은 적층체(12)를 900℃의 산소분위기에서 열처리하였을 때의 절연산화막(12B)의 막두께의 열처리시간 의존성을 도시한다. 도 7에 도시된 바와 같이 열처리를 1시간 하면 막두께가 약 100nm인 절연산화막이 형성되고, 4시간 열처리하면 막두께는 약 200nm가 된다. 도 6에 도시된 바와 같이 HEMT의 장벽층(33∼35)의 총막두께는 약 3Onm이기 때문에 절연산화막(12B)의 막두께는 100nm 정도이면 충분하다.
도 8은 절연산화막(12B)의 막두께와 소자 사이의 누설전류의 관계를 도시하 며, 절연산화막(12B)의 막두께가 80nm 이상이면 양호한 분리특성이 얻어지는 것을 알 수 있다. 따라서 도 7 및 도 8의 관계에서 열처리온도가 900℃인 경우에는 1시간정도의 열처리를 하면 충분한 소자분리가 실현되는 것을 알 수 있다.
또 산화막 형성공정에서 열처리를 산소분위기에서 하는 대신 산소이온을 적층체(12)에 주입하면서 절연산화막(12B)을 형성해도 된다.
다음으로 기판특성을 검증한다.
HEMT의 활성영역(12A)은 열처리에 의해 그 기판특성이 열화되어서는 안 된다. 그 때문에 본 실시예에서는 열처리에 의한 활성영역(12A)의 산화를 방지하기 위해 보호막(21)에 실리콘(Si)을 이용한다.
도 9의 (a)∼(c)는 본 실시예에 관한 HEMT의 오제전자분광(AES)분석에 의한 기판의 깊이방향의 원자의 프로파일로서, 도 9의 (a)는 온도가 900℃에서 1시간의 열처리를 행하여 보호막(21)을 제거한 후의 소자분리부(절연산화막(12B))를 도시하며, 도 9의 (b)는 막두께가 약 100nm의 보호막(21)에 의해 마스크된 상태의 활성영역(12A)을 도시하며, 도 9의 (c)는 비교용으로서 열처리를 실시하지 않은 상태의 적층체(12)를 도시한다. 여기에서 각 그래프 중에서의 Ga는 갈륨원자의 프로파일을 나타내고, N은 질소원자의 프로파일을 나타내며, O는 산소원자의 프로파일을 나타낸다. 또 적층체(12)에서의 산소원자의 프로파일에 주목하고 있기 때문에 미량의 알루미늄원자는 생략한다. 여기에서 횡축은 샘플 표면으로부터의 깊이(nm)를 나타내고, 종축은 상대값(피크 투 피크)을 나타낸다.
도 9의 (a)에 도시된 바와 같이, 소자분리부에서 열처리 전의 적층체(12)의 구조가 크게 무너져 산소원자가 상면으로부터 활성층(32)에까지 확산되어 절연산화막(12B)이 형성되는 것을 알 수 있다. 이 경우의 절연산화막(12B)의 막두께는 약 100nm이다.
또 도 9의 (b)에 도시된 바와 같이 Si로 된 보호막(21)으로 마스크된 활성영역(12A)은 보호막(21) 상부의 산화가 관측되는 것의 보호막(21)과 활성영역(12A)의 계면의 반응도 없고, 도 9의 (c)에서의 미처리 프로파일과 비교해도 활성영역(12A)의 구조가 변화하지 않고 열처리 전의 구조가 유지되는 것을 알 수 있다.
또 표 1에 열처리 전후에서의 적층체(12)의 시트캐리어 농도와 캐리어 이동도를 홀 측정법에 의해 실온에서 측정한 평가결과를 나타낸다.
Figure 112001006380765-pat00028
시트캐리어 농도 및 캐리어 이동도는 모두 열처리 전후에서 큰 변화는 없고, AES 분석에 의한 분석결과와 같이 측정결과로부터도 보호막(21)에 의해 활성영역(12A)이 보호되어 있는 것을 알 수 있다.
또 본 발명에서는 열처리 후의 보호막(21)의 제거처리도 중요하게 된다. 보호막(21)을 완전히 제거할 수 없거나 제거시에 활성영역(12A)이 손상을 입으면 트 랜지스터 특성에 열화를 초래한다. 더우기 보호막(21) 제거시에 절연산화막(12B)이 에칭되어서는 안 된다.
따라서 본 실시예에서는 Si로 이루어지는 보호막(21)의 제거에 불초산을 이용한 습윤에칭을 하고 있다.
도 10은 열처리 후의 보호막(21)과 절연산화막(12B)의 불초산에 의한 습윤에칭의 에칭량의 시간의존성을 도시한다. 도 10에 도시된 바와 같이 보호막(21)은 용이하게 에칭되지만 절연산화막(12B)은 거의 에칭되지 않는 것을 알 수 있다.
또 본 실시예에서는 불초산을 이용한 습윤에칭에 의해 보호막(21)을 제거하였지만 다른 에칭액을 이용해도 된다. 또 에칭에는 드라이에칭을 이용해도 된다.
또 보호막(21)에 실리콘을 이용하였지만 산화실리콘이나 질화실리콘 등의 열처리에 의한 활성영역(12A)의 열화를 방지할 수 있는 재료이면 된다. 이 경우의 에칭액은 산화실리콘이면 불산을 포함하는 용액, 예를 들어 버퍼드 불산(BHF)이면 되고 질화실리콘이면 열인산과 같은 인산을 포함하는 용액이면 된다.
(제 1 실시예의 일변형예)
이하 본 실시예의 일변형예에 관한 반도체장치의 제조방법에 대하여 도면을 참조하여 설명하기로 한다. 본 변형예는 도 4의 (a)에 도시한 적층체 형성공정과 도 4의 (b)에 도시한 보호막 형성공정 사이에 적층체(12)의 상면을 플라즈마화된 암모니아 가스에 노출시키는 암모니아 처리공정을 설치하는 것을 특징으로 한다.
도 11은 활성영역(12A) 상에 형성된 오믹전극(14)의 접촉저항을 TLM(Transmission Line Method)법에 의해 평가한 평가결과를 도시한다. 여기에서 는 오믹전극(14)의 폭을 약 100㎛로 하고 각 오믹전극(14)의 간격을 2㎛, 4㎛, 6㎛ 및 8㎛의 4가지로 하고 있다. 또 실선은 본 변형예의 암모니아처리의 결과를 나타내고, 점선은 비교용 암모니아처리를 실시하지 않는 경우를 나타낸다. 도 11에 도시된 바와 같이 암모니아처리를 실시한 경우와 미처리된 경우의 직선의 경사는 거의 동일하고, 활성영역(12A)의 양자의 시트저항에는 차이가 없는 것을 알 수 있다. 한편 접촉저항은 암모니아처리를 실시하는 경우는 미처리의 경우에 비하여 30% 정도도 줄어 있다. 이 그래프에서 구한 접촉저항율은 미처리의 경우라도 6 ×10-6Ω㎠로 비교적 양호한 값을 나타내지만 암모니아 처리를 실시한 경우에는 3 ×1O-6Ω㎠에까지 감소한다. 이것은 암모니아 처리에 의해 활성영역(12A) 표면의 산화물 등의 변질물이 제거되어 청정화되기 때문이다.
또 본 변형예에서는 암모니아 처리를 플라즈마화된 암모니아 가스를 이용하여 처리하였지만, 암모니아 용액에 의한 자비(煮沸)처리를 해도 된다.
(제 2 실시예)
이하 본 발명의 제 2 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 12는 본 발명의 제 2 실시예에 관한 GaN계 반도체장치에서의 스크라이브 영역의 단면구성을 도시한다. 본 실시예에 관한 GaN계 반도체장치는 웨이퍼 상에 복수의 반도체장치가 형성되고, 그 후 각 반도체장치를 칩으로 하여 분할할 때의 스크라이브 영역의 주변부에 GaN계 반도체 자체가 산화되어 이루어지는 보호산화막을 구비하는 것을 특징으로 한다. 도 12에 도시된 바와 같이 예를 들어 SiC로 이루어지는 웨이퍼형상의 기판(42)의 주면은 칩 형성영역(40)과 상기 칩 형성영역(40) 끼리의 사이에 설치된 스크라이브 영역(41)으로 구획되어 있다.
기판(42)의 주면 상에서의 스크라이브 영역(41)에는 칩 형성영역(40)의 중앙부에 설치되는 소자형성영역(도시 생략)에 있어서 트랜지스터 등의 활성층이 되는 GaN계 반도체로 이루어지는 적층체(43A)가 형성되어 있고, 상기 주면 상에서의 스크라이브 영역(41)의 칩 형성영역(40)측의 주변부에는 적층체(43A)가 산화되어 이루어지는 보호산화막(43B)과, 상기 보호산화막(43B) 위에 형성된 실리콘산화막 등으로 이루어지는 표면보호막인 절연막(44)이 형성된다.
종래의 GaN계 반도체장치에서는 스크라이브 영역(41)의 주변부가 GaN계 반도체와의 결합강도가 상대적으로 작은 실리콘산화막 등으로 된 절연막(44)으로 덮여 있으므로 스크라이브(칩분할)시에 절연막(44)이 벗겨지기 쉽다. 그러나 본 실시예의 절연막(44)은 그 절연막(44)과 결합강도가 상대적으로 크고, GaN계 반도체가 산화되어 이루어지는 보호절연막(43B) 위에 형성되어 있기 때문에 기판(42)을 칩마다 분할할 때 적층체(43A)나 기판(42)에 균열이 생기거나 절연막(44)이 벗겨지는 것을 방지할 수 있다.
도 13은 본 실시예에 관한 웨이퍼상태의 반도체장치와 종래의 웨이퍼상태의 반도체장치에서의 스크라이브시의 불량률과 스크라이브 영역의 폭의 관계를 비교한 결과를 나타낸다. 스크라이브 영역의 폭이 100㎛인 경우의 각 칩의 표면상태를 관찰하면 종래의 반도체장치의 칩은 약 20%의 샘플에 불량이 생기고, 스크라이브 영역의 적층체에 생긴 균열이 칩의 테두리부 또는 그 안쪽에까지 들어가 소자형성영 역 상의 절연막이 벗겨진다.
한편 본 실시예에 관한 반도체장치를 관찰하면 스크라이브 영역(41)에서의 적층체(43A)에 균열이 발생하더라도 상기 균열은 보호산화막(43B)과의 경계부분으로 멈추고 칩 형성영역(40)으로의 침입은 보이지 않는다.
도 13에서 알 수 있는 바와 같이 스크라이브 영역(41)의 주변부에 GaN계 반도체를 산화한 보호산화막(43A)을 설치하고 있기 때문에 스크라이브 영역(41)의 폭을 100㎛ 정도까지 축소하더라도, 폭이 150㎛인 스크라이브 영역을 갖는 종래의 반도체장치보다 불량률은 낮다. 그 결과 본 실시예에 관한 반도체장치는 스크라이브 영역(41)의 폭을 작게 하더라도 스크라이브시의 불량률을 작게 할 수 있기 때문에 하나의 기판(42)(웨이퍼)으로부터의 반도체장치의 취득수를 증대시킬 수 있다. 게다가 절연막(44)의 벗겨짐을 방지할 수 있기 때문에 장치의 신뢰성도 대폭 향상된다.
또 본 실시예에서는 보호산화막(43B)을 칩 형성영역(40)에까지 형성하고 있지만, 도 14에 도시된 바와 같이 그 일변형예로서 보호산화막(43C)을 스크라이브 영역(41)의 측부에 따르도록 환형상으로 설치해도 된다. 보호산화막(43C)의 폭은 5㎛ 정도이면 충분하다.
또한 본 실시예에서는 기판(42)에 SiC를 이용하였지만, 사파이어 등의 GaN계 반도체로 이루어지는 적층체(43A)가 에피택셜성장 가능한 기판이면 된다.
이하 상기와 같이 구성된 반도체장치의 제조방법에 대하여 도면을 참조하여 설명하기로 한다.
도 15의 (a)∼(c), 도 16의 (a) 및 (b)는 본 실시예에 관한 반도체장치의 제조방법의 공정순서의 단면구성을 도시한다.
우선 도 15의 (a)에 도시된 바와 같이 예를 들어 전자선 에피택시(MBE)법을 이용하여 SiC로 이루어지는 웨이퍼형상의 기판(42) 위에 GaN/AlGaN의 적층체(43A)를 형성한다.
다음으로 도 15의 (b)에 도시된 바와 같이 복수의 칩 형성영역(40)과 상기 복수의 칩 형성영역(40)끼리 사이에 스크라이브 영역(41)을 설치한다. 이 스크라이브 영역(41)에는 CVD법 등을 이용하여 적층체(43A) 위에 Si로 이루어지는 보호막 형성막을 형성하고, 그 후 형성한 보호막 형성막에 대하여 리소그래피법에 의한 패터닝을 함으로써 기판(42) 위에서의 스크라이브 영역(41)을 덮는 보호막(21)을 형성한다.
다음으로 도 15의 (c)에 도시된 바와 같이 적층체(43A) 상에 보호막(21)을 형성한 채로 온도가 약 900℃인 산소분위기에서 1시간정도의 열처리를 함으로써 적층체(43A)에서의 스크라이브 영역(41)의 양측에 위치하는 칩 형성영역(40)에 적층체(43A)가 산화되어 이루어지는 보호산화막(43B)이 형성된다.
이 보호산화막(43B)의 형성공정은 칩 형성영역(40)의 중앙부의 소자형성영역(도시 생략)에 트랜지스터 등의 반도체소자를 형성하기 전이거나 후이거나 상관없다. 단지 비교적 고온의 열산화처리를 하기 때문에 양호한 소자특성을 유지하기 위해서는 소자를 형성하기 전이 바람직하다. 이 경우에는 제 1 실시예의 도 4의 (c)에 도시된 보호막(21)의 형성공정과 동일한 공정으로 하면 된다.
다음으로 도 16의 (a)에 도시된 바와 같이 보호막(21)을 불초산을 이용하여 제거하고, 그 후 도 16의 (b)에 도시된 바와 같이 CVD법 등을 이용하여 칩 형성영역(40) 위에 전면에 걸쳐 예를 들어 산화실리콘으로 이루어지는 표면보호용 절연막(44)을 형성하고, 그 후 리소그래피법을 이용하여 절연막(44)에 대하여 선택적으로 에칭하여 적층체(43A)에서의 스크라이브 영역(41)을 노출한다.
이와 같이 본 실시예에 의하면 보호산화막(43B)이 GaN계 반도체로 이루어지는 적층체(43A)의 산화물이기 때문에 기판(42) 및 절연막(44)과의 밀착성이 높다. 또 스크라이브 영역(41)에 있어서 적층체(43A)와 보호산화막(43B)이 연속하고 있기 때문에 상기 보호산화막(43B)에 의해 기판(42)의 스크라이브시에 균열이 생겼다고 해도 생긴 균열이 칩 형성영역(40)의 테두리부 또는 그 안쪽에까지 도달하는 것을 저지할 수 있다.
또 본 실시예에서는 보호산화막(43B)의 형성시에 적층체(43A)의 스크라이브 영역(41)을 마스크하는 보호막(21)에 실리콘을 이용하였지만 이것에 한정되는 것은 아니고 실리콘산화막 또는 실리콘질화막 등의 열처리에 의한 적층체(43A)의 열화를 방지할 수 있는 재료이면 된다.
또 불초산을 이용한 습윤에칭으로 보호막(21)을 제거하였지만, 다른 에칭액을 이용해도 되고 에칭에는 드라이 에칭을 이용해도 된다.
또 보호산화막(43B)을 형성하는 열산화공정은 산소분위기 대신 GaN계 반도체로 이루어지는 적층체(43A)에 대하여 산소 이온을 주입하여 행해도 된다.
(제 3 실시예)
이하 본 발명의 제 3 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 17은 본 발명의 제 3 실시예에 관한 GaN계 반도체장치에서의 외부와의 입출력단자가 되는 패드전극부의 단면구성을 도시한다. 도 17에 도시된 바와 같이 예를 들어 SiC로 이루어지는 웨이퍼형상의 기판(52)의 주면은 소자형성영역(50)과 이 소자형성영역(50)에 인접하여 설치된 패드전극 형성영역(51)으로 구획되어 있다.
기판(52)의 주면 상에서의 소자형성영역(50)에는 트랜지스터 등의 활성층이이 되는 GaN계 반도체로 이루어지는 적층체(53A)가 형성되어 있고, 패드전극 형성영역(51)에는 적층체(53A)가 산화되어 이루어지는 절연산화막(53B)과, 상기 절연산화막(53B) 위에 형성된, 예를 들어 티타늄(Ti)/금(Au)부터 된 패드전극(54)이 형성되어 있다. 또 도시하지는 않았지만 상기 패드전극(54)은 소자형성영역(50)에 형성되는 소자와(도시 생략)와 배선에 의해 전기적으로 접속되는 것은 물론이다.
이와 같이 본 실시예에 관한 패드전극(54)은 GaN계 반도체로 이루어지는 적층체(53A) 위에 상기 적층체(53A)가 산화되어 이루어지는 절연산화막(53B)을 개재시켜 설치되어 있기 때문에 패드전극(54)과 기판(52)의 밀착성이 높아진다. 이 때문에 예를 들어 패드전극(54)의 와이어본드공정에서 상기 패드전극(54)이 기판(52)으로부터 벗겨지는 것을 방지할 수 있다.
표 2는 SiC로 된 기판 상에 에피택셜성장한 GaN층과 각종 박막재의 밀착성 및 GaN층의 상부를 산화시킨 산화층과 여러가지의 박막재와의 밀착성을 정량적으로 평가한 결과를 나타낸다. 여기에서는 평가방법으로서 세바스찬법을 이용한다.
Figure 112001006380765-pat00002
표 2에서 GaN층과 밀착성이 높은 절연막은 GaN층을 산화시킨 GaN 산화층뿐인 것을 알 수 있다. 또 GaN 산화층은 금속재 뿐만아니라 실리콘으로 이루어지는 절연막과의 밀착성도 우수한 것을 알 수 있다. 따라서 높은 밀착성이 필요한 패드전극부는 GaN계 반도체로 이루어지는 적층체(53A)를 산화시킨 절연산화막(53B) 위에 형성하는 것이 매우 유효하다.
또 본 실시예에서는 기판(52)에 SiC를 이용하였지만 사파이어 등의 GaN계 반도체로 이루어지는 적층체(53A)가 에피택셜성장 가능한 기판이면 된다.
이하 상기와 같이 구성된 반도체장치의 패드전극부의 제조방법에 대하여 도면을 참조하여 설명하기로 한다.
도 18의 (a)∼(c), 도 19의 (a) 및 (b)는 본 실시예에 관한 반도체장치의 패드전극부의 제조방법의 공정순서의 단면구성을 도시한다.
우선 도 18의 (a)에 도시된 바와 같이, 예를 들어 전자선 에피택시(MBE)법을 이용하여 SiC로 이루어지는 기판(52) 위에 GaN/AlGaN의 적층체(53A)를 형성한다.
다음으로 도 18의 (b)에 도시된 바와 같이 적층체(53A)의 전체 영역을 소자형성영역(50)과 패드전극 형성영역(51)으로 구획한다. 이어서 소자형성영역(50)에는 CVD법 등을 이용하여 적층체(53A) 위에 Si로 이루어지는 보호막 형성막을 형성하고, 그 후 형성한 보호막 형성막에 대하여 리소그래피법에 의한 패터닝을 함으로써 기판(52) 위에서의 소자형성영역(50)을 덮는 보호막(21)을 형성한다.
다음으로 도 18의 (c)에 도시된 바와 같이 적층체(53A) 상에 보호막(21)을 형성한 채로 온도가 약 900℃의 산소분위기에서 1시간 정도 열처리하여 적층체(53A)에서의 패드전극 형성영역(51)에 적층체(53A)가 산화되어 이루어지는 절연산화막(53B)이 형성된다.
이 절연산화막(53B)의 형성공정은 소자형성영역(50)에 트랜지스터 등의 반도체소자를 형성하기 전이거나 후이거나 상관없다. 단지 비교적 고온의 열산화처리를 하기 때문에 소자의 특성을 양호하게 유지하기 위해서는 소자를 형성하기 전이 바람직하다. 이 경우에는 제 1 실시예의 도 4의 (c)에 도시된 보호막(21)의 형성공정 또는 제 2 실시예의 도 15의 (c)에 도시된 보호막(21)의 형성공정과 동일한 공정으로 하면 된다.
다음으로 도 19의 (a)에 도시된 바와 같이 보호막(21)을 불초산을 이용하여 제거한 후 도 19의 (b)에 도시된 바와 같이 예를 들어 증착법 및 리소그래피법을 이용하여 패드전극 형성영역(51)에서의 절연산화막(53B) 위에 Ti/Au로 이루어지는 패드전극(54)을 선택적으로 형성한다.
이와 같이 본 실시예에 의하면 패드전극(54)이 GaN계 반도체로 이루어지는 적층체(53A)가 산화되어 이루어지는 절연산화막(53B) 상에 형성되기 때문에 높은 밀착성을 얻을 수 있다.
또 본 실시예에서는 패드전극(54)을 절연산화막(53B) 위에 직접 형성하고 있지만, 표 2에 도시된 바와 같이 실리콘을 포함하는 절연막은 GaN계 반도체의 산화물과의 밀착성이 높기 때문에 GaN계 반도체의 산화물로 이루어지는 절연산화막(53B)과 패드전극(54) 사이에 실리콘산화막이나 실리콘질화막 등의 절연막을 개재시켜도 된다.
또 적층체(53A)의 소자형성영역(50)을 보호하는 보호막(21)으로서 실리콘을 이용하였지만 이것에 한정되지 않고 실리콘산화막 또는 실리콘질화막 등의 열처리에 의한 적층체(53A)의 열화를 방지할 수 있는 재료를 이용해도 된다.
또 불초산을 이용한 습윤에칭에 의해 보호막(21)을 제거하였지만, 다른 에칭액을 이용해도 되고 에칭에는 드라이에칭을 이용해도 된다.
또 절연산화막(53B)은 산소분위기 대신에 적층체(53A)에 대하여 산소 이온을 주입하여 형성해도 된다.
(제 4 실시예)
이하 본 발명의 제 4 실시예에 대하여 도면을 참조하여 설명하기로 한다.
도 20의 (a) 및 (b)는 본 발명의 제 4 실시예에 관한 Ⅲ족 질화물 반도체 레이저장치로서, (a)는 사시도이고, (b)는 (a)의 XXb-XXb선에서의 단면구성을 도시한 다. 도 20의 (a)에 도시된 바와 같이 본 실시예에 관한 반도체 레이저장치는 주면의 면방향이 (0001)면의 사파이어로 이루어지는 기판(61) 위에 차례로 형성된 n형의 질화갈륨(GaN)으로 된 n형 접촉층(62)과, n형의 질화알루미늄갈륨(AlGaN)으로 된 n형 클래드층(63)과, 질화갈륨인듐(GaInN)으로 된 활성층(64)과, p형의 질화알루미늄갈륨(AlGaN)으로 된 p형 클래드층(65)과, p형 접촉층(66)을 갖는다. 이와 같이 In을 포함하는 활성층(64)이 Al을 포함하는 n형 클래드층(63)과 p형 클래드층(65)에 의해 그 상하방향에서 끼워진 더블헤테로접합으로 이루어지는 공진기를 포함하는 레이저 구조체(60A)를 갖는다.
여기에서는 도 20의 (a) 및 (b)에 도시된 바와 같이 레이저 구조체(60A)에서의 출사단면(60a)과 반사단면(60b)이 대향하는 방향이 공진기에서의 레이저광의 공진방향이 된다.
또 도 20의 (a)에 도시된 바와 같이 p형 접촉층(66)의 상면에는 예를 들어 니켈(Ni)/금(Au)으로 된 p측 전극(67)이 형성된다. 한편 n형 접촉층(62)의 일부는 노출되고, 노출된 표면에는 예를 들어 티타늄(Ti)/알루미늄(Al)으로 된 n측 전극(68)이 형성된다.
본 실시예의 특징으로서 도 20의 (b)의 레이저광의 출사광방향의 단면도에 도시된 바와 같이 레이저 구조체(60A)에서의 공진기 미러가 되는 출사단면(60a) 및 반사단면(60b)은 n형 클래드층(63), 활성층(64) 및 p형 클래드층(65)이 기판(61)의 주면에 대하여 수직방향으로 에칭되고, 에칭된 단면은 상기 단면이 산화되어 이루어지는 보호산화막(70)으로 덮여 있다. 따라서 실질적인 공진기 단면은 활성층(64)의 단면과 보호산화막(70)의 계면이 된다.
이와 같이 본 실시예에 관한 반도체 레이저장치는 공진기 미러가 에칭단면 그대로가 아니고, 보호산화막(70)으로 덮여 있기 때문에 에칭에 의한 결함 등의 영향을 받지 않는다. 또 보호산화막(70)은 레이저 구조체(60A)를 형성하는 반도체층을 직접 산화시키고 있기 때문에 누설전류도 발생하지 않아 높은 신뢰성을 얻을 수 있다.
또 본 실시예에 관한 반도체 레이저장치는 공진기 단면의 단면 코트가 불필요하므로 제조공정을 줄일 수 있다. 또 보호산화막(70)의 막두께 등에 의해 출사단면과 반사단면에서의 레이저광의 반사율을 최적화해야 한다.
이하 상기와 같이 구성된 반도체 레이저장치의 제조방법에 대하여 도면을 참조하여 설명하기로 한다.
도 21의 (a)∼(c) 및 도 22의 (a)∼(d)는 본 실시예에 관한 반도체 레이저장치의 제조방법의 공정순서의 단면구성을 도시한다. 여기에서는 도 20의 (a)의 XXb-XXb선에서의 단면을 도시하고, 도 21의 (c)는 정면도이다.
우선 도 21의 (a)에 도시된 바와 같이 예를 들어 유기금속 기상성장(MOVPE)법을 이용하여 사파이어로 이루어지는 기판(61) 상에 n형 접촉층(62), n형 클래드층(63), 활성층(64), p형 클래드층(65) 및 p형 접촉층(66)을 차례로 성장시킨다.
다음으로 도 21의 (b)의 단면도 및 도 21의 (c)의 정면도에 도시된 바와 같이 예를 들어 전자 사이클로트론 공명(ECR) 에칭법을 이용하여 레이저 구조체 형성영역(60)을 마스크하여 p형 접촉층(66), p형 클래드층(65), 활성층(64), n형 클래 드층(63)에 대하여 n형 접촉층(62)이 노출될 때까지 에칭함으로써 n형 접촉층(62), n형 클래드층(63), 활성층(64), p형 클래드층(65) 및 p형 접촉층(66)으로 이루어지는 레이저 구조체(60A)를 형성하는 동시에 n형 접촉층(62)에 n측 전극 형성영역(68A)을 형성한다.
다음으로 도 22의 (a)의 단면도에 도시된 바와 같이 p측 전극 형성영역(67A) 및 n측 전극 형성영역(도시 생략)을 덮도록 실리콘(Si)으로 된 보호막(21)을 선택적으로 형성한다.
이어서 도 22의 (b)에 도시된 바와 같이 레이저 구조체(60A)에 보호막(21)을 형성한 채로 온도가 약 900℃의 산소분위기에서 1시간 정도 열처리함으로써 레이저 구조체(60A)에서의 p측 전극 형성영역(67A) 및 n측 전극 형성영역을 제외하는 상면 및 측면에 레이저 구조체(60A)가 산화되어 이루어지는 보호산화막(70)을 형성한다.
다음으로 도 22의 (c)에 도시된 바와 같이 보호막(21)을 불초산을 이용하여 제거함으로써 p형 접촉층에서의 p측 전극 형성영역(67A) 및 n측 전극 형성영역을 노출시킨다.
다음으로 도 22의 (d)에 도시된 바와 같이 p측 전극 형성영역(67A)에 p측 전극(67)을 형성하고, 또 n측 전극 형성영역의 n측 전극을 형성하여 도 20의 (a)에 도시한 반도체 레이저장치를 얻는다.
이와 같이 본 실시예에 관한 제조방법에 의하면 레이저 구조체(60A)를 구성하는 GaN계 반도체층 및 그 에칭단면을 산화시킴으로써 출사단면(60a)과 반사단면(60b)에 단면 코트가 불필요하게 되는 동시에 공진기 미러를 보호산화막(70)과 레이저 구조체(60A)의 계면에 형성할 수 있다.
또 본 실시예에 관한 반도체 레이저장치는 레이저광의 횡모드의 제어성을 높이기 위해 활성층(64)을 스트라이프형상으로 가공하거나 p형 클래드층(65)에 전류협착층을 설치해도 된다.
또 본 실시예에서는 보호산화막(70) 형성시에 p측 전극 형성영역(67A) 및 n측 전극 형성영역(68A)을 마스크하는 보호막(21)에 실리콘을 이용하였지만 이것에 한정되지 않고 실리콘산화막 또는 실리콘질화막 등의 열처리에 의한 p형 접촉층(66) 및 n형 접촉층(62)의 열화를 방지할 수 있는 재료이면 된다.
또 불초산을 이용한 습윤에칭으로 보호막(21)을 제거하였지만, 다른 에칭액을 이용해도 되고 에칭에는 드라이에칭을 이용해도 된다.
또 기판(61)에 사파이어를 이용하였는데 사파이어 대신 SiC 등의 GaN계 반도체층이 에피택셜성장 가능한 기판을 이용해도 된다.
본 발명의 반도체장치에 의하면 절연산화막과 기판 또는 절연산화막과 활성영역의 밀착성이 양호하게 되어 절연산화막의 벗겨짐 등을 방지할 수 있으므로 장치의 제품수율 및 신뢰성이 향상된다.
또 본 발명의 반도체장치의 제조방법에 의하면 본 발명의 반도체장치를 확실히 실현할 수 있으며 제조공정을 간략화할 수 있다.

Claims (22)

  1. 반도체장치에 있어서,
    기판 상에 형성된 Ⅲ족 질화물 반도체로 이루어지는 활성영역과,
    상기 기판 상의 상기 활성영역의 주변부에 형성되고, 상기 Ⅲ족 질화물 반도체가 산화되어 이루어지는 절연산화막을 구비하는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 활성영역 상에는 게이트전극과 상기 게이트전극을 사이에 둔 소스전극 및 드레인전극이 형성되는 것을 특징으로 하는 반도체장치.
  3. 제 2항에 있어서,
    상기 게이트전극은 상기 활성영역으로부터 상기 절연산화막 상으로 연장되도록 형성되는 것을 특징으로 하는 반도체장치.
  4. 복수의 반도체장치에 있어서,
    웨이퍼형상의 기판의 스크라이브 영역에 둘러싸여 이루어지는 복수의 소자형성영역에 각각 형성된 Ⅲ족 질화물 반도체로 이루어지고,
    상기 기판 상에서의 상기 스크라이브 영역의 주변부에 형성되고, 상기 Ⅲ족 질화물 반도체가 산화되어 이루어지는 보호산화막을 구비하는 것을 특징으로 하는 반도체장치.
  5. 반도체장치에 있어서,
    기판 상에 형성된 패드전극을 구비하며,
    상기 기판과 상기 패드전극 사이에는 Ⅲ족 질화물 반도체가 산화되어 이루어지는 절연산화막이 형성되는 것을 특징으로 하는 반도체장치.
  6. 반도체장치에 있어서,
    기판 상에 형성되고, 복수의 Ⅲ족 질화물 반도체로 이루어지는 공진기를 갖는 레이저 구조체와,
    상기 레이저 구조체에서의 상기 공진기의 단면을 포함하는 측면에 형성되고, 상기 Ⅲ족 질화물 반도체가 산화되어 이루어지는 보호산화막을 구비하는 것을 특징으로 하는 반도체장치.
  7. 반도체장치의 제조방법에 있어서,
    기판 상에 Ⅲ족 질화물 반도체층을 형성하는 반도체층 형성공정과,
    상기 Ⅲ족 질화물 반도체층 상에 상기 Ⅲ족 질화물 반도체층의 활성영역을 덮는 보호막을 형성하는 보호막 형성공정과,
    형성된 보호막을 마스크로 하여 상기 Ⅲ족 질화물 반도체층을 산화함으로써 상기 기판 상의 상기 활성영역을 제외하는 영역에 상기 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 절연산화막을 형성하는 산화막 형성공정과,
    상기 보호막을 제거함으로써 상기 활성영역을 노출하는 활성영역 노출공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7항에 있어서,
    상기 활성영역 노출공정보다 후에,
    상기 활성영역 상에 오믹전극을 형성하는 오믹전극 형성공정과,
    상기 활성영역 상에 상기 절연산화막 상에 걸쳐 연장되는 게이트전극을 형성하는 게이트전극 형성공정을 추가로 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7항에 있어서,
    상기 반도체층 형성공정과 상기 보호막 형성공정 사이에,
    상기 Ⅲ족 질화물 반도체층을 암모니아에 노출시키는 암모니아 처리공정을 추가로 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 9항에 있어서,
    상기 암모니아 처리공정은 상기 암모니아를 플라즈마화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 7항에 있어서,
    상기 보호막은 실리콘, 산화실리콘 또는 질화실리콘으로 된 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 7항에 있어서,
    상기 산화막 형성공정은 상기 Ⅲ족 질화물 반도체층을 산소분위기에서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제 7항에 있어서,
    상기 산화막 형성공정은 상기 Ⅲ족 질화물 반도체층에 대하여 산소의 이온주입을 행하면서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 반도체장치의 제조방법에 있어서,
    웨이퍼형상의 기판 위에 Ⅲ족 질화물 반도체층을 형성하는 반도체층 형성공정과,
    상기 Ⅲ족 질화물 반도체층에 상기 Ⅲ족 질화물 반도체층에 형성되는 복수의 소자형성영역과 각 소자형성영역을 각각 칩형상으로 분할할 때의 분할영역인 스크라이브 영역을 설정하는 영역설정공정과,
    상기 스크라이브 영역 상에 상기 스크라이브 영역을 덮는 보호막을 형성하는 보호막 형성공정과,
    형성된 보호막을 마스크로 하여 상기 Ⅲ족 질화물 반도체층을 산화함으로써 상기 기판 상의 상기 스크라이브 영역의 측방의 영역에 상기 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 보호산화막을 형성하는 산화막 형성공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제 14항에 있어서,
    상기 보호막은 실리콘, 산화실리콘 또는 질화실리콘으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제 14항에 있어서,
    상기 산화막 형성공정은 상기 Ⅲ족 질화물 반도체층을 산소분위기에서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제 14항에 있어서,
    상기 산화막 형성공정은 이 Ⅲ족 질화물 반도체층에 대하여 산소의 이온주입을 행하면서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  18. 반도체장치의 제조방법에 있어서,
    기판 상에 Ⅲ족 질화물 반도체층을 형성하는 반도체층 형성공정과,
    상기 Ⅲ족 질화물 반도체층에 이 Ⅲ족 질화물 반도체층에 형성되는 소자형성영역과, 이 소자형성영역에 형성되는 소자의 외부와의 도통을 도모하는 패드전극 형성영역을 설정하는 영역설정공정과,
    상기 Ⅲ족 질화물 반도체층 상에서의 상기 패드전극 형성영역을 제외하는 영역을 덮는 보호막을 형성하는 보호막 형성공정과,
    형성된 보호막을 마스크로 하여 상기 Ⅲ족 질화물 반도체층을 산화함으로써 상기 기판 상의 상기 패드전극 형성영역에 상기 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 절연산화막을 형성하는 산화막 형성공정과,
    상기 절연산화막 상에 패드전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  19. 제 18항에 있어서,
    상기 산화막 형성공정은 상기 Ⅲ족 질화물 반도체층을 산소분위기에서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 18항에 있어서,
    상기 산화막 형성공정은 상기 Ⅲ족 질화물 반도체층에 대하여 산소의 이온주입을 행하면서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 반도체장치의 제조방법에 있어서,
    기판 상에 복수의 Ⅲ족 질화물 반도체층을 형성함으로써 상기 복수의 Ⅲ족 질화물 반도체층으로 이루어지고 공진기를 포함하는 레이저 구조체를 형성하는 레이저 구조체 형성공정과,
    상기 레이저 구조체에서의 상기 공진기의 양단면을 노출하는 공정과,
    상기 레이저 구조체의 상기 양단면을 포함하는 양측면을 산화함으로써 상기 양측면에 상기 Ⅲ족 질화물 반도체층이 산화되어 이루어지는 보호산화막을 형성하는 산화막 형성공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 21항에 있어서,
    상기 산화막 형성공정은 상기 Ⅲ족 질화물 반도체층을 산소분위기에서 열처리하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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