KR100689728B1 - Igbt 및 igbt를 내장한 ic등의 반도체 장치 - Google Patents

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Abstract

IGBT의 동작과 역도통 기능의 양쪽의 특성을 동시에 개선할 수 있는 반도체 장치를 제공한다. 이 반도체 장치(1A)는, N- 에피택셜층(5)의 표면층에 각 P확산영역(9)(11)으로부터 이격되어 형성된 P확산영역(23)과, P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 형성된 N+ 확산영역(25)과, N+ 확산영역(25)에 설치됨과 동시에 제 1콜렉터 전극(19a)과 접속된 제 2콜렉터 전극(19b)과, P확산영역(23) 및 N- 에피택셜층(5)에 설치되어, N- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전 경로를 구성하는 전극(27)을 구비한다.
반도체 장치, P확산영역, N+확산영역, N-에피택셜층

Description

IGBT 및 IGBT를 내장한 IC등의 반도체 장치{SEMICONDUCTOR DEVICE SUCH AS IGBT AND IC WITH A BUILT-IN IGBT}
도 1은 실시예 1에 관한 반도체 장치의 단면도이고,
도 2는 도 1의 반도체 장치의 등가 회로도이고,
도 3은 실시예 2에 관한 반도체 장치의 단면도이고,
도 4는 실시예 3에 관한 반도체 장치의 단면도이고,
도 5는 도 4의 반도체 장치의 등가 회로도이고,
도 6은 실시예 5에 관한 반도체 장치의 단면도이고,
도 7은 도 6의 반도체 장치의 등가 회로도이고,
도 8은 실시예 5에 관한 반도체 장치의 단면도이고,
도 9는 실시예 6에 관한 반도체 장치의 단면도이고,
도 10은 실시예 7에 관한 반도체 장치의 단면도이고,
도 11은 실시예 8에 관한 반도체 장치의 단면도이고,
도 12는 실시예 9에 관한 반도체 장치의 단면도이다.
※도면의 주요부분에 대한 부호의 설명※
1A∼1I: 반도체 장치 3: P- 기판
5: N- 에피택셜층 7,9,11,23: P확산영역
13,25,29: N+ 확산영역 15: 제 1게이트 절연막
17: 제 1게이트 전극 19a: 제 1콜렉터 전극
19b: 제 2콜렉터 전극 21: 에미터 전극
27,27a,27b: 전극 35: N확산영역
39,47:제 2게이트 절연막 41,49: 제 2게이트 전극
Tr1: PNP트랜지스터 Q1,Q2: N채널 MOSFET
Q3: P채널 MOSFET D1: 다이오드
D2: 기생 다이오드
본 발명은 IGBT 및 IGBT를 내장한 IC등의 반도체 장치에 관한 것이다.
일반적으로, 콜렉터 쇼트형의 IGBT는, 등가회로로 보면, PNP트랜지스터의 베이스·콜렉터 사이에 N채널 MOSFET의 드레인·소스 사이가 접속된 구조에 있어서, 상기 PNP트랜지스터의 베이스·콜렉터 사이가 저항을 통해 단락된 구조를 하고 있다(제 1 종래예).
이런 종류의 IGBT를 온 하기 위해서는, IGBT의 콜렉터(PNP트랜지스터의 에미터)의 전위가 IGBT의 에미터(N채널 MOSFET의 소스)의 전위보다 높을 경우에 있어서, IGBT의 게이트(N채널 MOSFET의 게이트)에 소정의 정전압(正電壓)을 인가한다. 이에 따라 N채널 MOSFET가 온(ON)하고, 이 온에 의해, IGBT의 에미터로부터 N채널 MOSFET를 통해 PNP트랜지스터의 베이스에 전자가 주입됨과 동시에 IGBT의 콜렉터로부터 PNP트랜지스터의 에미터를 통해서 PNP트랜지스터의 베이스에 홀이 주입되고, 그 주입된 전자 및 홀에 의해 PNP트랜지스터가 전도도 변조를 일으켜 PNP트랜지스터의 온 전압이 저하하여, PNP트랜지스터가 온 한다.
한편, 이 종류의 IGBT를 오프하기 위해서는, IGBT의 게이트로의 소정의 정전압 인가를 해제한다. 이에 따라 PNP트랜지스터로의 상기 전자의 주입 및 상기 홀의 주입이 정지되고, 이로써 PNP트랜지스터 내의 전자 및 홀이 감소되어 PNP트랜지스터의 온 전압이 상승하며, PNP트랜지스터가 오프가 된다.
또한 이 종류의 IGBT는, IGBT의 에미터의 전위가 IGBT의 콜렉터 전위보다 높을 경우에는, IGBT의 에미터로부터 N채널 MOSFET의 기생 다이오드 및 PNP트랜지스터의 베이스·에미터 사이의 상기 저항을 통해서 IGBT의 콜렉터에 전류를 흐르게 한다(역도통 기능). 이 역도전 기능은, IGBT를 인덕턴스 부하에 적용할 경우에는, 필수적인 기능이다.
이 역도통 기능을 갖지 않는 IGBT(콜렉터 쇼트형이 아닌 IGBT)에서는, 그 IGBT를 인덕턴스 부하에 적용할 경우, 그 IGBT의 콜렉터·에미터 사이에 외부 다이오드를 역병렬 접속할 필요가 있다(제 2 종래예).
이 종류의 종래예에 관한 선행 기술문헌으로서 예를 들면 특허문헌 1이 있다.
［특허문헌 1］일본국 특개평9-82961호 공보
상기의 제 1 종래예에서는, PNP트랜지스터의 베이스·에미터 사이의 상기 저항 값이 크면, 역도통 시 통전 저항이 커져 역도통 기능을 저해한다는 결점이 있다.
역으로 상기 저항값이 작으면, IGBT를 온 할 때, IGBT의 에미터측에서의 전자가 PNP트랜지스터의 베이스측으로 흐르지 않고 상기 저항측으로 흐름과 동시에, IGBT의 콜렉터로부터의 홀이 PNP트랜지스터 측으로 흐르지 않고 상기 저항측으로 흐르며, PNP트랜지스터로의 전자주입 및 홀 주입이 어려워져 PNP트랜지스터의 온 전압의 저하가 둔해지고, IGBT의 온 동작이 늦어진다는 결점이 있다.
한편, 역으로 상기 저항값이 작으면, IGBT를 오프할 때, PNP트랜지스터의 베이스에 축적된 상기 전자 및 상기 홀이 상기 저항을 통해서 PNP트랜지스터의 베이스로부터 빠르게 방출되므로, PNP트랜지스터의 온 전압이 빠르게 저하하여 IGBT의 오프 동작이 빨라진다는 이점이 있다.
또한 상기한 제 2종래예에서는, 외부 다이오드로서, IGBT와 동등한 내압 및 동등한 동작 전류에 견딜 수 있는 것이 필요하므로, IGBT와 동등한 면적의 다이오드를 이용할 필요가 있어 비용이 든다는 결점이 있다.
그래서, 본 발명의 과제는, 첫째로, IGBT의 동작과 역도통 기능의 양쪽의 특성을 동시에 개선할 수 있는 반도체 장치를 제공하는 것, 둘째로, 저비용으로 제 1과제를 실현할 수 있는 반도체 장치를 제공하는 데에 있다.
상기 과제를 해결하기 위해서, 청구항 1에 기재한 발명은, 제 1도전형의 반도체 기판과, 상기 반도체 기판의 한쪽 주표면에 형성된 제 2도전형의 반도체층과, 상기 반도체층의 표면층에 형성됨과 동시에 제 1도전형의 반도체 영역을 통해 상기 반도체 기판에 접속된 제 1도전형의 제 1반도체 영역과, 상기 반도체층의 표면층에 상기 제 1반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 2반도체 영역과, 상기 제 1반도체 영역의 표면층에 상기 제 1반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 3반도체 영역과, 상기 제 3반도체 영역과 상기 반도체층 사이에 끼워진 상기 제 1반도체 영역의 표면부분에 제 1게이트 절연막을 통해 설치된 제 1게이트 전극과, 상기 제 2반도체 영역에 설치된 제 1콜렉터 전극과, 상기 제 1반도체 영역 및 상기 제 3반도체 영역에 설치된 에미터 전극을 구비한 반도체 장치에 있어서, 상기 반도체층의 표면층에 상기 제 1반도체 영역 및 상기 제 2반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 4반도체 영역과, 상기 제 4반도체 영역의 표면층에 상기 제 4반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 5반도체 영역과, 상기 제 5반도체 영역으로 설치됨과 동시에 상기 제 1콜렉터 전극과 접속된 제 2콜렉터 전극과, 상기 제 4반도체 영역과 상기 반도체층에 설치되며, 상기 반도체층으로부터 상기 제 4반도체 영역으로의 통전 경로를 구성하는 전극을 구비하는 것이다.
［실시예 1］
본 실시예에 관한 반도체 장치(1A)는, 콜렉터 쇼트형의 횡형IGBT로서, 도 1과 마찬가지로, P- 기판(3)(제 1도전형의 반도체 기판)과, P- 기판(3)의 한쪽 주표면에 형성된 N- 에피택셜층(5)(제 2도전형의 반도체층)과, N- 에피택셜층(5)의 표면층에 형성됨과 동시에 P확산영역(7)(제 1도전형의 반도체 영역)을 통해 P- 기판(3)에 접속된 P확산영역(9)(제 1도전형의 제 1반도체 영역)과, N- 에피택셜층(5)의 표면층에 P확산영역(9)으로부터 이격되어 형성된 P확산영역(11)(제 1도전형의 제 2반도체 영역)과, P확산영역(9)의 표면층에 P확산영역(9)으로 둘러싸여 형성된 N+ 확산영역(13)(제 2도전형의 제3반도체 영역)과, N+ 확산영역(13)과 N- 에피택셜층(5)사이에 끼워진 P확산영역(9)의 표면부분에 제 1게이트 절연막(15)을 통해 설치된 제 1게이트 전극(17)과, P확산영역(11)에 설치된 제 1콜렉터 전극(19a)과, P확산영역(9) 및 N+ 확산영역(13)에 설치된 에미터 전극(21)을 구비하고, 이 기본구조에, 또한 N- 에피택셜층(5)의 표면층에 각 P확산영역(9)(11)으로부터 이격되어 형성된 P확산영역(23)(제 1도전형의 제 4반도체 영역)과, P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 형성된 N+ 확산영역(25)(제 2도전형의 제 5반도체 영역)과, N+ 확산영역(25)에 설치됨과 동시에 제 1콜렉터 전극(19a)과 접속된 제 2콜렉터 전극(19b)과, P확산영역(23) 및 N- 에피택셜층(5)에 설치되어, N- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전 경로를 구성하는 전극(27)을 구비하여 구성된다. 여기에서는, 전극(27)은, N- 에피택셜층(5)과 오믹 접속되기 위해, N- 에피택셜층(5)의 표면층에 형성한 N+ 확산영역(29)을 통해 N- 에피택셜층(5)에 설치된다.
제 1게이트 전극(17)에는, 게이트 단자 Tg가 접속되어 있고, 제 1콜렉터 전극(19a) 및 제 2콜렉터 전극(19b)에는, 콜렉터 단자 Tc가 공통 접속되어 있으며, 에미터 전극(21)에는, 에미터 단자 Te가 접속되어 있다.
여기에서는, 각 P확산영역(7)(9)은, N- 에피택셜층(5)의 일단 h1측에 설치되어 있으며, 각 P확산영역(11)(23)은 각각, N- 에피택셜층(5)의 대략 중앙부분, 타단h2측에 설치되어 있다. 또한 N+ 확산영역(29)은, P확산영역(23)에 있어서의 N- 에피택셜층(5)의 타단 h2측에 근접하여 설치되어 있다.
이 반도체 장치(1A)는, 전체적으로, 도 1의 단면도를 N- 에피택셜층(5)의 타단 h2을 중심으로 회전하여 얻어지는 원형의 디바이스 구조를 이루고 있다.
이 반도체 장치(1A)의 등가회로는, 도 2와 같이, 콜렉터 단자 Tc와 에미터 단자 Te와의 사이에 PNP트랜지스터 Tr1가 장착 접속되고, PNP트랜지스터 Tr1의 베이스·에미터 사이에 다이오드 D1가 역병렬 접속되며, PNP트랜지스터Tr1의 베이스·콜렉터 사이에 N채널 MOSFETQ1의 드레인·소스간이 접속된 회로가 된다. 다이오드 D2는, N채널 MOSFETQ1내의 기생 다이오드이다.
PNP트랜지스터 Tr1는, 도 1에서는, P확산영역(11)에 의해 그 에미터가 구성되고, N- 에피택셜층(5)에 의해 그 베이스가 구성되며, P- 기판(3) 및 P확산영역(7)(9)에 의해 그 콜렉터가 구성된다. 다이오드 D1은, 도 1에서는, N+ 확산영역(25)에 의해 그 캐소드가 구성되고, P확산영역(23)에 의해 그 애노드가 구성된다. N채널 MOSFETQ1은, 도 1에서는, P확산영역(7)(9) 및 P- 기판(3)에 의해 그 웰이 구성되고, N- 에피택셜층(5)에 의해 그 드레인이 구성되며, N+ 확산영역(13)에 의해 그 소스가 구성되고, 제 1게이트 절연막(15)에 의해 그 게이트 절연막이 구성되며, 제 1게이트 전극(17)에 의해 그 게이트 전극이 구성된다. 기생 다이오드 D2는, 도 1에서는, P확산영역(7)(9) 및 P- 기판(3)에 의해 그 애노드가 구성되고, N- 에피택셜층(5)에 의해 그 캐소드가 구성된다. 여기에서는, 다이오드 D1 및 D2에 의해(즉 도 1의 각 부 25, 23, 5, 3, 7, 9에 의해) NPNP기생 사이리스터가 형성되어 있다.
다음에 도 1 및 도 2에 근거하여 상기한 반도체 장치(1A)의 동작을 설명한다.
이 반도체 장치(IGBT)(1A)를 온으로 하기 위해서는, 콜렉터 단자Tc의 전위가 에미터 단자Te의 전위보다 높을 경우에, 게이트 단자Tg에 소정의 정전압을 인가한다. 이에 따라 제 1게이트 전극(17)의 바로 아래의 P확산영역(9)의 표면층의 부분S1에 반전층이 형성되어, 에미터 단자 Te로부터 각 부 21->13->S1를 통해서 N- 에피택셜층(5)에 전자가 주입된다 (이 전자의 흐름은 도 2에서는 Te->D2->Tr1의 베이스의 흐름이 된다). 이 전자의 주입에 따라, N- 에피택셜층(5)이 전기적 중성으로 유지되도록, 콜렉터 단자 Tc로부터 각 부 19a->11를 통해서 N- 에피택셜층(5)에 정공이 주입된다(이 홀의 흐름은 도 2에서는 Tc->Tr1의 에미터->Tr1의 베이스의 흐름이 된다). 이 전자 및 정공의 주입에 의해 N- 에피택셜층(5)의 전도도가 증대(전도도 변조)하고, 이 전도도 변조에 의해 각 부 11, 5, 3, 7, 9로 이루어지는 PNP트랜지스터 Tr1의 온 전압이 저하하며, PNP트랜지스터 Tr1이 온이 된다(즉 반도체 장치(1A)가 온이 된다). 이 온에 의해, 콜렉터 단자 Tc로부터 순차적으로 각 부19a->11->5->3, 7 및 9 ->21을 통해서 에미터 단자 Te에 전류가 흐른다(이 전류의 흐름은 도 2에서는 Tc->Tr1->Te의 흐름이 된다).
그 때, N- 에피택셜층(5)에 주입된 상기 전자는, 각 부 23 25로 이루어지는 다이오드 D1에 의해, N- 에피택셜층(5)으로부터 콜렉터 전극(19b)을 통해서 콜렉터 단자 Tc에 유출되는 것이 방지되므로, 그 만큼, 많은 전자 및 정공이 N- 에피택셜층(5)에 신속하게 축적되어 N- 에피택셜층(5)의 전도도 변조에 기여하고, 반도체 장치(1A)의 신속한 온 동작(콜렉터 쇼트형이 아닌 IGBT와 동등한 턴온 속도의 온 동작)이 실현된다.
한편, 이 반도체 장치(IGBT)(1A)를 오프로 하기 위해서는, 게이트 단자Tg로의 소정의 정전압의 인가를 해제한다. 이에 따라 P확산영역(9) 표면층의 부분S1의 반전층이 없어지고, 에미터 단자 Te측으로부터의 상기 반전층을 통한 N- 에피택셜층(5)으로의 전자의 주입이 정지됨과 동시에, 이 정지에 따라 콜렉터 단자 Tc측으로부터 N- 에피택셜층(5)으로의 정공의 주입도 정지된다. 이에 따라 그 전자 및 정공의 주입에 의한 N- 에피택셜층(5)의 전도도 변조가 점점 없어지고, 이에 따라 각 부 11,5,3,7,9로 이루어지는 PNP트랜지스터 Tr1의 온 전압이 상승하며, PNP트랜지스터 Tr1가 오프가 된다(즉 반도체 장치(1A)가 오프가 된다). 이 오프에 의해, 콜렉터 단자 Tc로부터 순서대로 각 부 19a->11->5->3,7 및 9->21를 통해서 에미터 단자 Te에 흐르는 전류가 정지한다.
또한 에미터 단자 Te의 전위가 콜렉터 단자 Tc의 전위보다 높을 경우에는, 초기적으로 에미터 단자 Te로부터 각 부21 ->9, 7 및 3->5->29->27->23->25->19b를 통해서 콜렉터 단자 Tc에 역전류가 흐르고(이 역전류의 흐름은 도 2에서는 Te->D2->D1->Tc의 흐름이 된다.), 이 역전류가 의해 각 부 25, 23, 5, 3, 7, 9로 이루어지는 NPNP기생 사이리스터(도 2에서는 각 부D1, D2로 이루어지는 사이리스터)가 온 상태가 된다. 이 온 상태에 의해, 상기 역전류의 흐름은, 최종적으로 에미터 단자 Te로부터 각 부 21->9, 7 및 3->5->23->25->19b를 통해서 콜렉터 단자 Tc에 흐르는 흐름으로 이행한다(이 역전류의 흐름은 도 2에서는 Te->D2->D1->Tc의 흐름이 된다). 기생 사이리스터의 온 상태에서는 각 부분 25, 23, 5, 3의 도통 저항은 낮아지므로, 최종적인 역전류는, 도통 저항을 별로 받지 않고 에미터 단자 Te측으로부터 콜렉터 단자 Tc측으로 흐른다. 이에 따라 역도통 저항이 적은 역도통 기능이 실현된다.
이상과 같이 구성된 반도체 장치(1A)에 의하면, N- 에피택셜층(5)의 표면층에 P확산영역(23)이 형성되고, 그 P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 N+ 확산영역(25)이 형성되며, 그 N+ 확산영역(25) 위에, 제 1콜렉터 전극(19a)과 접속된 제 2콜렉터 전극(19b)이 설치되므로, 각 부 23, 25로 이루어지는 다이오드 D1에 의해, 이 반도체 장치(1A)가 온 될 때 에미터 전극(21)측으로부터 N-에피택셜층(5)으로 주입된 전자가, N- 에피택셜층(5)으로부터 제 2콜렉터 전극(19b)으로 유출되는 것을 방지할 수 있으며, 이에 따라 그 만큼, 많은 전자 및 정공을 N- 에피택셜층(5)에 신속하게 축적할 수 있어서 N- 에피택셜층(5)의 전도도 변조에 기여할 수 있고, 반도체 장치(1A)의 신속한 온 동작을 실현할 수 있다.
또한 N- 에피택셜층(5)의 표면층에 P확산영역(23)이 형성되고, 그 P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 N확산영역(25)이 형성되므로, 역도통 경로(Te->21->9, 7 및 3->5->23->25->19b->Tc)위에, 그 각 부 25, 23와, 기존의 각 부 5, 3, 7, 9로 이루어지는 기생 사이리스터를 형성할 수 있으며, 그 기생 사이리스터의 온 상태에서의 낮은 도통 저항을 이용하여, 역도통 저항이 적은 역도통 기능을 실현할 수 있다.
또한 N- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전 경로를 구성하기 위해, 전극(27)이 P확산영역(23)과 N- 에피택셜층(5)에 설치되므로, 이 반도체 장치(1A)의 역도통시에 N- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전을 확보할 수 있고, 이 통전에 의해 상기 기생 사이리스터를 안정되게 온 시킬 수 있다. 여기에서는, 전극(27)은, N+ 확산영역(29)을 통해 N- 에피택셜층(5)에 설치되므로, 전극(27)과 N- 에피택셜층(5)과의 양호한 전기적 접속을 확보할 수 있다.
또한 역도통용의 다이오드 D1를 외부 부착하지 않으므로, 이 반도체 장치(1A)를 저 원가로 구성할 수 있다.
한편, 이 실시예 5에서는, P확산영역(9)이 N- 에피택셜층(5)의 일단 h1측에 형성되고, P확산영역(11)이 N- 에피택셜층(5)의 중앙부분에 형성되며, P확산영(25) 및 N+ 확산영역(29)이 N- 에피택셜층(5)의 타단 h2측에 형성되지만, P확산영역(9)이 N- 에피택셜층(5)의 일단 h1측에 형성되고, P확산영역(11)이 N- 에피택셜층(5)의 일단 h1측에 형성되며, P확산영역(25) 및 N+ 확산영역(29)이 중앙부분에 형성되어도 좋다. 이렇게 하면, P확산영역(9)과 N+ 확산영역(29)과의 간격이 줄어들고, 따라서 역도통(Te->21->9, 7 및 3->5->29->27->23->25->19b->Tc) 시의 N- 에피택셜층(5)사이에서의 도통 거리가 줄어들며, 보다 역도통 저항이 낮은 역도통 기능을 실현할 수 있다.
［실시예 2］
본 실시예에 관한 반도체 장치(1B)는, 도 3과 같이, 상기한 실시예 1에 있어서, 또한 N- 에피택셜층(5)(반도체층)과 P확산영역(23)(제 4반도체 영역)과의 사이에, P확산영역(23)을 둘러싸도록, N- 에피택셜층(5)보다도 캐리어 밀도가 높은 N확산영역(제 2도전형의 반도체 영역)(35)이 형성된 것이다.
상기의 실시예 1의 반도체 장치(1A)에서는, 도 1 및 도 2를 참조하여, N- 에피택셜층(5)이 각 부 23, 25로 이루어지는 역도통용의 다이오드 D1을 형성하면, 각 부 11,5, 23을 각각 에미터, 베이스, 콜렉터로 하는 기생 PNP트랜지스터를 일으킨다(도 2의 점선(55)은 이 기생 PNP트랜지스터의 콜렉터를 나타낸다). 콜렉터 단자Tc의 전위가 에미터 단자Te의 전위보다 높을 경우에는, 이 기생 PNP트랜지스터에 순 바이어스가 걸려 이 기생 PNP트랜지스터가 온 작동하고, 이 온 작동에 의해, 콜렉터 단자 Tc로부터 전극(19a)을 거쳐 P확산영역(11)으로 유입하는 홀의 일부가 이 기생 PNP트랜지스터의 각 부 11, 5, 23을 통해서 전극(27)에 흐른다. 그리고, 그 홀은 전극(27)에서, 에미터 단자 Te로부터 각 부 21->13->S1->>5->29를 통해서 전극(27)으로 유입하는 전자와 재결합하여 소멸된다. 이 때문에, 반도체 장치(1A)에서는, N- 에피택셜층(5)에, 콜렉터 단자 Tc측으로부터의 홀 및 에미터 단자 Te측으로부터의 전자가 축적되기 어렵고, N- 에피택셜층(5)에서의 전도도 변조가 불충분하게 되며, 각 부 11, 5, 3으로 이루어지는 트랜지스터 Tr1의 온 동작이 느리다. 그러나, 이 실시예 5에서는, 도 3과 같이, N확산영역(35)에 의해 각 부11->5->23의 홀의 흐름이 차단되어 상기한 홀의 소멸이 방지되므로, 트랜지스터 Tr1의 온 동작이 신속하게 된다.
이상과 같이 구성된 반도체 장치(1B)에 의하면, 상기한 실시예 1의 효과를 얻는 것 외에, N- 에피택셜층(5)과 P확산영역(23)과의 사이에, P확산영역(23)을 둘러싸도록, N- 에피택셜층(5)보다도 캐리어 밀도가 높은 N확산영역(35)이 형성되므로, 간단한 구조로, 트랜지스터 Tr1의 온 동작을 향상시킬 수 있다.
［실시예 3］
본 실시예에 관한 반도체 장치(1C)는, 도 4와 같이, 상기한 실시예 1에 있어서, 또한 P확산영역(11)(제 2반도체 영역) 및 P확산영역(23)(제 4반도체 영역)사이에 끼워진 N- 에피택셜층(5)(반도체층)의 표면부분에 제 2게이트 절연막(39)을 통해 제 2게이트 전극(41)이 설치되고, 이 제 2게이트 전극(42)에 제 2게이트 단자 Tg2가 접속된 것이다. 즉 이 반도체 장치(1C)는, 상기한 실시예 1에 있어서, 또한 각 P확산영역(11)(23)을 각각 드레인, 소스로 하는 P채널 MOSFETQ2(도 5참조)를 추가한 것이다.
한편, 여기에서는, 제 2게이트 절연막(39)은, 반도체 장치(1C)가 고전압에 견딜 수 있도록 필드 산화막 정도의 두께로 형성된다.
이 반도체 장치(1C)의 등가회로는, 도 5와 마찬가지로, 상기한 실시예 1의 등가회로(도 2)에 있어서, 또한 상기한 P채널 MOSFETQ2이 그 드레인·소스간이 다이오드 D1에 병렬접속 되도록 추가된 회로가 된다.
이 반도체 장치(1C)는, 도 4 및 도 5를 참조하여, 제 2게이트 단자 Tg2에 소정의 부전압이 인가되지 않을 경우(즉 P채널 MOSFETQ2가 오프인 경우)는, 각 P확산영역(11)(23)은 서로 도통하지 않으므로, 상기한 실시예 1의 반도체 장치(1A)의 구조와 실질적으로 같은 구조가 되고, 반도체 장치(1A)와 같은 동작을 한다. 즉 반도체 장치(IGBT)(1C)는 신속하게 온 하지만 다소 늦게 오프된다.
한편, 이 반도체 장치(1C)는, 제 2게이트 단자 Tg2에 소정의 부전압이 인가되었을 경우(즉 P채널 MOSFETQ2이 온인 경우)는, 제 2게이트 전극(41)의 바로 아래의 N- 에피택셜층(5)의 표면층의 부분 S2에 반전층이 형성되어 각 P확산영역(11)(23)이 서로 도통하고, 종래 구조의 콜렉터 쇼트형(제 1종래예)의 IGBT와 실질적으로 같은 구성이 되어 같은 동작을 한다. 즉 제 1 종래예에서 전술과 같이, 반도체 장치(IGBT)(1C)는 다소 둔하게 온 하고, 신속하게 오프된다.
이 반도체 장치(1C)에서는, 이 반도체 장치(1C)를 온 할 때에는(즉 콜렉터 단자 Tc의 전위가 에미터 단자 Te의 전위보다 높을 경우에, 게이트 단자 Tg에 소정의 정전압을 인가할 때(즉 N채널 MOSFETQ1을 온 할 때는)), 제 2게이트 단자 Tg2에 소정의 부전압을 인가하지 않고 P채널 MOSFETQ2를 오프로 함으로써, 이 반도체 장치(1C)를 반도체 장치(1A)의 구조로 바꾸고, 반도체 장치(1A)로서 온 동작시킨다. 이에 따라 반도체 장치(1C)는 신속하게 온 동작한다.
한편, 이 반도체 장치(1C)를 오프로 할 때는(즉 게이트 단자 Tg로의 소정의 정전압의 인가를 해제할 때는(즉 N채널 MOSFETQ1을 오프할 때에는), 제 2게이트 단자 Tg2에 소정의 부전압을 인가하여 P채널 MOSFETQ2를 온으로 함으로써, 이 반도체 장치(1C)를 종래 구조의 콜렉터 쇼트형(제 1 종래예)의 IGBT의 구조에 바꾸고, 종래 구조의 콜렉터 쇼트형의 IGBT로서 오프 동작시킨다.
이에 따라 반도체 장치(1C)는 신속하게 오프 동작한다.
또한, 상기한 제 2게이트 단자 Tg2로의 소정의 부전압의 인가 및 그 전압인가의 해제(즉 P채널 MOSFETQ2의 온 오프제어)는, 소정의 외부회로에 의해 행해져도 되고, 또는 도 5의 점선 43과 같이 양쪽단자 Tg2, Te를 단락하여 양쪽단자 Tg2, Te의 전위를 서로 동 전위로 고정함으로써, 제 1게이트 단자 Tg로의 소정의 정전압의 인가 및 그 전압인가의 해제(즉 N채널 MOSFETQ1의 온 오프)에 연동시켜서 자동적으로 행하도록 해도 된다.
즉 도 5의 점선 43과 같이 양쪽단자 Tg2, Te를 단락하여 양쪽단자 Tg2, Te의 전위를 서로 동 전위로 고정한 경우는, 도 5를 참조하여, N채널 MOSFETQ1을 오프로 하면, 콜렉터 단자Tc로부터 에미터 단자 Te측으로의 전류의 흐름이 정지하고, 이에 따라 콜렉터 단자 Tc의 전위가 상승함과 동시에 이 상승에 따라 P채널 MOSFETQ2의 드레인 D의 전위가 상승한다. 이 드레인 D의 전위의 상승에 의해, 제 2게이트 단자 Tg2의 전위가 그 드레인 D의 전위에 대하여 상대적으로 낮아져, 제 2게이트 단자 Tg2에 소정의 부전압이 인가된 상태와 실질적으로 같은 상태가 되고, P채널MOSFETQ2가 온이 된다. 이 온에 의해, 도 5의 등가회로는, 종래 구조의 콜렉터 쇼트형(제 1 종래예)의 IGBT의 등가회로와 실질적으로 같은 회로가 되며, 트랜지스터Tr1가 신속하게 오프 동작한다.
한편, N채널 MOSFETQ1을 온으로 하면, 콜렉터 단자 Tc로부터 에미터 단자 Te측으로 전류가 흐르고, 이에 따라 콜렉터 단자 Tc의 전위가 저하함과 동시에 이 저하에 따라 P채널 MOSFETQ2의 드레인 D의 전위가 저하한다. 이 드레인 D 전위의 저하에 의해, 제 2게이트 단자 Tg2의 전위가 P채널 MOSFETQ2의 드레인 D 전위에 대하여 상대적으로 낮아지지 않게 되어, 제 2게이트 단자 Tg2로의 소정의 부전압의 인가가 해제된 상태가 되고, P 채널MOSFETQ2가 오프가 된다. 이 오프에 의해, 도 5의 등가회로는, 실시예 1의 반도체 장치(1A)의 등가회로(도 2)와 실질적으로 같은 등가회로가 되고, 트랜지스터 Tr1가 신속하게 온 동작한다.
이와 같이 양쪽단자 Tg2, Te를 단락하여 양쪽단자 Tg2, Te의 전위를 서로 동 전위로 고정한 경우에는, 외부회로를 이용하지 않고 간단한 배선 접속에 의해 제 2게이트 단자 Tg2로의 전압제어가 행해진다.
이상과 같이 구성된 반도체 장치(1C)에 의하면, 상기한 실시예 1의 효과를 얻는 것 외에, 각 P확산영역(11)(23)사이에 끼워진 N- 에피택셜층(5)의 표면부분에 제 2게이트 절연막(39)을 통해 제 2게이트 전극(41)이 설치되어 있기 때문에, 즉 각 P확산영역(11)(23)을 각각 드레인, 소스로 하는 P채널 MOSFETQ2가 구비되어 있어서, 그 P채널 MOSFETQ2의 온/오프에 의한 각 P확산영역(11)(23)사이의 도통/비도통에 의해, 이 반도체 장치(1C)를 종래 구조의 콜렉터 쇼트형(제 1 종래예)의 IGBT와 실질적으로 같은 구조 또는 상기한 실시예 1에 관한 반도체 장치(1A)와 실질적으로 같은 구조로 선택적으로 바꿀 수 있으며, 이에 따라 반도체 장치(1C)의 온 동작 시에는 P채널 MOSFETQ2를 오프로 하여 반도체 장치(1C)를 반도체 장치(1A)로서 신속하게 온 동작시키고, 한편, 반도체 장치(1C)의 오프 동작 시에는 P채널 MOSFETQ2를 온으로 하여 반도체 장치(1C)를 종래 구조의 콜렉터 쇼트형의 IGBT로서 신속하게 오프 동작시킬 수 있게 되며, 온 동작 및 오프 동작 모두 신속하게 동작시킬 수 있는 콜렉터 쇼트형의 횡형 IGBT를 제공할 수 있다.
［실시예 4］
본 실시예에 관한 반도체 장치(1D)는, 도 6과 같이, 상기한 실시예 1에 있어서, 또한 P확산영역(11)(제 2반도체 영역)과 N+ 확산영역(25)(제 5반도체 영역)사이에 끼워진 N- 에피택셜층(5)(반도체층)의 표면부분 및 P확산영역(23)(제 4반도체 영역)의 표면부분에 걸쳐 제 2게이트 절연막(47)을 통해 제 2게이트 전극(49)을 설치하고, 이 제 2게이트 전극(49)에 제 2게이트 단자 Tg2를 접속한 것이다.
또한, 이 반도체 장치(1D)는, 상기한 실시예 3에 있어서, 제 2게이트 절연막(39) 및 제 2게이트 전극(41)을 각각, P확산영역(11)과 N+ 확산영역(25)사이에 끼워진 N- 에피택셜층(5)의 표면부분 및 P확산영역(23)의 표면부분에 걸쳐 연장된 것이다. 즉 이 반도체 장치(1D)는, 상기한 실시예 3(도 4)에 있어서, 또한 각 부 11, 23, 41을 각각 드레인D, 소스S, 게이트 Tg2로 하는 P채널 MOSFETQ2의 게이트와 공통인 게이트를 갖고, 각 부 25, 5를 각각 드레인D, 소스S로 하는 N채널 MOSFETQ3을 추가한 것이다.
한편, 여기에서는, 제 2게이트 절연막(47)은, 반도체 장치(1D)가 고전압에 견딜 수 있도록 필드 산화막 정도의 두께로 형성된다.
이 반도체 장치(1D)의 등가회로는, 도 7과 같이, 상기한 실시예 3의 등가회로(도 5)에 있어서, 또한 상기한 N채널 MOSFETQ3이, 그 드레인·소스간이 다이오드D1에 병렬접속됨과 동시에 그 게이트가 제 2게이트 단자 Tg2에 접속되도록 하여 추가된 회로가 된다.
이 반도체 장치(1D)에서는, 콜렉터 단자 Tc의 전위가 에미터 단자 Te의 전위보다 높을 경우에는, 각 단자 Tg, Tg2에 대하여 상기한 실시예 3의 경우와 동일한 전압인가 제어를 행한다(즉 제 1게이트 단자 Tg에 소정의 정전압을 인가해서 N채널 MOSFETQ1을 온 할 때에는, 제 2게이트 단자 Tg2에 전압을 인가하지 않고 P채널 MOSFETQ2을 오프로 하고, 한편 제 1게이트 단자 Tg로의 소정의 정전압의 인가를 해제할 때에는, 제 2게이트 단자 Tg2에 소정의 부전압을 인가하여 P채널 MOSFETQ2를 온으로 한다). 이 제어를 하는 동안은, N채널 MOSFETQ3은 오프가 되므로, 이 반도체 장치(1D)는, 실질적으로 실시예 3의 반도체 장치(1C)와 같은 구조가 되고, 반도체 장치(1C)으로서 온 오프 동작한다. 이에 따라 반도체 장치(1D)는 신속하게 온 오프 동작을 한다.
한편 에미터 단자Te의 전위가 콜렉터 단자Tc의 전위보다 높을 경우(역도통인 경우)는, 제 2게이트 단자Tg2에 소정의 정전압을 인가하여 N채널 MOSFETQ3을 온으로 한다 (즉 제 2게이트 전극(49)의 바로 아래의 P확산영역(23)의 표면층의 부분S3에 반전층을 형성하도록 하고, 그 반전층을 통해서 각 부 5, 25사이를 도통시킨다). 이에 따라 도 7을 참조하여, 각 부 Te->D2->D1->Tc를 통과하는 제 1역도통 경로에 대하여, 각 부 Te->D2->Q3->Tc를 통과하는 제 2역도통 경로가 병렬로 추가되고, 이들 제 1및 제 2도통 경로에 의해, 보다 도통 저항이 낮은 역도통 기능이 실현된다.
한편, 도 6에서는, 상기한 제 1역도통 경로는, 각 부 Te->21->7, 9 및 3->5->29->27->23->25->19b->Tc의 경로가 되고, 상기한 제 2역도통 경로는, 각 부 Te- >21->7, 9 및 3->5->S3->25->19b->Tc의 경로가 된다.
한편, 제 2게이트 단자Tg2로의 전압인가는, (1)소정의 외부회로에 의해 행해도 좋고, 또는, (2)상기의 실시예 3의 경우와 같이 도 7의 점선 51과 같이 양쪽단자 Tg2, Te를 단락하여 양쪽단자 Tg2, Te의 전위를 서로 동 전위로 고정함으로써 자동적으로 행해도 된다.
한편, 후자(2)의 경우에는, 도 7을 참조하여, 콜렉터 단자 Tc의 전위가 에미터 단자 Te의 전위보다 높을 경우에, 제 1게이트 단자 Tg에 소정의 정전압의 인가/ 그 전압인가의 해제를 하여 N채널 MOSFETQ1을 온/오프하면, 상기한 실시예 3에서 각 단자 Tg2, Te를 단락하여 각 단자 Tg2, Te를 동 전위로 고정한 경우와 마찬가지로 P채널 MOSFETQ2가 오프/온 되고 트랜지스터Tr1가 신속하게 온/오프한다. 한편 에미터 단자Te의 전위가 콜렉터 단자Tc의 전위보다 높은 경우에는, N채널 MOSFETQ3의 게이트Tg2의 전위가 N채널 MOSFETQ3의 드레인D의 전위보다 높아져, 제 2게이트 단자Tg2에 소정의 정전압이 인가된 상태와 실질적으로 같은 상태가 되고, N채널MOSFETQ3이 온이 된다. 이에 따라 제 1역도통 경로(Te->D2->D1->Tc(도 7))에 대하여 제 2역도통 경로(Te->D2->Q3->Tc(도 7))가 병렬로 형성된다. 후자(2)와 같이 하면, 외부회로를 이용하지 않고 간단한 배선 접속에 의해 제 2게이트 단자Tg2로의 전압제어를 행할 수 있다.
이상과 같이 구성된 반도체 장치(1D)에 의하면, N- 에피택셜층(5)과 N+ 확산영역(25)사이에 끼워진 P확산영역(23)의 표면부분에 제 2게이트 절연막(47)을 통해 제 2게이트 전극(49)이 설치되어 있기 때문에, 즉 각 부분 25, 5을 각각 드레인, 소스로 하는 N채널 MOSFETQ3이 구비되어 있으므로, 그 N채널 MOSFETQ3의 온/오프에 의한 각 부분 25, 5사이의 도통/비도통이 의해, 각 부 23, 25로 이루어지는 다이오드D1 측을 통과하는 제 1역도통 경로에 대하여 병렬로 상기의 N채널 MOSFETQ3을 통과하는 제 2도통 경로를 형성할 수 있고, 이에 따라 에미터 단자Te의 전위가 콜렉터 단자Tc의 전위보다 높아진 경우에, 서로 병렬하는 상기한 제1 및 제 2역도통 경로에 의해, 보다 역도통 저항이 작은 역도통 기능을 실현할 수 있다.
또한 각 P확산영역(11)(23)사이에 끼워진 N- 에피택셜층(5)의 표면부분에 제 2게이트 절연막(47)을 통해 제 2게이트 전극(49)이 설치되어 있기 때문에, 즉 각 P확산영역(11)(23)을 각각 드레인, 소스로 하는 P채널 MOSFETQ2가 구비되어 있어서, 상기한 실시예 3의 반도체 장치(1C)의 효과와 같은 효과를 나타낸다.
또한 P확산영역(11)과 N+ 확산영역(25) 사이에 끼워진 N- 에피택셜층(5)의 표면부분 및 P확산영역(23)의 표면부분에 걸쳐 제 2게이트 절연막(47)을 통해 제 2게이트 전극(49)이 설치됨으로써 각 MOSFETQ2,Q3이 형성되므로, 간단한 구조, 작은 공간에서 각 MOSFETQ2,Q3을 형성할 수 있다.
한편, 이 실시예에서는, 각 MOSFETQ2,Q3의 양쪽을 형성하는 경우에 대해 설명했지만, MOSFETQ3만을 단독으로 형성해도 좋다.
［실시예 5］
이 반도체 장치(1E)는, 도 8과 같이, 상기한 실시예 1에 있어서, 역도통용의 다이오드 D1를 구성하는 P확산영역(23)(제 4반도체 영역) 및 N+ 확산영역(25)(제 5반도체 영역)이, N- 에피택셜층(5)(반도체층) 위에 형성된 콜렉터 단자Tc 접속용 패드(19c)의 하층에 형성된 것이다.
콜렉터 단자 Tc 접속용 패드(19c)는, 에미터 전극(21)으로 둘러싸여 있으며, 전형적으로는 제 1콜렉터 전극(19a)으로부터 에미터 전극(21)의 외부로 인출되지 않고 N- 에피택셜층(5)위에 형성된다. 그 때문에 패드(19c)의 하층은 디바이스로서 쓸모없게 되어 버려지게 된다. 그래서, 이 반도체 장치(1E)와 같이, 패드(19c)의 하층을 역도통용 다이오드를 구성하는 각 부 23, 25의 형성 영역으로서 이용함으로써, 각 부 23, 25를 형성하기 위해서 이 반도체 장치(1E)를 대형화할 필요가 없음에 따라, 반도체 장치(1E)의 면적에 있어서의 IGBT부분의 전유 면적율이 저하되는 것을 방지할 수 있고, 실질적으로 반도체 장치(1E)내의 통전 저항을 저감할 수 있어 반도체 장치(1E)의 온 오프 동작을 향상시킬 수 있다.
이상과 같이 구성된 반도체 장치(1E)에 의하면, 상기한 실시예 1의 효과를 얻는 것 외에, 역도통용의 다이오드 D1을 구성하는 각 부 23, 25가, N- 에피택셜층(5)위에 형성된 콜렉터 단자Tc 접속용 패드(19c)의 하층에 형성되므로, 이 반도체 장치(1E)의 온 오프 동작을 보다 향상시킬 수 있다.
［실시예 6］
본 실시예에 관한 반도체 장치(1F)는, 도 9와 같이, P- 기판(3)(제 1도전형의 반도체 기판)과, P- 기판(3)의 한쪽 주 표면에 형성된 N- 에피택셜층(5)(제 2도전형의 반도체층)과, N- 에피택셜층(5)의 표면층에 형성됨과 동시에 P확산영역(7)(제 1도전형의 반도체 영역)을 통해 P- 기판(3)에 접속된 P확산영역(9)(제 1도전형의 제 1반도체 영역)과, N- 에피택셜층(5)의 표면층에 P확산영역(9)로부터 이격되어 형성된 P확산영역(11)(제 1도전형의 제 2반도체 영역)과, P확산영역(9)의 표면층에 P확산영역(9)으로 둘러싸여 형성된 N+ 확산영역(13)(제 2도전형의 제 3반도체 영역)과, N+ 확산영역(13)과 N- 에피택셜층(5) 사이에 끼워진 P확산영역(9)의 표면부분에 제 1게이트 절연막(15)을 통해 설치된 제 1게이트 전극(17)과, P확산영역(11)에 접속된 콜렉터 전극(19)과, P확산영역(9) 및 N+ 확산영역(13)에 접속된 에미터 전극(21)을 구비하고, 이 기본구조에, 또한 P확산영역(11)의 표면층에 P확산영역(11)으로 둘러싸여 형성됨과 동시에 콜렉터 전극(19)에 접속된 N확산영역(25)(제 2도전형의 제 4반도체 영역)과, N확산영역(25)의 표면층에 N확산영역(25)으로 둘러싸여 형성된 P+ 확산영역(23)(제 1도전형의 제 5반도체 영역)과, P+ 확산영역(23)과 N- 에피택셜층(5)(반도체층)에 접속되어, N- 에피택셜층(5)으로부터 P+ 확산영역(23)으로의 통전 경로를 구성하는 전극(27a)(27b)을 구비한 것이다. 전극(27a)은, N- 에피택셜층(5)과 오믹 접속되기 위해, N- 에피택셜층(5)의 표면층에 형성한 N+ 확산영역(29)을 통해 N- 에피택셜층(5)에 설치된다. 또한 전극(27b)은, P+ 확산영역(23)에 설치됨과 동시에 전극(27a)에 전기적으로 접속되어 있다. 한편, 이 실시예에서는, 상기한 실시예 1의 각 구성 부분과 대응하는 구성 부분에는 동일한 부호를 붙이고 있다.
즉 이 반도체 장치(1F)는, 상기한 실시예 1에 있어서, 역도통용의 다이오드D1를 구성하는 각 부 23, 25를 P확산영역(11)내에 형성한 것이다.
이 실시예 5의 전극(27a)(27b)은 상기한 실시예 1(도 1)의 전극(27)에 있어서의 N+ 확산영역(29)(P확산영역 (23))에 겹치는 부분에 대응하고 있다. 또한 이 실시예의 전극(19)에 있어서의 P확산영역(11)(N확산영역(25))에 겹치는 부분은, 상기한 실시예 1의 전극(19a)(19b)에 대응하고 있다. 이 대응 관계를 고려하면, 이 반도체 장치(1F)의 동작은, 상기한 실시예 1의 반도체 장치(1A)의 동작과 같으므로, 그 설명은 생략한다.
이 반도체 장치(1F)에서는, P확산영역(11)내에 각 부 23, 25로 이루어지는 역도통용의 다이오드를 형성하면, 각 부 11, 25, 23을 각각 에미터, 베이스, 콜렉터로 하는 기생 PNP트랜지스터가 생긴다. 그러나, 그 기생 PNP트랜지스터의 베이스·에미터 사이는 전극(19)에 의해 단락되어 있기 때문에, 그 기생 PNP트랜지스터가 온 작동하는 경우는 없다. 따라서, 이 반도체 장치(1F)의 온 동작 시에, 콜렉터 단자 Tc로부터 전극(19)을 통해서 P확산영역(11)으로 유입하는 홀의 일부가 각 부 11->25->23을 통해서 전극(27b)으로 흐르고, 그 홀이, 전극(27b)에서, 에미터 단자 Te로부터 각 부21->S1->5->29->27a을 통해서 전극(27b)으로 유입하는 전자와 재결합하여 소멸되는 경우는 없다. 이에 따라 각 부 23,25로 이루어지는 역도통용의 다이오드를 형성해도, 상기한 홀의 소멸이 일어나지 않기 때문에 N- 에피택셜층(5)에 홀 및 전자가 축적되기 쉽고, 각 부 11, 5, 3으로 이루어지는 트랜지스터Tr1가 신속하게 온 동작한다.
이상과 같이 구성된 반도체 장치(1F)에 의하면, 상기한 실시예 1의 효과를 얻는 것 외에, P확산영역(11)의 표면층에 P확산영역(11)으로 둘러싸도록 N확산영역(25)이 형성되고, 그 N확산영역(25)의 표면층에 N확산영역(25)으로 둘러싸이도록 P+ 확산영역(23)이 형성되며, 각 부 11, 25에 콜렉터 전극(19)이 설치되어 각 부 11, 25가 단락되므로, 각 부 11, 5, 3, 7, 9로 이루어지는 트랜지스터의 온 동작을 저해하지 않고, 각 부 23, 25로 이루어지는 역도통용의 다이오드를 반도체 장치(1F)에 형성할 수 있다.
［실시예 7］
본 실시예에 관한 반도체 장치(1G)는, 콜렉터 쇼트형의 종형 IGBT이며, 도 10과 같이, N- 에피택셜층(5)(제 2도전형의 반도체층)과, N- 에피택셜층(5)의 한쪽 주 표면에 형성된 P확산영역(9)(제 1도전형의 제 1반도체 영역)과, P확산영역(9)의 표면층에 P확산영역(9)으로 둘러싸여 형성된 N+ 확산영역(13)(제 2도전형의 제 2반도체 영역)과, N- 에피택셜층(5)과 N+ 확산영역(13)사이에 끼워진 P확산영역(9)의 표면부분에 제 1게이트 절연막(15)을 통해 설치된 제 1게이트 전극(17)과, N- 에피택셜층(5)의 다른쪽 주 표면에 형성된 P확산영역(11a)(제 1도전형의 제 3반도체 영역)과, P확산영역(11a)의 주표면에 설치된 제 1콜렉터 전극(19a)과, P확산영역(9) 및 N+ 확산영역(13)에 접속된 에미터 전극(21)을 구비하고, 이 기본구조에, 또한 N- 에피택셜층(5)의 표면층에 P확산영역(9)으로부터 이격되어 형성된 P확산영역(23)(제 1도전형의 제 4반도체 영역)과, P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 형성된 N+ 확산영역(25)(제 2도전형의 제 5반도체 영역)과, N+ 확산영역(25)에 설치됨과 동시에 제 1콜렉터 전극(19a)과 동 전압이 인가되는 제 2콜렉터 전극(19b)과, P확산영역(23)과 N- 에피택셜층(5)에 접속되어, N- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전 경로를 구성하는 전극(27)을 구비하여 구성된다. 전극(27)은, N- 에피택셜층(5)과 오믹 접속되기 위해, N- 에피택셜층(5)의 표면층에 형성한 N+ 확산영역(29)을 통해 N- 에피택셜층(5)에 설치되어 있다 한편, 이 실시예에서는, 상기한 실시예 1의 각 구성 부분과 대응하는 구성 부분에는 동일 부호를 붙이고 있다.
제 1게이트 전극(17)에는 게이트 단자 Tg가 접속되어 있고, 에미터 전극(21)에는 에미터 단자 Te가 접속되어 있으며, 제 1콜렉터 전극(19a)(제 2콜렉터 전극(19b))에는 각각, 제 1콜렉터 단자 Tc1(제 2콜렉터 단자 Tc2)가 접속되어 있다.
즉 이 반도체 장치(1G)는, 상기한 실시예 1을 종형IGBT에 적용한 것이다.
P확산영역(11a)은, 상기한 실시예 1의 P확산영역(11)에 대응하고, 제 1콜렉터 전극(19a)은, 상기한 실시예 1의 콜렉터 전극(19a)에 대응하고 있다. 또한 제 1콜렉터 단자 Tc1 및 제 2콜렉터 단자 Tc1는 모두, 상기한 실시예 1의 콜렉터 단자Tc에 대응하고 있으며, 서로 동 전압이 인가된다. 또한 이 반도체 장치(1G)에는, 상기한 실시예 1의 P확산영역(7) 및 P- 기판(3)에 대응하는 부분은 없다. 이 대응 관계를 고려하면, 이 반도체 장치(1F)의 동작은, 상기한 실시예 1의 반도체 장치(1A)의 동작과 같으므로, 그 설명은 생략한다.
이상과 같이 구성된 반도체 장치(1G)에 의하면, 상기한 실시예 1의 경우와 같이 N- 에피택셜층(5)의 표면층에 P확산영역(23)이 형성되고, 그 P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 N+ 확산영역(25)이 형성되며, 그 N+ 확산영역(25)위에, 제 1콜렉터 전극(19a)과 동 전압이 인가되는 제 2콜렉터 전극(19b)이 설치되므로, 각 부 23, 25로 이루어지는 다이오드에 의해, 이 반도체 장치(1G)가 온 될 때, 에미터 전극(21)측으로부터 N- 에피택셜층(5)으로 주입된 전자가, N- 에피택셜층(5)으로부터 제 2콜렉터 전극(19b)으로 유출되는 것을 방지할 수 있으며, 이에 따라 그 만큼, 많은 전자 및 정공을 N- 에피택셜층(5)에 신속하게 축적할 수 있어 N- 에피택셜층(5)의 전도도 변조에 기여할 수 있고, 반도체 장치(1G)의 신속한 온 동작을 실현할 수 있다.
또한 N- 에피택셜층(5)의 표면층에 P확산영역(23)이 형성되고, 그 P확산영역(23)의 표면층에 P확산영역(23)으로 둘러싸여 N+ 확산영역(25)이 형성되므로, 역도통 경로(Te->21->9->5->23->25->19b->Tc)위에, 그 각 부 23, 25와, 기존의 각 부 5, 9로 이루어지는 기생 사이리스터를 형성할 수 있고, 그 기생 사이리스터의 온 상태에서의 낮은 도통 저항을 이용하여, 역도통 저항이 적은 역도통 기능을 실현할 수 있다.
또한 N- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전 경로를 구성하기 위해, 전극(27)이 P확산영역(23)과 N- 에피택셜층(5)에 설치되므로, 이 반도체 장치(1G)의 역도통시에 N- 에피택셜층(5)으로부터 P확산영역(23)으로의 통전을 확보할 수 있고, 이 통전에 의해 상기 기생 사이리스터를 안정되게 온 시킬 수 있다. 여기에서는, 전극(27)은, N+ 확산영역(29)을 통해 N- 에피택셜층(5)에 설치되므로, 전극(27)과 N- 에피택셜층(5)과의 양호한 전기적 접속을 확보할 수 있다.
한편, 이 실시예에도, 상기한 실시예 2와 마찬가지로, 또한 N- 에피택셜층(5)(반도체층)과 P확산영역(23) 사이에, P확산영역(23)을 둘러싸도록, N- 에피택셜층(5)보다도 캐리어 밀도가 높은 N확산영역(35)을 형성해도 된다.
［실시예 8］
본 실시예에 관한 반도체 장치(1H)는, 도 11과 같이, 상기한 실시예 7(도 10)에 있어서, 또한 N- 에피택셜층(5)(반도체층)의 표면층에 P확산영역(9)(23)(제1, 4반도체 영역)으로부터 이격되어 형성된 P확산영역(11b)(제 1도전형의 제 6반도체 영역)과, P확산영역(11b)위에 설치됨과 동시에 제 2콜렉터 전극(19b)에 접속된 제 3콜렉터 전극(19a-2)과, P확산영역(23)(11b) 사이에 끼워진 N- 에피택셜층(5)의 표면부분에 제 2게이트 절연막(39)을 통해 설치된 제 2게이트 전극(41)과, 제 2게이트 전극(41)에 접속된 제 2게이트 단자Tg2를 더욱 구비한 것이다. 한편, 이 실시예에서는 상기한 실시예 1의 각 구성 부분과 대응하는 구성 부분에는 동일한 부호를 붙이고 있다.
즉 이 반도체 장치(1H)는, 상기의 실시예 3을 종형IGBT에 적용한 것이다.
P확산영역(11a)(11b)은 모두, 상기한 실시예 3의 P확산영역(11)에 대응하고, 제 1콜렉터 전극(19a-1)(19a) 및 제 2콜렉터 전극(19a-2)은 모두, 실시예 3의 콜렉터 전극(19a)에 대응하며, 제 1콜렉터 단자Tc1 및 제 2콜렉터 단자Tc2는 모두, 실시예 3의 콜렉터 단자Tc에 대응하고 있다. 또한 이 반도체 장치(1H)에는, 실시예 3의 P확산영역(7) 및 P- 기판(3)에 대응하는 부분은 없다. 이 대응 관계를 고려하면, 이 반도체 장치(1H)의 동작은, 실시예 3의 반도체 장치(1D)의 동작과 동일하므로, 그 설명은 생략한다.
이상과 같이 구성된 반도체 장치(1H)에 의하면, 실시예 3의 경우와 같이 각 P확산영역(11b)(23)사이에 끼워진 N- 에피택셜층(5)의 표면부분에 제 2게이트 절연막(39)을 통해 제 2게이트 전극(41)이 설치되어 있기 때문에, 즉 각 P확산영역(11b)(23)을 각각 드레인, 소스로 하는 P채널 MOSFET가 구비되어 있어서, 그 P채널 MOSFET의 온/오프에 의한 각 P확산영역(11b)(23)사이의 도통/비도통에 의해, 이 반도체 장치(1H)를 종래 구조의 콜렉터 쇼트형(제 1 종래예)의 IGBT와 실질적으로 같은 구조 또는 상기한 실시예 7에 관한 반도체 장치(1G)와 실질적으로 같은 구조로 선택적으로 바꿀 수 있으며, 이에 따라 반도체 장치(1H)의 온 동작 시에는 상기의 P채널 MOSFET를 오프로 하여 반도체 장치(1H)를 반도체 장치(1G)로서 신속하게 온 동작하도록 하고, 한편 반도체 장치(1H)의 오프 동작 시에는 상기의 P채널 MOSFET를 온으로 하여 반도체 장치(1H)를 종래 구조의 콜렉터 쇼트형의 IGBT로서 신속하게 오프 동작시킬 수 있게 되며, 온 동작 및 오프 동작 모두 신속하게 동작하도록 할 수 있는 콜렉터 쇼트형의 종형 IGBT를 제공할 수 있다.
［실시예 9］
본 실시예에 관한 반도체 장치(1I)는, 도 12와 같이, N- 에피택셜층(5)(제 2도전형의 반도체층)과, N- 에피택셜층(5)의 한쪽 주 표면에 형성된 P확산영역(9)(제 1도전형의 제 1반도체 영역)과, P확산영역(9)의 표면층에 P확산영역(9)으로 둘러싸여 형성된 N+ 확산영역(13)(제 2도전형의 제 2반도체 영역)과, N- 에피택셜층(5)과 N+ 확산영역(13)사이에 끼워진 P확산영역(9)의 표면부분에 게이트 절연막(15)을 통해 설치된 게이트 전극(17)과, N- 에피택셜층(5)의 다른 쪽 주표면에 설치된 P확산영역(11a)(제 1도전형의 제 3반도체 영역)과, P확산영역(11a)의 표면에 설치된 제 1콜렉터 전극(19a)과, P확산영역(9) 및 N+ 확산영역(13)에 접속된 에미터 전극(21)을 구비하고, 이 기본구성에, 또한 N- 에피택셜층(5)의 표면층에 P확산영역(9)으로부터 이격되어 형성된 P확산영역(11b)(제 1도전형의 제 4반도체 영역)과, P확산영역(11b)의 표면층에 P확산영역(11b)으로 둘러싸여 형성된 N확산영역(25)(제 2도전형의 제 5반도체 영역)과, N확산영역(25)의 표면층에 N확산영역(25)으로 둘러싸여 형성된 P+ 확산영역(23)(제 1도전형의 제 6반도체 영역)과, N확산영역(25) 및 P확산영역(11b)에 설치됨과 동시에 상기 제 1콜렉터 전극과 동 전압이 인가되는 제 2콜렉터 전극(19b)과, N- 에피택셜층(5)과 P+ 확산영역(23)에 접속되어, N- 에피택셜층(5)으로부터 P+ 확산영역(23)으로의 통전 경로를 구성하는 전극(27a)(27b)을 구비하여 구성된다.
전극(27a)은, N- 에피택셜층(5)과 오믹 접속되기 위해, N- 에피택셜층(5)의 표면층에 형성한 N+ 확산영역(29)을 통해 N- 에피택셜층(5)위에 설치되어 있다. 또한 전극(27b)은, P+ 확산영역(23)위에 설치됨과 동시에 전극(27a)에 전기적으로 접속되어 있다. 또한 제 1게이트 전극(17)에는 게이트 단자 Tg가 접속되어 있고, 에미터 전극(21)에는 에미터 단자 Te가 접속되어 있으며, 제 1콜렉터 전극(19a)(제 2콜렉터 전극(19b)에는 제 1콜렉터 단자 Tc1(제 2콜렉터 단자Tc2)가 접속되어 있다.
한편, 이 실시예에서는, 상기한 실시예 1의 각 구성 부분과 대응하는 구성 부분에는 동일한 부호를 붙이고 있다.
즉 이 반도체 장치(1I)는, 상기한 실시예 6을 종형IGBT에 적용한 것이다.
P확산영역(11a)(11b)은, 실시예 6의 P확산영역(11)에 대응하고, 제 1콜렉터 전극(19a) 및 제 2콜렉터 전극(19b)은, 상기한 실시예 6의 콜렉터 전극(19)에 대응하며, 제 1 및 제 2콜렉터 단자 Tc1, Tc2는, 실시예 6의 콜렉터 단자 Tc에 대응하여, 서로 동 전압이 인가된다. 또한 이 반도체 장치(1I)에는, 실시예 6의 P확산영역(7) 및 P- 기판(3)에 대응하는 부분은 없다. 이 대응 관계를 고려하면, 이 반도체 장치(1I)의 동작은, 실시예 6의 반도체 장치(1F)의 동작과 같으므로, 그 설명은 생략한다.
이상과 같이 구성된 반도체 장치(1I)에 의하면, 실시예 6의 경우와 같이 P확산영역(11b)의 표면층에 P확산영역(11b)으로 둘러싸이도록 N확산영역(25)이 형성되고, 그 N확산영역(25)의 표면층에 N확산영역(25)으로 둘러싸이도록 P+ 확산영역(23)이 형성되며, 각 부 11b, 25에 콜렉터 전극(19b)이 설치되어 각 부 11b, 25가 단락되므로, 각 부 11b,5,9로 이루어지는 트랜지스터 및 각 부 11a, 5, 9로 이루어지는 트랜지스터의 온 동작을 저해하지 않고, 각 부 23, 25로 이루어지는 역도통용의 다이오드를 반도체 장치(1I)를 형성할 수 있다.
청구항 1에 기재한 발명에 의하면, 반도체층의 표면층에 제 4반도체 영역이 형성되고, 그 제 4반도체 영역의 표면층에 제 4반도체 영역으로 둘러싸여 제 5반도체 영역이 형성되며, 그 제 5반도체 영역 위에, 제 1콜렉터 전극과 접속된 제 2콜렉터 전극이 설치되므로, 상기 제 4반도체 영역 및 상기 제 5반도체 영역으로 이루어지는 다이오드에 의해, 이 반도체 장치가 온 될 때 에미터 전극측으로부터 반도체층에 주입된 전자가, 상기 반도체층으로부터 상기 제 2콜렉터 전극으로 유출되는 것을 방지하고, 이에 따라 그 만큼 많은 전자 및 정공(正孔)을 상기 반도체층에 신속하게 축적할 수 있어 상기 반도체층의 전도도 변조에 기여할 수 있으며, 이 반도체 장치의 신속한 온 동작을 실현할 수 있다.
또한 반도체층의 표면층에 제 4반도체 영역이 형성되고, 그 제 4반도체 영역의 표면층에 제 4반도체 영역으로 둘러싸여 제 5반도체 영역이 형성되므로, 역도통 경로 위에, 그 제 4반도체 영역 및 제 5반도체 영역과, 상기 반도체층 및 반도체 기판으로 이루어지는 기생 사이리스터를 형성할 수 있고, 그 기생 사이리스터의 온 상태에서의 낮은 도통 저항을 이용하여, 역도통 저항이 적은 역도통 기능을 실현할 수 있다.
또한 반도체층으로부터 제 4반도체 영역으로의 통전 경로를 구성하기 위해, 전극이 상기 제 4반도체 영역과 상기 반도체층에 설치되므로, 이 반도체 장치의 역도통 시에 상기 반도체층으로부터 상기 제 4반도체 영역으로의 통전을 확보할 수 있고, 이 통전에 의해 기생 사이리스터를 안정되게 온 시킬 수 있다.

Claims (11)

  1. 제 1도전형의 반도체 기판과, 상기 반도체 기판의 한쪽 주표면에 형성된 제 2도전형의 반도체층과, 상기 반도체층의 표면층에 형성됨과 동시에 제 1도전형의 반도체 영역을 통해 상기 반도체 기판에 접속된 제 1도전형의 제 1반도체 영역과, 상기 반도체층의 표면층에 상기 제 1반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 2반도체 영역과, 상기 제 1반도체 영역의 표면층에 상기 제 1반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 3반도체 영역과, 상기 제 3반도체 영역과 상기 반도체층 사이에 끼워진 상기 제 1반도체 영역의 표면부분에 제 1게이트 절연막을 통해 설치된 제 1게이트 전극과, 상기 제 2반도체 영역에 설치된 제 1콜렉터 전극과, 상기 제 1반도체 영역 및 상기 제 3반도체 영역으로 연장하여 설치된 에미터 전극을 구비한 반도체 장치에 있어서,
    상기 반도체층의 표면층에 상기 제 1반도체 영역 및 상기 제 2반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 4반도체 영역과, 상기 제 4반도체 영역의 표면층에 상기 제 4반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 5반도체 영역과, 상기 제 5반도체 영역에 설치됨과 동시에 상기 제 1콜렉터 전극과 접속된 제 2콜렉터 전극과, 상기 제 4반도체 영역과 상기 반도체층으로 연장하여 설치되어, 상기 반도체층으로부터 상기 제 4반도체 영역으로의 통전 경로를 구성하는 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체층과 상기 제 4반도체 영역 사이에, 상기 제 4반도체 영역을 둘러싸도록, 상기 반도체층 보다도 캐리어 밀도가 높은 제 2도전형의 반도체 영역이 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 2반도체 영역과 상기 제 4반도체 영역 사이에 끼워진 상기 반도체층의 표면부분에 제 2게이트 절연막을 통해 제 2게이트 전극이 설치되는 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 반도체층과 상기 제 5반도체 영역 사이에 끼워진 상기 제 4반도체 영역의 표면부분에 제 2게이트 절연막을 통해 제 2게이트 전극이 설치되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제 2반도체 영역과 상기 제 5반도체 영역 사이에 끼워진 상기 반도체층의 표면부분 및 상기 제 4반도체 영역의 표면부분에 걸쳐 제 2게이트 절연막을 통해 제 2게이트 전극이 설치되는 것을 특징으로 하는 반도체 장치.
  6. 제 3항 내지 제 5항 중 어느 한 항에 있어서,
    상기 제 2게이트 절연막은, 필드 산화막 정도의 두께로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제 4반도체 영역 및 상기 제 5반도체 영역은, 상기 반도체층 위에 형성된 콜렉터 단자 접속용 패드의 하층에 형성되는 것을 특징으로 하는 반도체 장치
  8. 제 1도전형의 반도체 기판과, 상기 반도체 기판의 한쪽 주표면에 형성된 제 2도전형의 반도체층과, 상기 반도체층의 표면층에 형성됨과 동시에 제 1도전형의 반도체 영역을 통해 상기 반도체 기판에 접속된 제 1도전형의 제 1반도체 영역과, 상기 반도체층의 표면층에 상기 제 1반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 2반도체 영역과, 상기 제 1반도체 영역의 표면층에 상기 제 1반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 3반도체 영역과, 상기 제 3반도체 영역과 상기 반도체층 사이에 끼워진 상기 제 1반도체 영역의 표면부분에 제 1게이트 절연막을 통해 설치된 제 1게이트 전극과, 상기 제 2반도체 영역에 접속된 콜렉터 전극과, 상기 제 1 및 상기 제 3반도체 영역에 접속된 에미터 전극을 구비한 반도체 장치에 있어서,
    상기 제 2반도체 영역의 표면층에 상기 제 2반도체 영역으로 둘러싸여 형성됨과 동시에 상기 콜렉터 전극에 접속된 제 2도전형의 제 4반도체 영역과, 상기 제 4반도체 영역의 표면층에 상기 제 4반도체 영역으로 둘러싸여 형성된 제 1도전형의 제 5반도체 영역과, 상기 제 5반도체 영역과 상기 반도체층에 접속되어, 상기 반도체층으로부터 상기 제 5반도체 영역으로의 통전 경로를 구성하는 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  9. 제 2도전형의 반도체층과, 상기 반도체층의 표면층에 형성된 제 1도전형의 제 1반도체 영역과, 상기 제 1반도체 영역의 표면층에 상기 제 1반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 2반도체 영역과, 상기 반도체층과 상기 제 2반도체 영역사이에 끼워진 상기 제 1반도체 영역의 표면부분에 제 1게이트 절연막을 통해 설치된 제 1게이트 전극과, 상기 반도체층의 다른쪽 주표면에 형성된 제 1도전형의 제 3반도체 영역과, 상기 제 3반도체 영역의 다른쪽 주표면에 설치된 제 1콜렉터 전극과, 상기 제 1반도체 영역 및 상기 제 2반도체 영역으로 연장하여 설치된 에미터 전극을 구비한 반도체 장치에 있어서,
    상기 반도체층의 표면층에 상기 제 1반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 4반도체 영역과, 상기 제 4반도체 영역의 표면층에 상기 제 4반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 5반도체 영역과, 상기 제 5반도체 영역에 설치됨과 동시에 상기 제 1콜렉터 전극과 동 전압이 인가되는 제 2콜렉터 전극과, 상기 제 4반도체 영역과 상기 반도체 영역에 접속되어, 상기 반도체층으로부터 상기 제 4반도체영역으로의 통전 경로를 구성하는 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 반도체층의 표면층에 상기 제 1반도체 영역 및 상기 제 4반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 6반도체 영역과, 상기 제 6반도체 영역에 설치됨과 동시에 상기 제 2콜렉터 전극에 접속된 제 3콜렉터 전극과, 상기 제 4반도체 영역과 상기 제 6반도체 영역 사이에 끼워진 상기 반도체층의 표면부분에 제 2게이트 절연막을 통해 설치된 제 2게이트 전극을 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제 2도전형의 반도체층과, 상기 반도체층의 표면층에 형성된 제 1도전형의 제 1반도체 영역과, 상기 제 1반도체 영역의 표면층에 상기 제 1반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 2반도체 영역과, 상기 반도체층과 상기 제 2반도체 영역 사이에 끼워진 상기 제 1반도체 영역의 표면부분에 게이트 절연막을 통해 설치된 게이트 전극과, 상기 반도체층의 다른 쪽 주표면에 설치된 제 1도전형의 제 3반도체 영역과, 상기 제 3반도체 영역의 다른 쪽 주표면에 설치된 제 1콜렉터 전극과, 상기 제 1반도체 영역 및 상기 제 2반도체 영역으로 연장하여 설치된 에미터 전극을 구비한 반도체 장치에 있어서,
    상기 반도체층의 표면층에 상기 제 1반도체 영역으로부터 이격되어 형성된 제 1도전형의 제 4반도체 영역과, 상기 제 4반도체 영역의 표면층에 상기 제 4반도체 영역으로 둘러싸여 형성된 제 2도전형의 제 5반도체 영역과, 상기 제 5반도체 영역의 표면층에 상기 제 5반도체 영역으로 둘러싸여 형성된 제 1도전형의 제 6반도체 영역과, 상기 제 4반도체 영역 및 상기 제 5반도체 영역으로 연장하여 설치됨과 동시에 상기 제 1콜렉터 전극과 동 전압이 인가되는 제 2콜렉터 전극과, 상기 반도체층과 상기 제 6반도체 영역에 접속되어서, 상기 반도체층으로부터 상기 제 6반도체 영역으로의 통전 경로를 구성하는 전극을 구비하는 것을 특징으로 하는 반도체 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7557386B2 (en) * 2006-03-30 2009-07-07 Infineon Technologies Austria Ag Reverse conducting IGBT with vertical carrier lifetime adjustment
JP5047653B2 (ja) 2007-03-13 2012-10-10 三菱電機株式会社 半導体装置
JP5092174B2 (ja) * 2007-04-12 2012-12-05 三菱電機株式会社 半導体装置
JP4959596B2 (ja) * 2008-02-07 2012-06-27 セイコーインスツル株式会社 絶縁膜の評価方法および測定回路
JP4632068B2 (ja) 2008-05-30 2011-02-16 三菱電機株式会社 半導体装置
JP2010098189A (ja) * 2008-10-17 2010-04-30 Toshiba Corp 半導体装置
JP4822292B2 (ja) 2008-12-17 2011-11-24 三菱電機株式会社 半導体装置
WO2012046329A1 (ja) * 2010-10-07 2012-04-12 株式会社日立製作所 半導体装置およびその製造方法
CN102487078A (zh) * 2010-12-06 2012-06-06 无锡华润上华半导体有限公司 绝缘栅双极型功率管及其制造方法
WO2016132418A1 (ja) * 2015-02-18 2016-08-25 富士電機株式会社 半導体集積回路
US10218349B2 (en) * 2016-05-17 2019-02-26 Littelfuse, Inc. IGBT having improved clamp arrangement
EP3279935B1 (en) * 2016-08-02 2019-01-02 ABB Schweiz AG Power semiconductor module
US9905558B1 (en) 2016-12-22 2018-02-27 Texas Instruments Incorporated Conductivity modulated drain extended MOSFET
CN111261698B (zh) * 2020-02-14 2021-08-06 电子科技大学 一种消除电压折回现象的rc-ligbt器件

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2513874B2 (ja) * 1989-12-28 1996-07-03 三菱電機株式会社 半導体装置およびその製造方法
JP3132587B2 (ja) 1990-11-26 2001-02-05 富士電機株式会社 パワーデバイスの過熱検出回路
JP3203814B2 (ja) 1992-10-19 2001-08-27 富士電機株式会社 半導体装置
JP3085037B2 (ja) * 1993-08-18 2000-09-04 富士電機株式会社 絶縁ゲートバイポーラトランジスタ
GB2286484A (en) 1994-02-11 1995-08-16 Fuji Electric Co Ltd Conductivity modulated semiconductor device
JPH0982961A (ja) 1995-09-19 1997-03-28 Hitachi Ltd 半導体装置
JP3386943B2 (ja) 1995-10-30 2003-03-17 三菱電機株式会社 半導体装置
US5977569A (en) * 1996-09-24 1999-11-02 Allen-Bradley Company, Llc Bidirectional lateral insulated gate bipolar transistor having increased voltage blocking capability
JP3237555B2 (ja) 1997-01-09 2001-12-10 富士電機株式会社 半導体装置
JP4437655B2 (ja) 2003-10-02 2010-03-24 三菱電機株式会社 半導体装置及び半導体装置の駆動回路

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