KR100687410B1 - 반도체 소자의 게이트 산화막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로서, 본 발명에 따른 반도체 소자의 게이트 산화막 제조방법에 의하면 주 산화공정 전에 저온 산화공정인 제1 열처리단계를 진행하여 잔류 산화막에 의한 불균일한 기판표면에 제1 게이트 산화막을 형성하고, 이후 주 산화공정인 제2 열처리 단계를 진행함으로써 균일한 두께를 가지는 게이트 산화막을 형성하는 효과가 있으며, 본 발명에 의하면 질소 혹은 산화질소 등을 이용한 어닐링공정을 진행하여 게이트산화막의 조직을 조밀화시킴으로써 반도체소자의 전기적 특성을 향상시키는 효과가 있다.
잔존 산화막, 게이트 산화막, 희생산화막, 자연산화막, 균일성
Description
도 1은 종래 기술에 의한 반도체 소자의 게이트 산화막 형성방법의 개념도이다.
도 2는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법의 순서도이다.
도 3 내지 도 5는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법의 공정도이다.
도 6은 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법의 제1 실시예의 개념도이다.
<도면의 주요 부분에 대한 설명>
10: 기판 20: 잔존 산화막
22: 제1 게이트 산화막 24: 제2 게이트 산화막
30': 게이트 산화막 40: 게이트 전극
본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것이다.
최근에 반도체 소자의 기술발전에 따라 MOS 트랜지스터 채널(channel)의 길이가 점점 짧아지고, 반도체 소자의 전력소비의 감소요구에 따라 게이트 산화막(gate oxide)의 두께가 수 nm 이하로 점점 얇아지고 있다. 특히, 고성능 로직 반도체 소자의 경우에는 더욱 얇은 두께의 게이트 산화막이 요구된다.
한편, 게이트 산화막이 얇아질수록 게이트 산화막의 균일성은 반도체 소자의 신뢰성에 많은 영향을 미치게 된다.
도 1은 종래 기술에 의한 반도체 소자의 게이트 산화막 형성방법의 개념도이다. 종래의 게이트 산화막 형성방법은 통상적으로 열 산화 방법을 사용한다.
도 1에 도시된 바와 같이, 우선, 게이트 산화막의 형성 전에 기판(10)을 세정하여 소정의 희생산화막을 제거(strip)하고, 다음으로 자연산화막을 제거한다.
한편, 희생산화막의 제거나 자연산화막의 제거의 경우에 기판(10) 상에 잔류 산화막(20)이 부분적으로 존재하는 경우가 있다.
다음으로, 기판(10)을 열 산화하여 게이트 산화막(30)을 형성하고, 그 후 게이트 산화막(30) 위에 폴리실리콘을 증착하고 식각하여 게이트 전극(40)을 형성할 수 있다.
그런데 상기 게이트 산화막(30)은 상기 잔류 산화막(20)에 의해 불균일하게 형성되는 문제가 발생하여 반도체 소자의 신뢰성을 저하하는 문제가 발생한다. 특히, 게이트 산화막(30)의 불균일성은 게이트 산화막(30)이 수 nm 이하로 얇게 형성되어야 하는 경우에 반도체 소자의 신뢰성을 더욱 저하하는 문제가 있다.
또한, 도 1에 도시된 바와 같이 게이트 산화막(30)의 불균일성은 게이트 전극(40)의 불균일성을 가져올 수도 있는 문제가 발생한다.
따라서 본 발명은 균일한 게이트 산화막을 제공하는 반도체 소자의 게이트 산화막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은 세정 된 기판을 반응로 내부로 보트인 시키는 단계와, 상기 반응로를 550~775℃로 램프-업(ramp up)하고 상기 기판을 소정의 시간 동안 상승한 온도 및 소정의 가스분위기에서 가열하는 제1 열처리 단계와, 상기 반응로를 850℃ 이상으로 램프-업(ramp up)하고 상기 기판을 소정의 시간 동안 상승한 온도 및 소정의 가스분위기에서 가열하는 제2 열처리 단계 및 상기 반응로를 770℃ 이하로 램프-다운(ramp down)하고 상기 기판을 반응로 외부로 보트-아웃 시키는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자의 게이트 산화막 제조방법은 상기 제1 열처리 단계 후에 상기 기판을 소정의 시간 동안 상기 상승한 온도 및 질소 가스분위기에서 어닐링(annealing)하는 단계를 더 포함할 수 있다.
또한, 상기 제1 열처리 단계는 상기 기판을 질소 및 산소 분위기에서 소정의 시간 동안 회복(recover)시키는 단계와, 상기 기판을 산소 분위기에서 소정의 시간 동안 가열하는 단계를 포함할 수 있다.
또한, 상기 제2 열처리 단계는 상기 기판을 질소 분위기에서 소정의 시간 동안 안정화시키는 단계와, 상기 기판을 산소 분위기에서 소정의 시간 동안 가열하는 단계를 포함할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 게이트 산화막 제조방법에 의하면 주 산화공정 전에 저온 산화공정인 제1 열처리단계를 진행하여 잔류 산화막에 의한 불균일한 기판표면에 제1 게이트 산화막을 형성하고, 이후 주 산화공정인 제2 열처리 단계를 진행함으로써 균일한 두께를 가지는 게이트 산화막을 형성하는 장점이 있다.
이하, 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법의 순서도이다.
본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은 세정 된 기판을 반응로 내부로 보트인 시키는 단계(S 100)와, 상기 반응로를 550~775℃로 램프-업(ramp up)하고 상기 기판을 소정의 시간 동안 상승한 온도 및 소정의 가스분위기에서 가열하는 제1 열처리 단계(S 200)와, 상기 반응로를 850℃ 이상으로 램프-업(ramp up)하고 상기 기판을 소정의 시간 동안 상승한 온도 및 소정의 가스분위기에서 가열하는 제2 열처리 단계(S 300)와, 상기 반응로를 770℃ 이하로 램프-다운(ramp down)하고 상기 기판을 반응로 외부로 보트-아웃 시키는 단계(S 400)를 포함할 수 있다.
우선, 상기 보트-인 단계(S 100)는 세정 된 기판을 반응로 내부로 보트인 시키는 단계로서, 소정 농도의 가스 분위기에서 소정의 시간 동안 진행될 수 있다.
예를 들어, 상기 보트-인 단계(S 100)는 0.5~20 SLPM(Standard Litter Per Minute)의 질소 분위기에서 약 20~60분간 770℃ 이하에서 진행할 수 있으며, 다른 가스에서도 보트-인 단계를 진행할 수도 있다.
다음으로, 제1 열처리 단계(S 200)는 상기 반응로를 770℃ 이하로 램프-업(ramp up) 하고 상기 기판을 소정의 시간 동안 상승한 온도 및 소정의 가스분위기에서 가열하는 단계이다.
상기 제1 열처리 단계(S 200)는 상기 기판을 질소 및 산소 분위기에서 소정의 시간 동안 회복(recover)시키는 단계와, 상기 기판을 산소 분위기에서 소정의 시간 동안 가열하는 단계를 포함할 수 있다.
예를 들어, 제1 열처리 단계(S 200)는 상기 반응로를 0.5~20 SLPM의 질소분위기에서 10~60분 동안 550~775℃로 램프-업(ramp up)하고, 그 후 상기 기판을 0.5~20 SLPM의 질소분위기 및 0.1~5.0 SLPM의 저농도의 산소 분위기에서 5~30분간 회복(recover)시키고, 그 후 상기 기판을 0.5~20 SLPM의 산소 분위기에서 10~60분 동안 가열할 수 있으며, 다른 농도의 가스에서 다른 시간 동안 제1 열처리 단계를 진행할 수도 있다.
도 3은 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법에 의해 제1 열처리를 한 후의 단면도로서, 기판(10) 상에 잔존 산화막(20)이 형성되어 있고 이러한 기판(10)을 상기 제1 열처리단계(S 200)를 거친 경우에 상기 잔존 산화막(20) 및 기판(10) 상에 제1 게이트 산화막(22)이 일정한 두께만큼 자라면 산화반응이 포화한다(saturated). 즉, 일정한 조건에서 산화반응 초기에 산화반응이 진행되다가 산화막이 두꺼워질수록 산화막 자체가 산화막에 대해 성장의 차단역할을 하게 된다. 그러므로 초기에 다소 산화막의 두께의 차이가 발생하더라도 저온 산화공정인 제1 열처리공정을 거치면 일정한 산화막의 두께를 만들어 낸 후에는 산화반응이 포화한다. 이에 따라 제1 게이트 산화막(22)이 균일하게 형성된다.
그 후 후술하는 제2 열처리단계에 의해 주 게이트 산화막 형성공정인 제2 게이트 산화막(24)이 형성되게 된다.
다음으로, 제2 열처리 단계(S 300)는 상기 반응로를 850℃ 이상으로 램프-업(ramp up)하고 상기 기판(10)을 소정의 시간 동안 상승한 온도 및 소정의 가스분위기에서 가열하는 단계이다.
상기 제2 열처리 단계(S 300)는 상기 기판(10)을 질소 분위기에서 소정의 시간 동안 안정화시키는 단계와, 상기 기판(10)을 산소 분위기에서 소정의 시간 동안 가열하는 단계를 포함할 수 있다.
예를 들어, 제2 열처리 단계(S 300)는 상기 반응로를 0.5~20 SLPM의 질소분위기에서 10~60분 동안 850℃ 이상으로 램프-업 하고, 그 후 상기 기판(10)을 0.5~20 SLPM의 질소분위기에서 10~60분 동안 안정화시키고, 그 후 상기 기판(10)을 0.5~20 SLPM의 산소 분위기에서 10~60분 동안 가열할 수 있으며, 다른 농도의 가스에서 다른 시간 동안 제2 열처리 단계를 진행할 수도 있다.
도 4는 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법에 의해 제2 열처리를 한 후의 단면도로서, 균일한 제1 게이트 산화막(22) 위에 주 게이트 산화막 공정인 제2 열처리공정(S 300)에 의해 제2 게이트 산화막(24)이 형성된 모습을 나타낸다. 제1 게이트 산화막(22)이 균일하므로 제2 게이트 산화막(24)도 균일하게 되며, 제1 게이트 산화막(22)과 제2 게이트 산화막(24)에 의해 목표하는 균일한 최종 게이트 산화막(30')이 형성되게 된다.
본 발명에 따른 반도체 소자의 게이트 산화막 형성방법은 상기 제1 열처리 단계(S 200) 후에 상기 기판(10)을 소정의 시간 동안 상기 상승한 온도 및 질소 가스분위기에서 어닐링(annealing)하는 단계를 더 포함하는 할 수 있다.
예를 들어, 어닐링 단계는 0.5~20 SLPM의 질소 분위기에서 10~60분 동안 850℃ 이상에서 어닐링할 수 있으며, 다른 농도의 가스에서 다른 시간 동안 어닐링이 진행될 수 있다.
상기 어닐링 공정에 의해 게이트 산화막의 조직을 조밀화시키므로 후속 공정에서 산화막 에천트에 의한 과도한 식각을 방지하는 등 반도체소자의 전기적특성 저하를 방지하는 효과가 있다.
다음으로, 기판의 보트-아웃 단계(S 400)는 상기 반응로를 770℃ 이하로 램프-다운(ramp down)하고 상기 기판(10)을 반응로 외부로 보트-아웃 하는 단계이다.
예를 들어, 기판의 보트-아웃 단계(S 400)는 상기 반응로를 0.5~20 SLPM의 질소 분위기에서 30~80분 동안 770℃ 이하로 램프-다운(ramp down)하고, 그 후 상기 기판(10)을 반응로 외부로 0.5~20 SLPM의 질소 분위기에서 10~60분 동안 보트 언 로딩하고, 그 후 상기 기판(10)을 0.5~20 SLPM의 질소 분위기에서 10~60분 동안 냉각시키고, 그 후 0.5~20 SLPM의 질소 분위기에서 10~60분 동안 기판(10)을 보트에서 내릴 수 있으며, 다른 농도의 가스에서 다른 시간 동안 기판의 보트-아웃 단계(S 400)를 진행할 수 있다.
도 5는 본 발명에 의해 게이트 산화막(30') 형성한 후 폴리실리콘을 증착 및 식각하여 게이트 전극(40)을 형성한 반도체 소자의 단면도이다. 본 발명에 의하면 게이트 산화막(30')의 균일화에 의해 게이트 전극(40)의 균일성도 확보할 수 있는 효과가 있다.
도 6은 본 발명에 따른 반도체 소자의 게이트 산화막 형성방법의 제1 실시예의 개념도이다.
본 발명에 따른 제1 실시예는 우선, 상기 보트-인 단계(S 100)는 15 SLPM(Standard Litter Per Minute)의 질소 분위기에서 약 40분 동안 700℃에서 진행하였다(Step 1, 2).
다음으로, 제1 열처리 단계(S 200)는 상기 반응로를 15 SLPM의 질소분위기에서 15분 동안 750℃로 램프-업(ramp up)하고(Step 3), 그 후 상기 기판을 14.5 SLPM의 질소분위기 및 0.5 SLPM의 저농도 산소분위기(Low-O2 :L-O2)에서 10분간 회복(recover)시키고(Step 4), 그 후 상기 기판을 15 SLPM의 산소 분위기에서 30분 동안 가열(Step 5)하였다.
다음으로, 제2 열처리 단계(S 300)는 상기 반응로를 15 SLPM의 질소분위기에서 30분 동안 900℃로 램프-업(Step 6) 하고, 그 후 상기 기판(10)을 15 SLPM의 질 소분위기에서 20분 동안 안정화시키고(Step 7), 그 후 상기 기판(10)을 15 SLPM의 산소 분위기에서 30분 동안 가열하였다(Step 8).
다음으로, 어닐링 단계는 15 SLPM의 질소 분위기에서 15분 동안 900℃에서 어닐링하였다(Step 9).
다음으로, 기판의 보트-아웃 단계(S 400)는 상기 반응로를 15 SLPM의 질소 분위기에서 68분 동안 700℃로 램프-다운(ramp down)하고(Step 10), 그 후 상기 기판(10)을 반응로 외부로 15 SLPM의 질소 분위기에서 20분 동안 보트 언 로딩하고(Step 11), 그 후 상기 기판(10)을 15 SLPM의 질소 분위기에서 20분 동안 냉각시키고(Step 12), 그 후 15 SLPM의 질소 분위기에서 20분 동안 보트에서 기판(10)을 내렸다(Step 13).
상기 제1 실시예에 의하여 균일한 게이트 산화막을 형성하였고, 그에 따라 반도체 소자의 신뢰성의 향상을 거둘 수 있었다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 게이트 산화막의 제조방법에 의하면 주 산화공정 전에 저온 산화공정인 제1 열처리단계를 진행하여 잔류 산화막에 의한 불균일한 기판 표면에 균일한 제1 게이트 산화막을 형성하고, 이후 주 산화공정인 제2 열처리 단계를 진행함으로써 균일한 게이트 산화막을 형성하는 효과가 있다.
또한, 본 발명에 의하면 질소 혹은 산화질소 등을 이용한 어닐링공정을 진행하여 게이트산화막의 조직을 조밀화시킴으로써 반도체소자의 전기적 특성을 향상시키는 효과가 있다.
Claims (4)
- 세정 된 기판을 반응로 내부로 보트인 시키는 단계와,상기 반응로를 550~775℃로 램프-업(ramp up)하고 상기 기판을 질소 및 산소 분위기에서 소정의 시간 동안 회복(recover)시키는 단계와, 상기 기판을 산소 분위기에서 소정의 시간 동안 가열하는 단계를 포함하는 제1 열처리 단계와,상기 반응로를 850℃ 이상으로 램프-업(ramp up)하고 상기 기판을 소정의 시간 동안 상승한 온도 및 소정의 가스분위기에서 가열하는 제2 열처리 단계 및상기 반응로를 770℃ 이하로 램프-다운(ramp down)하고 상기 기판을 반응로 외부로 보트-아웃 시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 제1 항에 있어서,상기 제1 열처리 단계 후에상기 기판을 소정의 시간 동안 상기 상승한 온도 및 질소 가스분위기에서 어닐링(annealing)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
- 삭제
- 제1 항 또는 제2 항에 있어서,상기 제2 열처리 단계는상기 기판을 질소 분위기에서 소정의 시간 동안 안정화시키는 단계와,상기 기판을 산소 분위기에서 소정의 시간 동안 가열하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성방법.
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