KR100305204B1 - 반도체소자의게이트산화막형성방법 - Google Patents

반도체소자의게이트산화막형성방법 Download PDF

Info

Publication number
KR100305204B1
KR100305204B1 KR1019950007842A KR19950007842A KR100305204B1 KR 100305204 B1 KR100305204 B1 KR 100305204B1 KR 1019950007842 A KR1019950007842 A KR 1019950007842A KR 19950007842 A KR19950007842 A KR 19950007842A KR 100305204 B1 KR100305204 B1 KR 100305204B1
Authority
KR
South Korea
Prior art keywords
gate oxide
oxide film
gas atmosphere
oxidation process
silicon substrate
Prior art date
Application number
KR1019950007842A
Other languages
English (en)
Other versions
KR960039208A (ko
Inventor
이석희
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019950007842A priority Critical patent/KR100305204B1/ko
Publication of KR960039208A publication Critical patent/KR960039208A/ko
Application granted granted Critical
Publication of KR100305204B1 publication Critical patent/KR100305204B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 소자의 게이트산화막 형성방법에 관한 것으로, 산화막의 균일도를 향상시키기 위하여 N2O 및 NH3가스분위기하에서 제1 산화공정을 실시한 후 N2O 가스분위기하에서 제2 산화공정을 실시하므로써 게이트산화막의 균일도를 향상시키며 산화막과 실리콘의 계면에 질소원자가 분포하는 질화산화막을 형성하여 내압특성 및 신뢰도를 향상시킬 수 있도록 한 반도체 소자의 게이트산화막 형성방법에 관한 것이다.

Description

반도체 소자의 게이트산화막 형성방법
제1도는 종래 반도체 소자의 게이트산화막 형성방법을 설명하기 위한 개념도,
제2도는 제1도를 설명하기 위한 단면도,
제3도는 본 발명에 따른 반도체 소자의 게이트산화막 형성방법을 설명하기 위한 개념도,
제4도는 제3도를 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 및 2a : 게이트산화막
본 발명은 반도체 소자의 게이트산화막 형성방법에 관한 것으로, 특히 산화막의 균일도를 향상시키기 위하여 N2O 및 NH3가스분위기하에서 제1 산화공정을 실시한 후 N2O가스분위기하에서 제 2 산화공정을 실시하므로써 소자의 신뢰성이 향상될 수 있도록 한 반도체 소자의 게이트산화막 형성방법에 관한 것이다.
일반적으로 플래쉬 이이피롬(Flash EEPROM)과 같은 반도체 소자의 터널산화막(Tunnel Oxide)은 NH3또는 N2O 가스분위기에서 열처리하는 열질화방법을 이용하여 형성한다. 산화막을 열질화방법으로 형성하면 산화막과 실리콘기판의 계면에 질소원자가 침투되고, 이는 댕글링본드(Dang1ing bond) 또는 스트레인본드(Strained bond)와 결합하여 트래핑비(Trapping rate)를 감소시킨다. 상기와 같이 터널산화막을 형성한 후 소정의 공정이 진행되면서 주변회로영역의 터널산화막은 제거되는데, 그 부분에는 게이트산화막이 형성된다. 그러면 종래 반도체 소자의 게이트산화막 형성방법을 제1 및 제2도를 참조하여 설명하면 다음과 같다.
종래에는 게이트산화막을 형성하기 위하여 먼저 주변회로영역에 형성되어 있는 터널산화막을 HF 또는 BOE 용액을 이용한 습식식각방법으로 제거한 다음 열산화공정을 실시하는테, 상기 터널산화막을 제거한 상태가 제1도에 도시된다. 그런데 터널산화막을 제거할때 제1도에서와 같이 실리콘 -N 결합(Si -N bond)이 제거되지 않고 실리콘기판(1)상에 부분적으로 잔류되며, 잔류된 실리콘-N 결합이 형성된 부분은 산화공정시 산화가 억제되기 때문에 제2도에 도시된 게이트산화막(2)의 A 부분과 같이 국부적으로 두께가 얇아지는 현상(Loca1 thinning)이 발생된다. 그러므로 불균일한 게이트산화막(2)의 성장에 의해 게이트산화막의 내압특성 및 신뢰성이 저하된다.
따라서 본 발명은 N2O 및 NH3가스분위기하에서 제 1 산화공정을 실시한 후 N2O가스분위기하에서 제2 산화공정을 실시하므로써 상기 한 단점을 해소할 수 있는 반도체 소자의 게이트산화막 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 세정이 완료된 실리콘기판을 반응로 내부로 보트-인 시킨 후 온도를 상승시키기 위한 램프-업 공정을 실시하는 단계와, 상기 단계로 부터 상승된 온도, N2O 및 NH3가스분위기하에서 소정시간동안 제1 산화공정을 실시하는 단계와, 상기 단계로부터 N2O가스분위기하에서 소정시간동안 제2 산화공정을 실시하는 단계와, 상기 단계로부터 N2가스분위기하에서 열처리공정을 실시한 후 상기 반응로 내의 온도를 하강시키기 위한 램프-다운공정을 실시하고 상기 실리콘기판을 반응로 외부로 보트-아웃시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명에 따른 반도체 소자의 게이트산화막 형성방법은 하기의 〈표〉와 같이 세정이 완료된 실리콘기판을 먼저 N2가스 및 600 내지 700℃의 반응로내부로 보트-인(Boat-in)시킨 후 상기 반응로내부를 감압상태로 만들기 위하여 펌핑(Pumping)공정(도시안됨)을 실시하고 반응로내의 결함(Leak)을 체크(Check)한 다음 N2가스분위기하에서 온도를 850 내지 950℃로 상승시키기 위한 램프-업(Lamp-up)공정을 실시한다. 상승된 온도, 10 SLPM(Standard Litter Per Minute)의 N2O가스, 0.3 SLPM의 NH3가스 및 300 Torr의 압력상태에서 5 내지 15분동안 제1 산화공정을 실시하는데, 이때 제3도와 같이 실리콘-N 결합이 존재하지 않는 실리콘 댕글링 본드에 질소(N)가 우선적으로 반응하여 상기 실리콘 댕글링 본드가 형성된 부분에 실리콘-N 결합이 형성된다. 제1 산화공정이 완료되면 10 SLPM의 N2O가스 및 500Torr의 압력상태에서 소정시간(X)동안 제2 산화공정을 실시한 후 N2가스분위기하에서 열처리하는데, 상기 제1 산화공정시 실리콘기판(1)상에 균일하게 실리콘-N 결합이 형성되기 때문에 제 2 산화공정시 제4도와 같이 균일한 게이트산화막(2A)이 성장되며, 이때 형성하고져 하는 산화막의 두께에 따라 30 내지 100분 사이에서 산화시간(X)을 조절한다. 이후 N2가스분위기하에서 램프-다운(Lamp-down)공정을 실시하여 상기 반응로내의 온도를 600 내지 700℃로 하강시키고 게이트산화막(2A)이 형성된 실리콘기판(1)을 반응로 외부로 보트-아웃(Boat-out)시킨다.
[표]
또한, 주변회로영역의 게이트산화막이 200 내지 300Å 정도로 두껍게 형성되는 경우 상기와 같은 공정을 이용하면 성장시간이 많이 소요되기 때문에 상기 <표>의 제2 산화공정단계에서 N2O 가스 대신에 10 SLPM 의 O2및 상압의 조건으로 산화공정을 진행하면 미량의 질소가 계면에 함유되며 균일한 게이트산화막을 형성할 수 있다.
상술한 바와 같이 본 발명에 의하면 N2O 및 NH3가스분위기하에서 제1 산화공정을 실시한 후 N2O 가스분위기하에서 제2 산화공정을 실시하므로써 게이트산화막의 균일도를 향상시키며, 산화막과 실리콘의 계면에 질소원자가 분포하는 질화산화막을 형성하여 내압특성 및 신뢰도를 향상시킬 수 있는 탁월한 효과가 있다.

Claims (5)

  1. 반도체 소자의 게이트산화막 형성방법에 있어서, 세정이 완료된 실리콘기판을 반응로내부로 보트-인시킨 후 온도를 상승시키기 위한 램프-업공정을 실시하는 단계와, 상기 단계로 부터 상승된 온도, N2O 및 NH3가스분위기하에서 소정시간동안 제1 산화공정을 실시하는 단계와, 상기 단계로부터 N2O 가스분위기하에서 소정시간동안 제2 산화공정을 실시하는 단계와, 상기 단계로 부터 N2가스분위기하에서 열처리공정을 실시한 후 상기 반응로내의 온도를 하강시키기 위한 램프-다운 공정을 실시하고 상기 실리콘기판을 반응로 외부로 보트-아웃시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트산화막 형성방법.
  2. 제1항에 있어서, 상기 보트-인 및 보트-아웃시 반응로의 온도는 600 내지 700℃이며, N2가스분위기인 것을 특징으로 하는 반도체 소자의 게이트산화막 형성방법.
  3. 제1항에 있어서, 상기 램프-업 공정시 반응로의 온도는 850 내지 950℃ 로 상승되는 것을 특징으로 하는 반도체 소자의 게이트산화막 형성방법.
  4. 제1항에 있어서, 상기 제1 산화공정은 5 내지 15분간 실시되며, 상기 제2 산화공정은 30 내지 100분동안 실시되는 것을 특징으로 하는 반도체 소자의 게이트산화막 형성방법.
  5. 제1 또는 제4항에 있어서, 상기 제2 산화공정은 N2O 가스 대신 O2가스분위기하에서 실시되는 것을 특징으로 하는 반도체 소자의 게이트산화막 형성방법.
KR1019950007842A 1995-04-04 1995-04-04 반도체소자의게이트산화막형성방법 KR100305204B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950007842A KR100305204B1 (ko) 1995-04-04 1995-04-04 반도체소자의게이트산화막형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950007842A KR100305204B1 (ko) 1995-04-04 1995-04-04 반도체소자의게이트산화막형성방법

Publications (2)

Publication Number Publication Date
KR960039208A KR960039208A (ko) 1996-11-21
KR100305204B1 true KR100305204B1 (ko) 2001-11-30

Family

ID=37530030

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950007842A KR100305204B1 (ko) 1995-04-04 1995-04-04 반도체소자의게이트산화막형성방법

Country Status (1)

Country Link
KR (1) KR100305204B1 (ko)

Also Published As

Publication number Publication date
KR960039208A (ko) 1996-11-21

Similar Documents

Publication Publication Date Title
JP3898770B2 (ja) 高品質の酸化膜を成長させるための方法
KR100993124B1 (ko) 플라즈마 질화된 게이트 유전체의 두 단계 포스트 질화어닐링을 위한 개선된 제조 방법
US20040175961A1 (en) Two-step post nitridation annealing for lower EOT plasma nitrided gate dielectrics
ATE213095T1 (de) Verfahren zur herstellung von oxydschichten
JP3593340B2 (ja) 集積回路デバイスの製造方法
US6372581B1 (en) Process for nitriding the gate oxide layer of a semiconductor device and device obtained
KR100305204B1 (ko) 반도체소자의게이트산화막형성방법
JPH0697140A (ja) 半導体基板処理方法
US20040132316A1 (en) Ultra-thin gate dielectrics
KR0137550B1 (ko) 게이트 산화막 형성 방법
CN110634803B (zh) Cmos器件中栅介质层界面态缺陷修复的方法及栅介质层
KR100296135B1 (ko) 반도체소자의산화막형성방법
KR0162900B1 (ko) 산화물 형성 방법
KR960013152B1 (ko) 반도체소자의 게이트 산화막 형성방법
KR100687410B1 (ko) 반도체 소자의 게이트 산화막 형성방법
KR100274350B1 (ko) 반도체소자의필드산화막형성방법
KR100334524B1 (ko) 반도체소자의게이트산화막제조방법
KR970003836B1 (ko) 반도체 소자의 게이트 산화막 형성방법
JPS58103122A (ja) 化合物半導体装置の製造方法
KR20000003915A (ko) 반도체 소자의 게이트 절연막 형성방법
KR970009864B1 (ko) 반도체 소자의 게이트 산화막 형성방법
KR20000008022A (ko) 게이트 산화막의 형성방법
KR0172045B1 (ko) 산화막 형성방법
KR100312380B1 (ko) 반도체소자의 평탄화 방법
JP2005235792A (ja) 基板処理方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100624

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee