KR100334524B1 - 반도체소자의게이트산화막제조방법 - Google Patents

반도체소자의게이트산화막제조방법 Download PDF

Info

Publication number
KR100334524B1
KR100334524B1 KR1019950030009A KR19950030009A KR100334524B1 KR 100334524 B1 KR100334524 B1 KR 100334524B1 KR 1019950030009 A KR1019950030009 A KR 1019950030009A KR 19950030009 A KR19950030009 A KR 19950030009A KR 100334524 B1 KR100334524 B1 KR 100334524B1
Authority
KR
South Korea
Prior art keywords
oxide film
gate oxide
wafer
temperature
oxide layer
Prior art date
Application number
KR1019950030009A
Other languages
English (en)
Other versions
KR970015797A (ko
Inventor
주문식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019950030009A priority Critical patent/KR100334524B1/ko
Publication of KR970015797A publication Critical patent/KR970015797A/ko
Application granted granted Critical
Publication of KR100334524B1 publication Critical patent/KR100334524B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 소자의 게이트 산화막 제조방법에 관한 것으로, 소자의 신뢰성을 향상하기 위하여 N2와 O2분위기에서 충분한 두께의 열산화막로 형성하여 고진공 분위기에서 산화막과 실리콘 기판과의 반응을 억제하고 금속 불순물의 침투를 방지하는 것이다.

Description

반도체 소자의 게이트 산화막 제조 방법
본 발명은 반도체 소자의 게이트 산화막 제조방법에 관한 것으로, 특히 N2와 O2분위기에서 열산화막을 충분히 성장시킨 후 진공 분위기에서 질화산화막을 형성하므로써 신뢰성이 향상된 반도체 소자의 게이트 산화막 제조 방법에 관한 것이다.
반도체 소자의 절연물질로서 다양하게 사용되는 산화막 형성 방법은 가스를 공급원으로 하는 화학기상증착(chemical vapor deposition) 방법 또는 실리콘을 열산화시키는 열산화 방법이 있다.
상기 열산화 방법은 다시 700 내지 900 ℃ 정도에서 실리콘기판을 산화시키는 저온 산화 공정과, 900 내지 1200 ℃ 정도의 온도에서 실리콘 기판을 산화시키는 고온 열산화 공정이 있다.
상기 열산화방법에 의해 형성되는 산화막을 N2O, NH3분위기에서 열처리하면 질화산화막으로 변환되고, 질화산화막은 열산화막과 비교하여 반도체 소자의 전기적인 특성열화를 억제하는 효과가 더욱 커진다.
제1도는 종래 기술로 게이트 산화막을 습식질화 산화막으로 제조하는 방법을 설명하기 위한 공정 흐름도이다.
먼저, 반도체 웨이퍼가 적재된 보트(boat)를 600 내지 800 ℃의 온도를 갖는 석영 튜브에 장착하고, 진공펌프를 이용하여 튜브내의 압력을 1 내지 300 torr로 약 10분 정도 걸쳐 만든다.
그 다음 챔브내의 온도를 예를들어 900 ℃ 온도까지 약 30분에 걸쳐시 상승시키고, 약 10분 정도 온도안정화 단계를 거친 후, N2O, NH3분위기에서 약 30분 동안 습식 질화산화막을 약 70Å 두께로 형성한다.
그 후, 900 ℃의 온도와 N2O 분위기에서 약 35분 정도 열처리단계를 거친 후, 약 35분에 걸쳐 챔버내의 온도를 600 내지 800 ℃ 까지 낮추고, 상기 챔버에서 웨이퍼를 꺼내어 습식 질화산화막 형성 공정을 완료한다.
그러나, 상기와 같은 종래 기술은 진공 분위기에서 장시간 실리콘 웨이퍼를 노출시킬 경우 웨이퍼 표면에 형성된 얇은 자연산화막이 Si-O 형태로 치환되어 휘발된다.
또한, 튜브, 보트 또는 웨이퍼에 흡착되어 있는 알카리 이온과 열을 발생시키는 금속배선에서 발생되는 금속성 불순물이 튜브내로 침투하여 노출된 웨이퍼 표면을 오염시켜 산화막의 특성을 저하하는 요인이 된다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위한 것으로 본 발명은 습식 질화산화막을 성장시키기 위해 진공분위기를 만들기 전의 상압에서 산화막을 충분한 두께로 형성하는데 있다. 상기한 본 발명에 의해 상압에서 열산화막을 충분한 두께로 형성하면, 진공분위기에서 열산화막과 실리콘기판과의 반응이 억제되고, 금속 불순물의 침투를 방지하여 신뢰성이 우수한 게이트 산화막을 형성할 수 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 산화막 제조 방법은 게이트 산화막 제조 방법에 있어서,
웨이퍼를 석영 튜브에 적재하고, N2와 O2분위기에서 튜브내의 온도를 900 ℃로 서서히 상승시키고, 일정시간 온도안정화 공정을 거쳐서 상기 웨이퍼 표면에 열산화막을 형성하는 단계와,
상기 튜브내의 압력을 1 내지 500 torr로 만드는 단계와,
상기 튜브내에 N2O, NH3가스 분위기와, 900 ℃의 온도에서 웨이퍼 상에 습식 질화산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 적합한 실시예에 대한 상세한 설명을 하기로 한다.
제2도는 본 발명에 따른 반도체 소자의 게이트 산화막 형성 방법을 설명하기위한 공정 흐름도이다.
먼저, 보트에 적재된 반도체 웨이퍼들을 600 내지 800 ℃ 의 튜브에 장착하고, 그 다음 튜브의 온도를 예를들어 900 ℃ 까지 약 30 분에 걸쳐서 상승시켜 약 10 동안 온도안정화 단계를 거친다.
참고로, 상기 웨이퍼의 표면에는 자연산화막이 약 10Å 정도 성장되어 있다.
상기 웨이퍼를 튜브에 장착하고 온도 안정화단계에 이르기까지 N2와 낮은 비율의 O2분위기에서 공정을 진행시켜 20Å 두께의 열산화막을 형성한다.
진공펌프등을 이용하여 튜브내의 압력을 1 내지 500 torr로 만들고, 그 다음 900 ℃ 온도와 N2O, NH3분위기에서 50 내지 70Å 두께의 질화 산화막을 약 30분 내지 1시간에 걸쳐 형성한다.
그 후, 900 ℃ 온도와 N2O 분위기에서 30분 내지 1 시간 정도 열처리 단계를 거친 후, 약 30분 내지 50분에 걸쳐 600 내지 800 ℃ 까지 챔버의 온도를 낮추고, 600 내지 800 ℃ 온도를 갖는 챔버내의 웨이퍼를 꺼내어 습식 질화산화막 형성 공정을 완료한다.
상술한 바와 같이 본 발명은 반도체 소자의 게이트 산화막을 질화산화막으로 형성하되, 튜브내의 온도를 진공상태로 하기 전에 실리콘 웨이퍼의 표면에 N2와 O2분위기에서 충분한 두께를 갖는 열산화막을 형성하므로써, 진공분위기에서 자연산화막이 제거되고, 금속 불순물이 실리콘 웨이퍼로 침투되는 것을 방지하여 게이트산화막의 특성을 향상시킬 수 있다.
제 1 도는 종래 기술에 따른 반도체 소자의 게이트 산화막 제조 방법을 설명하기 위한 공정 흐름도.
제 2 도는 본 발명에 따른 반도체 소자의 게이트 산화막 제조 방법을 설명하기 위한 공정 흐름도.

Claims (3)

  1. 게이트 산화막 제조 방법에 있어서,
    웨이퍼를 석영 튜브에 적재하고, N2와 O2분위기에서 튜브내의 온도를 900 ℃로 서서히 상승시키고, 일정시간 온도안정화 공정을 거쳐서 상기 웨이퍼 표면에 열산화막을 형성하는 단계와,
    상기 튜브내의 압력을 1 내지 500 torr로 만드는 단계와,
    상기 튜브내에 N2O, NH3가스 분위기와, 900 ℃의 온도에서 웨이퍼상에 습식 질화산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조 방법.
  2. 제 1 항에 있어서,
    상기 열산화막은 20Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트 산화막 제조 방법.
  3. 제 1 항에 있어서,
    상기 질화산화막은 50 내지 70Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 게이트 산화막 제조 방법.
KR1019950030009A 1995-09-14 1995-09-14 반도체소자의게이트산화막제조방법 KR100334524B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950030009A KR100334524B1 (ko) 1995-09-14 1995-09-14 반도체소자의게이트산화막제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950030009A KR100334524B1 (ko) 1995-09-14 1995-09-14 반도체소자의게이트산화막제조방법

Publications (2)

Publication Number Publication Date
KR970015797A KR970015797A (ko) 1997-04-28
KR100334524B1 true KR100334524B1 (ko) 2002-11-04

Family

ID=37479700

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950030009A KR100334524B1 (ko) 1995-09-14 1995-09-14 반도체소자의게이트산화막제조방법

Country Status (1)

Country Link
KR (1) KR100334524B1 (ko)

Also Published As

Publication number Publication date
KR970015797A (ko) 1997-04-28

Similar Documents

Publication Publication Date Title
US5891809A (en) Manufacturable dielectric formed using multiple oxidation and anneal steps
US20070169696A1 (en) Two-step post nitridation annealing for lower eot plasma nitrided gate dielectrics
JP2008028403A (ja) 第1の酸化物層および第2の酸化物層を形成するための方法
US4902642A (en) Epitaxial process for silicon on insulator structure
US6204205B1 (en) Using H2anneal to improve the electrical characteristics of gate oxide
KR100464424B1 (ko) 누설 전류를 감소시킬 수 있는 게이트 절연막 형성방법
JP2006203038A (ja) 窒化膜の形成方法、半導体装置の製造方法、キャパシタの製造方法及び窒化膜形成装置
KR100334524B1 (ko) 반도체소자의게이트산화막제조방법
JP3561388B2 (ja) 半導体ウェハ上に誘電層を低温で成長させる為の方法及び装置
US6579614B2 (en) Structure having refractory metal film on a substrate
US6620742B2 (en) In-situ use of dichloroethene and NH3 in an H2O steam based oxidation system to provide a source of chlorine
Green et al. The influence of silicon heat treatments on the minority carrier generation and the dielectric breakdown in MOS structures
JP3161523B2 (ja) 半導体装置の製造方法
KR0137550B1 (ko) 게이트 산화막 형성 방법
KR100296135B1 (ko) 반도체소자의산화막형성방법
KR100379533B1 (ko) 반도체소자의 게이트절연막 제조방법
KR960002066B1 (ko) 옥시 나이트라이드 제조방법
KR100324822B1 (ko) 반도체소자의 게이트 산화막 제조방법
KR100274351B1 (ko) 반도체소자의게이트산화막형성방법
KR100380275B1 (ko) 반도체 소자의 게이트 절연막 형성방법
KR20000003915A (ko) 반도체 소자의 게이트 절연막 형성방법
KR960013152B1 (ko) 반도체소자의 게이트 산화막 형성방법
KR100687410B1 (ko) 반도체 소자의 게이트 산화막 형성방법
KR100358572B1 (ko) 반도체소자의 산화막 형성방법
KR100233293B1 (ko) 반도체 장치의 소자 분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110325

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee