KR100682008B1 - 모터 속도 제어 회로 - Google Patents

모터 속도 제어 회로 Download PDF

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KR100682008B1
KR100682008B1 KR1020050123842A KR20050123842A KR100682008B1 KR 100682008 B1 KR100682008 B1 KR 100682008B1 KR 1020050123842 A KR1020050123842 A KR 1020050123842A KR 20050123842 A KR20050123842 A KR 20050123842A KR 100682008 B1 KR100682008 B1 KR 100682008B1
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고이찌로 오기노
다까시 하라시마
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산요덴키가부시키가이샤
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Abstract

모터의 속도 제어의 정밀도를 향상시킨다. 모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 모터 속도 제어 회로에 있어서, 상기 모터의 회전 속도를 명령하는 속도 명령 신호가 입력되고, 해당 속도 명령 신호에 따른 기준 전압을 생성하는 기준 전압 회로와, 상기 기준 전압 회로에서 생성된 상기 기준 전압의 레벨을 제한하는 클램프 회로와, 상기 모터의 실제의 회전 속도에 따른 속도 전압과 상기 클램프 회로에서 레벨이 제한된 상기 기준 전압이 인가되어 양자를 비교하는 비교 회로와, 상기 비교 회로에서의 비교 결과에 기초하여, 상기 구동 코일에 흐르는 전류량을 제어하기 위한 제어 신호를 생성 출력하는 제어 신호 생성 회로를 갖는 것으로 한다.
듀티비, RC 시상수, PWM 신호, 스타 결선

Description

모터 속도 제어 회로{MOTOR SPEED CONTROL CIRCUIT}
도 1은 본 발명의 일 실시 형태에 따른 모터 속도 제어 시스템의 구성을 도시하는 도면.
도 2는 본 발명의 일 실시 형태에 따른 FG 출력 회로의 구성을 도시하는 도면.
도 3은 본 발명의 일 실시 형태에 따른 기준 전압 회로의 구성을 도시하는 도면.
도 4는 본 발명의 일 실시 형태에 따른 하측 클램프 회로의 구성을 도시하는 도면.
도 5는 본 발명의 일 실시 형태에 따른 상측 클램프 회로의 구성을 도시하는 도면.
도 6은 본 발명의 일 실시 형태에 따른 속도 전압 회로의 구성을 도시하는 도면.
도 7은 본 발명의 일 실시 형태에 따른 엣지 검출 회로 및 속도 전압 회로의 주요 신호의 파형을 도시하는 도면.
도 8은 본 발명의 일 실시 형태에 따른 모터 속도 제어를 설명하기 위한 도면.
도 9는 본 발명의 일 실시 형태에 따른 비교 회로 및 제어 신호 생성 회로의 구성을 도시하는 도면.
도 10은 종래의 모터 속도 제어 시스템의 구성을 도시하는 도면.
도 11은 종래의 모터 속도 제어 시스템에서 PWM 신호의 변화에 대한 기준 전압(VR)의 응답 파형을 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
1, 100 : 모터
5, 400 : CPU
6, 7 : 오피 앰프
9 : 콤퍼레이터
11, 20 : 모터 구동 회로
13, 110 : 홀 소자
200 : 모터 구동 IC
210 : 제어 회로
220 : 프리드라이버
230 : 홀 앰프
240 : FG 출력 회로
300 : 모터 속도 제어 IC
310 : 기준 전압 회로
311 : 하측 클램프 회로
312 : 상측 클램프 회로
313, 314, 315, 316 : 접속점
317 : 인가 라인
320 : 엣지 검출 회로
330 : 속도 전압 회로
340 : 비교 회로
350 : 제어 신호 생성 회로
[특허 문헌] 특개2003-204692호 공보
본 발명은, 모터 속도 제어 회로에 관한 것이다.
각종 전자 기기는, 그 전자 기기가 동작할 때에 열을 발생하는 발열체를 갖고 있고, 이 발열체를 냉각하기 위해 팬 모터를 설치하는 것이 일반적이다. 예를 들면, 퍼스널 컴퓨터나 서버 등에서는, CPU의 동작 주파수가 해마다 고속화의 일로를 걷고 있으며, 또한, 그것에 수반하여 CPU의 발열량이 커지고 있다. 이 때문에, 퍼스널 컴퓨터나 서버 등에서는, CPU를 냉각하기 위한 팬 모터와, 그 팬 모터를 구동하는 모터 구동 회로가 통상적으로 설치되어 있다. 또한, 팬 모터의 속도 제어 방식으로서는, 예를 들면, 도 10에 도시한 바와 같은, PWM 구동 방식과 조합한 속 도 서보 제어가 제안되어 있다(예를 들면, 이상의 특허 문헌1을 참조).
상술하면, 모터(1)의 펄스 제너레이터(PG)로부터 얻어진 회전 속도 검출 신호가, 속도 전압 생성용의 오피 앰프(7)에 공급된다. 이 오피 앰프(7)의 출력이 RC 필터 회로에 의해서 적분되어 직류의 속도 전압(VV)으로 되고, 콤퍼레이터(9)의 반전 입력 단자에 인가된다. 또한, CPU(5)에서 설정된 PWM(Pulse Width Modulation) 신호가, 기준 전압 생성용의 오피 앰프(6)에 공급된다. 또한, PWM 신호란, 그 듀티비에 의해서 모터(1)의 회전 속도를 설정하는 것이다. 오피 앰프(6)의 출력이 RC 필터 회로에 의해서 적분되어 직류의 기준 전압(VR1)으로 되고, 콤퍼레이터(9)의 비반전 입력 단자에 인가된다.
콤퍼레이터(9)는, 반전 입력 단자에 인가된 속도 전압(VV)과, 비반전 입력 단자에 인가된 기준 전압(VR1)을 비교하여, 그 비교 결과인 제어 신호(VC)를 생성 출력한다. 모터 구동 회로(11)는, 콤퍼레이터(9)로부터의 제어 신호(VC)에 기초하여, 그 제어 신호(VC)의 레벨에 따른 전류량을 모터(1)의 구동 코일에 흘려줌으로써 모터(1)의 회전 속도를 제어한다. 또한, 모터(1)의 스테이터에는 홀 소자(13)가 배치되어 있고, 모터 구동 회로(11)는, 홀 소자(13)로부터 로터의 검출 위치를 나타내는 홀 소자 출력에 기초하여, 모터(1)의 구동 코일에 흐르는 전류의 방향을 절환함으로써 모터(1)의 회전 방향을 제어한다.
이와 같이, 팬 모터의 속도 서보 제어를 실시하는 경우, 도 10에 도시한 바와 같이, 모터의 실제 회전 속도의 검출 결과를 나타내는 속도 전압(VV)을 생성하는 오피 앰프(7)와, PWM 신호 등의 모터의 회전 속도 명령에 기초한 레벨을 갖는 기준 전압(VR1)을 생성하는 오피 앰프(6)와, 오피 앰프(7)로부터 공급되는 속도 전압(VV)과 오피 앰프(6)로부터 공급되는 기준 전압(VR1)을 비교하기 위한 콤퍼레이터(9)에 상당하는 회로가 통상적으로 설치된다.
또한, 콤퍼레이터(9)의 구성으로서는, 도 10에 도시한 바와 같이, 오피 앰프가 일반적으로 이용된다. 상술하면, 차동 트랜지스터쌍(T1, T2)과, 차동 트랜지스터쌍(T1, T2)의 접지 전압(GND) 측에 설치되는 정전류원(T3)과, 차동 트랜지스터쌍(T1, T2)의 바이어스 전압(VREG) 측에 설치되는 커런트 미러 회로(T4, T5)를 갖는다. 즉, 커런트 미러 회로(T4, T5), 차동 트랜지스터쌍(T1, T2), 정전류원(T3)이, 바이어스 전압(VREG)과 접지 전압(GND) 사이에 직렬 접속된다. 또한, 트랜지스터종별의 차이에 의해서, 정전류원(T3)이, 차동 트랜지스터쌍(T1, T2)의 제어 전극(VREG) 측에 설치되고, 커런트 미러 회로(T4, T5)가, 차동 트랜지스터쌍(T1, T2)의 접지 전압(GND) 측에 설치되는 경우도 있다.
도 10에 도시하는 모터 속도 제어 시스템을 예로 들어, 도 11에 기초하여 본 발명이 해결하고자 하는 과제를 이하에 설명한다.
콤퍼레이터(9)의 비반전·반전 입력은, 차동 트랜지스터쌍(T1, T2)의 각 베이스 전극과 접속된다. 또한, 차동 트랜지스터쌍(Tl, T2)의 바이어스 전압(VREG) 측에는 커런트 미러 회로(T4, T5)가 설치되고, 차동 트랜지스터쌍(T1, T2)의 접지 전압(GND) 측에는 정전류원(T3)이 설치된다. 이 경우, 콤퍼레이터(9)의 비반전·반전 입력 사이의 인가 전압 범위는, 이상적으로는, 바이어스 전압(VREG)으로부터 접지 전압(GND)까지의 범위를 허용하는 것이다.
그러나, 콤퍼레이터(9)의 비반전·반전 입력의 상한 레벨은, 적어도, 커런트 미러 회로(T4, T5)의 콜렉터·에미터간 포화 전압(VCE)(sat)만큼, 바이어스 전압(VREG)보다도 레벨이 낮아지게 된다. 또한, 콤퍼레이터(9)의 비반전·반전 입력의 하한 레벨은, 적어도, 정전류원(T3)의 콜렉터·에미터간 포화 전압(VCE)(sat)만큼, 접지 전압(GND)보다도 레벨이 올라가게 된다. 이 결과, 콤퍼레이터(9)의 비반전·반전 입력 사이의 인가 전압 범위가 제한된다. 또한, 이와 같이 제한되는 인가 전압 범위는, 일반적으로, "동상 입력 전압 범위"라고 한다.
여기서, 콤퍼레이터(9)가 동상 입력 전압 범위를 전기적 특성으로서 갖는다는 전제 하에서, PWM 신호의 듀티비를 "0%"로부터 "100%"까지 변화시켜 가는 경우를 생각한다. 이 경우, 콤퍼레이터(9)의 비반전 입력에 인가되는 기준 전압(VR1)의 레벨은, PWM 신호의 듀티비의 변화에 응답하여, 접지 전압(GND)으로부터 바이어스 전압(VREG)까지 개략적으로 변화한다. 그러나, 콤퍼레이터(9)의 비반전 입력은, 동상 입력 전압 범위에 의해서 제한되기 때문에, PWM 신호의 듀티비에 기초하는 기준 전압(VR1)의 모든 변화에 응답할 수 없다. 즉, PWM 신호의 듀티비 "0%"로부터 "100%"까지의 범위 중에는, 콤퍼레이터(9)의 전기적 특성인 동상 입력 전압 범위로부터 벗어나는 경우가 있고, 이 경우, 콤퍼레이터(9)는, 정상적인 동작을 할 수 없다고 하는 과제가 있었다.
상기 과제를 해결하기 위한 주된 발명은, 모터의 구동 코일에 흐르는 전류량 을 제어함으로써 상기 모터의 회전 속도를 제어하는 모터 속도 제어 회로에 있어서, 상기 모터의 회전 속도를 명령하는 속도 명령 신호가 입력되고, 해당 속도 명령 신호에 따른 기준 전압을 생성하는 기준 전압 회로와, 상기 기준 전압 회로에서 생성된 상기 기준 전압의 레벨을 제한하는 클램프 회로와, 상기 모터의 실제의 회전 속도에 따른 속도 전압과 상기 클램프 회로에서 레벨이 제한된 상기 기준 전압이 인가되어 양자를 비교하는 비교 회로와, 상기 비교 회로에서의 비교 결과에 기초하여, 상기 구동 코일에 흐르는 전류량을 제어하기 위한 제어 신호를 생성 출력하는 제어 신호 생성 회로를 갖는 것으로 한다.
<모터 속도 제어 시스템>
도 2~도 9를 적절하게 참조하면서, 도 1을 기초로, 본 발명에 따른 모터 속도 제어 시스템의 일 구성예를 설명한다.
도 1에 도시하는 모터 속도 제어 시스템은, 제어 대상으로 하는 모터(100)와, 모터 구동 IC(200)(본 발명에 따른 "제1 회로")와, 모터 속도 제어 IC(300)(본 발명에 따른 "제2 회로")에 의해서 구성된다. 즉, 본 발명에 따른 "모터 속도 제어 회로"가, 모터 구동 IC(200)와 모터 속도 제어 IC(300)를 각각 1칩에 집적화한 2칩 구성의 경우이다. 또한, 본 발명에 따른 "모터 속도 제어 회로"가, 모터 구동 IC(200) 및 모터 속도 제어 IC(300)를 1칩에 집적화한 경우이어도 된다.
모터(100)는, 단상분의 구동 코일을 갖는 소위 단상 모터인 경우이며, 또한,스테이터에 홀 소자(110)가 고착된, 소위 홀 모터인 경우로 한다. 또한, 모터(100)는, 단상 홀 모터에 한정되는 것이 아니며, 3상분의 구동 코일이 스타 결선된 소위 3상 홀 모터나, 홀 소자(110) 등의 자기 센서를 설치하지 않는 소위 센서리스 모터 등을 채용 가능하다. 또한, 모터(100)의 용도로서는, 예를 들면, 퍼스널 컴퓨터나 서버 등에 탑재되는 CPU를 냉각하기 위한 팬 모터를 대상으로 한다.
홀 소자(110)는, 모터(100)의 로터가 회전하고 있을 때, 정현파장이고 또한 서로 역상으로 되는 회전 위치 검출 신호(S1, S2)를 생성한다. 또한, 회전 위치 검출 신호(S1, S2)는, 로터의 회전 위치를 식별 가능하게 하기 위한 신호이며, 또한, 그 주파수는 모터(100)의 회전 속도에 비례한다. 홀 소자(110)로부터 출력된 회전 위치 검출 신호(S1, S2)는, 모터 구동 IC(200)의 IN+ 단자, IN- 단자에 각각 입력된다. 여기서, IN+ 단자는 모터 구동 IC(200) 내의 홀 앰프(230)의 비반전 입력에 접속되고, IN- 단자는 홀 앰프(230)의 반전 입력에 접속된다.
모터 구동 IC(200)는, 모터(100)를 구동하는 집적회로이다. 모터 구동 IC(200)는, 모터(100)의 구동 코일의 양단과 접속되는 OUT1 단자 및 OUT2 단자와, 홀 소자(110)로부터 출력되는 회전 위치 검출 신호(S1, S2)가 입력되는 IN+ 단자, IN- 단자와, 모터 속도 제어 IC(300)의 VO 단자로부터의 제어 신호(VC)가 입력되는 VI 단자와, 모터 속도 제어 IC(300)의 FGI 단자에의 FG 신호를 출력하는 FGO 단자를 갖는다. 모터 구동 IC(200)는, 제어 회로(210), 프리드라이버(220), 홀 앰프(230), FG 출력 회로(240)를 갖는다.
제어 회로(210)는, 모터 속도 제어 IC(300)의 VO 단자로부터 모터 구동 IC(200)의 VI 단자에 입력된 제어 신호(VC)에 기초하여, 모터(100)의 구동 코일에 흐르는 전류량을 가변시켜 모터(100)의 회전 속도를 제어한다. 또한, 제어 회로 (210)는, 홀 앰프(210)의 출력(HOUT)에 기초하여, 모터(100)의 구동 코일의 통전 방향의 절환을 제어하기 위한 스위칭 제어 신호(D1, D2)를 생성한다.
프리드라이버(220)는, 모터 구동 IC(200)의 OUT1 단자 및 OUT2 단자에 접속된 모터(100)의 구동 코일에 대하여, 상보적으로 온 오프하는 2조의 트랜지스터쌍을, 해당 구동 코일과 함께 알파벳의 "H"자를 구성하도록 접속한, 소위 H 브릿지 회로를 구성한다. 프리드라이버(220)는, 제어 회로(210)로부터 공급된 스위칭 제어 신호(D1, D2)에 기초하여, H 브릿지 회로에서의 2조의 트랜지스터쌍을 상보적으로 온 오프함으로써, 모터(100)의 구동 코일의 통전 방향을 절환한다.
홀 앰프(230)는, 홀 소자(110)로부터의 회전 위치 검출 신호(S1, S2)를 차동 증폭한 결과인 홀 앰프 출력(HOUT)을 생성 출력한다. 또한, 이 홀 앰프 출력(HOUT)은, 제어 회로(210) 및 FG 출력 회로(240)에 공급된다.
FG 출력 회로(240)는, 홀 앰프(230)로부터 공급된 홀 앰프 출력(HOUT)에 기초하여, 모터(100)의 실제의 회전 속도에 따른 주파수를 갖는 FG 신호를 생성 출력한다. 즉, 홀 앰프 출력(HOUT)은, 실제로 검출된 로터의 회전 위치를 나타낸다. 이 때문에, 홀 앰프 출력(HOUT)에 의해서 로터 소정 위치의 검출 주기를 감시할 수 있다. 따라서, FG 출력 회로(240)는, 홀 앰프 출력(HOUT)에 의해 감시된 로터 소정 위치의 검출 주기에 기초하여, 모터(100)의 실제의 회전 속도에 따른 주파수를 갖는 FG 신호를 생성할 수 있다. 또한, FG 신호는, 모터 구동 IC(200)의 FGO 단자를 통하여, 모터 속도 제어 IC(300)의 FGI 단자에 입력된다.
여기서, 도 2를 기초로, FG 출력 회로(240)의 회로 구성의 일 실시 형태를 설명한다.
홀 앰프(210)로부터 출력되는 홀 앰프 출력(HOUT)은, 에미터 접지된 NPN형 트랜지스터(Q10)의 베이스 전극에 공급된다. NPN형 트랜지스터(Q10)의 콜렉터 전극은 전류원(I10)과 접속됨과 함께, NPN형 트랜지스터(Q11)의 베이스 전극에 접속된다. NPN형 트랜지스터(Q11)에서, 그 콜렉터 전극은 저항 소자(R10)와 접속됨과 함께, 그 에미터 전극은 저항 소자(R11)와 접속됨과 함께 에미터 접지된 NPN형 트랜지스터(Q12)와 접속된다. 그리고, NPN형 트랜지스터(Q12)의 콜렉터 전극과 접속한 FGO 단자로부터 FG 신호가 취출된다.
FG 출력 회로(240)의 이러한 구성에 의해, 홀 앰프 출력(HOUT)이 논리적으로 H 레벨인 경우, NPN형 트랜지스터(Q10)는 온하는 방향으로 기능하므로, NPN형 트랜지스터(Q11)의 베이스 전극은 접지 전압 측으로 인장되기 때문에, NPN형 트랜지스터(Q11)는 오프하는 방향으로 기능한다. 따라서, NPN형 트랜지스터(Q12)의 베이스 전극은 저항 소자(R11)를 통하여 접지 전압 측으로 인장되기 때문에, NPN형 트랜지스터(Q12)는 오프하는 방향으로 기능한다. 따라서, 이 경우, FG 신호는, 논리적으로 H 레벨로 된다. 한편, 홀 앰프 출력(HOUT)이 논리적으로 L 레벨인 경우, 상기한 동작과는 정반대의 동작으로 되기 때문에, 최종적으로, NPN형 트랜지스터(Ql2)는 온하는 방향으로 기능한다. 따라서, 이 경우, FG 신호는, 논리적으로 L 레벨로 된다. 이와 같이, FG 신호는, 홀 앰프 출력(HOUT)의 논리 레벨 및 주파수에 따른 펄스 신호로서 나타난다.
모터 속도 제어 IC(300)는, CPU(400)로부터의 속도 명령 신호를 입력 대상으 로 하는 CTL 단자와, 해당 속도 명령 신호를 평활화하기 위한 평활용 컨덴서(C1)를 외부 부착하기 위한 RC 단자를 갖는다. 또한, 모터 속도 제어 IC(300)는, 모터 구동 IC(200)의 FGO 단자로부터의 FG 신호를 입력하는 FGI 단자와, 모터 구동 IC(200)의 VI 단자에 입력되는 제어 신호(VC)를 출력하는 VO 단자와, VO 단자로부터 출력된 제어 신호(VC)를 컨덴서(C2)를 통하여 비교 회로(340)의 반전 입력에 피드백시키기 위한 FB 단자를 갖는다. 그리고, 모터 속도 제어 IC(300)는, 기준 전압 회로(310), 하측 클램프 회로(311), 상측 클램프 회로(312), 엣지 검출 회로(320), 속도 전압 회로(330), 비교 회로(340), 제어 신호 생성 회로(350)를 갖는다.
기준 전압 회로(310)는, CTL 단자에 입력된 속도 명령 신호에 따른 레벨을 갖는 기준 전압(VR1)을 생성 출력한다.
여기서, 도 3을 기초로, 기준 전압 회로(310)의 회로 구성의 일 실시 형태를 설명한다.
CTL 단자는, 모터 속도 제어 시스템 전체를 통괄 제어하는 CPU(400)와 통신 가능하도록 접속되는 경우이다. CTL 단자에는, CPU(400)에서 설정된 PWM(Pulse Width Modulation) 신호가 속도 명령 신호로서 입력된다. 또한, PWM 신호란, 그 듀티비에 의해서 모터(100)의 회전 속도를 설정하는 것이다. 또한, RC 단자에는, 평활용 컨덴서(C1)가 접속되어, 저항 소자(R3)와 함께 RC 필터 회로를 구성한다.
PNP형 트랜지스터(Q1, Q2)의 트랜지스터쌍은, 쌍방의 에미터 전극이 공통 접속되고 또한 이들의 에미터 전극에 전류원(I1)이 접속된다. 또한, PNP형 트랜지스 터(Q1)의 베이스 전극에는 CTL 단자로부터의 PWM 신호가 공급되고, PNP형 트랜지스터(Q2)의 베이스 전극에는 저항 소자(R1, R2)의 직렬 접속체에 의해서 바이어스 전압(VREG)을 분압한 참조 전압(VREF)이 인가된다. 또한, PNP형 트랜지스터(Q2)의 콜렉터 전극은, 다이오드 접속(콜렉터 전극과 베이스 전극의 단락)되고 또한 에미터 접지된 NPN형 트랜지스터(Q3)와 접속된다. NPN형 트랜지스터(Q3)의 베이스 전극은, 에미터 접지된 NPN형 트랜지스터(Q4)의 베이스 전극과 접속됨으로써, NPN형 트랜지스터(Q3, Q4)는, 소위 커런트 미러 회로를 구성한다.
NPN형 트랜지스터(Q4)의 콜렉터 전극은, 전류원(I2)과, 에미터 접지된 NPN형 트랜지스터(Q5)의 베이스 전극과 접속된다. NPN형 트랜지스터(Q5)의 콜렉터 전극은, 전류원(I3)과, 다이오드 접속되고 또한 에미터 접지된 NPN형 트랜지스터(Q6)와 접속된다. NPN형 트랜지스터(Q6)의 베이스 전극은, NPN형 트랜지스터(Q7)의 베이스 전극과 접속됨으로써, NPN형 트랜지스터(Q6, Q7)는, 소위 커런트 미러 회로를 구성한다. NPN형 트랜지스터(Q7)는, 전류원(I4)이 베이스 전극에 접속된 PNP형 트랜지스터(Q8)와 직렬 접속된다. 또한, PNP형 트랜지스터(Q8)의 트랜지스터 사이즈(N2)는, NPN형 트랜지스터(Q7)의 트랜지스터 사이즈(N1)보다도 크게 설정되고, NPN형 트랜지스터(Q7) 쪽이 전류의 흡입 능력이 높은 경우로 한다. PNP형 트랜지스터(Q8)와 NPN형 트랜지스터(Q7)의 접속점은 저항 소자(R3)와 접속된다. 그리고, PNP형 트랜지스터(Q8)와 NPN형 트랜지스터(Q7)의 접속점에서의 펄스 전압(VX)이, 저항 소자(R3)와 평활용 컨덴서(C)에 의한 RC 필터 회로에 의해서 평활화된다. 이 평활화된 펄스 전압(VX)이, 기준 전압(VR1)으로서 취출된다.
기준 전압 회로(310)의 이러한 구성에서, PWM 신호가 논리적으로 L 레벨이며, PWM 신호의 레벨이 참조 전압(VREF)보다도 낮은 경우, PNP형 트랜지스터(Q1)가 온하는 방향으로 기능하고, PNP형 트랜지스터(Q2)보다도 PNP형 트랜지스터(Q1) 쪽에 전류가 많이 흐르므로, NPN형 트랜지스터(Q3, Q4)는 오프하는 방향으로 기능한다. 이 결과, NPN형 트랜지스터(Q5)의 베이스 전극에는 전류원(I2)의 전류가 흘러 온하는 방향으로 기능하고, NPN형 트랜지스터(Q6)의 베이스 전극은, NPN형 트랜지스터(Q5)를 통하여 접지 전압 측으로 인장된다. 따라서, NPN형 트랜지스터(Q6, Q7)는 오프하는 방향으로 기능하고, PNP형 트랜지스터(Q8)가 온하므로, 펄스 전압(VX)은, 바이어스 전압(VREG) 측으로 인장되고, 논리적으로 H 레벨로 된다. 그리고, 이러한 펄스 전압(VX)이, 저항 소자(R3)와 평활용 컨덴서(C)에 의한 RC 필터 회로에 의해서 평활화되어, 기준 전압(VR1)으로 된다.
한편, PWM 신호가 논리적으로 H 레벨이며, PWM 신호의 레벨이 참조 전압(VREF)보다도 높은 경우, 상기한 동작과는 전혀 반대의 동작으로 되고, 최종적으로는, PNP형 트랜지스터(Q8)와 함께, NPN형 트랜지스터(Q7)가 온하는 방향으로 기능한다. 또한, NPN형 트랜지스터(Q7) 쪽이, PNP형 트랜지스터(Q8)보다도 전류를 흡입하는 능력이 크기 때문에, 펄스 전압(VX)은, 접지 전압 측으로 인장되고, 논리적으로 L 레벨로 된다. 그리고, 이러한 펄스 전압(VX)이, 저항 소자(R3)와 평활용 컨덴서(C)에 의한 RC 필터 회로에 의해서 평활화되고, 기준 전압(VR1)으로 된다.
이와 같이, 기준 전압 회로(310)는, CTL 단자에 입력된 PWM 신호에 관해서, 바이어스 전압(VREG)으로부터 접지 전압(GND)까지의 진폭으로 되는 펄스 형상의 펄 스 전압(VX)으로 변환한다. 그리고, 기준 전압 회로(310)는, 저항 소자(R3)와 평활용 컨덴서(C)에 의한 RC 필터 회로에 의해서 펄스 전압(VX)을 평활화하여, PWM 신호의 듀티비에 따른 직류 전압을 기준 전압(VR1)으로서 출력한다.
또한, 상기한 PWM 신호와 기준 전압(VR1)의 관계는, PWM 신호가 논리적으로 L 레벨인 경우에는 기준 전압(VR1)은 높아지고, 한편, PWM 신호가 논리적으로 H 레벨인 경우에는 기준 전압(VR1)이 낮아지는 경우이다. 따라서, 모터(100)를 가속하기 위해 PWM 신호의 온 듀티를 크게 설정하는 경우에는 기준 전압(VR1)은 낮아지고, 모터(100)를 감속하기 위해 PWM 신호의 온 듀티를 작게 설정하는 경우에는 기준 전압(VR1)이 높아지게 된다. 환언하면, 기준 전압 회로(310)에서 생성된 기준 전압(VR1)이 논리적으로 H 레벨인 경우, 모터(1OO)를 감속시키는 방향으로 기능하고, 기준 전압(VR1)이 논리적으로 L 레벨인 경우, 모터(100)를 가속시키는 방향으로 기능한다. 또한, 물론, PWM 신호와 기준 전압(VR1)의 관계를 상기한 관계와는 실제 반대로 되도록 설정해도 된다.
하측 클램프 회로(311) 및 상측 클램프 회로(312)는, 기준 전압 회로(310)로부터 비교 회로(340)에 대하여 기준 전압(VR1)을 인가할 때에, 비교 회로(340)의 비반전·반전 입력 사이의 동상 입력 전압 범위에 따라서 기준 전압(VR1)의 레벨을 제한하는 클램프 회로이다. 또한, 이하에서는, 이 레벨 제한된 기준 전압(VR1)을, 클램프 전압(VR2)이라고 부르는 것으로 한다.
하측 클램프 회로(311)는, 기준 전압(VR1)의 하한 레벨을, 비교 회로(340)의 동상 입력 전압 범위의 하한 이상으로 제한한다.
여기서, 이러한 하측 클램프 회로(311)의 일 실시 형태를, 도 4에 도시한다.
하측 클램프 회로(311)는, 바이어스 전압(VREG)과 접지 전압(GND) 사이에, 저항 소자(R50)와, 다이오드 접속(콜렉터 전극과 베이스 전극의 단락)된 NPN형 트랜지스터(Q50)와, 저항 소자(R51)에 의한 직렬 접속체가 설치된다. 여기서, 이 직렬 접속체 전체에는 바이어스 전압(VREG)이 인가되어 있고, 이 결과, 저항 소자(R50, R51) 각각에 각 저항치에 기초한 바이어스 전압(VREG)의 분압 전압이 발생하고, 또한, NPN형 트랜지스터(Q50)에는 에미터 전극(캐소드)으로부터 콜렉터 전극(애노드)의 방향으로 순방향 전압(VF)이 발생한다. 여기서, 저항 소자(R50)와 NPN형 트랜지스터(Q50)의 콜렉터 전극의 접속점(313)의 전압을, 하측 클램프 전압(VL)이라고 부르는 것으로 한다.
또한, 하측 클램프 회로(311)는, 베이스 전극에 접속점(313)의 하측 클램프 전압(VL)이 인가되고, 에미터 전극에 기준 전압 회로(310)로부터의 기준 전압(VR1)이 인가 라인(317)을 통하여 인가되고, 콜렉터 전극에 바이어스 전압(VREG)이 인가되는 NPN형 트랜지스터(Q51)를 갖는다. 또한, NPN형 트랜지스터(Q50, Q51)는, 쌍방의 베이스 전극이 공통 접속되어 있고, 소위 커런트 미러 회로를 구성한다. 또한, NPN형 트랜지스터(Q51)의 에미터 전극과 기준 전압(VR1)의 인가 라인(317)의 접속점(314)의 전압이, 일정 조건하에서, 하측 제한을 받는 클램프 전압(VR2)으로 된다.
이러한 하측 클램프 회로(311)의 구성에 의해서, 기준 전압(VR1) 나아가서는 접속점(314)의 전압이 비교적 높은 경우에는, NPN형 트랜지스터(Q51)의 베이스 에 미터간 전압(VBE)이 임계치 전압보다도 낮고, NPN형 트랜지스터(Q51)는 오프한 상태이다. 이 경우, 기준 전압(VR1)은, 아무런 제한을 받지 않고, 그대로 클램프 전압(VR2)으로서 출력되게 된다.
한편, 기준 전압(VR1) 나아가서는 접속점(314)의 전압이 접지 전압(GND)에 가까워지면, NPN형 트랜지스터(Q51)의 베이스 에미터간 전압(VBE)이 임계치 전압보다도 높아지고, NPN형 트랜지스터(Q51)가 온하게 된다. 이때, 접속점(314)의 전압은, 접속점(313)의 하측 클램프 전압(VL)으로부터, NPN형 트랜지스터(Q51)의 베이스 에미터간 전압(VBE)만큼 상승한 전압으로 되고, 클램프 전압(VR2)으로서 출력된다. 또한, NPN형 트랜지스터(Q50)의 순방향 전압(VF)과, NPN형 트랜지스터(Q51)의 베이스 에미터간 전압(VBE)은, 동일 특성이며 또한 역방향이기 때문에, 상쇄된 것으로 간주할 수 있다. 따라서, 이때의 클램프 전압(VR2)은, 저항 소자(R50, R51)의 저항치에만 기초한 하측 클램프 전압(VL)으로 된다. 또한, 이후, 기준 전압(VR1)이 접지 전압(GND)에 더욱 근접했다고 하더라도, 기준 전압(VR1)은, 하측 클램프 전압(VL)보다도 낮아지지 않도록 제한된다.
따라서, 저항 소자(R50, R51)의 저항치를 적절하게 조정함으로써, 하측 클램프 전압(VL)을, 비교 회로(340)의 사양상 미리 정해져 있는 동상 입력 범위의 하한 이상으로 미리 설정할 수 있다. 그리고, 이 결과, 기준 전압 회로(310)로부터 비교 회로(340)에 대하여, 비교 회로(340)의 동상 입력 범위의 하한 미만으로 되는 기준 전압(VR1)이 인가되지 않아도 된다.
상측 클램프 회로(312)는, 기준 전압(VR1)의 상한 레벨을, 비교 회로(340)의 동상 입력 전압 범위의 상한 이하로 제한한다.
여기서, 이러한 상측 클램프 회로(312)의 일 실시 형태를, 도 5에 도시한다.
상측 클램프 회로(312)는, 바이어스 전압(VREG)과 접지 전압(GND) 사이에, 저항 소자(R52)와, 다이오드 접속(콜렉터 전극과 베이스 전극의 단락)된 PNP형 트랜지스터(Q52)와, 저항 소자(R53)에 의한 직렬 접속체가 설치된다. 여기서, 이 직렬 접속체 전체에는 바이어스 전압(VREG)이 인가되어 있고, 이 결과, 저항 소자(R50, R51) 각각에 각 저항치에 기초한 바이어스 전압(VREG)의 분압 전압이 발생하고, 또한, PNP형 트랜지스터(Q52)에는 콜렉터 전극(캐소드)으로부터 에미터 전극(애노드)의 방향으로 순방향 전압(VF)이 발생한다. 여기서, PNP형 트랜지스터(Q52)의 콜렉터 전극과 저항 소자(R53)의 접속점(315)의 전압을, 상측 클램프 전압(VH)이라고 부르기로 한다.
또한, 상측 클램프 회로(312)는, 베이스 전극에 접속점(315)의 상측 클램프 전압(VH)이 인가되고, 에미터 전극에 기준 전압 회로(310)로부터의 기준 전압(VR1)이 인가 라인(317)을 통하여 인가되고, 콜렉터 전극을 접지시킨 PNP형 트랜지스터(Q53)를 갖는다. 또한, PNP형 트랜지스터(Q52, Q53)는, 쌍방의 베이스 전극이 공통 접속되어 있고, 소위 커런트 미러 회로를 구성한다. 또한, PNP형 트랜지스터(Q53)의 에미터 전극과 기준 전압(VR1)의 인가 라인(317)의 접속점(316)의 전압이, 일정 조건하에서, 상측 제한을 받는 클램프 전압(VR2)으로 된다.
이러한 상측 클램프 회로(312)의 구성에 의해서, 기준 전압(VR1) 나아가서는 접속점(316)의 전압이 비교적 낮은 경우에는, PNP형 트랜지스터(Q53)의 베이스 에 미터간 전압(VBE)이 임계치 전압보다도 낮고, PNP형 트랜지스터(Q53)는 오프한 상태이다. 이 경우, 기준 전압(VR1)은, 아무런 제한을 받지 않고, 그대로 클램프 전압(VR2)으로서 출력되게 된다.
한편, 기준 전압(VR1) 나아가서는 접속점(316)의 전압이 바이어스 전압(VREG)에 가까워지면, PNP형 트랜지스터(Q53)의 베이스 에미터간 전압(VBE)이 임계치 전압보다도 높아지고, PNP형 트랜지스터(Q53)가 온하게 된다. 이때, 접속점(316)의 전압은, 접속점(315)의 상측 클램프 전압(VH)으로부터, PNP형 트랜지스터(Q53)의 베이스 에미터간 전압(VBE)만큼 상승한 전압으로 되고, 클램프 전압(VR2)으로서 출력된다. 또한, PNP형 트랜지스터(Q52)의 순방향 전압(VF)과, PNP형 트랜지스터(Q53)의 베이스 에미터간 전압(VBE)은, 동일 특성이고 또한 역방향이기 때문에, 상쇄된 것으로 간주할 수 있다. 따라서, 이때의 클램프 전압(VR2)은, 저항 소자(R52, R53)의 저항치에만 기초한 상측 클램프 전압(VH)으로 된다. 또한, 이후, 기준 전압(VR1)이 바이어스 전압(VREG)에 더욱 근접했다고 하더라도, 기준 전압(VR1)은, 상측 클램프 전압(VH)보다도 높아지지 않도록 제한된다.
그래서, 저항 소자(R52, R53)의 저항치를 적절하게 조정함으로써, 상측 클램프 전압(VH)을, 비교 회로(340)의 사양상 미리 정해져 있는 동상 입력 범위의 상한 이하로 미리 설정할 수 있다. 그리고, 이 결과, 기준 전압 회로(310)로부터 비교 회로(340)에 대하여, 비교 회로(340)의 동상 입력 범위의 상한을 초과하는 기준 전압(VR1)이 인가되지 않아도 된다.
엣지 검출 회로(320)는, FGO 단자로부터 FGI 단자에 입력된 FG 신호가 공급 된다. 그리고, 엣지 검출 회로(320)는, FG 신호의 양 엣지를 검출함과 함께, 그 검출시에 FG 신호의 펄스 폭보다도 좁은 펄스 폭으로 되는 엣지 신호(ED)를 생성 출력한다(도 7(a), (b)를 참조).
속도 전압 회로(330)는, 엣지 검출 회로(320)로부터 출력된 엣지 신호(ED)가 공급된다. 여기서, 엣지 신호(ED)의 주파수는, 모터(100)의 회전 속도에 대응한다. 따라서, 속도 전압 회로(330)는, 엣지 신호(ED)에 기초하여, 모터(100)의 회전 속도에 따른 속도 전압(VV)을 생성한다.
여기서, 도 6을 기초로, 속도 전압 회로(330)의 회로 구성의 일 실시 형태를 설명한다.
바이어스 전압(VREG)이 인가되는 저항 소자(R21)와 컨덴서(C21)의 직렬 접속체에 대하여, 에미터 접지된 NPN형 트랜지스터(Q20)가 컨덴서(C21)와 병렬 접속된다. NPN형 트랜지스터(Q20)의 베이스 전극에는 엣지 신호(ED)가 공급된다.
PNP형 트랜지스터(Q21, Q22)의 트랜지스터쌍은, 쌍방의 에미터 전극이 공통 접속되어 또한 이들의 에미터 전극에 전류원(I21)이 접속된다. 또한, PNP형 트랜지스터(Q21)의 베이스 전극에는 컨덴서(C21)의 충방전 전압(V1)이 인가되고, PNP형 트랜지스터(Q22)의 베이스 전극에는 저항 소자(R22, R23, R24)의 직렬 저항체에 의한 바이어스 전압(VREG)의 분압 전압(V2)이 인가된다. 또한, PNP형 트랜지스터(Q21, Q22)의 트랜지스터쌍의 콜렉터 전극은, NPN형 트랜지스터(Q23)와 다이오드 접속된 NPN형 트랜지스터(Q24)에 의한 소위 커런트 미러 회로와 접속된다. 또한, PNP형 트랜지스터(Q21)의 베이스 전극은, 콜렉터 접지시키고 또한 베이스 전극에 분압 전압(V2)이 인가된 NPN형 트랜지스터(Q26)의 에미터 전극과 접속된다.
PNP형 트랜지스터(Q21)와 NPN형 트랜지스터(Q23)의 접속점은, 에미터 접지된 NPN형 트랜지스터(Q25)와 접속된다. NPN형 트랜지스터(Q25)의 콜렉터 전극은, 전류원(I22)과, 에미터 접지되고 또한 저항 소자(R24)와 병렬 접속된 NPN형 트랜지스터(Q27)와, 에미터 접지된 NPN형 트랜지스터(Q28)의 베이스 전극이 접속된다. NPN형 트랜지스터(Q28)의 콜렉터 전극은, 정전류원(I23)과, 에미터 접지된 NPN형 트랜지스터(Q29)의 베이스 전극과 접속된다. NPN형 트랜지스터(Q29)의 콜렉터 전극은, 정전류원(I24)과 접속된다. 그리고, 정전류원(I24)과 NPN형 트랜지스터(Q29)의 접속점으로부터 펄스 형상의 속도 전압(VV)이 취출된다.
속도 전압 회로(330)의 이러한 구성에 의해, 먼저, 엣지 검출 회로(320)에서 FG 신호의 엣지가 검출되지 않고, NPN형 트랜지스터(Q20)의 베이스 전극에 공급되는 엣지 신호(ED)가 논리적으로 L 레벨인 경우로 한다. 이 경우, NPN형 트랜지스터(Q20)는 오프이기 때문에, 컨덴서(C21)가 충전된다. 따라서, PNP형 트랜지스터(Q21)의 베이스 전극에 인가되는 충방전 전압(V1) 쪽이, 저항 소자(R22, R23, R24)에 의한 직렬 저항체의 분압 전압(V2)보다도 높다고 하면, PNP형 트랜지스터(Q21) 쪽이 PNP형 트랜지스터(Q22)보다도 흐르는 전류가 적어진다. 따라서, NPN형 트랜지스터(Q25)는 오프하는 방향으로 기능하고, NPN형 트랜지스터(Q28)는 온하는 방향으로 기능하고, NPN형 트랜지스터(Q29)가 오프하는 방향으로 기능한다. 따라서, 속도 전압(VV)은, 바이어스 전압(VREG) 측으로 인장되어, 논리적으로 H 레벨로 된다(도 7(b), (c)를 참조).
한편, 엣지 검출 회로(320)에서 FG 신호의 엣지가 검출되어, NPN형 트랜지스터(Q20)의 베이스 전극에 공급되는 엣지 신호(ED)가 논리적으로 H 레벨인 경우로 한다. 이 경우, 상기한 동작과는 전혀 반대의 동작으로 되고, 최종적으로는, NPN형 트랜지스터(Q29)가 온하는 방향으로 기능한다. 따라서, 속도 전압(VV)은, 접지 전압 측으로 인장되어, 논리적으로 L 레벨로 된다(도 7(b), (c)를 참조).
또한, FG 신호의 엣지가 검출된 경우에 속도 전압(VV)이 L폭(L 레벨을 나타내는 폭)은, 저항 소자(R21)와 컨덴서(C21)에 의한 RC 시상수에 의해서 정해진다. 따라서, 모터(100)의 회전 속도가 변화했을 때라고 하더라도, RC 시상수가 고정되어 있으면, 속도 전압(VV)의 L폭은 일정하다. 그러나, 속도 전압(VV)의 펄스 주기는, 모터(100)의 회전 속도에 의해서, FG 신호의 펄스 주기 나아가서는 엣지 신호(ED)의 펄스 주기가 변화하기 때문에, 가변이다. 이 때문에, 속도 전압(VV)을 적분했을 때의 직류 전압은, 모터(100)의 회전 속도에 의해서 가변으로 된다. 예를 들면, 모터(100)의 회전 속도가 고속인 경우, FG 신호의 펄스 주기가 짧아지고, 속도 전압(VV)의 일주기에 차지하는 L폭이 길어지기 때문에, 속도 전압(VV)을 적분했을 때의 직류 전압은 낮아진다. 또한, 모터(100)의 회전 속도가 저속인 경우, FG 신호의 펄스 주기가 길어지고, 속도 전압(VV)의 일주기에 차지하는 L폭이 짧아지기 때문에, 속도 전압(VV)을 적분했을 때의 직류 전압은 높아진다.
비교 회로(340)는, 하측 클램프 회로(311) 및 상측 클램프 회로(312)에 의해서 하측 클램프 전압(VL)으로부터 상측 클램프 전압(VH)까지의 범위 내에 제한된 기준 전압(VR1)(즉, 클램프 전압(VR2))과, 속도 전압 회로(330)에서 생성된 펄스 형상의 속도 전압(VV)을 적분한 직류 전압을 비교한다. 또한, 제어 신호 생성 회로(350)는, 비교 회로(340)에서의 비교 결과에 기초하여, 모터 구동 IC(200)에서 모터(100)의 구동 코일에 흐르는 전류량을 제어시키기 위한 제어 신호(VC)를 생성 출력한다.
여기서, 도 9를 기초로, 비교 회로(340) 및 제어 신호 생성 회로(350)의 회로 구성의 일 실시 형태를 설명한다.
NPN형 트랜지스터(Q40, Q41)의 트랜지스터쌍은, 쌍방의 에미터 전극이 공통 접속되고 또한 이들의 에미터 전극에 전류원(I40)이 접속된다. 또한, NPN형 트랜지스터(Q40)의 베이스 전극(비교 회로(340)의 반전 입력)에는 속도 전압 회로(330)로부터 속도 전압(VV)이 인가되고, NPN형 트랜지스터(Q41)의 베이스 전극(비교 회로(340)의 비반전 입력)에는 하측 클램프 회로(311) 및 상측 클램프 회로(312)로부터의 클램프 전압(VR2)이 인가된다. 또한, NPN형 트랜지스터(Q40)의 베이스 전극에 인가되는 속도 전압(VV)은, VO 단자와 FB 단자 사이에 접속된 컨덴서(C2)에 의해서 적분된 직류 전압으로 한다.
NPN형 트랜지스터(Q40)의 콜렉터 전극은, 바이어스 전압(VREG)이 에미터 전극에 인가되고 또한 다이오드 접속된 PNP형 트랜지스터(Q42)와 접속된다. PNP형 트랜지스터(Q42)의 베이스 전극은, 바이어스 전압(VREG)이 에미터 전극에 인가된 PNP형 트랜지스터(Q43)의 베이스 전극과 공통 접속되어 있고, PNP형 트랜지스터(Q42, Q43)는, 소위 커런트 미러 회로를 구성한다.
NPN형 트랜지스터(Q41)의 콜렉터 전극은, 바이어스 전압(VREG)이 에미터 전 극에 인가되고 또한 다이오드 접속된 PNP형 트랜지스터(Q44)와 접속된다. PNP형 트랜지스터(Q44)의 베이스 전극은, 바이어스 전압(VREG)이 에미터 전극에 인가된 PNP형 트랜지스터(Q45)의 베이스 전극과 공통 접속되어 있고, PNP형 트랜지스터(Q44, Q45)는, 소위 커런트 미러 회로를 구성한다.
PNP형 트랜지스터(Q45)의 콜렉터 전극은, 에미터 접지되고 또한 다이오드 접속된 NPN형 트랜지스터(Q46)와 접속된다. PNP형 트랜지스터(Q46)의 베이스 전극은, PNP형 트랜지스터(Q43)와 직렬 접속되고 또한 에미터 접지된 NPN형 트랜지스터(Q47)의 베이스 전극과 공통 접속되어 있고, NPN형 트랜지스터(Q46, Q47)는, 소위 커런트 미러 회로를 구성한다.
NPN형 트랜지스터(Q47)의 콜렉터 전극은, 콜렉터 접지된 NPN형 트랜지스터(Q50)의 베이스 전극과 접속된다. NPN형 트랜지스터(Q50)의 에미터 전극은, 전류원(I50)과, NPN형 트랜지스터(Q51)의 베이스 전극이 접속된다. 또한, NPN형 트랜지스터(Q51)의 콜렉터 전극은 전류원(I51)과 접속되고, NPN형 트랜지스터(Q51)의 에미터 전극은, 에미터 접지된 NPN형 트랜지스터(Q52)의 베이스 전극과 접속된다.
NPN형 트랜지스터(Q52)의 콜렉터 전극은, 다이오드 접속된 PNP형 트랜지스터(Q53)와 접속된다. 또한, PNP형 트랜지스터(Q53)의 베이스 전극은, 콜렉터 접지된 PNP형 트랜지스터(Q55)의 베이스 전극과 공통 접속되어 있고, PNP형 트랜지스터(Q53, Q55)는, 소위 커런트 미러 회로를 구성한다.
PNP형 트랜지스터(Q53)의 에미터 전극은, 다이오드 접속된 NPN형 트랜지스터(Q54)와 접속된다. NPN형 트랜지스터(Q54)의 콜렉터 전극은 전류원(I52)과 접속되 고, 또한, NPN형 트랜지스터(Q54)의 베이스 전극은, NPN형 트랜지스터(Q56)의 베이스 전극과 공통 접속되어 있고, NPN형 트랜지스터(Q54, Q56)는, 소위 커런트 미러 회로를 구성한다.
NPN형 트랜지스터(Q56)와 PNP형 트랜지스터(Q55)는, 쌍방의 콜렉터 전극을 공통 접속한 직렬 접속체를 구성하고 있고, NPN형 트랜지스터(Q56)와 PNP형 트랜지스터(Q55)의 접속점과 접속된 VO 단자로부터 제어 신호(VC)가 취출된다.
비교 회로(340) 및 제어 신호 생성 회로(350)의 이러한 구성에 의해서, NPN형 트랜지스터(Q40)의 베이스 전극에 인가되는 속도 전압(VV)이, NPN형 트랜지스터(Q41)의 베이스 전극에 인가되는 클램프 전압(VR2)보다도 높은 경우, 즉, 모터(100)의 실제의 회전 속도가, PWM 신호에 의해서 설정된 회전 속도보다도 느린 경우(가속 명령 상태)로 한다. 이 경우, NPN형 트랜지스터(Q40) 쪽이 NPN형 트랜지스터(Q41)보다도 많은 전류가 흐르고, 나아가서는, 커런트 미러 회로(Q42, Q43) 쪽이, 커런트 미러 회로(Q46, Q47)보다도 많은 전류가 흐른다. 따라서, PNP형 트랜지스터(Q50)의 베이스 전극은, 바이어스 전압(VREG) 측으로 인장되므로, PNP형 트랜지스터(Q50)는 오프하는 방향으로 기능한다. 이 결과, NPN형 트랜지스터(Q51, Q52)는 온하는 방향으로 기능하고, 제어 신호(VC)의 레벨은 낮아지게 된다.
한편, NPN형 트랜지스터(Q40)의 베이스 전극에 인가되는 속도 전압(VV)이, NPN형 트랜지스터(Q41)의 베이스 전극에 인가되는 클램프 전압(VR2)보다도 낮은 경우, 즉, 모터(100)의 실제의 회전 속도가, PWM 신호에 의해서 설정된 회전 속도보다도 빠른 경우(감속 명령 상태)로 한다. 이 경우, 상기한 동작과는 전혀 반대의 동작으로 되고, 최종적으로는, NPN형 트랜지스터(Q51, Q52)가 오프하는 방향으로 기능하므로, 제어 신호(VC)의 레벨은 상승하게 된다.
여기서, 제어 신호(VC)는, 모터 구동 IC(200)의 제어 전압으로서 이용된다. 그리고, 모터 구동 IC(200)의 논리에서도, 제어 신호(VC)의 레벨이 높은 경우에는 모터(100)의 회전 속도를 감속시키고, 제어 신호(VC)의 레벨이 낮은 경우에는 모터(100)의 회전 속도를 가속시키는 경우로 한다. 이 경우에, 모터 속도 제어 IC(300)는, 도 8에 도시하는 바와 같은 모터 속도 제어를 실행하게 된다.
상술하면, 속도 전압(VV)이 클램프 전압(VR2)보다도 높은 상태(가속 명령 상태)에서는, 모터 속도 제어 IC(300)로부터 출력되는 제어 신호(VC)의 레벨이 계속해서 낮아지고, 한편, 모터(100)의 회전 속도가 계속해서 상승한다. 이 결과, 속도 전압(VV)의 레벨이 서서히 낮아지고, 기준 전압(VR1)의 레벨에 가까워진다. 한편, 속도 전압(VV)이 클램프 전압(VR2)보다도 낮은 상태(감속 명령 상태)에서는, 모터 속도 제어 IC(300)로부터 출력되는 제어 신호(VC)의 레벨이 계속해서 상승하고, 한편, 모터(100)의 회전 속도가 계속해서 낮아진다. 이 결과, 속도 전압(VV)의 레벨이 서서히 낮아지고, 클램프 전압(VR2)의 레벨에 가까워진다. 이와 같이, 모터 속도 제어 IC(300)는, 클램프 전압(VR2)과 속도 전압(VV)을 비교하여, 양자의 레벨이 일치하도록, 모터 구동 IC(200)의 제어 전압에 대응한 제어 신호(VC)의 레벨을 제어하게 된다.
<상측 클램프 회로를 설치한 효과>
지금, CPU(400)가, 모터(100)를 완전하게 정지시키도록, 듀티비 "0%"의 PWM 신호를 설정하여, 해당 PWM 신호를 모터 속도 제어 IC(300)의 CTL 단자에 공급한 경우로 한다. 이 경우, 기준 전압 회로(310)에서 생성되는 기준 전압(VR1)은, 상기한 바와 같이, 바이어스 전압(VREG)(논리적으로 H 레벨) 근방으로 된다. 한편,이때의 기준 전압(VR1)은, 비교 회로(340)의 비반전 입력에 인가되기 전에, 상측 클램프 회로(312)에 의해서, 비교 회로(340)의 동상 입력 범위의 상한 이하로 설정된 상측 클램프 전압(VH)을 초과하지 않도록 제한을 받는다. 그러므로, 모터 구동 IC(200)가, 모터(100)의 정지 명령을 받고 있음에도 불구하고, 모터(100)를 가속하는 문제점이 확실하게 해소되게 된다. 즉, 상측 클램프 회로(312)를 마련함으로써, 모터(100)를 정지시키는 방향의 제어의 정밀도를 향상할 수 있다.
<하측 클램프 회로를 설치한 효과>
지금, CPU(400)가, 모터(100)를 전속 운전시키도록, 듀티비 "100%"의 PWM 신호를 설정하여, 해당 PWM 신호를 모터 속도 제어 IC(300)의 CTL 단자에 공급한 경우로 한다. 이 경우, 기준 전압 회로(310)에서 생성되는 기준 전압(VR1)은, 상기한 바와 같이, 접지 전압(GND)(논리적으로 L 레벨) 근방으로 된다. 한편, 이때의 기준 전압(VR1)은, 비교 회로(340)의 비반전 입력에 인가되기 전에, 하측 클램프 회로(311)에 의해서, 비교 회로(340)의 동상 입력 범위의 하한 이상으로 설정된 하측 클램프 전압(VL)보다도 하회하지 않도록 제한을 받는다. 그러므로, 모터 구동 IC(200)가, 모터(100)의 전속 운동 명령을 받고 있음에도 불구하고, 모터(100)를 감속하는 문제점이 확실하게 해소되게 된다. 즉, 하측 클램프 회로(311)를 설치함으로써, 모터(100)를 전속 운전시키는 방향의 제어의 정밀도를 향상시킬 수 있다.
또한, 상기한 실시 형태와는 정반대의 논리로, 기준 전압(VR1)이 논리적으로 H 레벨(바이어스 전압(VREG) 측)일 때에는 모터(100)를 가속시키는 방향으로 기능하고, 기준 전압(VR1)이 논리적으로 L 레벨(접지 전압(GND) 측)일 때에는 모터(100)를 감속시키는 방향으로 기능하는 경우로 한다. 이 경우, 상측 클램프 회로(312)에 의해서 모터(100)를 가속시키는 방향의 제어의 정밀도를 향상할 수 있고, 하측 클램프 회로(311)에 의해서 모터(100)를 감속시키는 방향의 제어의 정밀도를 향상시킬 수 있다.
이상, 본 실시의 형태에 대해 설명했지만, 상기한 실시예는, 본 발명의 이해를 쉽게 하기 위한 것이며, 본 발명을 한정하여 해석하기 위한 것이 아니다. 본 발명은, 그 취지를 일탈하지 않고, 변경/개량될 수 있을 뿐 아니라, 본 발명에는 그 등가물도 포함된다.
본 발명에 따르면, 모터의 속도 제어의 정밀도를 향상시킨 모터 속도 제어 회로를 제공할 수 있다.

Claims (9)

  1. 모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 모터 속도 제어 회로에 있어서,
    상기 모터의 회전 속도를 명령하는 속도 명령 신호가 입력되고, 해당 속도 명령 신호에 따른 기준 전압을 생성하는 기준 전압 회로와,
    상기 기준 전압 회로에서 생성된 상기 기준 전압의 레벨을 제한하는 클램프 회로와,
    상기 모터의 실제의 회전 속도에 따른 속도 전압과 상기 클램프 회로에서 레벨이 제한된 상기 기준 전압이 인가되어 양자를 비교하는 비교 회로와,
    상기 비교 회로에서의 비교 결과에 기초하여, 상기 구동 코일에 흐르는 전류량을 제어하기 위한 제어 신호를 생성 출력하는 제어 신호 생성 회로
    를 갖는 것을 특징으로 하는 모터 속도 제어 회로.
  2. 제1항에 있어서,
    상기 클램프 회로는,
    상기 비교 회로의 동상 입력 전압 범위에 따라서 상기 기준 전압의 레벨을 제한하는 것을 특징으로 하는 모터 속도 제어 회로.
  3. 제2항에 있어서,
    상기 클램프 회로는,
    상기 기준 전압의 하한 레벨을 상기 동상 입력 전압 범위의 하한 이상으로 제한한 하측 클램프 회로로 하는 것을 특징으로 하는 모터 속도 제어 회로.
  4. 제2항에 있어서,
    상기 클램프 회로는,
    상기 기준 전압의 상한 레벨을 상기 동상 입력 전압 범위의 상한 이하로 제한한 상측 클램프 회로로 하는 것을 특징으로 하는 모터 속도 제어 회로.
  5. 제2항에 있어서,
    상기 클램프 회로는,
    상기 기준 전압의 하한 레벨을 상기 동상 입력 전압 범위의 하한 이상으로 제한한 하측 클램프 회로와,
    상기 기준 전압의 상한 레벨을 상기 동상 입력 전압 범위의 상한 이하로 제한한 상측 클램프 회로
    를 갖는 것을 특징으로 하는 모터 속도 제어 회로.
  6. 제3항 또는 제5항에 있어서,
    상기 하측 클램프 회로는,
    바이어스 전압이 인가되는 복수의 저항 소자의 직렬 접속체와,
    베이스 전극에 상기 직렬 접속체에서의 상기 바이어스 전압의 분압 전압이 인가되고, 에미터 전극에 상기 기준 전압이 인가되고, 콜렉터 전극에 상기 바이어스 전압이 인가되는 NPN형 트랜지스터
    를 갖고 있고, 상기 기준 전압의 하한 레벨을 상기 분압 전압에 기초하여 제한하는 것
    을 특징으로 하는 모터 속도 제어 회로.
  7. 제4항 또는 제5항에 있어서,
    상기 상측 클램프 회로는,
    바이어스 전압이 인가되는 복수의 저항 소자의 직렬 접속체와,
    베이스 전극에 상기 직렬 접속체에서의 상기 바이어스 전압의 분압 전압이 인가되고, 에미터 전극에 상기 기준 전압이 인가되고, 콜렉터 전극이 접지되는 PNP형 트랜지스터
    를 갖고 있고, 상기 기준 전압의 상한 레벨을 상기 분압 전압에 기초하여 제한하는 것
    을 특징으로 하는 모터 속도 제어 회로.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 모터 속도 제어 회로는,
    상기 모터의 구동 코일을 통전시켜 상기 모터를 구동하는 제1 회로와,
    상기 기준 전압 회로와, 상기 클램프 회로와, 상기 비교 회로와, 상기 제어 신호 생성 회로를 갖고 있고, 상기 제어 신호 생성 회로에서 생성 출력된 상기 제어 신호에 기초하여, 상기 제1 회로를 통하여 상기 모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 제2 회로
    를 각각 1칩에 집적화한 2칩 구성으로 한 것을 특징으로 하는 모터 속도 제어 회로.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 모터 속도 제어 회로는,
    상기 모터의 구동 코일을 통전시켜 상기 모터를 구동하는 제1 회로와,
    상기 기준 전압 회로와, 상기 클램프 회로와, 상기 비교 회로와, 상기 제어 신호 생성 회로를 갖고 있고, 상기 제어 신호 생성 회로에서 생성 출력된 상기 제어 신호에 기초하여, 상기 제1 회로를 통하여 상기 모터의 구동 코일에 흐르는 전류량을 제어함으로써 상기 모터의 회전 속도를 제어하는 제2 회로
    를 1칩에 집적화한 것을 특징으로 하는 모터 속도 제어 회로.
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